JPH01134785A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
コンピュータ等の一時記憶装置として用いられる多ポー
トメモリ等に利用して有効な技術に関するものである。 〔従来の技術〕 複数の入出力ポートを有する多ポートメモリがある。ま
た、これらの多ポートメモリを、例えばレジスタファイ
ルのような一時記憶装置として用いるコンピュータ等の
ディジタル処理装置がある。 このようなディジタル処理装置において、例えば演算に
必要な複数のデータは、上記多ポートメモリから同時に
読み出され、論理演算ユニットに供給される。これによ
り、ディジタル処理装置の演算速度が高速化され、その
処理能力の向上が図られる。 多ポートメモリについては、例えば、「アイ・イー・イ
ー・イー（ＩＥＥＥ）１９８７、シー・アイ・シー・シ
ー（Ｃｒ　ＣＣ；　Ｃｕｓｔｏｍ　　Ｉ　ｎｔｅｇｒａ
−ｔｅｄ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　
）資料」第１９５頁〜第１９８頁に記載されている。 〔発明が解決しようとする問題点〕 上記に記載されるような多ポートメモリは、例えばスタ
ティック型メモリセルが格子状に配置されてなるメモリ
アレイを基本構成とする。メモリアレイには、さらに各
入出力ポートに対応して、複数組のワード線及びデータ
線が設けられる。各メモリセルの入出力ノードは、対応
する伝送ゲートＭＯ３ＦＥＴを介して、各ポートのワー
ド線及びデータ線にそれぞれ結合される。 このため、上記のような多ポートメモリでは、単一ポー
トのメモリに比較して、メモリセル自体のＭＯＳＦＥＴ
数はポートごとに設けられる伝送ゲートＭＯ３ＦＥＴの
増加分多くなるだけで済むが、ワード線及びデータ線が
ポートごとに設けられることでメモリアレイのレイアウ
ト所要面積が約２倍程度に増大する。このことは、多ポ
ートメモリのコスト上昇を招（とともに、多ポートメモ
リを含むディジタル処理装置の低コスト化を妨げる。言
い換えると、低コストのディジクル処理装置では、多ポ
ートメモリの効果が予測できたとしてでも、コストの面
で採用しにくくなり、多ポートメモリの普及が制限され
る。 この発明の目的は、低コスト化を図った多ポートメモリ
を提供することにある。この発明の他の目的は、低コス
トシステムに対する多ポートメモリの普及を促進し、そ
の処理能力の向上を図ることにある。 この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。 すなわち、多ポートメモリのメモリアレイを単一ポート
メモリ用のメモリアレイで構成し、複数の入出力ポート
に対応してアドレスデコーダと入出力データを保持する
ためのデータラッチとを設け、また上記複数のアドレス
デコーダの出力信号を上記メモリアレイに選択的に伝達
する選択信号切り換え回路を設けるものである。 （作　　用〕 上記した手段によれば、単一ポートメモリ用のメモリア
レイを複数のポートによって時系列的にアクセスするこ
とができ、等価的に多ポートメモリを実現できる。これ
により、低コスト化を図った多ポートメモリを提供でき
、多ポートメモリを含むディジタル処理装置等の低コス
ト化を図ることができる。言い換えると、低コストシス
テムに対する多ポートメモリの普及を図り、その処理能
力を高めることができる。 〔実施例〕 第３図には、この発明が適用された多ポートメモリの一
実施例を示すブロック図が示されている。 また、第１・回及び第２図には、第３図の多ポートメモ
リのメモリアレイとライト・リードアンプ及びデータラ
ッチならびにアドレスデコーダの一実施例の回路図が示
されている。この実施例の多ポートメモリは、特に制限
されないが、１チツプ型のマイクロコンピュータに内蔵
され、演算データ等を一時的に格納するためのレジスタ
ファイルとして用いられる。なお、、第１図ないし第３
図の各ブロックを構成する回路素子は、マイクロコンピ
ュータの図示されない他の回路素子とともに、特に制限
されないが、単結晶シリコンのような１ｆ固の半導体基
板上に形成される。 この実施例の多ポートメモリは、アドレスバスＡＡＯ〜
ＡＡｉとデータバスＤ　Ａ　Ｏ〜Ｄ　Ａ　ｎならびにイ
ネーブル信号線ＥＮＡ及びリードライト信号線Ｒ／Ｗを
介して、マイクロコンピュータの図示されない第１のメ
モリ制御回路に結合され、また、アドレスバスＡＢＯ〜
ＡＢｉとデータバスＤＢＯ〜ＤＢｎ及びイネーブル信号
線ＥＮＢを介して、マイクロコンピュータの図示されな
い第２のメモリ制御回路に結合される。これにより、こ
の実施例の多ポートメモリは、上記第１及び第２のメモ
リ制御回路を介してそれぞれ独立にアクセス可能なデュ
アルポートメモリとして機能する。このうち、第１のメ
モリ制御回路に結合されるポートＡは、特に制限されな
いが、書き込み動作及び読み出し動作が可能な入出力両
用ポートとされ、第２のメモリ制御回路に結合されるポ
ートＢは、読み出し専用ポートとされる。ポートＡの動
作モードは、リードライト信号Ｒ／Ｗによって指定され
る。マイクロコンピュータが所定の演算モードとされる
とき、ポートＡ及びポートＢはともに読み出しモードと
され、両ポートの読み出しデータは、対応するデータバ
スを介して、マイクロコンピュータの図示されない論理
演算ユニットに供給される。これにより、１回のメモリ
アクセスで、演算に必要な二つのデータが同時に論理演
算ユニットに読み出され、マイクロコンピュータの演算
速度の高速化が図られる。 さらに、この実施例の多ポートメモリは、後述するよう
に、単一ポートメモリ用のメモリアレイＭＡＲＹＯ及び
ＭＡＲＹＩを基本構成とする。多ポートメモリには、ポ
ートＡ及びポートＢに対応して、アドレスバッファＡＢ
Ａ及びＡＢＢが設けられ、アドレスデコーダＡＤは、各
ポートに対応して設けられる単位デコーダゲートと選択
信号切り換え回路とを含む。多ポートメモリは、特に制
限されないが、マイクロコンピュータの図示されないク
ロック発生回路から供給されるクロック信号ＣＰＩ及び
ＣＦ２に従って、同期動作される。 アドレスデコーダＡＤは、各クロック周期の前半におい
てポートＡにより指定されるアドレスを選択し、その後
半においてポートＢにより指定されるアドレスを選択す
る。メモリアレイＭＡＲＹＯ及びＭＡＲＹＩから出力さ
れる読み出しデータは、各ポートに対応して設けられる
データラッチＤＬＯＡ、ＤＬＯＢ、ＤＬＩＡ及びＤＬＩ
Ｂに保持され、対応するデータ出カバソファＤＯＢＡ及
びＤＯＢＢを介してそれぞれ送出される。これにより、
メモリアレイＭＡＲＹＯ及びＭＡＲＹＩは、両ポートに
よって時系列的にアクセスされ、等価的に多ポートメモ
リが実現される。 第３図において、多ポートメモリは、特に制限されない
が、スタティック型メモリセルが格子状に配置されてな
るメモリアレイＭ　Ａ　ＲＹ　Ｏ及びＭＡＲＹＩを基本
構成とする。 メモリアレイＭＡＲＹＯ及びＭＡＲＹＩは、第１図に例
示的に示されるように、水平方向に平行して配置される
ワード線Ｗ　Ｏ−Ｗ　ｍと、垂直方向に平行して配置さ
れる相補データ線ＤＯ−Ｄｏ〜Ｄｎ　−Ｄｎ及びこれら
のワード線と相補データ線の交点に格子状に配置される
（ｍ＋１）Ｘ　（ｎ＋１）個のメモリセルＭＣとをそれ
ぞれ含む。 メモリアレイＭＡＲＹＯ及びＭＡＲＹＩの各メモリセル
ＭＣは、第１図に例示的に示されるように、その入力端
子及び出力端子が互いに交差接続される２個のＣＭＯＳ
インバータ回路Ｎ１及びＮ２をそれぞれ含む。これらの
インバータ回路は、メモリセルＭＣの記憶素子となるラ
ッチを構成する。各メモリアレイの同一の列に配置され
るｍ＋１個のメモリセルＭＣのラッチの入出力ノードは
、Ｎチャンネル型の伝送ゲー）ＭＯ３ＦＥＴＱＩ及びＱ
２を介して、対応する相補データ線ＤＯ−ＤＯ＝Ｄｎ−
Ｄｎの非反転信号線及び反転信号線にそれぞれ共通結合
される。一方、各メモリアレイの同一の行に配置される
ｎ　＋　Ｉ　１１のメモリセルＭＣの上記伝送ゲートＭ
Ｏ３ＦＥＴＱＩ及びＱ２のゲートは、対応するワード線
ＷＯ〜Ｗｍにそれぞれ共通結合される。 メモリアレイＭＡＲＹＯ及びＭＡＲＹＩのワード線ＷＯ
〜Ｗｍは、アドレスデコーダＡＤに結合され、択一的に
選択状態とされる。 アドレスデコーダＡＤには、後述するアドレスバッファ
ＡＢＡ及びＡＢＢから、それぞれｉ＋１ビットのアドレ
ス信ｑａ　ａ　Ｏ−ａ　ａ　ｉ及ヒａ　ｂ　Ｏ〜ａｂｉ
が供給される。また、後述するタイミング発生回路ＴＧ
から、タイミング信号φａａ及びφａｂが供給される。 アドレスデコーダＡＤは、第２図に示されるように、メ
モリアレイＭＡＲＹＯ及びＭＡＲＹＩのワード線ＷＯ＝
Ｗｍに対応して設けられｍ＋１個の単位アドレスデコー
ダＵＡＤを含む。これらの単位アドレスデコーダＵＡＤ
は、特に制限されないが、２個のｉ入力のノアゲート回
路Ｎ０Ｇ１及びＮ０Ｇ２をそれぞれ含む、このうち、ノ
アゲート回路Ｎ０Ｇ１の入力端子には、アドレスバッフ
ァＡＢＡから供給されるアドレス信号ａａＱ〜ａａ　ｉ
−１の非反転信号又は反転信号が所定の組み合わせをも
ってそれぞれ供給される。同様に、ノアゲート回路Ｎ　
ＯＧ　２０入力端子には、アドレスバッファＡＢＢから
供給されるアドレス信号ａｂ。 〜ａｂｉ−１の非反転信号又は反転信号が所定の組み合
わせをもうてそれぞれ供給される。 各単位アドレスデコーダＵＡＤのノアゲート回路Ｎ０Ｇ
１の出力信号は、対応するクロックドインバータ回路Ｃ
ＮＩの入力端子にそれぞれ供給される。同様に、各単位
アドレスデコーダＵＡＤのノアゲート回路Ｎ０Ｇ２の出
力信号は、対応するクロックドインバータ回路ＣＮ２の
入力端子にそれぞれ供給される。各単位アドレスデコー
ダＵＡＤのクロックドインバータ回路ＣＮＩ及びＣＮ２
の出力端子は、それぞれ共通結合され、さらに対応する
ワード線駆動回路ＷＤＩ及びＷＤ２の入力端子に共通結
合される。これらのワード線駆動回路ＷＤＩ及びＷＤ２
の出力端子は、メモリアレイＭＡＲＹＯ及びＭＡＲＹＩ
の対応するワード線ＷＯ〜Ｗｍにそれぞれ結合される。 アドレスデコーダＡＤのすべての単位アドレスデコーダ
ＵＡＤのクロックドインバータ回路ＣＮＩ及びＣＮ２の
クロック入力端子はそれぞれ共通結合され、上記タイミ
ング信号φａａ及びφａｂがそれぞれ供給される。ここ
で、タイミング信号φａａ及びφａｂは、ポートＡ及び
ポートＢがともに読み出しモードで同時に選択状態とさ
れるとき、後述するように、クロッ、り周期の前半及び
後半においてそれぞれ一時的にハイレベルとされる。 これらのことから、アドレスデコーダＡＤの各単位アド
レスデコーダＵＡＤのノアゲート回路Ｎ０ＣＩの出力信
号は、対応するアドレス信号ａａＯ〜ａａｉ−１の非反
転信号又は反転信号がすべてロウレベルＬされるとき、
選択的にハイレベルとされる。これらの出力信号は、タ
イミング信号φａａがハイレベルとされることで選択的
にクロックドインバータ回路ＣＮＩによって伝達され、
メモリアレイＭＡＲＹＯ及びＭＡＲＹＩの対応するワー
ド線ＷＯ＝Ｗｍを択一的にハイレベルの選択状態とする
。同様に、アドレスデコーダＡＤの各単位アドレスデコ
ーダＵＡＤのノアゲート回路Ｎ０Ｇ２の出力信号は、対
応するアドレス信号ａｂＯ＝ａｂｉ−１の非反転信号又
は反転信号がすべてロウレベルとされるとき、選択的に
ハイレベルとされる。これらの出力信号は、タイミング
信号φａｂがハイレベルとされることで選択的にクロッ
クドインバータ回路ＣＮ２によって伝達され、メモリア
レイＭＡＲＹＯ及びＭＡＲＹＩの対応するワード線ＷＯ
〜Ｗｍを択一的にハイレベルの選択状態とする。つまり
、アドレスデコーダＡＤにおいて、クロックドインバー
タ回路ＣＮＩ及びＣＮ２は選択信号切り換え回路として
機能し、ノアゲート回路Ｎ０Ｇ１及びＮ０Ｇ２は、単位
デコーダゲート言い換えるとポー１−Ａ及びポートＢに
対応して設けられる２個のアドレスデコーダとして機能
する。したがって、メモリアレイＭ　Ａ　ＲＹ　Ｏ及び
ＭＡＲＹＩでは、クロック周）勇の前半においてポート
Ａすなわちアドレスバス号ａａＱ〜ａａｉ−１により指
定されるワード線が選択され、またクロック周期の後半
においてポートＢすなわちアドレス信号ａｂＯｘａｂｉ
−１により指定されるワード線が選択される。 アドレスバッファＡＢＡは、マイクロコンピュータの図
示されない第１のメモリ制御回路からアドレスバスＡＡ
Ｏ−ＡＡｉを介して供給されるアドレス信号ａａＯ”ａ
ａｉを取り込み、保持する。 このうち、最上位ビットを除くアドレス信号ａａＯ〜ａ
ａｉ−１は、上記アドレスデコーダＡＤに供給され、最
上位ビットのアドレス信号ａａｔは、タイミング発生回
路ＴＧに供給される。同様に、アドレスバッファＡＢＢ
は、マイクロコンピュータの図示されない第２のメモリ
制御回路からアドレスバスＡＢＯ〜ＡＢｉを介して供給
されるアドレス信号ａｂｏ〜ａｂｉを取り込み、保持す
る。 このうち、最上位ビットを除くアドレス信号ａｂＯ〜ａ
ｂｔ−１は、上記アドレスデコーダＡＤに供給され、最
上位ビットのアト

【・ス信号ａｂｉは、タイミング発生
回路ＴＧに供給される。 一方、第３図において、メモリアレイＭＡＲＹＯ及びＭ
ＡＲＹＩの相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄｒｚは２
．その一方において、対応するプリチャージ回路ＰＣＯ
及びＰＣＩにそれぞれ結合され、またその他方において
、対応するライト・リードアンプＷＡＯ／ＲＡＯ及びＷ
ＡＩ／ＲＡＩの対応する単位回路にそれぞれ結合される
。 プリチャージ回路ＰＣＯ及びＰＣＩは、特に制限されな
いが、メモリアレイＭＡＲＹＯ及びＭＡＲＹＩの相補デ
ータ線ＤＯ−ＤＯ〜Ｄｎ−Ｄｎに対応して設けられるｆ
ｉ＋ｌ対のスイッチＭＯ３ＦＥＴを含む。これらのスイ
ッチＭＯ３ＦＥＴ対の他方は、共通結合され、所定のプ
リチャージ電圧が供給される。これらのスイッチＭＯＳ
　Ｆ　ＥＴ対のゲートには、タイミング発生回路ＴＧか
らタイミング信号φｐｃが共通に供給される。 プリチャージ回路ＰＣＯ及びＰｃｔの各スインチＭＯ５
ＦＥＴ対は、タイミング信号φｐｃがハイレベルとされ
ることで選択的にオン状態とされ、メモリアレイＭＡＲ
ＹＯ及びＭＡＲＹＩの対応する相補データ線Ｄｏ−π１
〜Ｄｎ−Ｄｎを、所定のプリチャージ電圧とする。これ
により、相補データ線ＤＯ・■「〜Ｄｎ−Ｄｎの読み出
し動作時における中心レベルが設定される。 ライト・リードアンプＷＡＯ／ＲＡＯ及びＷＡ１／ＲＡ
Ｉは、第１図に例示的に示されるように、それぞれｎ　
＋　１１Ｗの単位ライトアンプＵＷＡ及び単位リードア
ンプＵＲＡを含む。 このうち、各単位ライトアンプ［ＪＷＡの入力端子は、
データ入力バッファＤＩＢＡの対応するビットに結合さ
れ、対応する書き込みデータｗｄＯ〜ｗｄｎがそれぞれ
供給される。また、各単位ライトアンプＵＷＡの出力端
子は、メモリアレイＭＡＲＹＯ又はＭＡＲＹＩの対応す
る相補データ線ＤＯ−ＤＯ”Ｄｎ−Ｄｎにそれぞれ結合
される。 ライト・リードアンプＷＡＯ／ＲＡＯのｎ＋４個の単位
ライトアンプＵＷＡの制御端子には、タイミング発生回
路ＴＧからタイミング信号φＷＯが共通に供給される。 同様に、ライト・リードアンプＷＡＩ／ＲＡＩのｎ　＋
　１　（ＩＩの単位ライトアンプＵＷＡの制御端子には
、タイミング発生回路ＴＧからタイミング信号φＷ１が
共通に供給される。 ここで、タイミング信号φＷＯ及びφｗｌは、最上位ビ
ットのアドレス信号ａａｉに従って、選択的に形成され
る。 これらのことから、ライト・リードアンプＷＡＯ／ＲＡ
Ｏの単位ライトアンプＵＷＡは、上記タイミング信号φ
ｗＱがハイレベルとされることで、−斉に動作状態とさ
れる。この動作状態において、ライト・リートアンプＷ
ＡＯ／ＲＡＯの各単位ライトアンプＵＷＡは、データ入
力バッファＤＩＢＡから供給される書き込みデー・夕ｗ
ｄＯ〜ｗ　ｄ　ｎに従った相補書き込み信号を形成し、
メモリアレイＭＡＲＹＯの対応する相補データ線ＤＯ・
ＤＯ〜Ｄｎ・五１にそれぞれ供給する。同様に、ライト
・リードアンプＷＡＩ／ＲＡＩの単位ライトアンプＬＩ
ＷＡは、上記タイミング信号φＷ１がハイレベルとされ
ることで一斉に動作状態とされ、データ入力バッファＤ
ＩＢＡから供給される書き込みデータｗｄＯ〜ｗｄｎに
従った相補署き込み信号を形成して、メモリアレイＭＡ
ＲＹＩの対応する相補データ線Ｄｏ−Ｄｏ〜Ｄｎ　−Ｄ
ｎにそれぞれ供給する。つまり、多ポートメモリの書き
込みモードにおいて、データ入力バッファＤＩＢＡを介
して供給される書き込みデータｗｄｏｘｗｄｎは、最上
位ビットのアドレス信号ａａｉにより選択的に形成され
るタイミング信号φｗＯ及びφＷ１に従って、選択的に
メモリアレイＭＡＲＹＯ又はＭＡＲＹＩの選択されたメ
モリセルＭＣに伝達されるものとなる。 データ人カバフフ７ＤＩＢＡは、ｎ　＋　１　（［！ａ
の単位回路を含む。これらの単位回路は、データバスＤ
　Ａ　Ｏ−Ｄ　Ａ　ｎを介して供給されるｎ＋ｌビット
の書き込みデータｗｄＯ〜ｗｄｎを保持するとともに、
ライト・リードアンプＷＡＯ／ＲＡＯ及びＷＡＩ／ＲＡ
Ｉの対応する単位ライトアンプＵＷＡにそれぞれ伝達す
る。 一方、ライト・リードアンプＷＡＯ／ＲＡＯ及びＷＡＩ
／ＲＡＩの単位リードアンプＵＲＡの入力端子は、対応
するメモリアレイＭＡＲＹＯ及びＭＡＲＹＩの対応する
相補データ線ＤＯ−石τ〜Ｄｎ−Ｄｎにそれぞれ結合さ
れる。また、これらの単位リードアンプＵ　ＲＡの出力
端子は、後述するデータラッチＤＬＯＡ、ＤＬＯＢ又は
ＤＬＩＡ。 ＤＬＩＢの対応する単位回路にそれぞれ結合される。ラ
イト・リードアンプＷＡＯ／ＲＡＯ及びＷＡｌ、’ＲＡ
、１の単位リードアンプＵ　Ｒ、Ａの制御端子はすべて
共通結合され、タイミング発生回路ＴＯからタイミング
信号φｓａが供給される。 ライト・リード７ンプＷＡＯ／ＲＡＯ及びＷＡ１／ＲＡ
Ｉの単位リードアンプＵＲＡは、上記タイミング信号φ
ｓａがハイレベルとされることで、−斉に動作状態とさ
れる。この動作状態において、各単位リードアンプＵＲ
Ａは、対応するメモリアレイＭＡＲＹＯ又はＭＡＲＹＩ
の選択されたメモリセルＭＣから対応する相補データ線
ＤＯ・π１〜Ｄｎ−Ｄｎを介して出力される読み出し信
号を増幅する。これらの読み出し信号は、ざらに読み出
しデータｒ　ＯＯ〜ｒ　Ｏｎ又はｒｌｏ　〜ｒｌｎとし
て、データラッチＤＬＯＡ、ＤＬＯＢ又はＤＬＩＡ、Ｄ
ｉ、ＩＢの対応する単位回路にそれぞれ共通に供給され
る。 データラッチＬ３ＬＯＡ、ＤＬＯＢ及びＤＬＩＡ。 ＤＬＩＢは、第１図に例示的に示されるように、ｎ　＋
　１　（［Ｊの単位データラッチＵＤＬをそれぞれ含む
。これらの単位データラフチＵＤＬは、特に制限されな
いが、その入力端子と出力端子が互いに交差接続される
ことによってラッチ形態とされる２（ツのＣＭＯＳイン
バータ回路Ｎ３及びＮ４を基本構成とする。各ランチの
入力端子は、対応するクロフクド・ｆンバーク回路ＣＮ
３を介して、対応するライト・リードアンプＷＡＯ／Ｒ
ＡＯ又はＷＡＩ／ＲＡＩの対応する単位リードアンプＵ
ＲＡの出力端子にそれぞれ結合される。データラッチＤ
ＬＯＡ及びＤＬｒＡ；１ｃｔＲ成するすべてのり０．７
クドインバ一タ回路ＣＮ３のクロック入力端子には、タ
イミング発生回路ＴＧからタイミング信号φｄａが共通
に供給される。同様に、データラッチＤＬＯＢ及びＤＬ
ＩＢを構成するすべてのクロックドインバータ回路ＣＮ
３のクロック入力端子には、タイミング発生回路ＴＯか
らタイミング信号φｄｂが共通に供給される。 これらのことから、メモリアレイＭＡＲＹＯ及びＭＡＲ
ＹＩの選択されたメモリセルＭＣから出力され、ライト
・リードアンプＷＡＯ／ＲＡＯ及びＷＡＩ／ＲＡＩの対
応する単位リードアンプＵＲＡによって増幅されたｆｉ
＋ｌビットの読み出しデータｒｏｏ−ｒｏｎ及びｒｌｏ
　〜ｒｌｎは、上記タイミング信号φｄａがハイレベル
とされることで、データラッチＤＬＯＡ及びＤＬＩＡの
対応する単位データラッチＵＤＬに取り込まれ、保持さ
れる。また、上記タイミング信号φｄｂがハイレベルと
されることで、データラッチＤＬＯＢ及びＤＬＩＢの対
応する単位データラッチＵＤＬに取り込まれ、保持され
る。 データラッチＤＬＯＡ、ＤＬＯＢ及びＤＬＩＡ。 ＤＬＩＢの各単位データラッチＵＤＬの出力端子は、デ
ータ選択回路ＤＳＯＡ、ＤＳＯＢ及びＤＳＩＡ、ＤＳＩ
Ｂの対応する相補伝送ゲートを介して、データ出カバソ
ファＤＯＢＡ又はＤＯＢＢの対応する単位回路にそれぞ
れ結合される。 データ選択回路ＤＳＯＡ、ＤＳＯＢ及びＤＳＩＡ、ＤＳ
ＩＢは、第１図に例示的に示されるように、Ｎチャンネ
ルＭＯ３ＦＥＴＱ３及びＰチャンネルＭＯ３ＦＥＴＱＩ
　１からなるｎ＋１対の相補伝送ゲートをそれぞれ含む
。このうち、データ選択回路ＤＳＯＡ及びＤＳＯＢの各
相補伝送ゲートを構成するＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔのゲートには、タイミング発生回路ＴＧからタイミン
グ信号φｒＱａ又はφｒｏｂがそれぞれ共通に供給され
る。また、これらの伝送ゲートを構成するＰチャンネル
ＭＯ３ＦＥＴのゲートには、上記タイミング信号φｒＯ
のインバータ回路Ｎ５又はＮ６による反転信号すなわち
反転タイミング信号φｒＱａ又はφｒｉｂがそれぞれ共
通に供給される。同様に、データ選択回路ＤＳＩＡ及び
ＤＳＩＢの各相補伝送ゲートを構成するＮチャンネルＭ
Ｏ３ＦＥＴのゲートには、タイミング発生回路ＴＯから
タイミング信号φｒｌａ又はφ「１′ｏがそれぞれ共通
に供給される。また、これらの伝送ゲートを構成するＰ
チャンネルＭ　ＯＳ　Ｆ’　Ｅ　Ｔのゲートには、上記
タイミング信号φｒｌａ又はφｒｉｂの反転信号すなイ
〕５反転夕・ｆミング信号φｒｌａ又はφｒｌｂがぞれ
ぐれ共通に供給される。上記タイミング信号φｒＱａ、
　　φｒｏｂ及びφ「１ａ、φｒｉｌｌは、特に制限さ
れないが、最上位ビットのアドレス信号ａａｉ又はａｂ
ｉに従って選択的に形成される。 これらのことから、上記タイミング信号φｒＯａ又はψ
ｒｉｂがバーｆレベルとされるとき、データラッチＤＬ
ＯＡ又はＤＬＯＢに保持されるデータが、読み出しデー
タｒａＱ〜ｒａｎ又はｒｂ０〜ｒｂｎとして、データ出
力バッファＤＯＢＡ又はＤＯＢＢの対応する単位回路に
伝達される。同様に、上記タイミング信号φｒｌａ又は
φｒｌｂがハイレベルとされるとき、データラッチＤＬ
ＩＡ又はＤＬＩＢに保持されるデータが、読み出しデー
タｒ　ａ　Ｑ　〜ｒ　ａ　ｎ又はｒｂｏ−ｒｂｎとして
、データ出力バッファＤＯＢＡ又はＤＯＢＢの対応する
単位回路に伝達される。つまり、メモリアレイＭＡＲＹ
Ｏ及びＭＡＲＹＩから出力された読み出しデータは、最
上位ビットのアドレス信号ａａｉ又はａｂｔにより選択
的に形成されるタイミング信号φｒｏａ、　　φｒｉｂ
及びψｒ″Ｌ　１ｋ　＋　　φ１゛】ｂに従って、選択
的にデータ出力バッファＤＯＢＡ及びＤＯＢＢに伝達さ
れるものとなる。 データ出力バッファＤＯＢＡ及びＤＯＢＢは、ｎ　＋　
１　（ｆｉの出力回路をそれぞれ含む。これらの出力回
路は、特に制限されないが、出力データを保持するため
のラッチをそれぞれ含む。データ出力バッファＤＯＢＡ
の各出力回路には、タイミング発生回路ＴＧからタイミ
ング信号ψＯａが制御信号として共通に供給される。同
様に、データ出力バッファＤＯＢＢの各出力回路には、
タイミング発生回路ＴＧからタイミング信号φｏｂが制
御信号として共通に供給される。 データ出力バッファＤＯＢＡの各出力回路は、上記タイ
ミング信号φＯａかハイレベルとされることで、選択的
に動作状態とされる。この動作状態において、データ出
力バッファＤＯＢＡの各出力回路は、データ選択回路Ｄ
　Ｓ　Ｏ−Ａ又番よりＬＩＡの対応する伝送ゲートを介
して伝達される読み出しデ・−夕「ａワ〜ｒａｎを取り
込む。これらの読み出しデータは、特に制限されないが
、クロック信号ＣＰＩの１周期間だけ、対応するデータ
ノ＜スＤＡＯ〜Ｄ　Ａ　ｎに送出される。同様に、デー
タ出力バッファＤＯＢＢの各出力回路は、上記タイミン
グ信号φＯｂがハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、データ出力バ
ッファＤＯＢＢの各出力回路は、データ選択回路ＤＳＯ
Ｂ又はＤＬＩＢの対応する伝送ゲートを介して伝達され
る読み出しデータｒｂ０〜ｒｂｎを取り込む。これらの
読み出しデータは、特に制限されないが、ポートＢが単
独に読み出しモードで選択状態とされるとき、クロック
信号ＣＰＩの１周期間だけ、対応するデータバスＤＢＯ
〜ＤＢｎに送出される。特に制限されないが、ポートＢ
がポートＡとともに同時に読み出しモードで選択状態と
されるとき、データ出力バッファＤＯＢＢは、上記読み
出しデータを、クロック信号ＣＰ２の１周期間だけ、対
応するデータバスＤ８０−ＤＢｎに送出する。 タイミング発生回路ＴＯには、マイクロコンピュータの
図示されない第１のメモリ制御回路からイネーブル１６
号ＥＮＡ及びリードライト信号Ｒ／Ｗが供給され、同様
に図示されない第２のメモリ制御回路からイネーブル信
号ＥＮＢが供給される。 また、”フィクロコンピュータの図示されないクロック
発生回路から、クロック信号ＣＰＩ及びＣＦ２が供給さ
れる。タイミンク発生口ｇＩＴＧには、さらに上述のア
ドレスバッファＡＢＡ及びＡＢＢから、最上位ビットの
アドレス信号ａａｉ及びａｂｉが供給される。タイミン
グ発生回路ＴＧは、これらの制御信号やアドレス信号を
もとに、上記各種のタイミング信号を形成し、多ポート
メモリの各回路に供給する。 第４図には、第３図の多ポートメモリの一実施例のタイ
ミング図が示されている。この実施例において、多ポー
トメモリのポートＡ及びポートＢはともに読み出しモー
ドとされ、マイクロコンピュータの図示されない論理演
算ユニットでは、両ポートから出力される二つの読み出
しデータに対する所定の演算処理が行われる。この実施
例において、ポートＡ及びポー１−Ｂを介して供給され
る最上位ビットのアドレス信号ａａｉ及びａｂｉはとも
に論理“０”とされ、いずれもメモリアレイＭＡＲＹＯ
が指定される。以下、第４図により、この実施例の多ポ
ートメモリの同時読み出し動作の概要を説明する。 第４図において、多ポートメモリのポートＡ及びポート
Ｂは、イネーブル信号ＥＮＡ及びＥＮＢがロウレベルと
されることで非選択状態とされる。 このとき、多ポートメモリでは、タイミング信号φｐｃ
がハイレベルとされ、メモリアレイＭＡＲＹＯ及びＭＡ
Ｒ’ｒ’ｌの相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄτのプ
リチャージ動作が行われる。これにより、各相補データ
線は、所定のプリチャージ電圧とされ、読み出し動作時
における相補データ線の中心レベルが設定される。 多ポートメモリのポートＡ及びポートＢは、特に制限さ
れないが、クロック信号ＣＰＩの立ち上がりエツジにお
いてイネーブル信号ＥＮＡ及びＥＮＢがハイレベルとさ
れることで、それぞれ選択状態とされる。ポートＡでは
、イネーブル信号ＥＮＡがハイレベルに変化されると同
時に、リードライト信号Ｒ／Ｗがハイレベルとされ、ア
ドレス信号ＡＡＯ”ＡＡｉがアドレスａａａ′″を指定
する組み合わせで供給される。クロック信号ＣＰＩの立
ち上がりエツジにおいてリードライト信号Ｒ／Ｗがハイ
レベルとされることで、ポートＡの動作モードは読み出
しモードとされる。ポートＢでは、イネーブル信号ＥＮ
Ｂがハイレベルとされると同時に、アドレス信号ＡＢＯ
〜ＡＢｉがアドレス“ａｂ”を指定する組み合わせで供
給される。 ポートＢの動作モードは、前述のように、常に読み出し
モードとされ名。 クロック信号ＣＰｌ及びＣＦ２は、特に制限されないが
、同時にハイレベルとなることのない２相のクロック信
号とされる。 ボー１−　Ａ及びポートＢがともに読み出しモードで選
択状態とされることで、多ポートメモリでは、まずアド
レス信号ａａＱ〜ａａｉ及びａｂＱｘａｂｉがアドレス
バッファＡ　Ｂ　Ａ及びＡＢＢに取り込まれる。このう
ち、最上位ビットのアドレス信号ａａｉ及びａｂｉはタ
イミング発生回路ＴＧに供給され、後刻これらのアドレ
ス信号に従ってタイミング名号φＷＯ２ψＷ１ならびに
φｒＱａ。 φｒｏｂ及びφｒｌａ、　　φｒｌｂが選択的に形成さ
れる。最上位ビットを除くアドレス信号ａａＱ〜ａａｉ
４及びａｂＱ・ｗａｂｉ−１は、アドレスデコーダＡＤ
に供給され、デコード処理が開始される。夕・Ｃミング
発生回路ＴＧでは、まずタイミング信号φｐｃがロウレ
ベルとされ、続いてタイミング信号φａａ及びφｓａが
少しずつ遅れてハイレベルとされる。また、タイミング
信号φｄａ及びφｏａが少しずつ遅れて一時的にハイレ
ベルとされる。さらに、上記アドレスバッファＡＢＡか
ら最上位ビットのアドレス信号ａａｉが伝達された時点
で、タイミング信号φｒｏａ又はφｒＱｂがハイレベル
とされる。 多ポートメモリのプリチャージ回路ＰＣＯ及びＰＣＩで
は、上記タイミング信号φｐｃがロウレベルとされるこ
とで、すべてのスイッチＭＯ３ＦＥＴ対が゛オフ状態と
なり、メモリアレイＭＡＲＹＯ及びＭＡＲＹＩの相補デ
ータ線ＤＯ・ＤＯ〜Ｄｎ−Ｄｎのプリチャージ動作が停
止される。 アドレスデコーダＡＤでは、タイミング信号φａａがハ
イレベルとされることで、ポートＡにより指定されるア
ドレス″ａａ″が有効とされ、メモリアレイＭＡＲＹＯ
及びＭＡＲＹＩの対応するワード線ＷＯ〜Ｗｍが択一的
にハイレベルの選択状態とされる。これにより、各メモ
リアレイの選択されたワード線に結合されるｆｉ＋１個
のメモリセルＭＣの記憶データに従った読み出し信号が
、対応する相補データ線ＤＯ・百了χＤｎ−下下を介し
て、ライト・リードアンプＷＡＯ／ＲＡＯ及びＷＡ　１
　／ＲＡ　Ｌの対応する単位リードアンプＵＲＡに供給
される。 ライト・リードアンプＷＡＯ／ＲＡＯ及びＷＡ１／ＲＡ
Ｉでは、タイミング信号φｓａがハイレベルとされるこ
とで、すべての単位リードアンプＵＲＡが一斉に動作状
態とされる。これにより、各メモリアレイの選択された
メモリセルＭＣから相補データ線ＤＯ−百下〜Ｄｎ−Ｄ
マを介して伝達される微小な読み出し信号が、対応する
単位リードアンプＵＲＡによって増幅され、各データラ
ッチに伝達される。 タイミング信号φｄａが一時的にハイレベルとされると
、ライト・リードアンプＷＡＯ／ＲＡＯ及びＷＡＩ／Ｒ
ＡＩの各単位リードアンプＵＲＡから出力された読み出
しデータｒｈｏ〜ｒａｎ及び「１０〜ｒｌｎが、データ
ラッチＤＬＯＡ及びＤＬＩＡの対応する単位データラッ
チＵＤＬに取り込まれる。前述のように、タイミング信
号φｒＯａがすでにハイレベルとされているため、デー
タラッチＤＬＯＡに保持される読み出しデータｒ００〜
ｒ　Ｏｎは、読み出しデータｒａＱ　〜ｒａｎとして、
データ出力バッファＤＯＢＡに伝達される。これらの読
み出しデータは、タイミング信号φｏａが一時的にハイ
レベルとされることで、データ出力バッファＤＯＢＡの
対応する単位回路に取り込まれ、特に制限されないが、
クロック信号ＣＰＩの１周期間だけ、対応するデータバ
スＤＡＯ−Ｄ　Ａ　ｎに送出される。 タイミング信号φｄａが一時的にハイレベルとされ、デ
ータラッチＤＬＯＡの対応する各単位データラッチＵＤ
Ｌに対する転送動作が終了してから所定の時間が経過す
ると、上記タイミング信号φａａ及びφａａがロウレベ
ルとされ、代わってタイミング信号φｐｃがノ＼イレベ
ルとされる。これにより、プリチャージ回路ＰＣＯ及び
ＰＣＩでは、再び相補データ線のプリチャージ動作が開
始される。ここで、プリチャージ動作の直前に行われた
多ポートメモリの動作は読み出し動作であるため、各メ
モリアレイの相補データ線のプリチャージ動作は短時間
で終了できる。 次にクロック信号ＣＰ２の立ち上がりエツジにおいてイ
ネーブル信号ＥＮＢがハイレベルであることから、多ポ
ートメモリのポートＢによる読み出し動作が開始される
。多ポートメモリのタイミング発生回路ＴＧでは、まず
タイミング信号φｐＣがロウレベルとされ、続いてタイ
ミング信号φａｂ及びφｓａが少しずつ遅れてハイレベ
ルとされる。また、タイミング信号φｄｂ及びφＯｂが
、少しずつ遅れて一時的にハイレベルとされる。前述の
ように、アドレスバッファＡＢＢから供給される最上位
ビットのアドレス信号ａｂＱは論理“０′″とされるた
め、タイミング信号φｒｉｂは引き続きハイレベルとな
っている。 多ポートメモリのポートＢでは、以下上記ポートＡと同
様な読み出し動作が行われ、メモリアレイＭＡＲＹＯの
アドレス″ａｂ“に対応するワード線に結合されるｎ＋
１個のメモリセルＭＣから出力された読み出し信号が、
ライト・リードアンプＷＡＯ／ＲＡＯの対応する単位リ
ードアンプＵＲＡによって増幅され、タイミング信号φ
ｄｂに従ってデータラッチＤＬＯＢの対応する単位デー
タラッチＵＤＬに取り込まれる。これらの読み出しデー
タは、タイミング信号φｒｏｂがすでにハイレベルであ
ることから、データ出力バッファＤＯＢＢの対応する単
位回路に伝達され、さらにタイミング信号φＯｂが一時
的にハイレベルとされることで、クロック信号ＣＰ２の
１周期間だけ、データバスＤＢＯ＝ＤＢｎに送出される
。 タイミング信号φｃｌｂが一時的にハイレベルとされデ
ータラッチＤＬＯＢの各単位データラッチＵＤＬに対す
る転送動作が終了してから所定の時間が経過すると、上
記タイミング信号φａｂ及びφｓａがロウレベルとされ
、代わってタイミング信号φｐｃがハイレベルとされる
。これにより、プリチャージ回路ＰＣＯ及びＰＣＩによ
る相補データ線のプリチャージ動作が再開され、多ポー
トメモリは次のメモリアクセスに備える。 以上のように、この実施例の多ポートメモリは、ワード
線及びデータ線がそれぞれ１組ずつしか設けられないい
わゆる単一ポートメモリ用のメモリアレイＭＡＲＹＯ及
びＭＡＲＹＩを基本構成とする。多ポートメモリには、
メモリアレイＭＡＲＹＯ及びＭＡＲＹＩの任意のアドレ
スをそれぞれアクセス可能な二つのポートＡ及びポート
Ｂが設けられ、これらのポートに対応してアドレスバッ
ファとデータラッチ及びデータ出力バッファがそれぞれ
設けられる。アドレスデコーダＡＤには、各ポートに対
応して単位デコーダゲートが設けられ、タイミング信号
φａａ及びφａｂに従って各単位デコーダゲートの出力
信号を選択的に伝達する選択信号切り換え回路が設けら
れる。ポートＡ及びポートＢが読み出しモードで同時に
選択状態とされるとき、メモリアレイＭ　Ａ　ＲＹ　Ｏ
及びＭＡＲＹｌは、クロック信号ＣＰＩに同期し°ζζ
ポートからアクセスされ、またクロック信号ＣＰ２に同
期してポートＢからアクセスされる。つまり、この実施
例の多ポートメモリにおいて、各メモリアレイのワード
線及びデータ線は両ポートによって共有され、時系列的
にアクセスされることで、等価的に多ポートメモリが実
現される。ここで、ポートＡ又はポートＢが独立してア
クセスされる場合、それぞれのサイクルタイムΔｔａ及
びΔｔｂはほぼ同じである。ところが、上記実施例に示
されるように、ポートＡ及びポートＢの両方が同時にア
クセスされる場合、両ポートによるパイプライン動作が
行われるにのため、総合的なサイクルタイムは、両ポー
トをそれぞれ単独でアクセスする場合のサイクルタイム
（Δｔａ＋Δｔｂ）に比較して、著しく短いものとなる
。さらに、この実施例の多ポートメモリは、メモリアレ
イＭＡＲＹに設けられるワード線及びデータ線がそれぞ
れ１組ずつでよく、また周辺回路としてデータラッチや
読み出しデータの選択回路等を設けるだけでよい。 このため、そのレイアウト所要面積は、単一ポートメモ
リに比較してやや大きい程度で済む、これにより、低コ
スト化を図った多ポートメモリを実現できるとともに、
多ポートメモリを含むマイクロコンピュータ等の低コス
ト化とその処理能力の向上を図ることができる。 以上の本実施例に示されるように、この発明をマイクロ
コンピュータに内蔵される多ポートメモリ等の半導体記
憶装置に通用した場合、次のような効果が得られる。す
なわち、 （１１多ポートメモリのメモリアレイを華−ポートメモ
リ用のメモリアレイで構成し、複数の入出力ポートに対
応してアドレスデコーダ及び入出力データを保持するた
めのデータラッチとを設け、また上記複数のアドレスデ
コーダの出力信号を上記メモリアレイに選択的に伝達す
るための選択信号切り換え回路を設けることで、上記単
一ポートメモリ用のメモリアレイを複数のポートによっ
て時系列的にアクセスし、等価的に多ポートメモリを実
現できるという効果が得られる。 （２）上記ｆｉ１項により、多ポートメモリのレイアウ
ト所要面積を縮小し、その低コスト化を図ることができ
るという効果が得られる。 （３）上記＜１）項及び（２ン項により、多ポートメモ
リを含むマイクロコンピュータ等の低コスト化を図るこ
とができる。言い換えるならば、低コストシステムに対
する多ポートメモリの普及を図り、その処理能力を向上
できるという効果が得られる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸説しない範囲で種々変更可
能であることはいうまでもない。例えば、第３図のブロ
ック図において、ポートＡ及びポー）Ｂはともに入出力
両用ポートとしてもよいし、ともに読み出し専用ポート
としてもよい。また、多ポートメモリは、３個以上のポ
ートを持つものであってもよい。この実施例では、ワー
ド線のみを選択できるようにしているが、カラムアドレ
ス系選択回路を設けることで、各メモリアレイの相補デ
ータ線を選択できるようにしてもよい。メモリアレイＭ
ＡＲＹＯ及びＭＡＲＹＩは、複数のメモリマットによっ
て構成されるものであってもよいし、第２図に示される
メモリセルＭＣの具体的な構成は、この実施例によって
制限されない。また、この実施例において、データラッ
チＤＬＯＡ、ＤＬＯＢ及びＤＬＩＡ、ＤＬＩＢとして設
けられる読み出しデータ保持用のラッチは、データ出力
バッファＤＯＢＡ及びＤＯＢＢ内に設けてることもよい
。第１図において、アドレスデコーダＡＤは、プリデコ
ーダ方式を採るものであってもよいし、その選択信号切
り換え回路は特にクロックドインバータ回路を用いるも
のでな゛くてもよい。さらに、第１図及び第２ＦＩ！Ｊ
に示されるメモリアレイ及び周辺回路の具体的な回路構
成や、第３図に示される多ポートメモリのブロック構成
ならびにアドレス信号及び制御信号等の組み合わせ等、
種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タに内蔵される多ポートメモリに通用した場合について
説明したが、それに限定されるものではなく、例えば、
多ポートメモリとして単独で形成されるものや他の各種
のディジタル集積回路に内蔵される同様な多ポートメモ
リにも通用できる。本発明は、少なくとも任意に独立し
てアクセス可能な複数のポートを持つ半導体記憶装置又
はこのような半導体記憶装置を内蔵するディジタル装置
に広く通用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、多ポートメモリのメモリアレイを単一ポ
ートメモリ用のメモリアレイで構成し、複数の入出力ポ
ートに対応してアドレスデコーダと入出力データを保持
するためのデータラッチとを設け、またこれらのアドレ
スデコーダの出力信号をメモリアレイに選択的に伝達す
る選択信号切り換え回路を設けることで、単一ポートメ
モリ用のメモリアレイを複数のポートによって時系列的
にアクセスし、等価的に多ポートメモリを実現できる。 これにより、多ポートメモリのレイアウト所要面積を縮
小し、その低コスト化を図ることができるため、多ポー
トメモリを含むマイクロコンピュータ等の低コスト化と
、処理能力の向上を図ることができるものである。

【図面の簡単な説明】

第１図は、この発明が適用された多ポートメモリのメモ
リアレイ及びその周辺回路の一実施例を示す回路図、 第２図は、この発明が通用された多ポートメモリのアド
レスデコーダの一実施例を示す回路図、第３図は、第１
図及び第２図のメモリアレイとその周辺回路及びアドレ
スデコーダを含む多ポートメモリの一実施例を示すブロ
ック図、第４図は、第３図の多ポートメモリの一実施例
を示すタイミング図である。 ＭＡＲＹＯ，ＭＡＲＹＩ・・・メモリアレイ、ＭＣ・・
・メモリセル、ＷＡＯ／ＲＡＯ，ＷＡＩ／ＲＡＩ・・・
ライト・リードアンプ、ＵＷＡ・・・単位ライトアンプ
、ＵＲＡ・・・単位リードアンプ、ＤＬＯＡ、ＤＬＯＢ
、ＤＬＩＡ、ＤＬＩＢ・・・データラッチ、ＵＤＬ・・
・単位データラッチ、ＤＳＯＡ、ＤＳＯＢ、ＤＳＩＡ、
ＤＳＬＢ・・・データ選択回路。 ＡＤ・・・アドレスデコーダ、ＵＡＤ・・・単位アドレ
スデコーダ。 ＰＣＯ，ＰＣＩ・・・プリチャージ回路、ＡＢＡ、ＡＢ
Ｂ・・・アドレスハ゛ツファ、ＤＩＢＡ。 ・・・データ人カバフファ、ＤＯＢＡ、ＤＯＢＢ・・・
データ出カバ７フア、ＴＧ・−・タイミング発生回路。 Ｎ１〜Ｎ５・・・ＣＭＯＳインバータ回路、ＣＮ１〜Ｃ
Ｎ３・・・クロックドインバータ回路、ＥＸＩ〜ＥＸ３
・・・排他的論理和回路、Ｎ０Ｇ１、Ｎ０Ｇ２・・・ノ
アゲート回路、Ｑ１〜Ｑ３・・・ＮチャンネルＭＯ３Ｆ
ＥＴ、、Ｑｌ　１・・・ＰチャンネルＭＯ３ＦＥＴ。

Claims (1)

1. 【特許請求の範囲】 １、指定されるアドレスを択一的に選択しうるメモリア
   レイと、上記メモリアレイの任意のアドレスをそれぞれ
   独立に指定しうる複数のポートとを含み、上記複数のポ
   ートにより指定される上記メモリアレイの複数のアドレ
   スを時系列的にアクセスすることで、等価的に多ポート
   メモリとして機能することを特徴とする半導体記憶装置
   。 ２、上記半導体記憶装置は、さらに上記ポートに対応し
   て設けられる複数のアドレスデコーダと、上記アドレス
   デコーダの出力信号を上記メモリアレイに選択的に伝達
   する選択信号切り換え回路とを含むものであることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、さらに上記ポートに対応し
   て設けられ上記メモリアレイから時系列的に読み出され
   る出力データを保持する複数の出力データラッチを含む
   ものであることを特徴とする特許請求の範囲第１項又は
   第２項記載の半導体記憶装置。 ４、上記半導体記憶装置は、ディジタル処理装置の一時
   記憶装置として用いられるものであることを特徴とする
   特許請求の範囲第１項、第２項又は第３項記載の半導体
   記憶装置。