JPH09147563A - 複数ポートメモリ - Google Patents

Abstract

(57)【要約】 【課題】 バンク分割と時分割アクセスを組合せ、時分
割アクセスの順番の最適化を図った複数ポートメモリを
提供すること。 【解決手段】 ４ポートメモリを、４つのアドレス入力
ポート(10,11,12,13)と４つのデータ出力ポート(37,38,
85,86)および内部の１ポートＳＲＡＭ回路で構成し、内
部の１ポートＳＲＡＭ回路をバンク０(メモリセルアレ
イ420)とバンク１(メモリセルアレイ424)に分割する。
内部の１ポートＳＲＡＭ回路への２つの（時分割の）ア
クセスを、パイプライン動作させて、４つのアドレス入
力ポートの受け付けたアクセスのうち、バンクが競合し
ない２つを選んで最初にアクセスし、残りの２つのアド
レスのアクセスを最初のアクセスから１／３サイクル遅
らせて開始する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は時分割可能な複数ポ
ートメモリに関し、特に、バンク分割と時分割アクセス
を組み合わせることにより、時分割アクセスの順番の最
適化を図った複数ポートメモリに関する。

【０００２】

【従来の技術】ＣＭＯＳマイクロプロセッサの分野にお
いては、従来から、スーパスケーラ等の並列処理技術の
導入や加工技術の微細化および回路的な工夫等により処
理性能の向上が試みられている。そして、既に４命令以
上の複数命令を同時発行できるマイクロプロセッサが発
表されており、今後も、性能向上の手法としてスーパス
ケーラ、ＶＬＩＷ（ＶＬＩＷ：Ｖery Ｌong Ｉnstructi
n Ｗord）等の細粒度並列処理技術は重要な地位を占め
ると予想される。また、デバイスの微細化および回路的
な工夫により動作周波数および集積度の向上もすすめら
れており、既に動作周波数が２００ＭＨｚから３００Ｍ
Ｈｚに達するＣＭＯＳマイクロプロセッサが発表されて
いる。これらの高性能マイクロプロセッサの最大性能を
引き出すためには、演算速度に見合った命令およびデー
タのメモリバンド幅を確保する必要があり、キャッシュ
メモリシステムによって如何に実効のメモリバンド幅を
大きくできるかが、マイクロプロセッサの実効性能の向
上の鍵となっている。このようなキャッシュメモリシス
テムの高性能化の要求に応える一つの方法として、メモ
リ回路の高速化を図ることが挙げられる。

【０００３】メモリ回路の高速化の試みとして、同期回
路を用いたメモリのアクセス時間の短縮とウエーブパイ
プライン動作の実現が提案されている。例えば、同期式
の高速ＣＭＯＳ ＳＲＡＭ回路として、米国特許第4,98
5,643号明細書に開示された回路、あるいは、アイ イー
イー イー ジャーナル オブ ソリッドステイト サーキ
ッツ ボリューム26 ナンバー11 1991年 ページ1577-158
5（IEEE Journal of Solid-State Circuits ,Vol.26, N
o.11, November 1991, pp.1577-1585）に開示された回
路が知られている。この従来のセルフリセット回路は、
回路をパルス動作させることで、通常のＣＭＯＳ回路に
比べ入力容量を１／２程度とし、高速化を達成してい
た。また、ウエーブパイプライン動作を取り入れること
で、実効チャネル長０．５μｍのＣＭＯＳデバイスでア
クセス時間約４ｎｓ、サイクル時間２ｎｓの同期式ＳＲ
ＡＭが実現されていた。さらに、従来のセルフリセット
回路は、出力信号のリセットのためのパルス（リセット
パルス）を出力信号から作るため、信号の変化した回路
にのみリセットパルスが供給され、外部から一括してク
ロックを供給する方式のダイナミック回路に比べ無効な
クロックでの電力消費が少なく低消費電力化に有効であ
る。

【０００４】メモリ回路の高速化の他の試みとしては、
例えば、アイ イー イー イー ジャーナル オブ ソリッ
ドステイト サーキッツ ボリューム30 ナンバー4 1995
年 ページ487-490（IEEE Journal of Solid-State Circ
uits ,Vol.30, No.4, April 1995, pp.487-490）に記載
された回路が知られている。この従来のＣＭＯＳ ＳＲ
ＡＭ回路では、センス回路を２重化して安定なウエーブ
パイプライン動作を実現していた。

【０００５】また、スーパスケーラプロセッサのように
同時に多数命令を発行できるマイクロプロセッサのキャ
ッシュメモリにおいては、同時発行命令数の増大に伴
い、キャッシュメモリにアクセスするload/store命令の
複数同時実行の要求が増している。この要求に応えるた
めにはキャッシュメモリのアクセスポートが複数必要と
なる。さらに、マルチプロセッサシステムのキャッシュ
メモリの一貫性を保証するためのスヌーププロトコルに
対応するためにもキャッシュのタグメモリは複数ポート
を備えることが望まれている。既に、複数ポートを備え
たキャッシュメモリを内蔵するマイクロプロセッサや複
数ポートを備えたキャッシュメモリチップが発表されて
いる。また、複数ポートを備えたメモリ（複数ポートメ
モリまたは多ポートメモリ）を実現する方法として、複
数ポートメモリセル自体を用いる方法、インタリーブに
よる方法（メモリを複数のバンクに分割し、それら複数
のバンクに対してインタリーブアクセスを行う方法）、
時分割アクセスを行うことにより擬似的に複数ポートメ
モリを実現する方法なども知られている。

【０００６】以上述べたような複数ポートを備えたキャ
ッシュメモリチップの一つの例として、アイ エス エス
シー シー 1994年 ページ262-263（ISSCC, 1994, pp.2
62-263）に開示された３ポートメモリが知られている。
ここに開示された従来の３ポートメモリは、内部のＣＭ
ＯＳ ＳＲＡＭ回路をパイプライン動作させることによ
って、サイクル時間１５ｎｓの期間に内部のＣＭＯＳ
ＳＲＡＭ回路を３回アクセス（時分割アクセス）し、１
ポートメモリセルを用いて、擬似的な３ポートメモリを
実現したものである。この場合、１ポートメモリセルを
用いているので、占有面積の大幅な低減が可能である。

【０００７】

【発明が解決しようとする課題】上述した複数ポートメ
モリセル自体を用いた複数ポートメモリは占有面積が大
きくなるという問題があり、また、インタリーブ（バン
ク分割）による複数ポートメモリは、異なるポートから
同一バンクに同時にアクセスする場合に競合が発生し、
実効スループットが低下するという問題がある。さら
に、この場合、バンク競合の確率を小さくするために
は、バンク数を大きくしなければならず、これは、バン
ク制御のための回路規模の増大や回路遅延の増加を招く
という問題がある。

【０００８】時分割アクセスによる複数ポートメモリ
は、小さな占有面積が実現でき、ポート間の競合の問題
がないので高いスループットが得られる利点がある。し
かしながら、従来の時分割アクセスによる上述した方法
（ISSCC, 1994, pp.262-263 参照）では、３ポートある
いは４ポート以上のような大きなポート数を実現しよう
とすると、アクセス時間が大きくなりすぎる問題があ
る。例えば、A,B,C,Dの４つの入力ポートを持つメモリ
を時分割アクセスにより実現しようとする場合、A,B,C,
Dの４つのアドレスに対応するアドレスを時分割的に４
回アクセスし、該４回のアクセスが全て終了した時点
で、A,B,C,Dの４つの出力ポートからデータを出力する
ことになる。言いかえると、４回のアクセスが終了する
までどの出力ポートからもデータを出力することができ
ず、結果的にアクセス時間が増大してしまう。以上述べ
たように、従来のバンク分割による複数ポートメモリで
は、バンク競合の確率を小さくするためには、バンク数
を大きくしなければならないため回路規模と遅延時間が
増大し、また、従来の時分割アクセスによる複数ポート
メモリでは、アクセス時間が増大するという問題があ
る。本発明の第１の目的は、上記の従来のバンク分割に
よる複数ポートメモリや、時分割アクセスによる複数ポ
ートメモリが有する問題を解決するために、バンク分割
と時分割アクセスを組合せ、時分割アクセスの順番の最
適化を図った複数ポートメモリを提供することにある。

【０００９】また、従来の高速メモリ回路（例えば、IE
EE Journal of Solid-State Circuits, Vol.26,No.11,
November 1991, pp.1577-1585、あるいはIEEE Journal
of Solid-State Circuits,Vol.30, No.4, April 1995,
pp.487-490 参照）では、ＣＭＯＳ ＳＲＡＭのウエーブ
パイプライン動作を達成していたが、時分割アクセスお
よびバンク分割による複数ポートメモリ回路への応用と
その回路構成については触れられていない。本発明の第
２の目的は、従来のウエーブパイプラインＣＭＯＳ Ｓ
ＲＡＭを応用し、従来回路では考慮されていないバンク
分割と時分割アクセスを組合せた複数ポートメモリ回路
に好適な時分割アクセスの制御回路および内部のＳＲＡ
Ｍ回路の具体的構成を提供することにある。

【００１０】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の一実施形態（図１、図２参照）によ
れば、複数ポートメモリ（以下では、４ポートメモリの
場合を示す）を、アドレス入力ポート(10,11,12,13)と
データ出力ポート(37,38,85,86)、アクセス順序制御回
路418、および内部の１ポートＳＲＡＭ回路で構成し、
内部の１ポートＳＲＡＭ回路を２バンク以上にバンク分
割する。図１は２バンクの構成をとり、それぞれバンク
０(メモリセルアレイ420)、バンク１(メモリセルアレイ
424)とした場合を示す。内部の１ポートＳＲＡＭ回路を
時分割に２回（あるいはそれ以上）アクセスし(図２の
アクセス500,501に相当)、それぞれの時分割のアクセス
の中では、異なるバンクへのアクセスを同時に行なえる
ようにする。つまり１回目のアクセス(図２のアクセス5
00)で、バンク０(メモリセルアレイ420)とバンク１(メ
モリセルアレイ424)にアクセスし、２回目のアクセス
(図２のアクセス501)でもバンク０(メモリセルアレイ42
0)とバンク１(メモリセルアレイ424)にアクセスできる
ように構成する。

【００１１】アクセス順序制御回路418は、それぞれの
時分割のアクセス(図２のアクセス500,501)のなかで、
同時にバンク０(メモリセルアレイ420)とバンク１(メモ
リセルアレイ424)をアクセスできるようにアクセスの順
序を以下のように制御する。ここでは、各ポートのアク
セスの優先順位が、入力ポートA(10)，入力ポートB(1
1)，入力ポートC(12)，入力ポートD(13)の順番の場合を
考える。１回目のアクセス(図２のアクセス500)でアク
セスされるアドレスは、優先順位の最も高い入力ポート
A(10)のアドレスと、もし可能であれば、入力ポートB(1
1)，入力ポートC(12)，入力ポートD(13)の3つのうち入
力ポートA(10)のアドレスと競合しないアドレスを１つ
選び、その入力ポートのアドレスとする。２回目のアク
セス(図２のアクセス501)でアクセスされるアドレス
は、１回目のアクセス(図２のアクセス500)でアクセス
されなかった入力ポートのアドレスとする。さらに多く
のポートが必要な場合は複数ポートメモリセルと組み合
わせる。

【００１２】上記第２の目的を達成するために、本発明
の一実施形態（図４参照）によれば、４ポートメモリを
構成する内部の１ポートＳＲＡＭ回路のアクセス順序を
制御するためのアクセス順序制御回路(図１の418)を、
１回目のアクセス(図２のアクセス500)でアクセスする
２つのアドレスを選ぶための４対２セレクタ475、２回
目のアクセス(図２のアクセス501)でアクセスする２つ
のアドレスを選ぶためのセレクタ476、１回目のアクセ
スのバンク制御のためのアドレス切り替え回路477、２
回目のアクセスのバンク制御のためのアドレス切り替え
回路478および各バンク(メモリセルアレイ420,424)をア
クセスするための信号を発生するパラレル−シリアル(p
arallelーserial)変換回路416,417で構成する。

【００１３】各入力ポートのアクセスの優先順位を、入
力ポートA(10)，入力ポートB(11)，入力ポートC(12)，
入力ポートD(13)の順番とする場合、２回目のアクセス
(図２のアクセス501)でアクセスするアドレスを選ぶた
めのセレクタは３対２セレクタ476とする。１回目のア
クセスでアクセスするアドレスを選ぶための４対２セレ
クタ475は、入力ポートA(10)，入力ポートB(11)，入力
ポートC(12)，入力ポートD(13)を入力とするものであ
り、入力ポートA(10)を入力とする１対１セレクタ408
と、入力ポートB(11)，入力ポートC(12)，入力ポートD
(13)を入力とする３対１セレクタ409で構成する。２回
目のアクセスでアクセスするアドレスを選ぶための３対
２セレクタ476は、入力ポートB(11)，入力ポートC(1
2)，入力ポートD(13)を入力とするものであり、入力ポ
ートB(11)，入力ポートC(12)を入力とする２対１セレク
タ410と入力ポートD(13)を入力とする１対１セレクタ41
1で構成する。なお、セレクタにおける入力ポートの優
先順位を指定する信号を別個に設けてもよく、その場合
には、セレクタ408,409,410,411を全て同一構成の４対
１セレクタとすることができる。

【００１４】１回目のアクセスのバンク制御のためのア
ドレス切り替え回路477および２回目のアクセスのバン
ク制御のためのアドレス切り替え回路478は、それぞれ
２対１セレクタ(412と413、および414と415)で構成す
る。

【００１５】１回目のアクセスでアクセスする２つのア
ドレスは、入力ポートA(10)のアドレス（セレクタ408の
出力）と、もし可能であれば、入力ポートB(11)，入力
ポートC(12)，入力ポートD(13)の３つのうち入力ポート
A(10)のアドレスと競合しないアドレスとし、３対１セ
レクタ409で、入力ポートA(10)のアドレスと競合しない
入力ポートのアドレスを選ぶ。入力ポートA(10)は最優
先の入力ポートなので、１回目のアクセスで必ずアクセ
スされ、セレクタで選択する必要はない。そのため、セ
レクタ408は入力ポートA(10)のアドレスをそのまま出力
するものであり実際の回路を設ける必要ないが、図４に
は便宜的に１対１セレクタとして示している。入力ポー
トA(10)を最優先とする場合は、入力ポートA(10)は１回
目のアクセスで必ずアクセスされるので、１回目のアク
セスが終った時点で、出力ポートに読み出した値を出力
してもよい。

【００１６】２回目のアクセス(図２のアクセス501)で
アクセスするアドレスを、セレクタ476で選ぶ。入力ポ
ートA(10)は最優先の入力ポートなので、１回目のアク
セスで必ずアクセスされ、セレクタ476の入力に入力ポ
ートA(10)を含める必要はない。そのため、セレクタ476
は３対２セレクタでよい。また入力ポートD(13)は最も
優先度が低いのでバンク数が２のときは、２回目のアク
セスとなるか、２回目のアクセスではアクセスされない
かの何れかなので、２回目のアクセスではアクセスされ
ない場合も入力ポートD(13)を固定的に出力するように
すると、入力ポートD(13)をセレクタで選択する必要は
ない。そのため、セレクタ411は入力ポートD(13)のアド
レスをそのまま出力すればよく、実際の回路を設ける必
要はないが、図４にはセレクタ408と同様に便宜的に１
対１セレクタとして示してある。

【００１７】２回目のアクセスでアクセスするアドレス
は、１回目のアクセス(図２のアクセス500)でアクセス
されたポートの残りのポートのアドレスとし、２回目の
アクセスのためのアドレスを選択する２対１セレクタ41
0で、１回目のアクセスでアクセスされたポートの残り
のポートでかつ入力ポートD(13)以外のアドレス、すな
わち入力ポートB(11)または入力ポートC(12)のアドレス
を選ぶ。

【００１８】１回目のアクセス(図２のアクセス500)の
バンク制御のために、バンク制御のための２対１セレク
タ412によって、入力ポートA(10)のアドレス（セレクタ
408の出力）と、３対１セレクタ409の出力のうち、バン
ク０(図１の420)をアクセスする方のアドレスを選択す
る。また、バンク制御のための２対１セレクタ413によ
って、入力ポートA(10)のアドレス(408の出力)と、３対
１セレクタ409の出力のうち、バンク１(図１の424)をア
クセスする方のアドレスを選択する。

【００１９】２回目のアクセス(図２のアクセス501)の
バンク制御のために、バンク制御のための２対１セレク
タ414によって、２回目のアクセスのためのアドレスを
選択する２対１セレクタ410出力と、入力ポートD(13)の
アドレス（セレクタ411の出力）のうち、バンク０をア
クセスする方のアドレスを選択する。また、バンク制御
のための２対１セレクタ415で、２対１セレクタ410出力
と、入力ポートD(13)のアドレス(411の出力)のうち、バ
ンク１をアクセスする方のアドレスを選択する。

【００２０】１回目のアクセス(図２のアクセス500)で
バンク０をアクセスするアドレス(412の出力)と２回目
のアクセス(図２のアクセス501)でバンク０をアクセス
するアドレス(414の出力)をパラレル−シリアル変換回
路416でシリアル信号（時間的にずれた同一信号線上の
信号）26に変換する。１回目のアクセス(図２のアクセ
ス500)でバンク１をアクセスするアドレス(413の出力)
と２回目のアクセス(図２のアクセス501)でバンク１を
アクセスするアドレス(415の出力)をパラレル−シリア
ル変換回路417でシリアル信号27に変換する。これらの
シリアル信号26,27により各バンクのメモリセルアレイ
(図１の420,424)をアクセスする。

【００２１】また、上記第１および第２の目的を達成す
るために、本発明の一実施形態（図１７）によれば、各
バンクのメモリセルアレイ(図１の420,424)の書き込み
制御信号（図１７のバンク０-WCONTL,バンク１-WCONTL,
図１２のWCONTLを指す。バンク０-WCONTL,バンク１-WCO
NTLはそれぞれ、バンク０,バンク１の書き込み制御信号
を表わし、図１２のWCONTLは各バンクでの書き込み制御
信号の入力端子を表わす）は、n回目アクセスのmバンク
へのアクセスが書き込みアドレスであることを示す信号
（WBmCn、すなわち、WB0C1,WB0C2,WB1C1,WB1C2）と、別
に発生した競合を示す信号(C3,C4,C5,C6)から発生す
る。

【００２２】図１の実施例では、nは1あるいは2、mは0
あるいは1の場合を示しており、WB0C1は１回目のアクセ
スでバンク０をアクセスするアドレス(412の出力)が書
き込みのアドレスであることを、WB0C2は２回目のアク
セスでバンク０をアクセスするアドレス(414の出力)が
書き込みのアドレスであることを、WB1C1は１回目のア
クセスでバンク１をアクセスするアドレス(413の出力)
が書き込みのアドレスであることを、WB1C2は２回目の
アクセスでバンク１をアクセスするアドレス(415の出
力)が書き込みのアドレスであることを示している。ま
た、信号C3,C4,C5,C6は、それぞれ、入力ポートA(図１
の10),入力ポートB(11),入力ポートC(12),入力ポートD
(13)間の競合により、１回目のアクセスでバンク０をア
クセスするアドレスが存在しないこと、１回目のアクセ
スでバンク１をアクセスするアドレスが存在しないこ
と、２回目のアクセスでバンク０をアクセスするアドレ
スが存在しないこと、２回目のアクセスでバンク１をア
クセスするアドレスが存在しないことを示すものである
（図７）。

【００２３】n回目アクセスのmバンクへのアクセスが競
合によりアクセスできない場合には、競合を示す信号(C
3,C4,C5,C6)により、誤書き込みを防ぐようにする。こ
のために、m（以下の説明ではmは0）バンクの書き込み
制御信号発生回路(図１７の469)を、n回目アクセスのm
(=0)バンクへのアクセスが書き込みであることを示す信
号(WB0C1,WB0C2)と内部クロック1,2(91,92)と競合を示
す信号(C3,C4,C5,C6)の論理を作るＰチャネルＭＯＳト
ランジスタ（あるいはＮチャネルＭＯＳトランジスタ、
以下それぞれをＰＭＯＳ,ＮＭＯＳと略す）211〜216、
フリップフロップ(インバータ463,464からなる)および
リセットトランジスタ107で構成する。

【００２４】内部クロック1,2(91,92)は立ち下がり（あ
るいは立ち上り）時刻が内部ＳＲＡＭの時分割アクセス
の開始時刻の差に相当するサイクル（図１１の場合１／
３サイクル）ずれた信号とし、内部クロックの一方(91)
と１回目(n=1)のアクセスのm(=0)バンクへのアクセスが
書き込みであることを示す信号の一方(WB0C1)とそれに
相当する競合を示す信号(C3)の論理を作るＰＭＯＳ211
〜213と、内部クロックのもう一方(92)とアクセスが書
き込みであることを示す信号のもう一方(WB0C2)とそれ
に相当する競合を示す信号(C5)の論理を作るＰＭＯＳ21
4〜216とを並列に接続し、その出力(WOUT)にフリップフ
ロップ(インバータ463,464からなる)とリセットトラン
ジスタ107のドレインとを接続する。該リセットトラン
ジスタ107のゲート電極(WRP)には出力(WOUT)と同相で所
定の時刻遅れた信号を加える。

【００２５】

【発明の実施の形態】本発明の代表的な実施形態（図
１）では、４ポートメモリを、４つのアドレス入力ポー
ト(10,11,12,13)と４つのデータ出力ポート(37,38,85,8
6)および内部の１ポートＳＲＡＭ回路(メモリセルアレ
イ420,428)で構成することによって、４ポートメモリセ
ルを直接用いる場合に比べて占有面積を大幅に低減する
ことができる。さらに多くのポートが必要な場合は、複
数ポートメモリセルに同様の構成を組み合わせることに
よって、容易にポート数を増やすことができる。また、
４ポートメモリを時分割アクセス(図２のアクセス500,5
01)とバンク分割(メモリセルアレイ420,424)を組み合わ
せて実現することによって、時分割アクセスのみで４ポ
ートメモリを実現する場合に比べて、アクセス時間の増
大を抑えることができる。またバンク分割に関してみた
場合、時分割アクセスと組み合わせることによりバンク
数を小さくできる。例えば、４ポートメモリをバンク分
割のみで実現する場合はバンク数は最低４バンク必要な
のに対して、時分割に２回アクセスする方法と組み合わ
せるとバンク数は最低２バンクで済む。

【００２６】内部の１ポートＳＲＡＭ回路(メモリセル
アレイ420,424)をバンク分割し、時分割的に２回（ある
いはそれ以上）アクセスし(図２のアクセス500,501)、
それぞれの時分割のアクセスの中では、もし可能であれ
ば、異なるバンクへのアクセスを同時に行なうようにす
ることによって、バンク競合の確率を小さくでき実行ス
ループットを大きくできる。例えば、入力ポートA(1
0)，入力ポートB(11)を持つ２ポートメモリをパイプラ
イン動作させる従来技術と比較すると、まず入力ポート
A(10)，入力ポートB(11)ともにバンク０にアクセスする
ようなアドレスをアクセスし、その次のサイクルで入力
ポートA(10)，入力ポートB(11)ともにバンク１にアクセ
スするようなアドレスをアクセスする場合、上記の従来
の２ポートメモリのパイプライン動作では、競合が発生
するが、本発明では、１回目のアクセスでバンク０(メ
モリセルアレイ420)とバンク１(メモリセルアレイ424)
にアクセスし、２回目のアクセス(図２のアクセス501)
でもバンク０(メモリセルアレイ420)とバンク１(メモリ
セルアレイ424)にアクセスすることができるので競合が
発生せず、競合の確率を大幅に減らすことができる。

【００２７】本発明の一実施形態（図４）では、３対１
セレクタ409で入力ポートB(11)，入力ポートC(12)，入
力ポートD(13)の１つを選ぶことによって、１回目のア
クセス(図２のアクセス500)でアクセスするアドレスを
入力ポートA(10)のアドレスと、可能であれば、入力ポ
ートB(11)，入力ポートC(12)，入力ポートD(13)の３つ
のうち入力ポートA(10)のアドレスと競合しないアドレ
スとできる。２対１セレクタ410で、入力ポートB(11)，
入力ポートC(12)の１つを選ぶとともに、入力ポートD(1
3)を常に出力(１対１セレクタ411)しておくことによっ
て、２回目のアクセス(図２のアクセス501)でアクセス
するアドレスは、１回目のアクセス(図２のアクセス50
0)でアクセスされたポートの残りのポートのアドレスと
できる。

【００２８】入力ポートA(10)を最優先とする場合に、
１回目のアクセスが終った時点で、出力ポートに読み出
した値を出力すると、入力ポートA(10)のアクセス時間
は内部の１ポートメモリのアクセス時間程度とすること
ができる。２対１セレクタ412で、入力ポートA(10)のア
ドレス(セレクタ408の出力)と、３対１セレクタ409の出
力のどちらかを選択することによって、１回目のアクセ
ス(図２のアクセス500)のバンク０(図１のメモリセルア
レイ420)をアクセスするアドレスを決定できる。同様
に、２対１セレクタ413で、入力ポートA(10)のアドレス
(408の出力)と、３対１セレクタ409の出力のどちらかを
選択することで、１回目のアクセスのバンク１(図１の4
24)をアクセスするアドレスを決定できる。

【００２９】２対１セレクタ414で、２対１セレクタ410
出力と、入力ポートD(13)のアドレス(411の出力)のどち
らかを選択することによって、２回目のアクセスのバン
ク０をアクセスするアドレスを決定できる。同様に、２
対１セレクタ415で、２対１セレクタ410出力と、入力ポ
ートD(13)のアドレス(411の出力)のどちらかを選択する
ことで、２回目のアクセスのバンク１をアクセスするア
ドレスを決定できる。

【００３０】１回目のアクセス(図２のアクセス500)で
バンク０をアクセスするアドレス(412の出力)と２回目
のアクセス(図２のアクセス501)でバンク０をアクセス
するアドレス(414の出力)をパラレル−シリアル変換回
路416でシリアル信号（時間的にずれた同一信号線上の
信号）26に変換することによって、バンク０を時分割に
アクセスすることができる。同様に、１回目のアクセス
(図２のアクセス500)でバンク１をアクセスするアドレ
ス(413の出力)と２回目のアクセス(図２のアクセス501)
でバンク１をアクセスするアドレス(415の出力)をパラ
レル−シリアル変換回路417でシリアル信号27に変換す
ることで、バンク１を時分割にアクセスすることができ
る。

【００３１】本発明の一実施形態（図１７）では、誤書
き込みを防ぐためにn回目アクセスのmバンクへのアクセ
スが書き込みアドレスであることを示す信号（WB0C1,WB
0C2,WB1C1,WB1C2）とは別に、競合を示す信号(C3,C4,C
5,C6)を設けることによって、アクセス順序制御回路
（図４）のセレクタ409〜415の制御が簡単になる（ここ
で、nは1あるいは2,mは0あるいは1を示すものとす
る）。例えば、入力ポートA(10)，入力ポートB(11)，入
力ポートC(12)，入力ポートD(13)の全てのアドレスがバ
ンク０をアクセスしようとする場合、競合が発生し、１
回目のアクセスでも２回目のアクセスでもバンク１をア
クセスするアドレスは存在しない。競合時には競合を示
す信号(C3,C4,C5,C6)により、バンク１のデータ線に書
き込みデータが伝達されないようにすれば、バンク１の
ワード線はdon't careとできるので、アクセス順序制御
回路（図４）のセレクタ409〜415の制御が簡単になる。

【００３２】内部クロックの一方(91)とn回目アクセス
のmバンクへのアクセスが書き込みであることを示す信
号の一方(WB0C1)とそれに相当する競合を示す信号(C3)
の論理をＰＭＯＳ211,212,213で作ることによって、n回
目アクセスのmバンクへのアクセスが書き込みでかつ競
合がない場合だけ書き込み信号を発生することができる
（図１７）。内部クロックの一方(91)とn回目アクセス
のmバンクへのアクセスが書き込みであることを示す信
号の一方(WB0C1)とそれに相当する競合を示す信号(C3)
の論理を作るＰＭＯＳ211,212,213と、内部クロックの
もう一方(92)とアクセスが書き込みであることを示す信
号のもう一方(WB0C2)とそれに相当する競合を示す信号
(C5)の論理を作るＰＭＯＳ214,215,216とを並列に接続
し、内部クロック91,92の立ち下がり時刻を内部ＳＲＡ
Ｍの時分割アクセスの開始時刻の差に相当するサイクル
（図１１の場合１／３サイクル）ずれた信号とすること
によって、書き込み制御信号を１／３サイクルずれた時
刻に発生することが可能となる。

【００３３】並列に接続されたＰＭＯＳ211,212,213と
ＰＭＯＳ214,215,216の出力(WOUT)にフリップフロップ
(インバータ463,464からなる)を接続することによっ
て、出力(WOUT)がハイインピーダンスとなることを避け
ることができ安定な動作が達成される。また、並列に接
続されたＰＭＯＳ211,212,213とＰＭＯＳ214,215,216の
出力(WOUT)にリセットトランジスタ107のドレインを接
続し、リセットトランジスタ107のゲート電極には該出
力(WOUT)と同相で所定の時刻遅れた信号を加えることに
よって、リセットトランジスタ107のゲート容量が入力
信号(C3,C5,WB0C1,WB0C2)の容量に含まれないようでき
るので高速化が達成できる。

【００３４】

【実施例】図１に本発明の４ポートメモリのブロック図
を、図２に時分割アクセスの概念図を示す。図１の回路
は、４つのアドレス入力ポートA(10),B(11),C(12)およ
びD(13)と、４つのデータ出力ポートA(37),B(38),C(8
5),D(86)、およびバンク分割された内部の１ポートＳＲ
ＡＭ回路（１ポートのメモリセルアレイ420,424および
周辺のデコ-ド回路419,423、センスアンプ421,425）か
らなる４ポートメモリを示している。本実施例では、１
ポートのメモリセルを用いて４ポートメモリを実現しな
がら、アクセス時間の増大を抑え、かつバンク数を減ら
すために次のような工夫がなされている。

【００３５】４ポートメモリを、アクセス順序制御回路
418と内部の１ポートＳＲＡＭ回路で構成し、内部の１
ポートＳＲＡＭ回路は、バンク０のメモリセルアレイ42
0と、バンク１のメモリセルアレイ424に分割する（な
お、図１では２バンクの構成を示しているが、４バンク
以上に分割してもよいことはいうまでもない）。内部の
１ポートＳＲＡＭ回路を時分割的に２回アクセスし(図
２のアクセス500,501に相当)、それぞれの時分割のアク
セスの中では、異なるバンクへのアクセスを同時に行な
えるようにする。

【００３６】つまり１回目のアクセス（図２のアクセス
500）で、バンク０（メモリセルアレイ420）とバンク１
（メモリセルアレイ424）にアクセスし、２回目のアク
セス(図２のアクセス501)でもバンク０(メモリセルアレ
イ420)とバンク１(メモリセルアレイ424)にアクセスす
る。内部の１ポートＳＲＡＭ回路への２回の（時分割的
な）アクセス500,501は、パイプライン動作させ、１回
目のアクセス(図２のアクセス500)は時刻０に開始し、
その読み出しデータは時刻２に確定する。２回目のアク
セス(図２のアクセス501)は時刻０から１／３サイクル
遅れた時刻１に開始し、その読み出しデータは時刻３に
確定する。

【００３７】アクセス順序制御回路418は、それぞれの
時分割的なアクセス(図２のアクセス500,501)の中で、
同時にバンク０(メモリセルアレイ420)とバンク１(メモ
リセルアレイ424)をアクセスできるようにアクセスの順
序を次のように制御する。各ポートのアクセスの優先順
位を指定する信号を設けて、その信号の指示に従って優
先順位を決めてもよいが、以下では、入力ポートA(1
0)，入力ポートB(11)，入力ポートC(12)，入力ポートD
(13)の順番に優先される場合を例にして説明する。１回
目のアクセス(図２のアクセス500)でアクセスされるア
ドレスは、入力ポートA(10)のアドレスと、もし可能で
あれば、入力ポートB(11)，入力ポートC(12)，入力ポー
トD(13)の３つのうち入力ポートA(10)のアドレスと競合
しないアドレスを１つ選び、その入力ポートのアドレス
とする。２回目のアクセス(図２のアクセス501)でアク
セスされるアドレスは、１回目のアクセス(図２のアク
セス500)でアクセスされたポートの残りのポートのアド
レスとする。

【００３８】図１の回路の動作をアクセスの概念を示す
図２を用いてさらに詳細に説明する。４つの入力ポート
A(10),B(11),C(12),D(13)に受けたアドレスの中から、
時刻０に、アドレス順序制御回路418により、バンク０
とバンク１をアクセスする１回目のアクセスの２つのア
ドレス（例えば、入力ポートA(10)と入力ポートC(12)の
アドレス）を選ぶ（ラッチ400,401,402,403は基準クロ
ック30の立上りでトランスペアレントになるラッチを示
している）。この２つのアドレスを26,27に出力し、そ
れぞれデコーダ419,423でデコードして、バンク０とバ
ンク１のメモリセルアレイ420,424をアクセスする。メ
モリセルアレイ420,424から読み出した値をそれぞれセ
ンスアンプ421,425で増幅し、ラッチ404,406に記憶する
（１回目のアクセス500）。

【００３９】上記動作と並行して、時刻１に、１回目の
アクセスに選ばれなかった２つのアドレス（例えば、入
力ポートB(11)と入力ポートD(13)のアドレス）を26,27
に出力し、それぞれデコーダ419,423でデコードして、
バンク０とバンク１のメモリセルアレイ420,424をアク
セスする。時刻１に開始される図２の２回目のアクセス
(501)は、内部クロック31の立上りで開始されるものと
する。その後、メモリセルアレイ420,424から読み出し
た値をセンスアンプ421,425で増幅し、ラッチ405,407に
記憶する。

【００４０】ラッチ404および406は、時刻２に１回目の
アクセスのデータが確定してからデータをラッチするラ
ッチ回路を表し、ラッチ405および407は、時刻３に２回
目のアクセスのデータが確定してからデータをラッチす
るラッチ回路を表わしている。つまり、１回目のアクセ
スで読み出されたデータはラッチ404および406に、２回
目のアクセスで読み出されたデータはラッチ405および4
07にそれぞれ記憶される。図２の参照符号500,501,502,
503はアクセスを示し、参照符号504,505,506,507はラッ
チでの待ち時間を示している。時刻３に時刻０に受け付
けた（最大４つの）アドレスのアクセスが完了するの
で、次にアクセスするアドレスを入力することが可能と
なり、時刻３以降次のアクセスが開始され、上で説明し
たのと同様に502,503の２回に分けてアクセスが行なわ
れる。

【００４１】次に、出力ポートA(37),B(38),C(85),D(8
6)にデータを伝えるためのセレクタ422,426,427,428に
ついて説明する。図１の回路では、入力ポートA(10),B
(11),C(12),D(13)の順番にアクセスが優先される場合を
考えているので、入力ポートA(10)は必ず１回目のアク
セス(図２のアクセス500)でアクセスされ、入力ポートA
(10)の読み出しデータは必ずラッチ404または406に記憶
される。出力ポートA(37)は、２対１セレクタ422によ
り、入力ポートA(10)のアドレスがバンク０をアクセス
するアドレスなのか、バンク１をアクセスするアドレス
なのかに対応して、ラッチ404と406のどちらか一方を選
んで外部に出力する。

【００４２】出力ポートB(38),C(85),D(86)は、１回目
のアクセス、２回目のアクセスのどちらの可能性もある
ので、それぞれ、４対１セレクタ426,427,428によって
ラッチ404,405,406,407のデータの中の対応する１つを
選んで外部に出力する。入力ポートA(10)を最優先ポー
トとすると、入力ポートA(10)は必ず１回目のアクセス
のアクセスに割り当てられるので、１回目のアクセスが
終った時点で、セレクタ422から外部に読み出した値を
出力することが可能である。１回目のアクセスが終った
時点で読み出した値を直ちに出力するようにすると、入
力ポートA(10)のアクセス時間を内部の１ポートメモリ
のアクセス時間程度にすることが可能になる。

【００４３】図３は、アクセス順序制御回路418が１回
目のアクセスと２回目のアクセスに割り当てる入力ポー
トと各入力ポートのバンクアドレスの関係の一例を示し
たものである。アクセス順序制御回路418は、図３に示
すような関係で、１回目のアクセス，２回目のアクセス
とバンクアドレスを割り当てる。図３において、欄80,8
1,82,83は、それぞれ入力ポートA(10),B(11),C(12),D(1
3)のアドレスのバンクを指定する１ビットのアドレス
（バンクアドレス）を表わしている。図１の回路では、
メモリは２バンクに分割されているので、各入力ポート
のアドレス中の１ビットで、バンクを決定することがで
きる。バンク数が多くなれば、その分バンクを指定する
アドレスのビット数が大きくなることはいうまでもな
い。

【００４４】バンクアドレス80,81,82,83が「０」のと
き、入力ポートA(10),B(11),C(12),D(13)のアドレスは
バンク０を、また、バンクアドレス80,81,82,83が
「１」のとき、入力ポートA(10),B(11),C(12),D(13)の
アドレスはバンク１をアクセスするものとする。４つの
入力ポートに対応してバンクアドレスは４ビット存在す
るのでそれらの組み合わせは１６通りある。以下、それ
ぞれの組み合わせの場合について説明する。

【００４５】図３の１行目は、バンクアドレス80,81,8
2,83が全て「０」であり、入力ポートA(10),B(11),C(1
2),D(13)が全てがバンク０をアクセスしようとする場合
に相当している。しかし、４つの入力ポート全てをアク
セスすることはできないので、１回目のアクセスに最優
先の入力ポートA(10)のアドレスを割り当て、２回目の
アクセスに入力ポートB(11)のアドレスを割り当てる。
入力ポートC(12),D(13)は時刻０から時刻３までは、ア
クセスバンクが競合していてアクセスできないので、次
のサイクルでアクセスすることになる。図３において、
「競合しているポート」の欄は、同じバンクに２つ以上
のアドレスがアクセスしようとしている入力ポートを示
し、「１回目のアクセス」の欄は、１回目のアクセスに
割り当てる入力ポートを示し、「２回目のアクセス」の
欄は、２回目のアクセスに割り当てる入力ポートを示
し、「次サイクルでのアクセス」の欄は、競合によりア
クセスできないため次サイクルでアクセスする入力ポー
トを示している。

【００４６】図３の２行目は、バンクアドレス80,81,82
が「０」，バンクアドレス83が「１」であり、入力ポー
トA(10),B(11),C(12)はバンク０を、入力ポートD(13)は
バンク１をアクセスしようとする場合に相当している。
この場合、１回目のアクセスに入力ポートA(10)のアド
レスおよび入力ポートA(10)と競合しない入力ポートD(1
3)のアドレスを割り当て、２回目のアクセスに入力ポー
トB(11)のアドレスを割り当てる。入力ポートC(12)は２
回目のアクセスでは入力ポートB(11)と競合していてア
クセスできないので、次のサイクルでアクセスする。

【００４７】図３の３行目は、バンクアドレス80,81,83
が「０」，バンクアドレス82が「１」であり、入力ポー
トA(10),B(11),D(13)はバンク０を、入力ポートC(12)は
バンク１をアクセスしようとする場合に相当している。
この場合、１回目のアクセスに入力ポートA(10)のアド
レスと入力ポートA(10)と競合しない入力ポートC(12)の
アドレスを割り当て、２回目のアクセスに入力ポートB
(11)のアドレスを割り当てる。入力ポートD(13)は２回
目のアクセスでは入力ポートB(11)と競合していてアク
セスできないので、次のサイクルでアクセスする。

【００４８】図３の４行目は、バンクアドレス80,81が
「０」，バンクアドレス82,83が「１」であり、入力ポ
ートA(10),B(11)はバンク０を、入力ポートC(12),D(13)
はバンク１をアクセスしようとする場合に相当してい
る。この場合、１回目のアクセスに互いに競合しない入
力ポートA(10)と入力ポートC(12)のアドレスを割り当
て、２回目のアクセスに互いに競合しない入力ポートB
(11),D(13)のアドレスを割り当てる。この場合は２回の
アクセスによって４つのポート全てをアクセスすること
ができる。

【００４９】図３の５行目は、バンクアドレス80,82,83
が「０」，バンクアドレス81が「１」であり、入力ポー
トA(10),C(12),D(13)はバンク０を、入力ポートB(11)は
バンク１をアクセスしようとする場合に相当している。
この場合、１回目のアクセスに入力ポートA(10)と入力
ポートB(11)のアドレスを割り当て、２回目のアクセス
に入力ポートC(12)のアドレスを割り当てる。入力ポー
トD(13)は２回目のアクセスでは入力ポートC(12)と競合
していてアクセスできないので、次のサイクルでアクセ
スする。

【００５０】図３の６行目は、バンクアドレス80,82が
「０」，バンクアドレス81,83が「１」であり、入力ポ
ートA(10),C(12)はバンク０を、入力ポートB(11),D(13)
はバンク１をアクセスしようとする場合に相当してい
る。この場合、１回目のアクセスに競合しない入力ポー
トA(10)と入力ポートB(11)のアドレスを割り当て、２回
目のアクセスに入力ポートC(12),D(13)のアドレスを割
り当てる。この場合も２回のアクセスで４つのポート全
てをアクセスすることができる。

【００５１】図３の７行目は、バンクアドレス80,83が
「０」，バンクアドレス81,82が「１」であり、入力ポ
ートA(10),D(13)はバンク０を、入力ポートB(11),C(12)
はバンク１をアクセスしようとする場合に相当してい
る。この場合、１回目のアクセスに入力ポートA(10)と
入力ポートB(11)のアドレスを割り当て、２回目のアク
セスに入力ポートC(12),D(13)のアドレスを割り当て
る。この場合も２回のアクセスで４つのポート全てをア
クセスすることができる。

【００５２】図３の８行目は、バンクアドレス80が
「０」，バンクアドレス81,82,83が「１」であり、入力
ポートA(10)はバンク０を、入力ポートB(11),C(12),D(1
3)はバンク１をアクセスしようとする場合に相当してい
る。この場合、１回目のアクセスに入力ポートA(10)と
入力ポートB(11)のアドレスを割り当て、２回目のアク
セスに入力ポートC(12)のアドレスを割り当てる。入力
ポートD(13)は２回目のアクセスでは入力ポートC(12)と
競合していてアクセスできないので、次のサイクルでア
クセスする。

【００５３】図３の９行目は、バンクアドレス80が
「１」，バンクアドレス81,82,83が「０」であり、入力
ポートA(10)はバンク１を、入力ポートB(11),C(12),D(1
3)はバンク０をアクセスしようとする場合に相当してい
る。この場合、１回目のアクセスに入力ポートA(10)と
入力ポートB(11)のアドレスを割り当て、２回目のアク
セスに入力ポートC(12)のアドレスを割り当てる。入力
ポートD(13)は２回目のアクセスでは入力ポートC(12)と
競合していてアクセスできないので、次のサイクルでア
クセスする。

【００５４】図３の１０行目は、バンクアドレス80,83
が「１」，バンクアドレス81,82が「０」であり、入力
ポートA(10)はバンク１を、入力ポートB(11),C(12),D(1
3)はバンク０をアクセスしようとする場合に相当してい
る。この場合、１回目のアクセスに入力ポートA(10)と
入力ポートB(11)のアドレスを割り当て、２回目のアク
セスに入力ポートC(12)と入力ポートD(13)のアドレスを
割り当てる。この場合も２回のアクセスで４つのポート
全てをアクセスすることができる。

【００５５】図３の１１行目は、バンクアドレス80,82
が「１」，バンクアドレス81,83が「０」であり、入力
ポートA(10)と入力ポートC(12)はバンク１を、入力ポー
トB(11)と入力ポートD(13)はバンク０をアクセスしよう
とする場合に相当している。この場合、１回目のアクセ
スに入力ポートA(10)と入力ポートB(11)のアドレスを割
り当て、２回目のアクセスに入力ポートC(12)と入力ポ
ートD(13)のアドレスを割り当てる。この場合も２回の
アクセスで４つのポート全てをアクセスすることができ
る。

【００５６】図３の１２行目は、バンクアドレス80,82,
83が「１」，バンクアドレス81が「０」であり、入力ポ
ートA(10),C(12),D(13)はバンク１を、入力ポートB(11)
はバンク０をアクセスしようとする場合に相当してい
る。この場合、１回目のアクセスに入力ポートA(10)と
入力ポートB(11)のアドレスを割り当て、２回目のアク
セスに入力ポートC(12)のアドレスを割り当てる。入力
ポートD(13)は２回目のアクセスでは入力ポートC(12)と
競合していてアクセスできないので、次のサイクルでア
クセスする。

【００５７】図３の１３行目は、バンクアドレス80,81
が「１」，バンクアドレス82、83が「０」であり、入力
ポートA(10),B(11)はバンク１を、入力ポートC(12),D(1
3)はバンク０をアクセスしようとする場合に相当してい
る。この場合、１回目のアクセスに入力ポートA(10)と
入力ポートC(12)のアドレスを割り当て、２回目のアク
セスに入力ポートB(11)と入力ポートD(13)のアドレスを
割り当てる。この場合も２回のアクセスで４つのポート
全てをアクセスすることができる。

【００５８】図３の１４行目は、バンクアドレス80,81,
83が「１」，バンクアドレス82が「０」であり、入力ポ
ートA(10),B(11),D(13)はバンク１を、入力ポートC(12)
はバンク０をアクセスしようとする場合に相当してい
る。この場合、１回目のアクセスに入力ポートA(10)と
入力ポートC(12)のアドレスを割り当て、２回目のアク
セスに入力ポートB(11)のアドレスを割り当てる。入力
ポートD(13)は２回目のアクセスでは入力ポートB(11)と
競合していてアクセスできないので、次のサイクルでア
クセスする。

【００５９】図３の１５行目は、バンクアドレス80,81,
82が「１」，バンクアドレス83が「０」であり、入力ポ
ートA(10),B(11),C(12)はバンク１を、入力ポートD(13)
はバンク０をアクセスしようとする場合に相当してい
る。この場合、１回目のアクセスに入力ポートA(10)と
入力ポートD(13)のアドレスを割り当て、２回目のアド
レスに入力ポートB(11)のアドレスを割り当てる。入力
ポートC(12)は２回目のアクセスでは入力ポートB(11)と
競合していてアクセスできないので、次のサイクルでア
クセスする。

【００６０】図３の１６行目は、バンクアドレス80,81,
82,83が全て「１」であり、全ての入力ポートA(10),B(1
1),C(12),D(13)がバンク１をアクセスしようとする場合
に相当している。この場合、１回目のアクセスに入力ポ
ートA(10)のアドレスを割り当て、２回目のアクセスに
入力ポートB(11)のアドレスを割り当てる。入力ポートC
(12),D(13)は時刻０から時刻３までは、アクセスバンク
が競合していてアクセスできないので、次のサイクルで
アクセスすることになる。

【００６１】以上説明したように、本実施例の４ポート
メモリは、１ポートメモリセルを用いて構成しているの
で、複数ポートメモリセルを用いる場合に比べて占有面
積を低減することが可能になる。また、４ポートメモリ
を時分割アクセス(図２のアクセス500,501)とバンク分
割(420,424)を組み合わせて実現することにより、時分
割アクセスのみで４ポートメモリを実現する場合に比べ
て、アクセス時間の増大を抑えることができる。またバ
ンク分割に関してみた場合、時分割アクセスと組み合わ
せることによりバンク数を小さくできる。例えば、４ポ
ートメモリをバンク分割のみで実現する場合はバンク数
は最低４バンク必要なのに対して、時分割に２回アクセ
スする方法と組み合わせるとバンク数は最低２バンクで
済むようになる。

【００６２】内部の１ポートＳＲＡＭ回路(メモリセル
アレイ420,424)をバンク分割し、時分割的に２回（ある
いはそれ以上）アクセスし(図２のアクセス500,501に相
当)、それぞれの時分割のアクセスの中では、もし可能
であれば、異なるバンクへのアクセスを同時に行なうよ
うにすることで、バンク競合の確率を小さくでき実行ス
ループットを大きくできる。例えば、入力ポートA(10),
入力ポートB(11)を持つ２ポートメモリをパイプライン
動作させる従来技術と比較すると、まず入力ポートA(1
0),入力ポートB(11)ともにバンク０にアクセスするよう
なアドレスをアクセスし、その次のサイクルで入力ポー
トA(10),入力ポートB(11)ともにバンク１にアクセスす
るようなアドレスをアクセスする場合、上記の従来の２
ポートメモリのパイプライン動作では、競合が発生する
が、本発明では、１回目のアクセスでバンク０(メモリ
セルアレイ420)とバンク１(メモリセルアレイ424)にア
クセスし、２回目のアクセス(図２のアクセス501)でも
バンク０(メモリセルアレイ420)とバンク１(メモリセル
アレイ424)にアクセスすることができるので競合が発生
せず、競合の確率を小さくできる。さらに多くのポート
が必要な場合は、複数ポートメモリセルと組み合わせる
ことで、容易にポート数を増やすことができる。

【００６３】図４は、図１のアクセス順序制御回路４１
８の一実施例を示す図である。アクセス順序を制御する
ために、本実施例では次のような工夫がなされている。
アクセス順序制御回路４１８を、１回目のアクセス(図
２のアクセス500)でアクセスするアドレスを選ぶための
４対２セレクタ475、２回目のアクセス(図２のアクセス
501)でアクセスするアドレスを選ぶためのセレクタ47
6、１回目のアクセスのバンク制御のためのアドレス切
り替え回路477、２回目のアクセスのバンク制御のため
のアドレス切り替え回路478、および各バンク(メモリセ
ルアレイ420,424に相当)をアクセスするための信号を発
生するパラレル−シリアル変換回路（parallel-serial
変換回路）416,417とで構成する。

【００６４】次に、図４の回路の動作を図３を参照しな
がら詳細に説明する。４対２セレクタ475で、入力ポー
トA(10),B(11),C(12),D(13)のアドレスの中から、２つ
のアドレスを選んで、１回目のアクセスのアドレスとす
る。図３に示すように入力ポートA(10)を最優先ポート
とすると、入力ポートA(10)は必ず１回目のアクセスに
含まれるので、入力ポートA(10)は必ず選ばれるように
する。このために４対２セレクタ475を２つのセレクタ4
08と409で構成する。図４におけるセレクタ408は１対１
セレクタを示しているが実際の回路を設ける必要はな
く、常に入力ポートA(10)のアドレスが出力されるよう
にしておけばよい。セレクタ409は、１回目のアクセス
でアクセスされる、入力ポートA(10)以外の入力ポート
を選択するセレクタである。

【００６５】図３の「408の出力」および「409の出力」
の欄は、セレクタ408と409で選ばれる入力ポートを表わ
している。例えば、図３の１行目では１回目のアクセス
では入力ポートA(10)のアドレスしかアクセスされない
ので、セレクタ409の出力は「−」すなわち、don't car
eである。なお、セレクタ408の出力は上述したように常
に入力ポートA(10)である。また、図３の２行目では１
回目のアクセスでは入力ポートA(10)とD(13)のアドレス
がアクセスされるので、セレクタ409は、出力が入力ポ
ートD(13)のアドレスとなるように制御される。他のバ
ンクアドレス80,81,82,83の組合せについても同様の考
え方で制御される。詳細は、図３に示した通りである。
なお、セレクタの具体的なトランジスタレベルの回路
と、制御信号の発生方法についての詳細は後述する。

【００６６】３対２セレクタ476では、入力ポートB(1
1),C(12),D(13)のアドレスの中から２つのアドレスを選
んで、２回目のアクセスのアドレスとする。入力ポート
A(10)のアドレスは必ず１回目のアクセスに含まれるの
で、３対２セレクタ476の入力に含める必要はない。図
１のような２バンク構成で、入力ポートD(13)のアドレ
スが最も優先度が低い場合は、図３に示されるように、
２回目のアクセスでは、入力ポートB(11)とC(12)のどち
らか一方と入力ポートD(13)がアクセスされるか、入力
ポートB(11)と入力ポートC(12)のどちらか一方だけがア
クセスされるだけなので、競合によりdon't careとなる
場合も固定的に入力ポートD(13)が選ばれるようにする
と、入力ポートD(13)を選ぶ制御は必要なくなる。つま
り、３対２セレクタ476は、２対１セレクタ410と１対１
セレクタ411で構成し、１対１セレクタ411は常に入力ポ
ートD(13)を出力するように構成できる。

【００６７】２回目のアクセスにおいて２対１セレクタ
410は入力ポートB(11),入力ポートC(12)のどちらか一方
を選ぶ。図３の「410の出力」および「411の出力」の欄
は、セレクタ410と411で選ばれる入力ポートを表わして
いる。例えば、図３の１行目では２回目のアクセスでは
入力ポートB(11)のアドレスしかアクセスされないの
で、セレクタ410の出力は入力ポートB(11)のアドレスと
なる。セレクタ411の出力はdon't careとなるが、常に
入力ポートD(13)を出力している。また、図３の４行目
では２回目のアクセスでは入力ポートB(11),D(13)のア
ドレスがアクセスされるので、セレクタ410の出力は入
力ポートB(11)のアドレスとなるように制御する。セレ
クタ411は出力ポートD(13)を出力している。

【００６８】なお、図３の「−］（don't care）の部分
はアクセスがないことを表わしているが、上述したよう
に、制御を簡単にするために固定した入力ポートのアド
レスを出力するようにすると、書き込みの場合に誤って
そのアドレスにデータを書き込む可能性があるので、誤
書き込みを防ぐ手段を設けることが必要となる。このた
めの書き込み時の制御については後述する。セレクタ41
0,411の出力は、他のバンクアドレス80,81,82,83の組合
せについても同様の考え方で制御し、この詳細も図３に
示す通りである。

【００６９】以上の説明では、各ポートのアクセスの優
先順位を、入力ポートA(10),B(11),C(12),D(13)の順番
とする場合について説明したが、ポートの優先順位を指
定する信号を別に設けても良く、優先順位を指定する信
号を設ける場合は、セレクタ408,409,410,411を全て４
対１セレクタとし、図３と同様の考え方でアクセスの順
序を制御することが可能である。

【００７０】アドレス切り替え回路477は、１回目のア
クセス(図２のアクセス500に相当)のバンク制御のため
に、４対２セレクタ475の出力を対応するバンクに伝達
するための切り替え回路である。図１の回路は２バンク
構成で、１回のアクセスで２つのバンクに同時にアクセ
スすることが可能なので、アドレス切り替え回路477は
２つの２対１セレクタ412と413で構成される。２対１セ
レクタ412の出力がパラレル−シリアル変換回路416を介
してバンク０に、２対１セレクタ413の出力がパラレル
−シリアル変換回路417を介してバンク１に伝達され
る。つまり、２対１セレクタ412によって、入力ポートA
(10)のアドレス(セレクタ408の出力)と３対１セレクタ4
09の出力のうち、バンク０(図１のメモリセルアレイ42
0)をアクセスする方のアドレスを選択する。また、２対
１セレクタ413によって、入力ポートA(10)のアドレス
(セレクタ408の出力)と３対１セレクタ409の出力のう
ち、バンク１(図１のメモリセルアレイ424)をアクセス
する方のアドレスを選択する。

【００７１】例えば、図３の４行目では、１回目のアク
セスでは、入力ポートA(10)と入力ポートC(12)のアドレ
スがアクセスされ、入力ポートA(10)はバンク０に，入
力ポートC(12)はバンク１にアクセスされるので、２対
１セレクタ412の出力は入力ポートA(10)，２対１セレク
タ413の出力は入力ポートC(12)とし、つまり、２対１セ
レクタ412はセレクタ408の出力を選び、２対１セレクタ
413はセレクタ409の出力を選ぶように制御する。

【００７２】図３の１０行目では、１回目のアクセスで
は、入力ポートA(10)と入力ポートB(11)のアドレスがア
クセスされ、入力ポートA(10)はバンク１に、入力ポー
トB(11)はバンク０にアクセスするので、２対１セレク
タ412の出力は入力ポートB(11)を、２対１セレクタ413
の出力は入力ポートA(10)を、つまり、２対１セレクタ4
12はセレクタ409の出力を選び、２対１セレクタ413はセ
レクタ408の出力を選ぶように制御する。他のバンクア
ドレス80,81,82,83の組合せについても同様の考え方で
制御し、その制御信号の発生方法については、セレクタ
回路の詳細な説明で合わせて後に説明する。

【００７３】アドレス切り替え回路478は、２回目のア
クセス(図２のアクセス501)のバンク制御のために、３
対２セレクタ476の出力を対応するバンクに伝達するた
めの切り替え回路である。上述したバンク切り替え回路
477と同様に、アドレス切り替え回路478は２つの２対１
セレクタ414,415で構成される。２対１セレクタ414の出
力がバンク０に、２対１セレクタ415の出力がバンク１
に伝達される。つまり、２対１セレクタ414で、２対１
セレクタ410の出力と入力ポートD(13)のアドレス（セレ
クタ411の出力）のうち、バンク０をアクセスする方の
アドレスを選択する。また、２対１セレクタ415で、セ
レクタ410の出力と入力ポートD(13)のアドレス（セレク
タ411の出力）のうち、バンク１をアクセスする方のア
ドレスを選択する。

【００７４】例えば、図３の６行目では、２回目のアク
セスでは、入力ポートC(12)と入力ポートD(13)のアドレ
スがアクセスされ、入力ポートC(12)はバンク０に、入
力ポートD(13)はバンク１にアクセスするので、２対１
セレクタ414の出力は入力ポートC(12)、２対１セレクタ
415の出力は入力ポートD(13)とし、つまり、２対１セレ
クタ414はセレクタ410の出力を選び、２対１セレクタ41
5はセレクタ411の出力を選ぶよう制御する。

【００７５】図３の７行目では、２回目のアクセスは、
入力ポートC(12)と入力ポートD(13)のアドレスがアクセ
スされ、入力ポートC(12)はバンク１に，入力ポートD(1
3)はバンク０にアクセスするので、２対１セレクタ414
の出力は入力ポートD(13)、２対１セレクタ415の出力は
入力ポートC(12)とし、つまり、２対１セレクタ414はセ
レクタ411の出力を選び、２対１セレクタ415はセレクタ
410の出力を選ぶよう制御する。他のバンクアドレス80,
81,82,83の組合せについても同様の考え方で制御する。

【００７６】１回目のアクセスでバンク０をアクセスす
るアドレス(セレクタ412の出力)と２回目のアクセスで
バンク０をアクセスするアドレス(セレクタ414の出力)
をパラレル−シリアル変換回路416でシリアル信号（時
間的にずれた同一信号線上の信号）26に変換する。ま
た、１回目のアクセスでバンク１をアクセスするアドレ
ス(セレクタ413の出力)と２回目のアクセスでバンク１
をアクセスするアドレス(セレクタ415の出力)をパラレ
ル−シリアル変換回路417でシリアル信号27に変換す
る。これらのシリアル信号26および27により各バンクを
構成するメモリセルアレイ(図１のメモリセルアレイ42
0,424)をアクセスする。

【００７７】以上説明したように、本発明のアドレス順
序制御回路418では、３対１セレクタ409で入力ポートB
(11),C(12),D(13)の１つを選ぶことで（入力ポートA(1
0)は１対１セレクタ408で固定的に選ばれている）、１
回目のアクセスでアクセスするアドレスを入力ポートA
(10)のアドレスと、可能であれば、入力ポートB(11),C
(12),D(13)の3つのうち入力ポートA(10)のアドレスと競
合しないアドレスにすることができ、また、２対１セレ
クタ410で、入力ポートB(11),入力ポートC(12)の１つを
選ぶことで（入力ポートD(13)は１対１セレクタで固定
的に選ばれている）、２回目のアクセスでアクセスする
アドレスは、１回目のアクセスでアクセスされたポート
の残りのポートのアドレスにすることができる。

【００７８】このように、バンク制御のためのアドレス
切り替え回路477（セレクタ412と413からなる）によっ
て１回目のアクセスの各バンクをアクセスするアドレス
を決定し、バンク制御のためのアドレス切り替え回路47
8（セレクタ414と415からなる）によって２回目のアク
セスの各バンクをアクセスするアドレスを決定すること
ができる。１回目のアクセスでバンク０をアクセスする
アドレスと２回目のアクセスでバンク０をアクセスする
アドレスをパラレル−シリアル変換回路416でシリアル
信号26に変換することで、バンク０を時分割にアクセス
できる。また、１回目のアクセスでバンク１をアクセス
するアドレスと２回目のアクセスでバンク１をアクセス
するアドレスをパラレル−シリアル変換回路417でシリ
アル信号27に変換することで、バンク１を時分割にアク
セスできる。

【００７９】図５は、図４に示されたセレクタ409,412,
413,410,414,415の１ビット分の詳細な回路を示したも
のである。上述したように、図３のように入力ポートA
(10),B(11),C(12),D(13)の順番に優先してアクセスする
ことにすると、セレクタ408,411は実体的な回路を設け
る必要はなく、それぞれ、入力ポートA(10),D(13)をそ
のまま出力すればよい。そのため図５では説明を省略し
ている。

【００８０】図５に示した回路307の部分が、図４の３
対１セレクタ409の1ビット分の回路として働き、制御信
号50,51,52のどれか１つが高レベル（以下、"H"と略
す）になるように制御する。図５の参照符号41,42,43
は、それぞれ、入力ポートB(11),C(12),D(13)のアドレ
スの１ビット（すなわち図４の入力ポートB(11),C(12),
D(13)の入力ラッチの出力15,16,17の１ビット）を表わ
している。入力ポートB(11)のアドレスを選択する場合
には、制御信号50を"H"とし、制御信号51,52を低レベル
（以下、"L"と略する）とする。入力ポートC(12)のアド
レスを選択する場合には、制御信号51を"H"とし、制御
信号50,52を"L"とする。入力ポートD(13)のアドレスを
選択する場合には、制御信号52を"H"とし、制御信号50,
51を"L"とする。同様に、図５に示した回路308の部分
が、図４の２対１セレクタ410の１ビット分の回路とし
て働き、制御信号53,54のどちらか一方が"H"となるよう
に制御する。入力ポートB(11)のアドレスを選択する場
合には、制御信号53を"H"とし、制御信号54を"L"とす
る。入力ポートC(12)のアドレスを選択する場合には、
制御信号54を"H"とし、制御信号53を"L"とする。

【００８１】図５のAND-OR-NOT回路303は、図４の２対
１セレクタ412の１ビット分の回路として働き、制御信
号55,56のどちらか一方が"H"となるように制御する。AN
D入力となる信号40は入力ポートA(10)のアドレスの１ビ
ット（すなわち図４の入力ポートA(10)の入力ラッチ400
の出力14の１ビット）を表わしている。入力ポートA(1
0)のアドレスを選択する場合には、制御信号55を"H"と
し、制御信号56を"L"とする。セレクタ409すなわち回路
307の出力を選択する場合には、制御信号56を"H"とし、
制御信号55を"L"とする。同様に、図５のAND-OR-NOT回
路304は、図４の２対１セレクタ413の１ビット分の回路
として働き、入力ポートA(10)のアドレスを選択する場
合には、制御信号56を"H"とし、制御信号55を"L"とす
る。セレクタ409すなわち回路307の出力を選択する場合
には、制御信号55を"H"とし、制御信号56を"L"とする。
すなわち、AND-OR-NOT回路304はAND-OR-NOT回路303と逆
の入力を選択するように働く。

【００８２】また、図５のAND-OR-NOT回路311は、図４
の２対１セレクタ414の１ビット分の回路として働き、
制御信号57,58のどちらか一方が"H"となるように制御す
る。入力ポートD(13)のアドレスを選択する場合には、
制御信号58を"H"とし、制御信号57を"L"とする。セレク
タ410すなわち回路308の出力を選択する場合には、制御
信号57を"H"とし、制御信号58を"L"とする。同様に、図
５のAND-OR-NOT回路312は、図４の２対１セレクタ415の
１ビット分の回路として働き、入力ポートD(13)のアド
レスを選択する場合には、制御信号57を"H"とし、制御
信号58を"L"とする。セレクタ410すなわち回路308の出
力を選択する場合には、制御信号58を"H"とし、制御信
号57を"L"とする。すなわち、AND-OR-NOT回路312はAND-
OR-NOT回路311と逆の入力を選択するように働く。

【００８３】なお、図１のデコード回路419,423でアド
レスをデコードするためには、相補信号が必要なので、
図５に示した回路において、AND-OR-NOT回路303,304,31
1,312の出力46,48,60,62の相補信号47,49,61,63も出力
するようになっている。

【００８４】次に、図５の制御信号50,51,52の発生方法
について、図３,図４,図６を用いながら説明する。制御
信号50,51,52はセレクタ409のための制御信号であるの
で、図３の「409の出力」の欄の内容を満たすように、
制御信号50,51,52の値を設定すればよい。例えば、図３
の２行目では、１回目のアクセスには入力ポートA(10)
とD(13)が割り当てられるので、セレクタ409には入力ポ
ートD(13)のアドレスを出力しなければならない。つま
り、制御信号52を"H"とし、制御信号50,51を"L"とする
（図３の中の１と０はそれぞれ電位の"H"と"L"に対応す
るものとする）。

【００８５】同様に、図３の３行目では、セレクタ409
には入力ポートC(12)のアドレスを出力しなければなら
ないので、制御信号51を"H"とし、制御信号50,52を"L"
とする。また、図３の４行目は３行目と同じであり、５
行目では、セレクタ409には入力ポートB(11)のアドレス
を出力しなければならないので、制御信号50を"H"と
し、制御信号51,52を"L"とする。６行目から１２行目は
５行目と同じである。１３行目と１４行目は３行目と同
じく、入力ポートC(12)のアドレスを出力するよう制御
信号51を"H"とし、制御信号50,52を"L"とする。１５行
目は２行目と同じく、入力ポートD(13)のアドレスを出
力するよう制御信号52を"H"とし、制御信号50,51を"L"
とする。１行目と１６行目は、１回目のアクセスには入
力ポートA(10)だけが割り当てられるので、セレクタ409
の出力はdon't careとなるが、図３には入力ポートD(1
3)のアドレスを出力する例を示している。

【００８６】図３に示したバンクアドレス80,81,82,83
と制御信号50,51,52の関係から、制御信号50,51,52は図
６に示した回路で容易に発生できる。例えば、制御信号
52が"H"となる条件は１行目,２行目,１５行目,１６行目
なので、/80,/81,/82の論理積が１("H")のときと、80,8
1,82の論理積が１("H")のときとなる。なお、ここで、"
/"は否定を表わす記号とする。つまり、 〔52〕=〔/80〕*〔/81〕*〔/82〕+〔80〕*〔81〕*〔8
2〕 と表わされる。ここで、記号"*"は論理積を、"+"は論理
和を、"〔〕"は論理関数（例えば、〔80〕は制御信号80
の論理関数）を表わしている。図６の否定回路315、３
入力AND回路319,321、2入力OR回路320は、この制御信号
52の発生論理をゲート回路で表わしたものである。図６
では、各ポートのアドレスの下位7ビット目がバンクア
ドレスである場合を示している。

【００８７】また、図３において、制御信号51が"H"と
なる条件は３行目,４行目,１３行目,１４行目なので、/
80,/81,82の論理積が１のときと、80,81,/82の論理積が
１のときとなる。つまり、 〔51〕=〔/80〕*〔/81〕*〔82〕+〔80〕*〔81〕*〔/8
2〕 と表わされる。図６の否定回路315,316,317、３入力AND
回路322,324、２入力OR回路323は、この制御信号51の発
生論理をゲート回路で表わしたものである。

【００８８】さらに、図３において、制御信号50が"H"
となる条件は図３の５行目から１２行目までなので、/8
0,81の論理積が１のときと、80,/81の論理積が１のとき
となる。つまり、 〔50〕=〔/80〕*〔81〕+〔80〕*〔/81〕 と表わされる。図６の否定回路315,316、２入力AND回路
325,326、２入力OR回路327は、この制御信号50の発生論
理をゲート回路で表わしたものである。以上説明したよ
うに、図６の回路により図４のセレクタ409の制御信号5
0,51,52を発生することができる。

【００８９】次に、図５の制御信号53,54の発生方法に
ついて、図３,図４,図６,図７を参照しながら説明す
る。制御信号53,54はセレクタ410の制御信号なので、図
３の「410の出力」の欄の内容を満たすように、制御信
号53,54を設定すればよい。図３の１行目から４行目で
は、２回目のアクセスに割り当てられる入力ポートD(1
3)以外のポートはB(11)なので、セレクタ410には入力ポ
ートB(11)のアドレスを出力しなければならない。つま
り、制御信号53を"H"とし、制御信号54を"L"とする。図
３の５行目から１２行目では、２回目のアクセスに割り
当てられる入力ポートD(13)以外のポートはC(12)なの
で、セレクタ410には入力ポートC(12)のアドレスを出力
しなければならない。つまり、制御信号54を"H"とし、5
3を"L"とする。図３の１３行目から１６行目は、１行目
から４行目と同じであり、制御信号53を"H"とし、制御
信号54を"L"とする。

【００９０】制御信号53,54とバンクアドレス80,81,82,
83の関係を図７に示す。この図７の関係から、図６に示
すように制御信号53,54を発生できる。図３の制御信号5
0と図７の制御信号53,54を比べると、制御信号50と54は
まったく同じで、制御信号53はその反転信号になってい
ることがわかる。つまり、 〔54〕=〔50〕 〔53〕=〔/50〕 と表わされる。図６のインバータ回路328,329は、この
制御信号53,54の発生論理をゲート回路で表わしたもの
である。

【００９１】次に、図５の制御信号55,56の発生方法に
ついて、図３,図４,図６,図７を用いながら説明する。
制御信号55,56はセレクタ412,413の制御信号なので、図
３の１回目のアクセスに割り当てられるポートがアクセ
スしようとするバンクに、そのポートのアドレスが伝わ
るように制御信号55,56を設定すればよい。例えば、図
３の２行目では、１回目のアクセスには、入力ポートA
(10)とD(13)が割り当てられ、入力ポートA(10)はバンク
０を、入力ポートD(13)はバンク１をアクセスするの
で、セレクタ412には入力ポートA(10)のアドレスを、セ
レクタ413には入力ポートD(13)のアドレスすなわちセレ
クタ409の出力を出力しなければならない。すなわち、
制御信号55を"H"とし、制御信号56を"L"とする。入力ポ
ートA(10)は最優先ポートなので、必ず１回目のアクセ
スに選ばれるので、入力ポートA(10)がアクセスしよう
とするバンクに入力ポートA(10)のアドレスを伝え、入
力ポートA(10)がアクセスしないバンクにセレクタ409の
出力を伝えるようにすればよい。

【００９２】図７は制御信号55,56とバンクアドレス80,
81,82,83の関係をも示している。入力ポートA(10)のバ
ンクアドレス80が「０」のときに、１回目のアクセスの
バンク０に入力ポートA(10)のアドレス40を伝えるよう
に制御信号55を「１」にし,制御信号56を「０」とす
る。入力ポートA(10)のバンクアドレス80が「１」のと
きに、１回目のアクセスのバンク１に入力ポートA(10)
のアドレス40を伝えるように制御信号56を「１」にし,
制御信号55を「０」とする。図７の「409の出力」の欄
は、１回目のアクセスとして割り当てられる入力ポート
A(10)以外のポートを表わしており、２行目から８行目
までは、バンクアドレス80が「０」なので、バンクアド
レスが「１」のポートが１回目のアクセスに選ばれてい
ることが分かる。このバンクアドレスが「１」のポート
がセレクタ409に出力されるので、セレクタ413はセレク
タ409の出力を選べばよい。また、９行目から１５行目
までは、バンクアドレス80が「１」なので、入力ポート
A(10)以外の１回目のアクセスのアドレスとしてバンク
アドレスが「０」のポートが選ばれていることが分か
る。このバンクアドレスが「０」のポートがセレクタ40
9に出力されるので、セレクタ413はセレクタ409の出力
を選べばよい。

【００９３】図３の１行目と１６行目は、１回目のアク
セスには入力ポートA(10)しか割り当てられないので、
図７のように制御信号55,56を設定すると、入力ポートA
(10)がアクセスしないバンクには、アクセスする必要が
ないアドレスが出力されてしまう。制御信号50,51,52を
図３のように設定しているので、１行目と１６行目で
は、セレクタ409には入力ポートD(13)のアドレスが出力
される。読み出しであれば、必要がないアドレスをアク
セスしてもよいが、書き込みでは誤情報を書き込むこと
になるので、この誤書き込みは避けなければならない
（読み出しであっても、不必要なアクセスは行わない方
が消費電力を抑えるためには望ましいが、図５のアクセ
ス順序回路ではポートの競合を扱わない回路の一例を示
している）。この誤書き込みを避ける方法は後で述べ
る。なお、制御信号55はバンクアドレス80の相補信号、
制御信号56は制御信号55と同じでよいので、図６に示す
ように、インバータ回路368,369を用いることによって
バンクアドレス80から制御信号55,56を発生することが
できる。

【００９４】図５の制御信号57,58の発生方法につい
て、図３,図４,図８,図９を用いながら説明する。制御
信号57,58はセレクタ414,415の制御信号なので、図３の
２回目のアクセスに割り当てられるポートがアクセスし
ようとするバンクにそのポートのアドレスが伝わるよう
に制御信号57,58を設定すればよい。例えば、図８の１
行目では、２回目のアクセスには、入力ポートB(11)だ
けが割り当てられ、入力ポートB(11)はバンク０をアク
セスするので、セレクタ414には入力ポートB(11)のアド
レスすなわちセレクタ410の出力を出力しなければなら
ない。そのために、制御信号57を"H"とし、制御信号58
を"L"とする。図８の２行目から３行目は１行目と同じ
である。

【００９５】図８の４行目では、２回目のアクセスに
は、入力ポートB(11)とD(13)が割り当てられ、入力ポー
トB(11)はバンク０をアクセスし、入力ポートD(13)はバ
ンク１をアクセスするので、セレクタ414には入力ポー
トB(11)のアドレスすなわちセレクタ410の出力を、セレ
クタ415には入力ポートD(13)のアドレスを出力しなけれ
ばならない。そのために、制御信号57を"H"とし、制御
信号58を"L"とする。図８の５行目では、２回目のアク
セスには、入力ポートC(12)だけが割り当てられ、入力
ポートC(12)はバンク０をアクセスするので、セレクタ4
14には入力ポートC(12)のアドレスすなわちセレクタ410
の出力を出力しなければならない。そのために、制御信
号57を"H"とし、制御信号58を"L"とする。

【００９６】図８の６行目と１０行目では、２回目のア
クセスには、入力ポートC(12)とD(13)が割り当てられ、
入力ポートC(12)はバンク０を、入力ポートD(13)はバン
ク１をアクセスするので、セレクタ414には入力ポートC
(12)のアドレスすなわちセレクタ410の出力を、セレク
タ415には入力ポートD(13)のアドレスを出力しなければ
ならない。そのために、制御信号57を"H"とし、制御信
号58を"L"とする。図８の７行目と１１行目では、２回
目のアクセスには、入力ポートC(12)とD(13)が割り当て
られ、入力ポートC(12)はバンク１を、入力ポートD(13)
はバンク０をアクセスするので、セレクタ414には入力
ポートD(13)のアドレスを、セレクタ415には入力ポート
C(12)のアドレスすなわちセレクタ410の出力を出力しな
ければならない。そのために、制御信号58を"H"とし、
制御信号57を"L"とする。

【００９７】図８の８行目と１２行目では、２回目のア
クセスには、入力ポートC(12)だけが割り当てられ、入
力ポートC(12)はバンク１をアクセスするので、セレク
タ415には入力ポートC(12)のアドレスすなわちセレクタ
410の出力を出力しなければならない。そのために、制
御信号58を"H"とし、制御信号57を"L"とする。図８の９
行目では、２回目のアクセスには、入力ポートC(12)だ
けが割り当てられ、入力ポートC(12)はバンク０をアク
セスするので、セレクタ414には入力ポートC(12)のアド
レスすなわちセレクタ410の出力を出力しなければなら
ない。そのために、制御信号57を"H"とし、制御信号58
を"L"とする。

【００９８】図８の１３行目では、２回目のアクセスに
は、入力ポートB(11)とD(13)が割り当てられ、入力ポー
トB(11)はバンク１をアクセスし、入力ポートD(13)はバ
ンク０をアクセスするので、セレクタ414には入力ポー
トD(13)のアドレスを、セレクタ415には入力ポートB(1
1)のアドレスすなわちセレクタ410の出力を出力しなけ
ればならない。そのために、制御信号58を"H"とし、制
御信号57を"L"とする。図８の１４行目から１６行目で
は、２回目のアクセスには、入力ポートB(11)だけが割
り当てられ、入力ポートB(11)はバンク１をアクセスす
るので、セレクタ415には入力ポートB(11)のアドレスす
なわちセレクタ410の出力を出力しなければならない。
そのために、制御信号58を"H"とし、制御信号57を"L"と
する。

【００９９】図８に示したバンクアドレス80,81,82,83
と制御信号57,58の関係から、制御信号57,58は図９に示
すような回路で容易に発生できる。例えば、制御信号57
が"H"となる条件は１行目から６行目,９行目から１０行
目なので、/80,/81の論理積が１("H")のとき、/80,81,/
82の論理積が１のとき、80,/81,/82の論理積が１のとき
となる。つまり、 〔57〕=〔/80〕*〔/81〕+〔/80〕*〔81〕*〔/82〕+〔8
0〕*〔/81〕*〔/82〕 と表わされる。また、制御信号58は制御信号57の相補信
号なので、制御信号57を反転することで発生できる。図
９の２入力AND回路330、３入力AND回路331,332、３入力
OR回路333は、この制御信号57の発生論理をゲート回路
で表わしたもので、インバータ回路334は制御信号58の
発生論理をゲート回路で表わしたものである。以上説明
したように、図９の回路により図４のセレクタ414,415
の制御信号57,58を発生することができる。

【０１００】図７に示された「C1」,「C2」の欄は、各
入力ポートの競合により、それぞれ入力ポートC(12)，
入力ポートD(13)のアドレスがアクセスできないことを
示す信号を表わしている。図３の１回目アクセスと２回
目アクセスに割り当てられるポートより、アクセスでき
ないポートは、入力ポートC(12)か入力ポートD(13)なの
で、信号C1,C2を用いて、入力ポートC(12),入力ポートD
(13)の受け付けたアドレスがアクセスできないことを外
部に知らせる。メモリの制御論理は、信号C1,C2が
「１」のときは、もう一度入力ポートC(12),入力ポート
D(13)の受け付けたアドレスを入力するようにすればよ
い。このとき、前サイクルでアクセスできなかったアド
レスを、入力ポートA(10),入力ポートB(11)に入力する
ようにすると、必ずアクセスできる。

【０１０１】次に、信号C1の発生方法について説明す
る。入力ポートC(12)のアドレスが１回目アクセスと２
回目アクセスでアクセスされないのは、図３の１行目,
２行目,１５行目,１６行目であるので、 〔C1〕=〔/80〕*〔/81〕*〔/82〕+〔80〕*〔81〕*〔8
2〕 と表わされる。既に説明した他の制御信号と同様、この
信号C1の発生論理をゲート回路で実現すれば信号C1が発
生できる。図９の３入力AND回路370,371,384はこれを示
している。信号C2についても同様に、 〔C2〕=〔/80〕*〔/81〕*〔/83〕+〔/80〕*〔81〕*〔/8
2〕*〔/83〕+〔/80〕*〔81〕*〔82〕*〔83〕+〔80〕*
〔/81〕*〔/82〕*〔/83〕+〔80〕*〔/81〕*〔82〕*〔8
3〕+〔80〕*〔81〕*〔83〕 と表わされる。図９の３入力AND回路372,373,374,375,3
76,377および６入力OR回路385はこの信号C2の発生論理
をゲート回路で実現したものである。

【０１０２】図７の信号「C3」,「C4」,「C5」,「C6」
の欄は、各ポートの競合により、それぞれ、１回目アク
セスのバンク０へのアクセスがないこと、１回目アクセ
スのバンク１へのアクセスがないこと、２回目アクセス
のバンク０へのアクセスがないこと、２回目アクセスの
バンク１へのアクセスがないことを示す信号を表わして
いる。この信号C3,C4,C5,C6を用いて、図１７の回路の
説明で述べるように、あるバンクにアクセスがないとき
の誤書き込みを防止する。まず、信号C3について説明す
る。１回目アクセスのバンク０へのアクセスがないの
は、図３より、１６行目だけなので、 〔C3〕=〔80〕*〔81〕*〔82〕*〔83〕 と表わされる。図９の４入力AND回路378はこの信号C3の
発生論理を実現するための回路である。

【０１０３】次に、信号C4について説明する。１回目ア
クセスのバンク１へのアクセスがないのは、図３より、
１行目だけなので、 〔C4〕=〔/80〕*〔/81〕*〔/82〕*〔/83〕 と表わされる。図９の４入力AND回路379はこの信号C4の
発生論理を実現するための回路である。次に、信号C5に
ついて説明する。２回目アクセスのバンク０へのアクセ
スがないのは、図３より、８行目,１２行目,１４行目,
１５行目,１６行目なので、 〔C5〕=〔/80〕*〔81〕*〔82〕*〔83〕+〔80〕*〔/81〕
*〔82〕*〔83〕+〔80〕*〔81〕*〔/82〕*〔83〕+〔80〕
*〔81〕*〔82〕 と表わされる。図９の４入力AND回路380,381,382,３入
力AND回路383,４入力OR回路386は、この信号C5の発生論
理を実現するための回路である。

【０１０４】次に、信号C6について説明する。２回目ア
クセスのバンク１へのアクセスがないのは、図３より、
１行目,２行目,３行目,５行目,９行目なので、 〔C6〕=〔/80〕*〔/81〕*〔/82〕+〔/80〕*〔/81〕*〔8
2〕*〔/83〕+〔/80〕*〔81〕*〔/82〕*〔/83〕+〔80〕*
〔/81〕*〔/82〕*〔/83〕 と表わされる。図９の３入力AND回路387,４入力AND回路
388,389,390,４入力OR回路391は、この信号C6の発生論
理を実現するための回路である。

【０１０５】図１０は、図４のパラレル−シリアル変換
回路416,417の一実施例の回路を示している。図１０の
信号46,60,90は、それぞれ図４の信号22,24,26に対応す
る信号を示している。図１０の回路は、アドレス信号4
6,60の一方を選択して時刻０に出力90にアドレスを出力
し、アドレス信号46,60の残りの一方を選択して１／３
サイクル遅れて時刻１に出力90にアドレスを出力する。

【０１０６】図１０の回路の動作を図１１を用いて説明
する。内部クロック91,92には、それぞれ基準クロック3
0の立上りエッジと、基準クロック30から1/3サイクル遅
れたクロック31の立上りエッジから作られた一定のパル
ス幅の信号が加えられる。待機状態では出力90の電位
は"L"となっている。信号46が確定した後、内部クロッ
ク91が"L"となり、例えば、信号46が"L"であれば、出力
90が"H"となる（図１１の実線はこのような状態を示し
ている）。逆に、信号46が"H"であれば、出力90は"L"の
まま変化しない（図１１の破線はこのような状態を示し
ている）。このとき、内部クロック92は"H"なので、Ｐ
チャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略す）
203は非導通（以下、OFFと略す）の状態にあり、信号60
の値は出力90に影響しない。また、フリップフロップ
（インバータ335,336からなる）は、出力90がハイイン
ピーダンスとなるのを防ぐための素子であり、出力90の
電位の変化を妨げないように十分小さく設計しておく。

【０１０７】出力90が"H"となると、この信号は、各イ
ンバータ337,338,339,340の特性に依存する遅延時間だ
け遅れて、リセットパルスRPが"H"になり、Ｎチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳと略す）100のゲ
ートに加わる。すると、ＮＭＯＳ 100が導通（以下、ON
と略す）の状態になり、出力90は"L"にもどる。ＰＭＯ
Ｓ201とＮＭＯＳ100を流れる貫通電流が十分小さくなる
よう、インバータ337,338,339,340の遅延時間と内部ク
ロック91のパルス幅がほぼ同じとなるように設計してお
く。同様に、１／３サイクル遅れて、内部クロック92
が"L"となり、信号60が"L"であれば、出力90が"H"とな
り、信号60が"H"であれば、出力90は"L"のまま変化しな
い。このとき、内部クロック91は"H"なので、ＰＭＯＳ2
01はOFFの状態にあり、信号46の値は出力90に影響しな
い。インバータ337,338,339,340,ＮＭＯＳ100が前述し
たのと同様に働くことはいうまでもない。

【０１０８】図１０に示すように、パラレル−シリアル
変換回路を内部クロック91,92と１回目アクセスのアド
レス信号46と２回目アクセスのアドレス信号60の論理を
作るＰＭＯＳ200,201,202,203およびリセットトランジ
スタ100で構成し、内部クロック91,92の立ち下がり時刻
を１／３サイクルずらし、内部クロックの一方91と１回
目アクセスのアドレス信号46の論理を作るＰＭＯＳ200,
201と１／３サイクルずれたもう一方の内部クロック92
と２回目アクセスのアドレス信号60の論理を作るＰＭＯ
Ｓ202,203を並列に接続することによって、１回目アク
セスを時刻０に開始し、２回目アクセスを１／３サイク
ルずれた時刻１に開始することが可能となる。

【０１０９】また、出力90にフリップフロップ(インバ
ータ335,336からなる)を接続することによって、内部ク
ロック91,92がともに"H"となる期間も、出力90はハイイ
ンピーダンスとならないので、低い動作周波数のときで
も、安定な動作が達成される。さらに出力90にリセット
トランジスタ100のドレインを接続し、リセットトラン
ジスタ100のゲート電極RPには出力90と同相で所定の時
刻遅れた信号を加えることによって、リセットトランジ
スタ100のゲート容量が入力アドレス信号46,60,内部ク
ロック91,92の容量に含まれないようにできるので高速
化が達成される。

【０１１０】図１２に本発明の４ポートメモリの内部の
１ポートＳＲＡＭの回路のセンスアンプと図１のラッチ
404,405の一実施例を示す。同図において、鎖線347は図
１のブロック図のラッチ404の１ビット分の回路を、鎖
線348は図１のブロック図のラッチ405の１ビット分の回
路を示している。次に、図１２の回路の動作を説明す
る。時刻０にアクセスが開始され、図１０の内部クロッ
ク91が立ち下がると、アドレス信号46が"L"のときアド
レスバッファ信号である出力90が"H"となる。デコード
回路419（図１）により、ワード線が選択される。ワー
ド線が選択されることにより、メモリセルに読み出し電
流が流れ、データ線対に電位差が生じる。選択されたデ
ータ線対の電位差がコモンデータ線CD1,CD2（図１２）
に伝達される。コモンデータ線CD1,CD2は、図１のブロ
ック図の信号28に対応する信号である。

【０１１１】図１の説明で述べたように、時刻０に開始
されたアクセスにより図１のメモリセルアレイ420から
読み出された信号は、ラッチ回路404に記憶され、１／
３サイクル遅れて時刻１に開始されたアクセスによりメ
モリセルアレイ420から読み出された信号は、ラッチ回
路405に記憶される。時刻０に開始されたアクセスによ
りメモリセルアレイ420から読み出された信号が、コモ
ンデータ線CD1,CD2に電位差を生じる時刻に、スイッチ
ＭＯＳ204,205,101,102（図１２）の制御信号/DEMUX1,D
EMUX1をそれぞれ"L","H"とする（/DEMUX1はDEMUX1の相
補信号である）。/DEMUX1,DEMUX1をそれぞれ"L","H"と
することによって、スイッチＭＯＳ204,205,101,102がO
Nとなり、コモンデータ線CD1,CD2の電位差が、センスア
ンプの入力信号線S1,S2に伝達される。

【０１１２】スイッチＭＯＳ204,205,101,102の制御信
号/DEMUX1,DEMUX1をそれぞれ"L","H"とする時刻には、
スイッチＭＯＳ206,207,103,104の制御信号/DEMUX2,DEM
UX2は、"H","L"のまま変化させない（/DEMUX2はDEMUX2
の相補信号である）。/DEMUX2,DEMUX2が、"H","L"なの
で、スイッチＭＯＳ206,207,103,104はOFFを保ち、前サ
イクルの読み出しデータLO2を破壊することはない。コ
モンデータ線CD1,CD2の電位差を、センスアンプの入力
信号線S1,S2に伝達した後、センスアンプの制御信号SA1
を"H"として、S1,S2の電位差を増幅し、ＳＲラッチ(NAN
D回路343,344からなる)347に記憶する。図１２のＳＲラ
ッチからの出力信号LO1は、図１のブロック図の信号33
に対応している。

【０１１３】同様に、１／３サイクル遅れて時刻１に開
始されたアクセスが読み出しである場合は、図１のメモ
リセルアレイ420から読み出された信号が、図１２のコ
モンデータ線CD1,CD2に電位差を生じる時刻に、スイッ
チＭＯＳ206,207,103,104の制御信号/DEMUX2,DEMUX2を
それぞれ"L","H"とする。/DEMUX2,DEMUX2をそれぞれ"
L","H"とすることで、スイッチＭＯＳ206,207,103,104
がONとなり、コモンデータ線CD1,CD2の電位差が、セン
スアンプの入力信号線S3,S4に伝達される。/DEMUX2,DEM
UX2をそれぞれ"L","H"とする時刻には、制御信号/DEMUX
1,DEMUX1は、"H","L"のまま変化させない。/DEMUX1,DEM
UX1が、"H","L"なので、スイッチＭＯＳ204,205,101,10
2はOFFを保つ。

【０１１４】コモンデータ線CD1,CD2の電位差を、セン
スアンプの入力信号線S3,S4に伝達した後、センスアン
プの制御信号SA2を"H"として、S3,S4の電位差を増幅
し、ＳＲラッチ(NAND回路345,346からなる)348に記憶す
る。センスアンプ342,ＳＲラッチ(NAND回路345,346から
なる)348、スイッチＭＯＳ206,207,103,104は、１／３
サイクル遅れて開始されたアクセスの読み出し信号を、
ＳＲラッチ(NAND回路345,346からなる)348に記憶するこ
と以外は、時刻０に開始されたアクセスの読み出しの上
の説明と同様に働く。ＳＲラッチ348からの出力信号LO2
は図１のブロック図の信号34に対応している。

【０１１５】次に、書き込み時の動作を説明する。書き
込み時には、図１２のWCONTL（書き込み制御信号）を、
書き込みアドレスに対応するワード線が"H"となるタイ
ミングに合わせて"H"とするとともに、DIN（書き込みデ
ータ）に、書き込みアドレスに対応するワード線が"H"
となるタイミングに合わせて書き込みデータが加えられ
る。制御信号WCONTLが"H"となることで、ＮＭＯＳ105,1
06がONとなり、コモンデータ線対CD1,CD2の一方が、書
き込みデータに対応して、"GND"（読み出し時の低レベ
ルに対してより低い電位）になる。列選択信号により、
ワード線とほぼ同じタイミングで列を選択する。選択さ
れた列のスイッチＭＯＳがONとなり、コモンデータ線対
CD1,CD2の一方が、"GND"になることで、選択された列の
データ線対の一方が、"GND"となる。選択された列のデ
ータ線対の一方が、"GND"となることで（かつワード線
が選択されることで）、メモリセルにデータが書き込ま
れる。以上説明したように、図１２の回路により、内部
の１ポートＳＲＡＭ回路が実現できる。

【０１１６】図１５は図１の出力セレクタ422,426,427,
428の詳細な回路図を示している。図１５の鎖線353が図
１のセレクタ422に、鎖線356が図１のセレクタ426に、
鎖線360が図１のセレクタ427に、鎖線364が図１のセレ
クタ428に対応している。LO1,LO2,LO3,LO4は、それぞ
れ、バンク０の１回目アクセスの結果を記憶するラッチ
404（図１）の出力、バンク０の２回目アクセスの結果
を記憶するラッチ405の出力、バンク１の１回目アクセ
スの結果を記憶するラッチ406の出力、バンク１の２回
目アクセスの結果を記憶するラッチ407の出力を表わし
ている。また、図１５の出力信号SO1,SO2,SO3,SO4は、
それぞれ、図１の出力信号37,38,85,86に対応してい
る。鎖線353,356,360,364の制御信号SEL1,SEL2,SEL3,SE
L4,SEL5,SEL6,SEL7,SEL8,SEL9,SEL10,SEL11,SEL12,SEL1
3,SEL14の真理値表を、図１３および図１４に示す。

【０１１７】次に、図１５の回路の動作と制御信号の発
生方法を図１３および図１４の真理値表を用いて説明す
る。図１３の「422が選ぶラッチ出力」の欄は、読み出
した値を出力ポートA(37)に出力するために図１のセレ
クタ422が選ばなければならないラッチ出力を示してお
り、同じく「426が選ぶラッチ出力」の欄は、読み出し
た値を出力ポートB(38)に出力するために図１のセレク
タ426が選ばなければならないラッチ出力を示してい
る。

【０１１８】まず、セレクタ422（図１）の制御につい
て説明する。例えば、図１３の１行目では、１回目のア
クセスには、入力ポートA(10)が割り当てられ、バンク
０をアクセスするので、入力ポートA(10)の読み出した
値はラッチ404（図１）に記憶されている。これを出力
ポートA(37)に出力するためには、セレクタ422はラッチ
404の出力33すなわち図１５に示すLO1を選ばなければな
らない。そのために、制御信号SEL1を"H"とし，制御信
号SEL2を"L"とする。同２行目から８行目までも、入力
ポートA(10)の読み出しデータはラッチ404に記憶されて
いるので、同様に、制御信号SEL1を"H"とし，制御信号S
EL2を"L"とする。同９行目から１６行目までは、入力ポ
ートA(10)の読み出しデータはラッチ406に記憶されてい
るので、制御信号SEL2を"H"とし，制御信号SEL1を"L"と
する。

【０１１９】次に、セレクタ426（図１）の制御につい
て説明する。図１３の１行目では、２回目のアクセス
に、入力ポートB(11)が割り当てられ、バンク０をアク
セスするので、入力ポートB(11)の読み出した値はラッ
チ405に記憶されている。これを出力ポートB(38)に出力
するためには、セレクタ426は、ラッチ405の出力34すな
わちLO2を選ばなければならない。そのために、制御信
号SEL4を"H"とし、制御信号SEL3,SEL5,SEL6を"L"とす
る。同２行目から４行目も、入力ポートB(11)の読み出
しデータはラッチ405に記憶されているので、同様に、
制御信号SEL4を"H"とし、制御信号SEL3,SEL5,SEL6を"L"
とする。同５行目から８行目では、１回目のアクセス
に、入力ポートB(11)が割り当てられ、バンク１をアク
セスするので、入力ポートB(11)の読み出した値はラッ
チ406に記憶されている。これを出力ポートB(38)に出力
するためには、セレクタ426は、ラッチ406の出力35すな
わちLO3を選ばなければならない。制御信号SEL5を"H"と
し、制御信号SEL3,SEL4,SEL6を"L"とする。

【０１２０】同９行目から１２行目では、１回目のアク
セスに、入力ポートB(11)が割り当てられ、バンク０を
アクセスするので、入力ポートB(11)の読み出した値は
ラッチ404に記憶されている。これを出力ポートB(38)に
出力するためには、セレクタ426は、404の出力33すなわ
ちLO1を選ばなければならない。そのために、制御信号S
EL3を"H"とし、制御信号SEL4,SEL5,SEL6を"L"とする。
同１３行目から１６行目では、２回目のアクセスに、入
力ポートB(11)が割り当てられ、バンク１をアクセスす
るので、入力ポートB(11)の読み出した値はラッチ407に
記憶されている。これを出力ポートB(38)に出力するた
めには、セレクタ426は、ラッチ407の出力36すなわちLO
4を選ばなければならない。そのために、制御信号SEL6
を"H"とし、制御信号SEL3,SEL4,SEL5を"L"とする。

【０１２１】次に、セレクタ427（図１）の制御につい
て説明する。図１４の「427が選ぶラッチ出力」の欄
は、読み出した値を出力ポートC(85)に出力するために
図１のセレクタ427が選ばなければならないラッチ出力
を示しており、同じく「428が選ぶラッチ出力」の欄
は、読み出した値を出力ポートD(86)に出力するために
図１のセレクタ428が選ばなければならないラッチ出力
を示している。図１４の１行目と２行目,１５行目と１
６行目では、入力ポートC(12)のアドレスはアクセスさ
れないので、セレクタ427の制御信号SEL7,SEL8,SEL9,SE
L10はdon't careとなる。同３行目と４行目では、１回
目のアクセスに、入力ポートC(12)が割り当てられ、バ
ンク１をアクセスするので、入力ポートC(12)の読み出
した値はラッチ406に記憶されている。これを出力ポー
トC(85)に出力するためには、セレクタ427は、ラッチ40
6の出力35すなわちLO3を選ばなければならない。そのた
めに、制御信号SEL9を"H"とし、制御信号SEL7,SEL8,SEL
10を"L"とする。

【０１２２】同５行目と６行目,９行目と１０行目で
は、２回目のアクセスに、入力ポートC(12)が割り当て
られ、バンク０をアクセスするので、入力ポートC(12)
の読み出した値はラッチ405に記憶されている。これを
出力ポートC(85)に出力するためには、セレクタ427は、
ラッチ405の出力34すなわちLO2を選ばなければならな
い。そのために、制御信号SEL8を"H"とし、制御信号SEL
7,SEL9,SEL10を"L"とする。同７行目と８行目,１１行目
と１２行目では、２回目のアクセスに、入力ポートC(1
2)が割り当てられ、バンク１をアクセスするので、入力
ポートC(12)の読み出した値はラッチ407に記憶されてい
る。これを出力ポートC(85)に出力するためには、セレ
クタ427は、ラッチ407の出力36すなわちLO4を選ばなけ
ればならない。そのために、制御信号SEL10を"H"とし、
制御信号SEL7,SEL8,SEL9を"L"とする。同１３行目と１
４行目では、１回目のアクセスに、入力ポートC(12)が
割り当てられ、バンク０をアクセスするので、入力ポー
トC(12)の読み出した値はラッチ404に記憶されている。
これを出力ポートC(85)に出力するためには、セレクタ4
27は、ラッチ404の出力33すなわちLO1を選ばなければな
らない。そのために、制御信号SEL7を"H"とし、制御信
号SEL8,SEL9,SEL10を"L"とする。

【０１２３】次に、セレクタ428（図１）の制御につい
て説明する。図１４の１行目,３行目,５行目,８行目,９
行目,１２行目,１４行目,１６行目では、入力ポートD(1
3)のアドレスはアクセスされないので、セレクタ428の
制御信号SEL11,SEL12,SEL13,SEL14はdon't careとな
る。同２行目では、１回目のアクセスに、入力ポートD
(13)が割り当てられ、バンク１をアクセスするので、入
力ポートD(13)の読み出した値はラッチ406に記憶されて
いる。これを出力ポートD(86)に出力するためには、セ
レクタ428は、ラッチ406の出力35すなわちLO3を選ばな
ければならない。そのために、制御信号SEL13を"H"と
し、制御信号SEL11,SEL12,SEL14を"L"とする。同４行
目,６行目,１０行目では、２回目のアクセスに、入力ポ
ートD(13)が割り当てられ、バンク１をアクセスするの
で、入力ポートD(13)の読み出した値はラッチ407に記憶
されている。これを出力ポートD(86)に出力するために
は、セレクタ428は、ラッチ407の出力36すなわちLO4を
選ばなければならない。そのために、制御信号SEL14を"
H"とし、制御信号SEL11,SEL12,SEL13を"L"とする。

【０１２４】同７行目,１１行目,１３行目では、２回目
のアクセスに、入力ポートD(13)が割り当てられ、バン
ク０をアクセスするので、入力ポートD(13)の読み出し
た値はラッチ405に記憶されている。これを出力ポートD
(86)に出力するためには、セレクタ428は、ラッチ405の
出力34すなわちLO2を選ばなければならない。そのため
に、制御信号SEL12を"H"とし、制御信号SEL11,SEL13,SE
L14を"L"とする。同１５行目では、１回目のアクセス
に、入力ポートD(13)が割り当てられ、バンク０をアク
セスするので、入力ポートD(13)の読み出した値はラッ
チ404に記憶されている。これを出力ポートD(86)に出力
するためには、セレクタ428は、ラッチ404の出力33すな
わちLO1を選ばなければならない。そのために、制御信
号SEL11を"H"とし、制御信号SEL12,SEL13,SEL14を"L"と
する。

【０１２５】以上説明したように、図１５の回路を、図
１３および１４の真理値表に示されたように制御するこ
とにより、内部の１ポートＳＲＡＭ回路から読み出した
データを外部に出力することができる。図１３および図
１４の制御論理は、図３,図７,図８で説明したのと同様
の考え方で容易に具体的なゲート回路で実現できる。

【０１２６】図１６は、内部の１ポートＳＲＡＭ回路の
書き込み制御のための回路を示している。図１６のWA,W
B,WC,WDは、それぞれ、入力ポートA(10),B(11),C(12),D
(13)のアクセスが書き込みであることを示す制御信号を
表わし、"H"のときに書き込みの状態を表わすものとす
る。図５の回路と同様の構成とし、図５の回路と同じ制
御信号50,51,52,53,54,55,56,57,58を用いて制御するこ
とによって、m回目アクセスのバンクnへのアクセスが書
き込みであることを示す信号（WBnCm）を発生すること
ができる。WB0C1,WB1C1,WB0C2,WB1C2は、それぞれ、１
回目アクセスのバンク０へのアクセスが書き込みである
ことを、１回目アクセスのバンク１へのアクセスが書き
込みであることを、２回目アクセスのバンク０へのアク
セスが書き込みであることを、２回目アクセスのバンク
１へのアクセスが書き込みであることを示す。回路の動
作は図５と同じなので、詳細な説明は省略する。WB0C1,
WB1C1,WB0C2,WB1C2は、"L"のときに書き込みの状態とな
る。

【０１２７】図１７は、図１６の回路の出力（WB0C1,WB
1C1,WB0C2,WB1C2）と図９の回路の出力（C3,C4,C5,C6）
を用いて各バンクの書き込み制御信号WCONTLを発生する
回路を示している。図１７において、バンク０-WCONTL
は、バンク０のメモリセルアレイに対する書き込み制御
信号WCONTLを表し、バンク１-WCONTLは、バンク１のメ
モリセルアレイに対する書き込み制御信号WCONTLを表わ
している（図１２参照）。書き込み制御信号WCONTLが"
H"のときにメモリセルにデータが書き込まれる。

【０１２８】信号WB0C1が"L"かつC3が"L"のとき、すな
わち、１回目アクセスのバンク０へのアクセスが書き込
みであり、１回目アクセスのバンク０へのアクセスが存
在する（C3は、"H"のときにアクセスがないことを、"L"
のときにアクセスがあることを表している）ときに、バ
ンク０-WCONTLが時刻０に"H"となる。また、WB0C2が"L"
かつC5が"L"のとき、すなわち、２回目アクセスのバン
ク０へのアクセスが書き込みであり、２回目アクセスの
バンク０へのアクセスが存在するときに、バンク０-WCO
NTLが時刻１に"H"となる。バンク１-WCONTLの発生回路
も、バンク０-WCONTLの発生回路と同様に構成され、破
線473内の回路は破線469内に示した回路と同様な回路
で、また遅延回路474は遅延回路472と同様な回路で構成
される。以上説明したように、図１７の書き込み制御の
ための回路は、図１６の回路の出力（WB0C1,WB1C1,WB0C
2,WB1C2）と図９の回路の出力（C3,C4,C5,C6）を利用す
ることにより、ポート間の競合によりm回目のバンクnへ
のアクセスがない場合における誤書き込みを防止するこ
とができる。

【０１２９】

【発明の効果】以上説明したように、本発明によれば、
１ポートのメモリセルを用いて４ポート以上の複数ポー
トメモリを実現できるので、高性能マイクロプロセッサ
のキャッシュメモリ等のスループットを向上させること
が可能となる。また、本発明のアクセス順序制御回路に
よれば、簡単な回路でバンク競合しないアドレスを選ん
で時分割アクセスすることが可能となり、時分割アクセ
スとバンク分割を組み合わせたによる複数ポートメモリ
に適した回路を提供できる。

【図面の簡単な説明】

【図１】本発明の実施例を示す４ポートメモリのブロッ
ク図である。

【図２】本発明の時分割アクセスとバンク分割を組み合
わせた４ポートメモリのアクセスの概念を示す図であ
る。

【図３】本発明のアクセス順序制御回路の制御方法を示
す図である。

【図４】本発明のアクセス順序制御回路のブロック図で
ある。

【図５】本発明のアクセス順序制御回路の一例を示す図
である。

【図６】本発明のアクセス順序制御回路の制御信号を発
生する回路の図である。

【図７】図６の回路の真理値表を示す図である。

【図８】図９の回路の真理値表を示す図である。

【図９】本発明のアクセス順序制御回路の制御信号を発
生する回路と書き込み制御のための回路の一例を示す図
である。

【図１０】本発明のアクセス順序制御回路に好適なパラ
レル−シリアル変換回路の一例を示す図である。

【図１１】図１０の回路の動作波形の概略を示す図であ
る。

【図１２】内部の１ポートＳＲＡＭに好適なセンスアン
プと書き込み回路の一例を示す図である。

【図１３】図１５の回路の制御信号の真理値表の一例を
示す図である。

【図１４】図１５の回路の制御信号の真理値表の一例を
示す図である。

【図１５】本発明の時分割アクセスとバンク分割を組み
合わせた４ポートメモリの出力回路の一例を示す図であ
る。

【図１６】本発明の時分割アクセスとバンク分割を組み
合わせた４ポートメモリの書き込み制御のための回路の
一例を示す図である。

【図１７】本発明の時分割アクセスとバンク分割を組み
合わせた４ポートメモリの書き込み制御のための回路の
一例を示す図である。

【符号の説明】

1：GND端子 2：正の電源端子 10：入力ポートAのアドレス入力端子 11：入力ポートBのアドレス入力端子 12：入力ポートCのアドレス入力端子 13：入力ポートDのアドレス入力端子 14：入力ポートAのアドレス入力ラッチの出力 15：入力ポートBのアドレス入力ラッチの出力 16：入力ポートCのアドレス入力ラッチの出力 17：入力ポートDのアドレス入力ラッチの出力 19：３対１セレクタ出力 20：２対１セレクタ出力 21：１対１セレクタ出力 22：バンク０、１回目アクセスのアドレス 23：バンク１、１回目アクセスのアドレス 24：バンク０、２回目アクセスのアドレス 25：バンク１、２回目アクセスのアドレス 26：バンク０をアクセスするアドレス信号 27：バンク１をアクセスするアドレス信号 28：バンク０の読み出しデータ 29：バンク１の読み出しデータ 30：基準クロック 31：内部のクロック 33：バンク０、１回目アクセスの読み出しデータ 34：バンク０、２回目アクセスの読み出しデータ 35：バンク１、１回目アクセスの読み出しデータ 36：バンク１、２回目アクセスの読み出しデータ 40：入力ポートAのアドレスの１ビット 41：入力ポートBのアドレスの１ビット 42：入力ポートCのアドレスの１ビット 43：入力ポートDのアドレスの１ビット 44：３対１セレクタの出力 45：２対１セレクタの出力 46：バンク０、１回目アクセスのアドレスの１ビット 48：バンク１、１回目アクセスのアドレスの１ビット 60：バンク０、２回目アクセスのアドレスの１ビット 62：バンク１、２回目アクセスのアドレスの１ビット 47：46の反転信号 49：48の反転信号 61：60の反転信号 63：62の反転信号 50,51,52,53,54,55,56,57,58：セレクタ制御信号 80：入力ポートAのアドレスのバンクを指定する１ビッ
ト 81：入力ポートBのアドレスのバンクを指定する１ビッ
ト 82：入力ポートCのアドレスのバンクを指定する１ビッ
ト 83：入力ポートDのアドレスのバンクを指定する１ビッ
ト /80：80の反転信号 /81：81の反転信号 /82：82の反転信号 /83：83の反転信号 37：入力ポートAのアドレス出力端子 38：入力ポートBのアドレス出力端子 85：入力ポートCのアドレス出力端子 86：入力ポートDのアドレス出力端子 90：パラレル−シリアル変換回路出力（アドレスバッフ
ァ回路出力） 91,92：内部のクロック RP,WRP：リセットパルス CD1,CD2：コモンデータ線 DEMUX1,DEMUX2：センスアンプへの信号入力の制御信号 /DEMUX1,/DEMUX2：/DEMUX1,/DEMUX2の反転信号 S1,S2,S3,S4：センスアンプ入力信号線 SA1,SA2：センスアンプ活性化信号 LO1,LO2,LO3,LO4：ラッチ回路出力 PC：プリチャージ制御信号 WCONTL：書き込み制御信号 バンク０-WCONTL：バンク０の書き込み制御信号 バンク１-WCONTL：バンク１の書き込み制御信号 DIN：書き込みデータ SEL1からSEL14：出力セレクタ制御信号 SO1：入力ポートAのアドレス出力端子の１ビット SO2：入力ポートBのアドレス出力端子の１ビット SO3：入力ポートCのアドレス出力端子の１ビット SO4：入力ポートDのアドレス出力端子の１ビット C1：入力ポートCのアドレスが競合によりアクセスでき
ないことを示す信号 C2：入力ポートDのアドレスが競合によりアクセスでき
ないことを示す信号 C3：バンク０、１回目アクセスが存在しないことを示す
信号 C4：バンク１、１回目アクセスが存在しないことを示す
信号 C5：バンク０、２回目アクセスが存在しないことを示す
信号 C6：バンク１、２回目アクセスが存在しないことを示す
信号 WA：入力ポートAのアドレスが書き込みであることを示
す信号 WB：入力ポートBのアドレスが書き込みであることを示
す信号 WC：入力ポートCのアドレスが書き込みであることを示
す信号 WD：入力ポートDのアドレスが書き込みであることを示
す信号 WB0C1：バンク０、１回目アクセスが書き込みであるこ
とを示す信号 WB1C1：バンク１、１回目アクセスが書き込みであるこ
とを示す信号 WB0C2：バンク０、２回目アクセスが書き込みであるこ
とを示す信号 WB1C2：バンク１、２回目アクセスが書き込みであるこ
とを示す信号 100番台：ＮＭＯＳトランジスタ 200番台：ＰＭＯＳトランジスタ 300,302,343,344,345,346,359,363,367,450,452：２入
力NAND回路 301,303,304,309,311,312,354,357,358,361,362,365,36
6,451,453,454,459,461,462：４入力AND-OR-NOT回路 305,306,310,313から318,328,329,368,369,334,335から
340,350から352,355,460,463から468,470,471：インバ
ータ回路 307：セレクタ409の1ビット分の回路 308：セレクタ410の1ビット分の回路 319,321,322,324,331,332,370,371,372,377,383,387：
３入力AND回路 320,323,327,384：２入力OR回路 325,326,330：２入力AND回路 333：３入力OR回路 341,342：センスアンプ 447,448：ＳＲラッチ回路 349：書き込み回路 353：セレクタ422の１ビット分の回路 356：セレクタ426の１ビット分の回路 360：セレクタ427の１ビット分の回路 364：セレクタ428の１ビット分の回路 373,374,375,376,378,379,380,381,382,388,389,390：
４入力AND回路 385：６入力OR回路 386,391：４入力OR回路 400,401,402,403：ラッチ回路（クロック30が"H"のとき
トランスペアレント） 404,406：ラッチ回路（時刻2にデータを取り込む） 405,407：ラッチ回路（時刻3にデータを取り込む） 408,411：１対１セレクタ 409,457：３対１セレクタ 416,417：パラレル−シリアル変換回路 418：アクセス順序制御回路 419,423：デコーダ 420：バンク０のメモリセルアレイ 421,425：センスアンプ 422,412,413,414,415,410,458：２対１セレクタ 424：バンク１のメモリセルアレイ 426,427,428：４対１セレクタ 469：バンク０の書き込み信号発生回路 473：バンク１の書き込み信号発生回路 472,474：遅延回路 475：４対２セレクタ 476：３対２セレクタ 477,478：２対２のアドレス切り替え回路 500,502：時分割アクセスの最初のアクセス 501,503：時分割アクセスの２回目のアクセス 504,505,506,507：時分割アクセスの待ち時間

フロントページの続き (72)発明者 樋口 久幸 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 水野 弘之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 鈴木 誠 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 長田 健一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 新保 利信 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 Ｍ個のバンクに分割されたメモリセルア
   レイと、 Ｌ個の入力ポートと、Ｌ個の出力ポートと（Ｍは２以上
   の整数、Ｌは４以上の整数）、 分割された各バンクの１ポートに対する２ポート分以上
   のアクセスを時分割に行なう手段と、 前記Ｌ個の入力ポートからのＬ個のアクセスのうち、そ
   れぞれ異なるバンクにアクセスするアドレスを有するＫ
   個（１≦Ｋ≦Ｌ）のアクセスを第１の同一時刻（時刻
   ０）に開始する手段と、 前記Ｌ個の入力ポートからのＬ個のアクセスのうち、残
   りの（Ｌ−Ｋ）個のアクセスを前記第１の時刻より遅い
   第２の時刻（時刻１）以降に開始する手段とを有するこ
   とを特徴とする複数ポートメモリ。
2. 【請求項２】 請求項１記載の複数ポートメモリであっ
   て、前記残りの（Ｌ−Ｋ）個のアクセスのうち、それぞ
   れ異なるバンクにアクセスするアドレスを有するＮ個の
   アクセスを前記第２の時刻に開始する手段と、残りの
   （Ｌ−Ｋ−Ｎ）個のアクセスを前記第２の時刻より遅い
   第３の時刻以降に開始する手段を有することを特徴とす
   る複数ポートメモリ。
3. 【請求項３】 請求項１または２記載の複数ポートメモ
   リであって、 前記Ｌ個の入力ポートの中から、前記Ｋ個のアクセスの
   それぞれのアドレスを選択するＬ対Ｋセレクタと、前記
   （Ｌ−Ｋ）個のアクセスのそれぞれのアドレスを選択す
   るＬ対（Ｌ−Ｋ）セレクタと、前記Ｌ対Ｋセレクタによ
   り選択された前記Ｋ個のアドレスをアクセスすべきバン
   クに伝達するＫ対Ｍのアドレス切り替え手段と、前記Ｌ
   対（Ｌ−Ｋ）セレクタにより選択された前記（Ｌ−Ｋ）
   個のアドレスをアクセスすべきバンクに伝達する（Ｌ−
   Ｍ）対Ｍのアドレス切り替え手段と、前記Ｋ対Ｍのアド
   レス切り替え手段と（Ｌ−Ｍ）対Ｍのアドレス切り替え
   手段のアドレス出力を並列的に入力し、各バンクに直列
   的にアドレスを出力するパラレル−シリアル変換回路と
   からなるアクセス順序制御回路を有することを特徴とす
   る複数ポートメモリ。
4. 【請求項４】 請求項３記載の複数ポートメモリであっ
   て、 前記Ｌ対ＫセレクタはＫ個のＬ対１セレクタからなり、 前記Ｌ対（Ｌ−Ｋ）セレクタは（Ｌ−Ｋ）個のＬ対１セ
   レクタからなり、 前記Ｋ対Ｍのアドレス切り替え手段はＭ個のＫ対１セレ
   クタからなり、 前記（Ｌ−Ｍ）対Ｍのアドレス切り替え手段はＭ個の
   （Ｌ−Ｍ）対１セレクタからなり、 前記Ｌ個のＬ対１セレクタの入力は前記Ｌ個の入力ポー
   トからのアドレスであり、 前記Ｍ個のＫ対１セレクタの入力は前記Ｋ個のＬ対１セ
   レクタの出力であり、 前記Ｍ個の（Ｌ−Ｋ）対１セレクタの入力は前記（Ｌ−
   Ｋ）個のＬ対１セレクタの出力であることを特徴とする
   複数ポートメモリ。
5. 【請求項５】 請求項１ないし４記載の複数ポートメモ
   リであって、前記メモリセルアレイは複数ポートを有す
   ることを特徴とする複数ポートメモリ。
6. 【請求項６】 請求項１ないし５記載の複数ポートメモ
   リであって、 前記Ｌ個の入力ポートのアドレスのそれぞれが書き込み
   アドレスであることを示すＬ個の書き込み指示信号を用
   いて、時刻Ｉに開始される第Ｈのバンクへのアクセスの
   アドレスが、書き込みのアドレスであることを示す時刻
   Ｉ第Ｈのバンク書き込み指示信号を発生するバンク書き
   込み指示信号発生手段と、 前記時刻Ｉ第Ｈのバンク書き込み指示信号とは別に、前
   記Ｌ個の入力ポートのアドレスの競合により、時刻Ｉに
   開始される第Ｈのバンクへのアクセスが存在しないこと
   を示す時刻Ｉ第Ｈのバンク競合信号を発生するバンク競
   合信号発生手段と、 前記バンク書き込み指示信号発生手段で発生された時刻
   Ｉ第Ｈのバンク書き込み指示信号と、前記バンク競合信
   号発生手段で発生された時刻Ｉ第Ｈのバンク競合信号に
   より、時刻Ｉに開始される第Ｈのバンクへの書き込みを
   制御するようにしたことを特徴とする複数ポートメモ
   リ。