JPH0156595B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、インテリジエント・クロスポイン
ト・アレイを用いて、複数の入口及び出口を選択
的に接続する交換システムに係る。 〔背景技術〕 電話システムの急激な成長は、被呼者（出力ポ
ート）と起呼者（入力ポート）の間の自由なアク
セス可能性乃至は相互接続可能性によるところが
多い。現在の電話システムにおける自動アナロ
グ／デイジタル交換網は自由なアクセスを可能に
している。 デイジタル・システムの場合、その機能及び信
頼性は、各々のコンポーネントの機能及び信頼性
だけでなく、アクセス可能性によつても左右され
る。デイジタル・データ処理システムにおける端
末、制御装置、計算機などは手動制御又はソフト
ウエア制御によつて相互接続されるのが普通であ
つた。何れの制御方式も低速であり、また効率も
それ程よくない。現在の大部分のデイジタル網は
高速の専用通信リンクと低速の交換リンクとで構
成されている。しかしながら、データ通信技術の
発達に伴つて、(1)システム構成の巨大化、(2)シス
テム間通信、及び(3)エンド・ユーザーのための多
重システム・アクセス、という傾向が出てきたの
で、すべての回線についてトランスペアレントな
高速交換の要求が高まつている。加うるに、シス
テム再構成の容易性及びシステムの可用性の向上
という点で、大規模システムにおいてＩ／Ｏ装置
及び制御装置をメイン・プロセツサの複数（１つ
や２つではない）のチヤネルに接続するために、
このようなデイジタル交換の必要性が益々強調さ
れている。 上述のような問題に対処するため、初期の頃は
１つの端末に手動交換機を設けておいて、この端
末とアプリケーシヨンが異なる幾つかの制御装置
とを相互接続する方式が採られていた。考えられ
るすべての通信パスに対して各々別個の回線或い
は通信リンクを設けることが実際的でない場合に
は、例えば中間ユニツトを介してメツセージを所
望の宛先に送ることが必要になる。これは蓄積交
換方式と呼ばれるものであるが、余分のソフトウ
エアを必要とし、また応答速度も遅い。 上述の手動交換機を端末ではなくて計算機の近
くに配置することも考えられるが、それによる利
点は端末から交換機への回線が１つですむという
ことだけであり、制御装置接続ポートの数は変わ
らない。 米国特許第4328893号明細書及びMoran外の
“Ａ Hybrid Communications Switching
System”Proceeding、Electronics Components
Conference、1975、30〜36頁（IEEE、1975）に
は別の解決策が記載されている。 最良の改決策は、任意の端末を任意のポートに
接続し得る交換システムを構成することであろ
う。このような交換システムにおいては、回線を
重複させることなくすべての回線或いは通信リン
クへのアクセスが可能であり、従つて、最少の回
線（又は通信リンク）及びより少ない支援装置で
最大のサービスが提供されるようにシステムを構
成及び再構成することができる。 上と同様な目的をもつたデイジタル交換システ
ムが例えば米国特許第3566041号明細書、同第
3962552号明細書、同第4038638号明細書、同第
4201890号明細書などに開示されている。 デイジタル信号又はアナログ信号のための公知
の交換システムの１つに、クロスポイント・アレ
イを使用したものがある。それによれば、入口線
及び出口線の接続点毎に１つのクロスポイントが
設けられるので、例えば入口及び出口の数が各々
1024であれば、100万以上のクロスポイントが必
要である。これはシステムとしては最も簡単であ
るが、その反面最も高価でもある。 アレイ中のクロスポイントの数を減らすため
に、幾つかの接続階ていにわたつて交換動作を行
わせるシステムも提案されている。例えば３階て
いCLOS網は１次階てい、２次（中間）階てい及
び３次階ていから成る。１次階ていはｎ個の入口
及び2n−１個の出口を含み、３次階ていは2n−
１個の入口及びｎ個の出口を含む。２次階ていは
2n−１個のスイツチによつて各々2n−１個の入
口及び出口を接続する。従つて、CLOS網におけ
る入口及び出口の数が上と同じ1024であつた場
合、クロスポイントの数は20万以下ですむ。 ｎ×2n−１の代りにｎ×ｎの正方アレイを用
いればクロスポイントの数を更に減らすことがで
きるが、このような正方アレイで３階てい交換網
を構成した場合、接続ができない入口及び出口が
存在し得る。というのは、特定の入口を特定の出
口に接続するためには、１次から２次へのリンク
及び２次から３次へのリンクが必要であるが、場
合によつては、例えば２次階ていが次の３次階て
いへの自由なリンクを有していないことがあるか
らである。このような交換網は閉塞交換網と呼ば
れる。この問題は、1981年９月１日付の米国特許
出願第298398号の方法を使用すれば解決できる。
それによれば、複数の接続階ていから成る閉塞交
換網において接続の再配置が行われ、その結果、
閉塞交換網が外部からは非閉塞交換網のようにみ
える。前述と同じく、入口及び出口の数が各々
1024の場合、必要なクロスポイントの数は10万以
下になる。交換網の入口及び出口の数は必らずし
も等しくなくてもよい。 よく知られているように、多階てい交換網で使
用される各クロスポイント・アレイの寸法を小さ
くするためには、それらを集積回路化するのが好
ましい。例えば1024個の入口及び1024個の出口を
有する交換網の場合、各階ていのスイツチは各々
32個の入口及び32個の出口を有する複数のクロス
ポイント・アレイへグループ化され得る。このよ
うなアレイは単一のチツプに形成することができ
る。32×32のクロスポイント・アレイは1024個の
スイツチを含むが、これらのスイツチは個々に制
御可能でなければならない。しかしながら、アレ
イ・チツプは32個の入口端子及び32個の出口端子
を必要とするから、これらに加えて各々のスイツ
チのための1024個の制御端子をチツプに設けるこ
とは不可能である。一般に、多数の回路が形成さ
れたチツプで実現され得る機能の種類が、チツプ
の大きさ或いは回路の数よりもむしろ入出力端子
（ピン）の数によつて制限されることはよく知ら
れている。従つて、32個の入口端子及び32個の出
口端子の他に少しの制御端子しか形成できないの
であれば、何らかの手段を講じない限り、必要な
交換機能が実現されなくなる。 上述の交換網及びアレイ・チツプ自体の問題の
他に、交換機能のためのインテリジエンスをどこ
に配置するかも問題である。従来は、すべて又は
殆んどのインテリジエンスは中央制御装置に配置
されていた。中央制御装置は、交換網内の各スイ
ツチの状態を表わす「マツプ」を保持するための
大容量のランダム・アクセス・メモリを含み、こ
のマツプを用いて、例えば特定の入口及び出口の
接続又はこのような接続の切断に必要な動作を決
定したり、特定の接続パスが使用可能か否かを調
べたりする。しかしながら、このような交換シス
テムにおいては、メモリに記憶されているマツプ
と各スイツチの実際の状態とが一致しなくなる可
能性があり、これを再び一致させるためには特別
の回復手順を必要とする。一般に使用されている
回復手順は、各スイツチの状態を予め決められた
状態に変更し（普通は全スイツチを開放する）、
次いで所望の接続を再設定するものであるが、こ
れには、回復手順の開始時に既に設定されていた
接続を切断しなければならないという問題があ
る。 〔本発明の目的〕 本発明の目的は、各クロスポイント・アレイが
少数の制御端子を介して完全に制御され得る交換
システムを提供することにある。 本発明の他の目的は、前述のメモリ・マツプを
必要とせず、各アレイの選択されたスイツチの状
態が特定の制御端子を介して網制御装置に知らさ
れるようになつている交換システムを提供するこ
とにある。 〔本発明の要約〕 上述の目的を達成するため、本発明は従来のよ
うな単純なクロスポイント・アレイの代りにイン
テリジエント・クロスポイント・アレイ（以下、
ICPAと略称）を使用する。この結果、各ICPA
と網制御装置との間の制御導体の数が少しです
む。実際問題として、ICPA当り２本の制御導体
で十分である。第１の制御導体は、例えば網制御
装置からICPAへの制御情報（指令）の直列転
送、及びICPAから網制御装置への状態情報の直
列転送に使用される。ICPAの制御部（プロセツ
サ）は、網制御装置から直列形式で受取つた制御
情報を並列化し、それに基いて特定の交換動作を
遂行したり、要求された状態情報を作成したりす
る。状態情報は直列化された後、第１の制御導体
を介して網制御装置へ送られる。このように、網
制御装置がICPAの状態を質問できるようにして
おけば、「背景技術」の項で述べたマツプが不要
になる。網制御装置からの特定の指令によつて、
第１の制御導体を選択された入口又は出口に接続
することも可能である。第２の制御導体は、第１
の制御導体と選択された入口又は出口との接続を
切断するための信号を転送するのに使用される。 上述から明らかなように、第１の制御導体は両
方向性であるが、網制御装置からICPAへの制御
情報の転送、及びICPAから網制御装置への状態
情報の転送に別々の単方向性制御導体を使用して
もよい。何れにしても、ICPA当りの制御導体の
数は高々３本に過ぎない。 〔実施例の説明〕 本発明に従う交換網の一例を第１図に示す。図
示の交換網は複数のICPA（インテリジエント・
クロスポイント・アレイ）P₁〜P_o、I₁〜I_o及びT₁
〜T_oを含む。これらのICPAは代表的なCLOS配
置に従い、１次階てい（Ｐ）、２次階てい（Ｉ）
及び３次階てい（Ｔ）に分けられる。しかしなが
ら、CLOS配置とは異なり、本実施例の各ICPA
は正方アレイであり、各階ていに含まれるICPA
の数は等しい。交換網は複数のICPAの他に網制
御装置１０を含む。網制御装置１０は例えばZ80
のようなマイクロプロセツサでよく、図示してい
ないホスト・プロセツサとの間で制御情報をやり
とりすることによつて交換網を制御する。 交換網の機能は、第１図の左側に示されている
入力線及び第１図の右側に示されている出力線を
選択的に接続することである。本実施例では、入
力線及び出力線の数が同じ（Ｎ）であるが、この
数が異なつていてもよいことは勿論である。１次
階ていの各ICPA P₁〜P_oはＮ本の入力線のうち
のａ本に接続される。図示のICPAは何れも同数
の入口及び出口を有しているから、出口の数も
各々ａである。これらは記号「A_x、_y」で識別さ
れる。「Ａ」は階てい（Ｐ、Ｉ又はＴ）を表わし、
「ｘ」は当該階ていに含まれるICPAのランクを
表わす１からｎまでの整数であり、「ｙ」は出口
のランクを表わす１からａまでの整数である。１
次階てい及び２次階ていの各出口は後続の階てい
の入口に接続され、その際、出口のランクが接続
されるべきICPAのランクを識別する。ICPAの
ランクは、その出口を接続すべき他のICPAの入
口のランクを識別する。例えば、１次階ていの最
初のICPA（P₁）の最初の出口P₁、₁は、次の２次
階ていにおけるランクが１の最初のICPA（I₁）の
最初の入口に接続される。P₁の２番目の出口
P₁、₂は、２次階ていにおける２番目のICPA（I₂）
の最初の入口に接続される。以下も同様である。 第１図に示した交換網の新規な特徴は、各
ICPAと網制御装置１０との間の相互接続にあ
る。具体的に云うと、各ICPAはプロセツサ１５
を含み、このプロセツサ１５と網制御装置１０と
が１対の制御導体即ち両方向性の第１制御導体１
及び単方向性の第２制御導体２だけで相互接続さ
れる（第１図ではこれらの導体をICPA毎に区別
するため、参照番号「１」及び「２」の前に各
ICPAを識別する記号が付されている。）。各
ICPAのプロセツサ１５は、網制御装置１０から
第１制御導体１を介して直列形式で送られてくる
８種類の指令を実行することができ、それによつ
て交換網を働かせる。これらの指令によつて実現
される機能は次のとおりである。 指令１：選択されたクロスポイント（選択され
た入口及び出口を接続するクロスポイント）に関
する状況を調べる。 指令２：選択された入口を選択された出口に接
続する。 指令３：選択された入口をすべての出口から切
離す。 指令４：選択された入口を呼再配置出口に接続
する。 指令５：呼再配置入口を選択された出口に接続
する。 指令６：呼再配置接続を切断する。 指令７：選択された入口を両方向性の第１制御
導体１に接続する。 指令８：両方向性の第１制御導体１を選択され
た出口に接続する。 両方向性の第１制御導体１は通常は指令線とし
て使用されるが、指令７又は８の実行中はデータ
線として使用される。この動作モード（データ・
モード）は、網制御装置１０から単方向性の第２
制御導体２を介して送られてくる別の指令により
終了される。 指令２〜８が実行された場合には、特定のクロ
スポイント（複数のこともある）の状況が変わ
る。この状況は指令１によつて調べられる。指令
１を実行したプロセツサ１５は、網制御装置１０
に応答を戻さなければならない。そのため、プロ
セツサ１５は指令１を実行して特定のクロスポイ
ントの状況を調べた後、応答メツセージを様式化
して、それを直列形式で第１制御導体１を介して
網制御装置１０へ送る。 交換網は少なくとも２本の呼再配置母線（第１
図にはそのうちの１本がCR１として示されてい
る）を含む。これらの母線は、呼再配置の間、一
時並列パスとして働く。各ICPAは呼再配置入口
CRI及び呼再配置出口CROを有する。第１図に
はP₁及びT₁のCRI及びCROしか示されていない
が、他のICPAも同様な入口及び出口を有してい
る。１次階ていのP₁〜P_oの呼再配置出口CROは
呼再配置母線CR１及びCR２に接続され、呼再配
置入口CRIは使用されない。これに対し、３次階
ていのT₁〜T_oにおいては、それらのCRIがCR１
及びCR２に接続され、CROは使用されない。
CR１及びCR２と各々のCRI及びCROとのこのよ
うな接続は好ましいものではあるが、本発明の本
質をなすものではない。P₁〜P_oの各CROはスイ
ツチP_iS₁及びP_iS₂（ｉはICPAのランク１〜ｎを表
わし、Ｓの添字１及び２は呼再配置母線のランク
を表わす）の入力に接続される。呼再配置接続を
完成させる場合には、スイツチP_iS₁及びP_iS₂の一
方が閉じられる。３次階ていの各CRIに接続され
たスイツチT_iS₁及びT_iS₂についても同様である。
ICPAの外部に設けられているこれらのスイツチ
は、接続されないICPAを呼再配置母線から分離
する働きもある。 第２図はICPAの構成を示したものである。図
示のICPAは交換アレイ２０を含む。ドライバ５
５及び５６以外の残りの部分はプロセツサ１５を
構成している。即ち、プロセツサ１５は制御ユニ
ツト２５、直列化器３０、並列化器３５、読取り
ラツチ４０、Ｙデコーダ４５及びＸデコーダ５０
から成る。交換アレイ２０の入力部は、ａ個のデ
ータ入口、両方向性の第１制御導体１に接続され
た制御入口CI、及び前述の呼再配置入口CRIを含
み、ドライバ５５が設けられている出力部は、ａ
個のデータ出口、第１制御導体１に接続された制
御出口CO、及び前述の呼再配置出口CROを含
む。CRI及びCROの数は各々２以上でもよい。
ａ個のデータ入口は交換網の入力線又は先行階て
いのデータ出口に接続され、ａ個のデータ出口は
交換網の出力線又は後続階ていのデータ入口に接
続される。第１制御導体１は並列化器３５の入力
にも接続される。並列化器３５は、特定の入口を
指定する入口アドレス（Ｘアドレス）をＸデコー
ダ５０へ供給し、特定の出口を指定する出口アド
レス（Ｙアドレス）をＹデコーダ４５へ供給し、
指令コードを制御ユニツト２５へ供給する。制御
ユニツト２５の他の入力は、網制御装置１０から
の単方向性の第２制御導体２、並びにホスト・プ
ロセツサ（図示せず）からの電源オン・リセツト
POR及びクロツクである。制御ユニツト２５は
並列化器３５からの指令コードに応答して、例え
ば並列化器３５をリセツトし、タイミング・パル
スをＹデコーダ４５及びＸデコーダ５０へ供給
し、開始信号を直列化器３０へ供給し、また選択
されたクロスポイントのための制御信号を交換ア
レイ２０へ供給する。直列化器３０は起動される
と、読取りラツチ４０から状況情報を取出して直
列化し、制御ユニツト２５からの開始信号を受取
つた後、この直列化した状況情報をドライバ５６
の方へ出力する。ドライバ５６の出力は両方向性
の第１制御導体１に接続されている。直列化器３
０は制御ユニツト２５からもデータ・モード状況
及び指令誤り状況を受取り、同様にして出力す
る。直列化器３０は要求された情報を直列化して
しまうと、制御ユニツト２５へ完了信号を送る。
Ｙデコーダ４５は交換アレイ２０の特定の列を選
択し、Ｘデコーダ５０は交換アレイ２０の特定の
行を選択する。選択された行及び列の交点が選択
されたクロスポイントを表わす。 第３図に詳細に示されているように、交換アレ
イ２０はランダム・アクセスが可能なスタテイツ
ク型のメモリ・アレイ上に重ねられた複数の入口
線及び出口線のマトリツクスから成つている。メ
モリ・アレイは入口線及び出口線の交点毎に少な
くとも１ビツトの容量を有する。従つて、メモ
リ・アレイの記憶位置とマトリツクスのクロスポ
イント位置との間には１対１の対応関係があり、
メモリ・アレイの状態に応じて各マトリツクス素
子（スイツチ）が制御されるようになつている。 具体的に説明すると、入口線及び出口線の各交
点にクロスポイント素子が設けられ、入口線はこ
のクロスポイント素子の閉成により出口線に接続
され、またクロスポイント素子の開放により出口
線から切離される。各クロスポイント素子に関連
して１つのメモリ・ラツチが設けられ、その記憶
状態によつてクロスポイント素子の状態が制御さ
れる。関連するクロスポイント素子及びメモリ・
ラツチをまとめて１つのセル乃至はスイツチとみ
なすことができる。その場合、入口線及び出口線
の交点毎に１つのセルが存在する。入口線及び出
口線の他に、各セルに関連して選択入力と、セツ
ト入力又はセツト及びリセツト入力とが設けられ
る。通常の半選択アドレス指定方式を使用するの
であれば、共通の選択線がセルの行毎に設けら
れ、共通のセツト線又はセツト及びリセツト線が
セルの列毎に設けられる。 第３図の例では、入口Ｉ−１〜Ｉ−32の線が行
に対応し、出口Ｏ−１〜Ｏ−32の線が列に対応し
ている。第３図のアレイはこれらの行及び列の他
に、両方向性の第１制御導体１に接続される制御
入口CIのための行、呼再配置入口CRIのための
行、直列化器３０及びドライバ５６を介して第１
制御導体１に接続される制御出口COのための列、
並びに呼再配置出口CROのための列を含む。し
かしながら、これらの特別の行及び列の交点には
セルが設けられておらず、従つて制御入口CI及
び呼再配置入口CRIは制御出口CO及び呼再配置
出口CROの何れにも接続されない。ただし、制
御入口CI及び呼再配置入口CRIの行と出口Ｏ−１
〜Ｏ−32の列との交点、並びに入口Ｉ−１〜Ｉ−
32の行と制御出口CO及び呼再配置出口CROの列
との交点には各々セルが設けられているから、こ
れらの間の接続は可能である。 接続、切断及びクロスポイントの状況の読取り
は、前述の８種類の指令によつて行われる。接続
指令は選択された入口を選択された出口に接続す
る。入口Ｉ−１〜Ｉ−32の各々は１以上の任意の
出口に接続され得るが、接続毎に異なつた指令を
必要とする。入口Ｉ−１〜Ｉ−32に関連するセル
はセツト線Ｓ、リセツト線Ｒ及び選択線SELに接
続される。各セルのメモリ・ラツチはセツト信号
及び選択信号によつてターン・オンされ、関連す
る入口線及び出口線を接続する。この状態は切断
指令が実行されるまで保持される。切断指令が実
行されると特定の選択線が付勢され、それにより
関連するセルがリセツトされる。 メモリ・ラツチ及びクロスポイント素子から成
る各セルは、例えば第４図に示されているよう
に、FETで構成することができる。メモリ・ラ
ツチはFET１０１〜１０６から成り、クロスポ
イント素子はFET１０７から成る。FET１０３
及び１０４のドレイン（又はソース）は各々セツ
ト線Ｓ及びリセツト線Ｒに接続され、ゲートは選
択線SELに共通接続される。メモリ・ラツチの状
態を表わす信号はFET１０７のゲートに印加さ
れる。FET１０７は、メモリ・ラツチがセツト
されると入口を出口に接続し、メモリ・ラツチが
リセツトされると入口を出口から切離す。動作に
あたつては、まずセツト線Ｓ及びリセツト線Ｒが
両方共充電され、次いで接続及び切断の何れが行
われるかに応じて一方が放電される。メモリ・ラ
ツチの状態を読取る場合には、セツト線Ｓ及びリ
セツト線Ｒを充電したままで選択線SELが付勢さ
れる。この結果FET１０３及び１０４がター
ン・オンされるが、このときメモリ・ラツチがセ
ツトされていれば（FET１０２がオン）、セツト
線ＳがFET１０３及び１０２を介して放電され
る。同様に、メモリ・ラツチがリセツトされてい
れば（FET１０６がオン）、リセツト線ＲがFET
１０４及び１０６を介して放電される。かくし
て、メモリ・ラツチの状態を読取ることができ
る。 読取り指令によつて実際に調べられるのは２種
類の情報、即ち所与の入口及び出口の接続状態
と、この入口及び他のすべての出口の接続状態で
ある。セツト線及びリセツト線を充電しておいて
特定の選択線を付勢すれば、この選択線に関連す
る行のすべてのメモリ・ラツチの状態を読取るこ
とができる。メモリ・ラツチがオンかオフかを検
出するためには、セツト線及びリセツト線の何れ
か一方を監視しているだけでよい。本実施例では
セツト線が監視されるものとする。従つて、セツ
ト線の放電が検出されるとメモリ・ラツチはオン
であり、セツト線が充電されたままであればメモ
リ・ラツチはオフである。アレイの列方向に設け
られているセツト線は２つのグループに分けられ
る。第１グループは状況読取り指令によつてアド
レス指定される単一のセルに関連するセツト線を
含み、第２グループは他のすべてのセツト線を含
む。状況読取り指令においては、第２グループに
含まれるセツト線の状態の論理和がとられる。従
つて、状況読取り指令の実行結果として１対のビ
ツト、即ち選択された入口Ｘ及び出口Ｙが接続さ
れているか否かを表わすXYビジー・ビツトと、
選択された入口ＸがＹ以外の１以上の出口に接続
されているか否かを表わすＸビジー・ビツトとが
得られる。第４図の回路を集積回路技術で製造す
る場合、金属層を２層にすると良好な帯域幅特性
（20〜30メガビツト／秒）が得られる。クロスポ
イント・スイツチ、入口線及び出口線に対しては
クロツクによる制御が行われないので、設定され
る接続はトランスペアレントである。 前述のように、第３図のアレイにおいては、制
御入口CIと任意の出口Ｏ−１〜Ｏ−32との接続、
制御出口COと任意の入口Ｉ−１〜Ｉ−32との接
続、呼再配置入口CRIと任意の出口Ｏ−１〜Ｏ−
32との接続、及び呼再配置出口CROと任意の入
口Ｉ−１〜Ｉ−32との接続が可能である。CRI及
びCROは、呼再配置のために代替の一時並列パ
スを設定するのに使用される。CI及びCOは、任
意の入口Ｉ−１〜Ｉ−32又は出口Ｏ−１〜Ｏ−32
を網制御装置１０に直接接続するのに使用され
る。 第２図に示されているICPAのうち、プロセツ
サ１５の部分の詳細を第５図に示す。網制御装置
１０から両方向性の第１制御導体１を介して直列
形式で並列化器３５へ供給される指令は、３ビツ
トの指令コード、入口を指定する５ビツトのＸア
ドレス、出口を指定する５ビツトのＹアドレス、
及び１ビツトのパリテイを含んでいる。並列化器
３５は受取つた指令を並列化し、もし指令が有効
であれば、指令コードを制御ユニツト２５へ送
り、Ｘアドレスを母線１０８を介してＸデコーダ
５０へ送り、Ｙアドレスを母線１０９を介してＹ
デコーダ４５へ送る。更に、並列化器３５は到来
信号の数を計数しており、その計数値が所定値に
達したとき即ち最後の信号を受取つたときにもし
パリテイ誤りが生じていなければ、ワード受信信
号を制御ユニツト２５へ送り、パリテイ誤りが検
出されると、無効指令信号を制御ユニツト２５へ
送る。並列化器３５から出力される指令コード、
Ｘアドレス及びＹアドレスは、制御ユニツト２５
によつて並列化器３５がリセツトされるまで有効
である。網制御装置１０は、並列化器３５での計
数の開始及び終了を適切に指示するため、実際に
は指令の前後に複数ビツトの開始フラグ及び終了
フラグを付加して並列化器３５へ送る。 制御ユニツト２５は、並列化器３５からワード
受信信号を受取ると内部クロツクを開始させる。
この内部クロツクは、指令コードに基いて種々の
制御信号を出力するのに使用される。指令コード
によつて指定された機能（接続、切断又は読取
り）が何であるかには関係なく、プロセツサ１５
の初期動作は同じである。即ち、Ｘアドレス及び
Ｙアドレスが解読され、更に選択された列のセツ
ト線及びリセツト線を充電するための復帰信号が
発生される。然る後、指令コードに応じて、接続
信号、切断信号又は読取りゲート信号が制御ユニ
ツト２５からＹデコーダ４５へ送られる。接続の
場合は、選択された列のセツト線が充電される。
このとき、制御ユニツト２５からの選択ゲート信
号がＸデコーダ５０を介してＸアドレスによつて
指定された入口に対応する行の選択線へ印加され
る。この結果、選托された行及び列の交点にある
メモリ・ラツチがセツトされ、かくしてＸアドレ
スによつて指定された入口がＹアドレスによつて
指定された出口に接続される。 切断の場合は、接続信号に代つて切断信号が発
生され、選択された列のリセツト線を放電させ
る。この結果、選択された行及び列の交点にある
メモリ・ラツチがリセツトされる。 読取りの場合は、接続信号及び切断信号が発生
されないので、Ｙデコーダ４５によつて選択され
たセツト線及びリセツト線は、復帰信号によつて
充電されたままに保たれている。従つて、何れの
メモリ・ラツチの状態も変化しない。図には示し
ていないが、交換アレイ２０の列毎に１対のドツ
ト・オア回路が設けられている。一方のドツト・
オア回路は選択された行及び列の交点にあるメモ
リ・ラツチから入力を受取り、他方のドツト・オ
ア回路は同じ行にある他のすべてのメモリ・ラツ
チから入力を受取る。各ドツト・オア回路の出力
は関連する双安定回路（第２図の読取りラツチ４
０）に接続される。従つて、一方の双安定回路
は、Ｘアドレス及びＹアドレスによつて選択され
たメモリ・ラツチがセツトされているとセツトさ
れ、他方の双安定回路は同じ行にある他の何れか
のメモリ・ラツチがセツトされているとセツトさ
れる。これらの双安定回路は２ビツトのビジー出
力即ちXYビジー・ビツト及びＸビジー・ビツト
を与える。このビジー出力は、読取り指令に対す
る応答のために、制御ユニツト２５を介して直列
化器３０へ送られる。 特定の入口と制御出口CO又は呼再配置出口
CROとの接続、及び特定の出口と制御入口CI又
は呼再配置入口CRIとの接続には異なつた指令が
使用される。これらは前述の指令４、５、７及び
８である。制御ユニツト２５はこのような指令に
応答して特殊接続信号及び特殊選択ゲート信号を
発生する。特定の入口をCROに接続する指令４
及び特定の入口をCOに接続する指令７は、接続
先がCROかCOかを表わす最下位ＹビツトYLOを
除くと同じである。同様に、CRI及びCIを特定の
出口に各々接続する指令５及び８も、接続元が
CRIかCIかを表わす最下位ＸビツトXLOを除く
と同じである。 呼再配置接続（CRI又はCROの接続）は単一
の指令６によつて切断され、制御接続（CI又は
COの接続）は単方向性の第２制御導体２を介し
て単一パルスの形で送られてくる指令によつて切
断される。この最後の指令は１ビツト指令である
が、両方向性の第１制御導体１を介して直列形式
で送られてくる他の指令１〜８は複数のビツトか
ら成つている。制御ユニツト２５は、このような
特殊接続を切断する指令に応答して、通常の切断
信号の代りに、CI／Ｏ切断信号又はCRI／Ｏ切断
信号を発生して交換アレイ２０へ送る。第３図に
示されているように、CI／Ｏ切断信号は、制御
入口CIの行及び制御出口COの列に関連するすべ
てのメモリ・ラツチのリセツト入力に印加され
て、それらを同時にリセツトする。同様に、
CRI／Ｏ切断信号は、呼再配置入口CRIの行及び
呼再配置出口CROの列に関連するすべてのメモ
リ・ラツチのリセツト入力に印加されて、それら
を同時にリセツトする。このように、特殊接続の
切断においては、アドレス指定が不要なため、選
択ゲート信号及び特殊選択ゲート信号は何れも発
生されない。 網制御装置１０への応答が必要な場合には、制
御ユニツト２５は応答メツセージを様式化して直
列化器３０へ送る。この応答メツセージは例え
ば、開始フラグと、Ｘアドレス及びＹアドレスに
よつて選択されたクロスポイント（メモリ・ラツ
チ）の状況を示すXYビジー・ビツトと、選択さ
れたクロスポイントと同じ行にある他のクロスポ
イントの状況を示すＸビジー・ビツトと、プロセ
ツサ１５がノーマル・モード及びデータ・モード
の何れで動作しているかを示すモード・ビツト
と、網制御装置１０から最後に受取つた指令にパ
リテイ誤りがあることを示す指令誤りビツトと、
パリテイ・ビツトと、終了フラグとを含む。XY
ビジー・ビツト及びＸビジー・ビツトは、前述の
双安定回路から供給される。モード・ビツトは制
御ユニツト２５に含まれるモード・ラツチ（図示
せず）から供給される。このモード・ラツチは、
両方向性の第１制御導体１を特定の入口又は出口
に接続する指令が受取られたときにセツトされ
（データ・モード）、単方向性の第２制御導体２を
介して前述の１ビツト指令が受取られたときにリ
セツトされる（ノーマル・モード）。指令誤りビ
ツトは、並列化器３５からの無効指令信号によつ
てセツトされる別のラツチ（図示せず）から供給
される。パリテイ・ビツト、開始フラグ及び終了
フラグは制御ユニツト２５及び直列化器３０の何
れで発生してもよい。 本実施例では上述の応答メツセージが指令毎に
発生されるが、これは必らずしも必要ではない。
例えば、普通は読取り指令に対する応答メツセー
ジだけでも十分であろう。 以上、両方向性の第１制御導体及び単方向性の
第２制御導体を用いた良好な実施例について説明
してきたが、指令及び応答メツセージの転送に共
通の制御導体を用いる代りに、これらを別々の単
方向性制御導体を介して転送することも可能であ
る。その場合、各ICPAと網制御装置とを接続す
る導体の数が３本になるが、それでも従来に比べ
てずつと簡単である。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロツク図、第
２図はICPAの構成を示すブロツク図、第３図は
交換アレイ２０の回路図、第４図は交換アレイ２
０で使用されるセルの回路図、第５図はICPAの
プロセツサ１５の構成を示すブロツク図である。

Claims (1)

1. 【特許請求の範囲】 １ (a) 外部から供給される制御情報に基づいて
   所望の交換動作又はクロスポイントの状態を表
   わす状態情報の作成を行う複数のインテリジエ
   ント・クロスポイント・アレイと、 (b) 前記制御情報を生成するため及び前記インテ
   リジエント・クロスポイント・アレイから状態
   情報を受け取るための網制御装置と、 (c) 前記網制御装置と前記インテリジエント・ク
   ロスポイント・アレイを接続するため第１の導
   体及び第２の導体を有する接続手段であつて、
   前記第１の導体が前記制御情報を表わす信号又
   は前記状態情報を表わす信号を直列的に伝送し
   かつ前記第２の導体が前記第１の導体の伝送モ
   ードを変換するための信号を伝送するものであ
   る前記接続手段と、 を有する交換システム。