CN108287935B - 一种包含可预分配布线结构的可编程器件 - Google Patents
一种包含可预分配布线结构的可编程器件 Download PDFInfo
- Publication number
- CN108287935B CN108287935B CN201711329486.3A CN201711329486A CN108287935B CN 108287935 B CN108287935 B CN 108287935B CN 201711329486 A CN201711329486 A CN 201711329486A CN 108287935 B CN108287935 B CN 108287935B
- Authority
- CN
- China
- Prior art keywords
- connection
- port
- data
- manager
- functional module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 abstract description 6
- 230000002457 bidirectional effect Effects 0.000 abstract description 3
- 238000013461 design Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 21
- 230000006870 function Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
- G06F30/347—Physical level, e.g. placement or routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
本发明涉及可编程器件领域,尤其涉及一种包含可预分配布线结构的可编程器件。在一个实施例中,该器件包括功能模块,至少一个预分配管理器,至少一个第一连线,至少一个第二连线,预分配管理器之间通过第一连线连接,预分配管理器通过第二连线与功能模块连接;第一连线用于预分配管理器之间的数据传输,传输方向可按配置确定;第二连线用于预分配管理器和功能模块之间的数据传输;预分配管理器用于第一连线之间的数据传输,以及第一连线与功能模块之间的数据传输。本发明将第一连线设置成可以双向传输的连线段,将布线结构设计成满足布线需求的走向和形状,同时使得长线跨越的RB的个数从固定个数变为任意个数,从而降低可编程器件的金属层次。
Description
技术领域
本发明涉及可编程器件领域,尤其涉及一种可预分配布线结构的可编程器件。
背景技术
传统可编程器件主要由逻辑单元阵列和布线结构构成。图1是一个4x4的可编程器件的示意图。图1中,功能模块4包括绕线模块(Routing block,RB)和逻辑模块(Logicblock,LB),其中,RB由多个不同位宽的多路选通器mux组成,而LB由多个查表器,寄存器,加法器组成。在垂直方位连接两个RB的连线1,方位可由南向北或者由北向南,长度可跨越1-18个RB+LB。在水平方位连接两个RB的连线3,方位可由东向西或者由西向东,长度可跨越1-18个RB+LB。在同一个功能模块中存在连接RB和LB的连线2。
因为布线结构固定,传统FPGA的冗余超过50%,有面积过大,功耗过高,金属层次太多等缺点。优点是相邻RB连线资源丰富,连线结构简单,延时小。
RB中的金属层次过高的原因有以下几点:
1.连线采用固定去往东,西,南,北的方式。很多的FPGA测试用例表明,临近的几个RB之间,4个方位的线都需要,数量大致相同。相隔超过8个以上的RB之间的连线,4个方位比例差别很大,线的方位趋向一致。这会导致FPGA里面的大量长距离连线,有50%的冗余。
2.以跨越8个RB的线为例,假设一个RB一个方位有一条跨越8个RB的长线,这一条线在一个RB中就占用8条金属线通道metal track。
传统的架构限制了做更大尺寸的器件,以及更快的运行速度。
发明内容
本发明的目的在于,解决现有技术中存在的上述不足之处,把传统布线结构的长线(跨越3个RB以上的线),从原来只能对连接2个或者多个点的功能,扩展到以下功能:(1)可预分配跨越RB的个数。(2)可预分配线的走向和形状。
为实现上述目的,一方面本发明提供了一种包含可预分配布线结构可编程器件的,包括至少一个功能模块,该可编程器件还包括至少一个预分配管理器,至少一个第一连线,至少一个第二连线,预分配管理器之间通过第一连线连接,预分配管理器通过第二连线与功能模块连接;第一连线用于预分配管理器之间的数据传输,第一连线的传输方向可按配置确定方向;第二连线用于预分配管理器和功能模块之间的数据传输;预分配管理器用于第一连线与功能模块之间的数据传输,以及第一连线之间的数据传输。
优选地,预分配管理器包含多个多路选择器mux,每个mux包含多个输入端,多个输出端,其中,每个mux的多个输入端包含至少一个方位输入端口和至少一个第一普通连线端口,方位输入端口分别连接多个方位的第一连线,第一普通连线端口连接第二连线中的1根第一普通连线,第一普通连线用于功能模块向预分配管理器传输数据;每个mux的多个输出端包含至少一个方位输出端口和至少一个第二普通连线端口,方位输出端口连接1个方位的第一连线,第二普通连线端口连接第二连线中的1根第二普通连线,第二普通连线用于预分配管理器向功能模块传输数据;同一mux输出端连接的第一连线和输入端连接的第一连线方位不同,多个mux输出端连接的第一连线方位不同。
优选地,预分配管理器用于第一连线与功能模块之间的数据传输,具体包括:第一连线的数据通过1个mux的1个方位输入端口传输给预分配管理器,预分配管理器通过同一mux的第二普通连线端口传输给第二连线,第二连线将数据传输给功能模块。
优选地,预分配管理器用于第一连线与功能模块之间的数据传输,具体包括:功能模块的数据传输给第二连线,第二连线通过一个mux的第一普通连线端口传输给预分配管理器,预分配管理器通过同一mux的方位输出端口传输给第一连线。
优选地,预分配管理器用于所述第一连线之间的数据传输,具体包括:第一连线的数据通过一个mux的一个方位输入端口传输给预分配管理器,预分配管理器将数据通过同一mux方位输出端口传输给另一第一连线。
本发明实施例将功能单元之间的连线设置成可以双向传输的连线段,将布线结构设计成满足布线需求的走向和形状,同时使得长线跨越的RB的个数从固定个数变为任意个数,从而降低LB的金属层次。
附图说明
图1为现有技术可编程器件的布线结构示意图;
图2为本发明实施例提供的一种布线结构示意图;
图3为一种预分配管理器与功能模块的连接示意图;
图4为一种预分配管理器内部结构示意图;
图5A为一种第一连线单向传输数据的示意图;
图5B为另一种第一连线单向传输数据的示意图;
图6为SRAM和预配置管理器的连接示意图;
图7A为一种数据由功能模块传输给第一连线时的线路示意图;
图7B为一种数据由功能模块传输给第一连线时的第二连线线路示意图;
图7C为一种数据由功能模块传输给第一连线时的预分配管理器线路示意图;
图8A为一种数据由第一连线传输给第一连线时的线路示意图;
图8B为一种数据由第一连线传输给第一连线时的预分配管理器线路示意图;
图9A为一种数据由第一连线传输给功能模块时的线路示意图;
图9B为一种数据由第一连线传输给功能模块时的第二连线线路示意图;
图9C为一种数据由第一连线传输给功能模块时的预分配管理器线路示意图;
图10A为一种数据由功能模块传输给功能模块时的线路示意图;
图10B为一种数据由功能模块传输给功能模块时的预分配管理器线路示意图。
具体实施方式
下面结合附图和实施例,对本发明的技术方案做进一步的详细描述。
图2为本发明实施例提供的一种布线结构示意图。如图2所示,该布线结构包括:至少一个功能模块F,至少预分配管理器M,至少一个第一连线,至少一个第二连线。所述预分配管理器之间通过所述第一连线连接,预分配管理器通过第二连线与所述功能模块连接;第一连线用于预分配管理器之间的数据传输,第一连线的传输方位是双向的,且每条连线可根据配置改变数据传输方向;第二连线用于预分配管理器和功能模块之间的数据传输,可采用常规的连线方式;预分配管理器用于第一连线与功能模块之间的数据传输,以及第一连线之间的数据传输。
图3为预分配管理器M与功能模块F之间的连线的连接示意图。一个预分配管理器M连接多根第一连线和1根第二连线。例如,如图3所示,一个预分配管理器M连接4根第一连线,四个方位分别标记为“N”方位、“S”方位,“W”方位和“E”方位,这四根连线在该预分配管理器M上的连接端口标记为方位端口,分别为“N”端口、“S”端口,“W”端口和“E”端口。需要说明,指向每个方位的连线可以不止一条,每条均可根据配置改变数据传输方向。
第二连线是由多根带有方位属性的普通连线组成的。例如,如图3所示,第二连线是由8根带有方位属性的普通连线组成的,其中,4根用于功能模块向预分配管理器传输数据,这4根连线在预分配管理器上的连接端口标记为第一普通连线端口,分别为in0端口,in1端口,in2端口,in3端口;其余4根用于预分配管理器向功能模块传输数据,这4根连线在预分配管理器上的连接端口为第二普通连线端口,分别为out0端口,out1端口,out2端口,out3端口。
图4为一种预分配管理器内部结构示意图。如图4所示,单个预分配管理器内部包含多个多路选择器mux,例如4个mux,每个mux包含4个输入端和2个输出端。每个mux的4个输入端包含3个方位端口和1个第一普通连线端口,其中,输入端的3个方位端口记为方位输入端口,这3个方位输入端口分别连接图3中的4个方位中3个方位的第一连线,第一普通连线端口连接图3中的第二连线中的1根第一普通连线。每个mux的2个输出端包含1个方位端口和1个第二普通连线端口,在这里,输出端的方位端口记为方位输出端口,方位输出端口连接图3中的1个方位的第一连线,第二普通连线端口连接图3中的第二连线中的1根第二普通连线。
同一mux的输出端连接的第一连线和输入端连接的第一连线方位不同,如图4中的mux1,方位输入端连接的是“W”方位第一连线,“E”方位第一连线和“S”方位第一连线,而方位输出端连接“N”方位第一连线。
4个mux输出端连接的第一连线方位不同,如图4中的mux1的方位输出端连接“N”方位第一连线,mux2的方位输出端连接“S”方位第一连线,mux3的方位输出端连接“W”方位第一连线,mux4的方位输出端连接“E”方位第一连线。
第一连线是可编程连线,在图2中,一根第一连线连接着两个预分配管理器M,在没有程序控制的状态下,第一连线没有方位属性,在程序控制状态下,第一连线具有单向导通属性,即数据只能从一个预分配管理器传输到另一个预分配管理器,如图5A和图5B,只能从M2传输到M1,或者只能从M1传输到M2。如图5A,对于M1,“E”端口被赋予输入属性,作为方位输入端口,对于M2,“W”端口被赋予输出属性,作为方位输出端口。
在一个预分配管理器中,当功能模块的数据经过预分配管理器传输给第一连线时,第二连线中的4根第一普通连线与4个方位的第一连线一一对应,例如图4,数据可经过in0端口传输给预分配管理器,再经由“N”端口传输给“N”方位第一连线;数据可经过in1端口传输给预分配管理器,再经由“S”端口传输给“S”方位第一连线;数据可经过in2端口传输给预分配管理器,再经由“W”端口传输给“W”方位第一连线;数据可经过in0端口传输给预分配管理器,再经由“E”端口传输给“E”方位第一连线。
在一个预分配管理器中,当第一连线的数据经过预分配管理器传输给功能模块时,某个方位的第一连线的数据可以经过3个第二普通连线端口中任意一个传输给功能模块,预分配管理器会随机选取一个第二普通连线端口传输数据。如图4,来自“S”方位第一连线的数据,在经过预分配管理器mux1选通后,由out0端口传输给功能模块;来自“N”方位第一连线的数据,在经过预分配管理器mux2选通后,由out1端口传输给功能模块;来自“E”方位第一连线的数据,在经过预分配管理器mux3选通后,由out2端口传输给功能模块;来自“W”方位第一连线的数据,在经过预分配管理器mux4选通后,由out3端口传输给功能模块。
在一个预分配管理器中,当第一连线的数据经过预分配管理器传输给另一第一连线时,数据经由方位输入端口传输给预分配管理器,再经由方位输出端口传输给另一第一连线。
可编程器件中还包含一个静态寄存阵列存储器(Static Registor ArrayMemory,SRAM),SRAM有24根控制线,分为4组,每组控制一个mux,每组有6根控制线,每组又分为输入控制线组和输出控制线组,输入控制线组包含4根控制线,通过例如独热码(onehot)的方式分别控制4个输入端口的选通,输出控制线组包含2根控制线,通过独热码(onehot)的方式分别控制2个输出端口的选通。例如在图6中的mux1,输入端的“W”端口,“E”端口,“S”端口,in0端口选通时对应的独热码可以分别为1000,0100,0010,0001,选通in0时,输入控制线组的状态码为0001,在输出端,“N”端口和out0端口选通时对应的独热码分别为10和01。
上述预分配管理器有三种工作状态:数据由功能模块通过预分配管理器传输给第一连线,数据由第一连线通过预分配管理器传输给另外的第一连线,数据由第一连线通过预分配管理器传输给功能模块。下面结合附图和实施例对这三种状态进行进一步说明,为了便于说明本发明的重点,在以下附图中,没有示出上述SRAM,并以加粗的方式示出导通的线路和模块。
图7示出了一种数据由功能模块传输给第一连线时的线路,如图7A,数据由功能模块传输给“N”方位的第一连线,如图7B,在第二连线中例如in0端口所在连线导通。结合图4,选择mux1,选通in0端口的输入,“N”端口的输出,以便将数据从功能模块传输给“N”方位的第一连线。所以实际工作过程如下:功能模块将数据输出,经过第二连线中in0端口所在的普通连线传输给预分配管理器,预分配管理器将数据传输给“N”方位的第一连线。预分配管理器中具体导通的连线如图7C所示。
图8示出了一种数据由第一连线传输给第一连线时的线路,如图8A,数据由“N”方位的第一连线传输给“W”方位的第一连线。结合图4,选择mux3,选通“N”端口的输入,“W”端口的输出,,以便将数据从“N”方位的第一连线传输给“W”方位的第一连线。所以实际工作过程是“N”方位的第一连线将数据输出,经由“N”端口传输给预分配管理器,预分配管理器将数据传输给“W”方位的第一连线。预分配管理器中具体导通的连线如图8B所示。
图9示出了一种数据由第一连线传输给功能模块时的线路。如图9A,数据由“W”方位的第一连线传输给功能模块,如图9B,在第二连线中out3端口所在连线导通。结合图4,选择mux4,选通“W”端口的输入,out3端口的输出,以便将数据从第一连线传输给功能模块。所以实际工作过程如下:“W”方位的第一连线将数据传输给预分配管理器,预分配管理器通过第二连线中out3端口所在的普通连线传输给功能模块。预分配管理器中具体导通的连线如图9C所示。
图10示出了一种数据由功能模块传输给功能模块时的线路。如图10A,功能模块F1将数据通过第一连线传输给功能模块F4。具体连线如图10B所示,其工作过程如下:功能模块F1的数据经过第二连线中in3端口所在的单根普通连线传输给预分配管理器M1中的mux4,经过该mux4的“E”端口,传输给M1和M2之间的第一连线L1;在M1通过第一连线L1传输给预分配管理器M2时,对于预分配管理器M2来说,数据的来向为“W”方位,去向为“E”方位,数据经过M2中的mux4的“W”端口进入mux4,再经过mux4的“E”端口传输给M2和M3之间的第一连线L2;在M2通过第一连线L2传输给预分配管理器M3时,对于预分配管理器M3来说,数据的来向是“W”方位,去向是“S”方位,数据经过M3中的mux2的“W”端口进入mux2,再经过mux2的“S”端口传输给M3和M4之间的第一连线L3;在M3通过第一连线L3传输给预分配管理器M4时,对于预分配管理器M4来说,数据的来向为“N”方位,去向为功能模块方位,数据经过M4输入端中的“N”端口进入mux2,再经过第二连线中mux2的out1端口所在的单根普通连线传输给功能模块F4。
在图10的实施例中,长线从功能模块F1传输数据给功能模块F4,跨越了4个RB,长线所跨越的RB个数是跟随跨越的预分配管理器个数而定的,根据不同的设计需求,跨越的预分配管理器个数是任意的,所以跨越的RB个数是任意的;新的布线结构是由多个第一连线组成的,第一连线可根据配置改变数据传输方向,在布线时,各个第一连线可随意组合搭配,组成任意形状,从任意功能模块传给任意功能模块。
以上的具体实施方式,对本发明的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上仅为本发明的具体实施方式而已,并不用于限定本发明的保护范围,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (4)
1.一种包含可预分配布线结构的可编程器件,包括至少一个功能模块,其特征在于,所述结构还包括至少一个预分配管理器,至少一个第一连线,至少一个第二连线,所述预分配管理器之间通过所述第一连线连接,预分配管理器通过第二连线与所述功能模块连接;
所述第一连线用于所述预分配管理器之间的数据传输,所述第一连线的传输方向可按配置确定方向;
所述第二连线用于所述预分配管理器和所述功能模块之间的数据传输;
所述预分配管理器用于所述第一连线与所述功能模块之间的数据传输,以及所述第一连线之间的数据传输;
所述预分配管理器包含多个多路选择器mux,每个mux包含多个输入端,多个输出端,其中,
每个mux的多个输入端包含至少一个方位输入端口和至少一个第一普通连线端口,所述方位输入端口分别连接多个方位的第一连线,所述第一普通连线端口连接所述第二连线中的1根第一普通连线,所述第一普通连线用于功能模块向预分配管理器传输数据;
每个mux的多个输出端包含至少一个方位输出端口和至少一个第二普通连线端口,所述方位输出端口连接1个方位的第一连线,所述第二普通连线端口连接所述第二连线中的1根第二普通连线,所述第二普通连线用于预分配管理器向功能模块传输数据;
同一mux输出端连接的第一连线和输入端连接的第一连线方位不同,多个mux输出端连接的第一连线方位不同。
2.根据权利要求1所述的可编程器件,其特征在于,所述预分配管理器用于所述第一连线与所述功能模块之间的数据传输,具体包括:
所述第一连线的数据通过1个mux的1个方位输入端口传输给所述预分配管理器,预分配管理器通过同一mux的第二普通连线端口传输给第二连线,第二连线将数据传输给功能模块。
3.根据权利要求1所述的可编程器件,其特征在于,所述预分配管理器用于所述第一连线与所述功能模块之间的数据传输,具体包括:
所述功能模块的数据传输给第二连线,第二连线通过一个mux的第一普通连线端口传输给所述预分配管理器,预分配管理器通过同一mux的方位输出端口传输给第一连线。
4.根据权利要求1所述的可编程器件,其特征在于,所述预分配管理器用于所述第一连线之间的数据传输,具体包括:
第一连线的数据通过一个mux的一个方位输入端口传输给所述预分配管理器,所述预分配管理器将数据通过同一mux方位输出端口传输给另一第一连线。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711329486.3A CN108287935B (zh) | 2017-12-13 | 2017-12-13 | 一种包含可预分配布线结构的可编程器件 |
PCT/CN2018/071737 WO2019114071A1 (zh) | 2017-12-13 | 2018-01-08 | 一种包含可预分配布线结构的可编程器件 |
US16/769,164 US11520965B2 (en) | 2017-12-13 | 2018-01-08 | Programmable device with pre-allocatable wiring structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711329486.3A CN108287935B (zh) | 2017-12-13 | 2017-12-13 | 一种包含可预分配布线结构的可编程器件 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108287935A CN108287935A (zh) | 2018-07-17 |
CN108287935B true CN108287935B (zh) | 2020-08-04 |
Family
ID=62831890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711329486.3A Active CN108287935B (zh) | 2017-12-13 | 2017-12-13 | 一种包含可预分配布线结构的可编程器件 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11520965B2 (zh) |
CN (1) | CN108287935B (zh) |
WO (1) | WO2019114071A1 (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1547250A (zh) * | 2003-12-16 | 2004-11-17 | 复旦大学 | 层次式可编程互连线结构 |
CN101043213A (zh) * | 2007-03-15 | 2007-09-26 | 复旦大学 | 一种现场可编程逻辑阵列布线资源结构及其建模方法 |
CN103777136A (zh) * | 2012-10-24 | 2014-05-07 | 中国科学院微电子研究所 | 一种现场可编程门阵列的配置方法 |
CN107194075A (zh) * | 2017-05-24 | 2017-09-22 | 上海安路信息科技有限公司 | 可编程逻辑器件的连线结构以及布线布局系统和方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5712579A (en) * | 1995-10-16 | 1998-01-27 | Xilinx, Inc. | Deskewed clock distribution network with edge clock |
US5883526A (en) * | 1997-04-17 | 1999-03-16 | Altera Corporation | Hierarchical interconnect for programmable logic devices |
US6229337B1 (en) * | 1999-06-15 | 2001-05-08 | Ict Acquisition, Inc. | High-density programmable logic device with flexible local connections and multiplexer based global interconnections |
US6975139B2 (en) * | 2004-03-30 | 2005-12-13 | Advantage Logic, Inc. | Scalable non-blocking switching network for programmable logic |
US7605605B2 (en) * | 2005-01-27 | 2009-10-20 | Cswitch Corporation | Programmable logic cells with local connections |
US20110149984A1 (en) * | 2009-12-18 | 2011-06-23 | Electronics And Telecommunications Research Institute | Configuration memory apparatus in fpga and router system using the same |
US9859896B1 (en) * | 2015-09-11 | 2018-01-02 | Xilinx, Inc. | Distributed multi-die routing in a multi-chip module |
-
2017
- 2017-12-13 CN CN201711329486.3A patent/CN108287935B/zh active Active
-
2018
- 2018-01-08 US US16/769,164 patent/US11520965B2/en active Active
- 2018-01-08 WO PCT/CN2018/071737 patent/WO2019114071A1/zh active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1547250A (zh) * | 2003-12-16 | 2004-11-17 | 复旦大学 | 层次式可编程互连线结构 |
CN101043213A (zh) * | 2007-03-15 | 2007-09-26 | 复旦大学 | 一种现场可编程逻辑阵列布线资源结构及其建模方法 |
CN103777136A (zh) * | 2012-10-24 | 2014-05-07 | 中国科学院微电子研究所 | 一种现场可编程门阵列的配置方法 |
CN107194075A (zh) * | 2017-05-24 | 2017-09-22 | 上海安路信息科技有限公司 | 可编程逻辑器件的连线结构以及布线布局系统和方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2019114071A1 (zh) | 2019-06-20 |
US20210224451A1 (en) | 2021-07-22 |
US11520965B2 (en) | 2022-12-06 |
CN108287935A (zh) | 2018-07-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0164495B1 (en) | Duplex cross-point switch | |
US9992135B2 (en) | Apparatus and method for fusion of compute and switching functions of exascale system into a single component by using configurable network-on-chip fabric with distributed dual mode input-output ports and programmable network interfaces | |
US5530813A (en) | Field-programmable electronic crossbar system and method for using same | |
US5016163A (en) | Parallel processing system including control computer for dividing an algorithm into subalgorithms and for determining network interconnections | |
EP0018755B1 (en) | Digital communication networks employing speed independent switches | |
US3984819A (en) | Data processing interconnection techniques | |
EP0018754B1 (en) | Speed independent selector switch for digital communication networks | |
US20110058569A1 (en) | Network on chip input/output nodes | |
US7523292B2 (en) | Array-type processor having state control units controlling a plurality of processor elements arranged in a matrix | |
US20240020043A1 (en) | Memory system including a memory controller | |
CN107957967A (zh) | 经高速串行链路的配置 | |
CN101034387B (zh) | 可重构电路 | |
CN108287935B (zh) | 一种包含可预分配布线结构的可编程器件 | |
CN108153549B (zh) | 一种分布式多功能层结构的fpga芯片 | |
CN111357016A (zh) | 用于神经网络处理器的片上通信系统 | |
CN105550157A (zh) | 一种分形树结构通信结构、方法、控制装置及智能芯片 | |
US5264842A (en) | Generalized usage of switch connections with wait chain | |
US8593818B2 (en) | Network on chip building bricks | |
US7647445B2 (en) | Processor bus arrangement | |
US7519848B2 (en) | Data transfer apparatus | |
CN108427829B (zh) | 一种具有公共线结构的fpga | |
CN215298229U (zh) | 主板及电子设备 | |
US20230280907A1 (en) | Computer System Having Multiple Computer Devices Each with Routing Logic and Memory Controller and Multiple Computer Devices Each with Processing Circuitry | |
US20230283547A1 (en) | Computer System Having a Chip Configured for Memory Attachment and Routing | |
EP1675015B1 (en) | Reconfigurable multiprocessor system particularly for digital processing of radar images |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |