CN1547250A

CN1547250A - 层次式可编程互连线结构

Info

Publication number: CN1547250A
Application number: CNA200310109453XA
Authority: CN
Inventors: 童家榕; 马晓骏
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2003-12-16
Filing date: 2003-12-16
Publication date: 2004-11-17
Anticipated expiration: 2023-12-16
Also published as: CN1288743C

Abstract

本发明为一种层次式可编程互连线结构。它采用层次布线结构，即将芯片的连线资源分成三个层次：全局层次的长线、局部连线层次的可分割长线和相邻高速互联层次的短线；这些连线资源中，LC和短线通过连线盒连接，可分割长线之间、可分割长线和长线之间、长线与长线之间通过相应的开关盒连接。本发明可适应于数据通路的特点，提供高度灵活的布线能力。

Description

层次式可编程互连线结构

技术领域

本发明属于电子电路设计领域，具体涉及一种层次式可编程互连线结构，该结构可用于FPGA和可编程IP核的设计中。

背景技术

FPGA(FieldProgrammable Gate Array，现场可编程门阵列)是一种被广泛应用的可编程逻辑器件，可以通过用户向器件内写入“编程数据”，实现不同功能的逻辑电路。FPGA的现场可编程特性可以降低电子系统的开发成本，缩短上市时间，减少系统维护升级成本。FPGA既可以作为电子系统开发的设计验证，也可以用于电子产品的成品生产，在各种军用、民用的电子产品中拥有广泛的应用。片上系统(SOC)是将一个电子系统集成在一块芯片上的技术。与普通的电子系统一样，在片上系统中也会大量应用到具有可变逻辑功能的可编程模块。因此要设计出可编程IP核，供SOC设计者用于系统设计。FPGA的核心部分与可编程IP核的核心部分有很大相似性，它们的结构(包括可编程逻辑单元结构和可编程互连线结构)可以采用同样的设计，在本发明中将它们统称为FPGA。

在诸如声音/图像处理、数字通信、实时控制等领域，需要大量的加法、乘法、FFT、DCT变换等运算。目前，这些运算往往采用DSP、FPGA或ASIC(专用集成电路)芯片来实现。在实时性要求较高的场合，往往采用FPGA或ASIC才能达到所需的计算速度。由于FPGA与ASIC相比在速度上较接近，而在开发速度、开发成本和应用灵活性上却要优越得多。因此，FPGA在数据通路的应用上具有很好的性能价格比，正被广泛地采用。

可编程互连线资源是FPGA(现场可编程门阵列，Field Programmable Gate Array)的重要功能模块。在FPGA中依靠可编程互连线资源将阵列式的可编程逻辑单元(LC)连接组成一个整体。通过可编程互连线资源按照用户设计的方式，将配置成为不同功能块的可编程逻辑单元连接起来，FPGA才能编程实现不同的电路设计者所需的功能。合理、灵活、优化的可编程互连结构对于实现电路功能、提高电路性能、增加硬件利用效率具有重要的作用。不同的FPGA设计者提出了一些不同的可编程互连线结构，但是如何在连线能力、性能与硬件消耗上取得平衡，以及针对诸如数据通路等特定应用领域进行优化，仍然要有新的结构作出改进和提高。

发明内容

本发明的目的在于提出一种针对数据通路应用的、合理、灵活、优化的可编程互连线结构。

本发明提出的针对数据通路应用的可编程互连线结构，采用层次式布线结构，构成网状快速连线资源，以适应数据通路电路的特点；采用高连通度的开关盒(Switch Box)和连线盒(Connection Box)，提供高度灵活的布线能力。

具体而言，芯片的连线资源采用层次式结构，分成三个层次。即：全局层次的长线(LongLine)，局部连线层次的可分割长线(Dividable Long Line)和相邻高速互连层次的短线(ShortLine)。短线具有最快的连线速度，LC通过短线可以和相邻的LC进行连接。水平和垂直方向上的可分割长线能将FPGA中任何LC进行连接。并且其上的分隔开关可根据需要将可分割长线分割为较小的单位，提高连线资源的利用效率。长线提供了大跨距的高速连线资源。其结构与可分割长线类似，但这种固定长度的连线，贯穿整个FPGA芯片，不可分割。引入了长线资源使得FPGA芯片的连线布通率和速度性能得到提高。上述连线资源中，LC和短线通过连线盒连接，可分割长线之间、可分割长线和长线之间、长线和长线之间通过相应的开关盒连接。

采用层次式的互连线结构可以针对不同规模的线网分别用不同层次的布线资源进行实现，得到优化的性能和利用率。

1、短线结构

短线提供了一种专用的快速连线方式，可将任一LC和与之相邻LC间(共有八个LC)进行连接，逻辑连接关系如图1所示。为了实现这样的连接关系，设计了短线连线结构，如图2所示(图中画出的LC输入输出信号实际都是由一个或多个信号组成的一组，而相应与它们连接的线①-⑤也都是由相应数量的连线组成的连线组)。以LC A为例，其输出连接到线①，线①连到开关组5.1、5.2、5.3、6.4、6.5、6.6、7.7、7.8、7.9。开关组5.1能够将线①与线②连接，通到LC B；开关组5.2能够将线①与线③连接，通到LC C；开关组5.3能够将线①与线④连接，通到LC D；开关组6.4能够将线①与线⑤连接，通到LC I；依此类推……这样LCA的输出就能通过短线和周边的八个LC B-I的输入相连，LC B-I的输出也能够和LCA的输入相连，这样完成了图1中所示的逻辑连接。

由于可编程连线上编程开关越多，可编程连线的时延越大，因此短线的结构中为了提高连线速度，每条短线只需通过一个开关控制。另外因为短线连线长度最短，所以短线互连是层次式连线结构中信号时延最小的种连线资源，能实现最快的数据传输。数据通路电路(特别是阵列式数据计算电路)，它们的电路布局很规则，信号主要都是相邻电路模块间的传递。短线资源为布局规律性高、信号传输局部性强的数据通路电路提供优秀的性能支持，能很好地满足数据通路应用的要求。

2、可分割长线结构

可分割长线呈网格状结构，提供了跨若干个LC的可编程连接，结构如图3所示。LC的输入端和输出端在水平和垂直方向可各与一组可分割长线经连线盒(Connection Box)连接。两组相交的可分割长线在彼此相交处用可分割长线-可分割长线开关盒(DL-DLSwitch Box)相连。在本发明中，每段可分割长线单元跨越4个LC。将每4×4个LC(图3种阴影区内)结合在一起形成一个宏单元(MC)。在同一个方向上相邻的可分割长线单元可以用一组可编程分割开关控制相互的连接或断开，这样从可分割长线中分割出所需长度的连线，将芯片内任意两个LC之间用可分割长线连接。而通过可编程分割开关将整条可分割长线划分，根据线网连接的要求形成合适长度的连线段，这不仅可减少连线的时延，而且还可提高连线的利用率和连线编程的灵活性。

3、长线结构

长线是本连线结构中最高层次的布线资源，是高速、大跨距的连线结构，结构如图4所示。它的结构和可分割长线比较相似，不同的是长线长度贯穿整个FPGA芯片，没有可以将线分段的分割开关。而且长线以宏单元为单位进行连接，每个宏单元水平和垂直方向各对应一组长线，长线通过长线-可分割长线开关盒(LL-DL Switch Box)与宏单元中的一组水平可分割长线和一组垂直可分割长线进行连接。水平长线和垂直长线的相交处，用一个长线-长线开关盒(LL-LL Switch Box)进行连接。如果要实现跨若干个MC的信号连接，虽然可以用可分割长线完成，但在信号路径上要经过较多的编程开关，会降低电路速度。例如，要把图4中MC1和MC2相连，可以用长线A+长线B实现，也可以用可分割长线。因为可分割长线每经过1个MC就要通过一个编程开关，所以采用可分割长线的连接要多通过6个编程开关，会大大增加连线的延时。因而在这种情况下使用长线能提高连线的性能。

4、开关盒(Switch Box)和连线盒(Connection Box)

LC和短线通过连线盒相连接，可分割长线之间、可分割长线和长线、长线和长线之间通过相应的开关盒进行连接，因此开关盒与连线盒的设计直接关系到FPGA的布线能力和速度性能。开关盒和连线盒的结构相似，都是一组编程开关的集合。只是在电路中所起作用不同(如图5所示)，因此一同进行介绍。本发明中的开关盒、连线盒设计采用了连线资源间部分连通的结构，而又选择了较高的连通度，综合考虑了FPGA连线能力的优化和FPGA芯片面积开销的优化。

(1)连线盒设计

LC的输入、输出通过连线盒分别和水平、垂直方向上的可分割长线相连。每个输入或输出信号都能和水平和垂直两组可分割长线相连。连接时每个信号能直接连接到每组可分割长线中50％的资源，结构如图5所示。这样比将输入输出信号连接到每根可分割长线的结构，减少了编程开关对芯片面积的消耗。同时，该结构保持了很大的连线灵活性，通过与可分割长线-可分割长线开关盒的配合，能实现LC信号到任意一条可分割长线的连接。例如LC的OUT信号可以直接连到水平方向的H2、H4线，也可以通过V2、V4线经开关盒转接到H1、H3线上。

(2)开关盒设计

用于可分割长线之间、可分割长线和长线、长线和长线之间连接的开关盒采用了一致的开关盒设计。本结构中的开关盒连接两组相交的连线资源，在连线资源之间的连通度为50％，即一组中的任一条连线和另一组中50％的连线可以通过开关盒相连接。结构如图6所示。

附图说明

图1为LC之间短线的逻辑连接关系。

图2为LC之间短线连接的电路实现结构。

图3为可分割长线的网状结构、可分割长线与LC的连接、可分割开关位置以及通过可分割长线将LC组织成为MC的示意图。

图4为长线的结构。

图5为连线盒与可分割长线-可分割长线开关盒的结构、位置和连接关系。

图6为不同开关盒一致的内部结构。

具体实施方式

下面已采用本发明中提出的结构的FPGA芯片FDP30k为例，结合可编程互连线结构的电路实现，进一步描述本发明。

FDP30k芯片包含16×16个LC，也就是4×4个MC。芯片中的互连线资源有：

1)短线：按照本发明提出的硬件实现方式，用短线为任意两个相邻LC的输入输出间提供连接。

2)可分割长线：每个LC在水平和垂直方向上各有1组4根可分割长线通过连线盒与之连接。在两组不同方向的可分割长线相交处，有“可分割长线-可分割长线开关盒”将这两组线相连接。可分割长线每段跨4个LC，在两段可分割长线之间有4个可编程开关将2段各4根连线两两相连。

3)长线：每个MC中有一组(4根)水平方向可分割长线和一组垂直方向的可分割长线通过“长线-可分割长线开关盒”和水平方向和垂直方向上的各一组长线(4根)连接。长线跨越整个芯片，即4个MC。在两组不同方向的长线相交处，有“长线-长线开关盒”将这两组线相连接。连线盒：每个LC在上方和右方各有一个连线盒将LC的1个输出和4个输入口与可分割长线连接。LC每一个输入/输出端可以连接水平和垂直方向上的可分割长线各2根。1个连线盒包括10个可编程开关。

4)每个LC在上方和右方各有一个连线盒将LC的1个输出和4个输入口与可分割长线连接。LC每一个输入/输出端可以连接水平和垂直方向上的可分割长线各2根。1个连线盒包括10个可编程开关。

5)长线-可分割长线开关盒、长线-长线开关盒、可分割长线-可分割长线开关盒：这三个开关盒都是将垂直、水平两个方向上的两组连线连接。开关盒中，一根连线可以和与之相交的一组(4根)连线中的2根相连接。一个开关盒提供4根水平线和4根垂直线的连接，共包括8个可编程开关。

Claims

1、一种适于数据通路应用的可编程互连线结构，其特征在于芯片的连线资源采用层次式结构，具体分为三个层次：全局层次的长线，局部连线层次的可分割长线和相邻高速互连层次的短线；短线对相邻LC进行连接，水平和垂直方向上的可分割长线将FPGA中任何LC进行连接，其上的分隔开并根据需要将分割长线分割为较小的单位，长线提供了大跨距的高速连线资源，贯穿整个芯片，不可分割；上述连线资源中，LC和短线通过连线盒连接，可分割长线之间、可分割长线与长线之间、长线与长线之间通过相应的开关盒连接。

2、根据权利要求1所述的可编程互连线结构，其特征在于所述的短线将任一LC和与之相邻的LC进行连接。

3、根据权利要求1所述的可编程互连线结构，其特征在于所述的可分割长线呈网格状结构，每段可分割长线单元跨越4个LC，将每4×4个LC结合在一起形成一个宏单元(MC)；在同一个方向上相邻的可分割长线单元用一组可编程分割开关控制相互的连接或断开。

4、根据权利要求1所述的可编程互连线结构，其特征在于所述的长线以宏单元为单位进行连接，每个宏单元水平和垂直方向各对应一组长线，长线通过长线-可分割长线开关盒与宏单元中的一组水平可分割长线和一组垂直可分割长线进行连接；水平长线和垂直长线的相交处，用一个长线-长线开关盒进行连接。

5、根据权利要求1所述的可编程互连线结构，其特征在于所述的连线盒和开关盒为一组可编程开关的集合。

6、根据权利要求5所述的可编程互连线结构，其特征在于所述的连线盒一个中有10个可编程开关。

7、根据权利要求5所述的可编程互连线结构，其特征在于所述的开关盒一个中有8个可编程开关。