CN117094264A - 增加端口连接布通率的集成电路 - Google Patents
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Abstract
本发明公开了一种增加端口连接布通率的集成电路，所述电路包括：硬件电路、硬件接入模块、硬件输出模块和可编程门阵列器件，硬件电路与硬件接入模块连接，硬件接入模块分别与可编程门阵列器件和硬件输出模块连接，硬件输出模块与可编程门阵列器件连接；可编程门阵列器件通过硬件接入模块传输数据至硬件电路，硬件电路依次通过硬件接入模块和硬件输出模块传输数据至可编程门阵列器件。本发明可以将开关盒的端口与硬件电路的端口进行直连，使得硬件电路通过开关盒直接与可编程门阵列器件通信，在不需要增加连接盒数量的基础上，让可编程门阵列器件可以与高性能且多端口的硬件电路连接，不但减少布线的数量简化电路的结构，还可以提升电路的性能。
Description
技术领域
本发明涉及电路结构技术领域，尤其涉及一种增加端口连接布通率的集成电路。
背景技术
随着电子器件的制造工艺逐步精进，现成可编程门阵列器件、可编程逻辑资源、开关盒、连接盒等器件的体积越来越小。通过编程逻辑资源、开关盒和连接盒，可以让可编程门阵列器件与多个不同的硬件电路集成在一块，从而在在通信、工业控制、加速板卡等领域实现不同的功能应用，例如高速接口，数字信号处理器，块状存储器等。
由于嵌入式的硬核电路通常是为了实现不同的功能，在设计之初就已经加入了巨量的逻辑来对硬核电路进行优化。这些逻辑往往又是需要大量的端口进行直接控制，这就导致了性能越高或功能越多的硬核电路往往拥有非常多的输入/输出端口，而这些端口又只能通过连接盒来与可编程门阵列器件进行交互。因此，硬核电路与可编程门阵列器件目前常用的连接方式是硬核电路依次通过连接盒和开关盒与可编程门阵列器件直连，硬核电路输出的数据需要依次经过连接盒和开关盒才能传输至可编程门阵列器件。
但目前常用的连接方式有如下技术问题：由于连接盒的结构受到可编程门阵列器件架构的限制，因此，连接盒端口的数量是有限的。一旦接入高性能且端口数量多的硬核电路时，需要连接大量的连接盒才能让可编程门阵列器件与硬核电路进行互联。而增加连接盒的数量不但会减少开关盒的数量，而且会压缩线路的布线版图，从而影响电路性能，并降低可编程门阵列器件的互联度和灵活性。
发明内容
本发明提出一种增加端口连接布通率的集成电路，所述电路将开关盒的端口与硬件电路的端口进行直连，使得硬件电路可以通过开关盒直接与可编程门阵列器件通信，在不需要增加连接盒数量的基础上让可编程门阵列器件可以与高性能且多端口的硬件电路连接，在简化电路结构的基础上，提升电路的性能。
本发明实施例的第一方面提供了一种增加端口连接布通率的集成电路，所述电路包括：硬件电路、硬件接入模块、硬件输出模块和可编程门阵列器件，所述硬件电路与所述硬件接入模块连接，所述硬件接入模块分别与所述可编程门阵列器件和所述硬件输出模块连接，所述硬件输出模块与所述可编程门阵列器件连接；
所述可编程门阵列器件通过所述硬件接入模块传输数据至所述硬件电路，所述硬件电路依次通过所述硬件接入模块和所述硬件输出模块传输数据至所述可编程门阵列器件；
所述硬件接入模块的开关盒和所述硬件输出模块的开关盒分别与所述硬件电路连接。
在第一方面的一种可能的实现方式中，所述硬件接入模块设有一个，所述硬件输出模块设有一个；
所述硬件接入模块和所述硬件输出模块分别设置在所述硬件电路的两个侧边。
在第一方面的一种可能的实现方式中，所述硬件接入模块设有多个，所述硬件输出模块设有多个；
每个所述硬件接入模块和每个所述硬件输出模块分别设置在所述硬件电路的两个侧边
多个所述硬件接入模块依次连接，多个所述硬件输出模块依次连接，以形成阵列化的结构。
在第一方面的一种可能的实现方式中，所述硬件输出模块，包括：第一输出开关盒、第二输出开关盒、第一输出连接盒、第二输出连接盒、第一可编程逻辑块和第二可编程逻辑块；
所述第一输出连接盒、所述第一输出开关盒和所述第一可编程逻辑块依次连接；
所述第二输出连接盒、所述第二输出开关盒和所述第二可编程逻辑块依次连接；
所述第二输出开关盒的端口与所述硬件电路的端口连接。
在第一方面的一种可能的实现方式中，所述硬件接入模块包括：接入连接盒和接入开关盒，所述接入连接盒和所述接入开关盒分别与所述硬件电路连接，所述接入开关盒与所述可编程门阵列器件连接。
在第一方面的一种可能的实现方式中，所述接入开关盒、所述第一输出开关盒和所述第二输出开关盒的侧边设有若干个输入端和若干个输出端，若干个所述输入端和若干个所述输出端用于与所述硬件电路或连接盒连接；
每个所述输入端或每个所述输出端对应一个互联系数。
在第一方面的一种可能的实现方式中，所述接入开关盒的一个输出端与所述可编程门阵列器件的一个输入端连接；
所述第二输出开关盒的一个输入端与所述可编程门阵列器件的一个输出端连接；
所述接入开关盒的一个输出端的互联系数与所述第二输出开关盒的一个输入端的互联系数相同。
在第一方面的一种可能的实现方式中，所述接入开关盒的一个输入端与所述可编程门阵列器件的一个输出端连接；
所述第二输出开关盒的一个输出端与所述可编程门阵列器件的一个输入端连接；
所述接入开关盒的一个输入端的互联系数与所述第二输出开关盒的一个输出端的互联系数相同。
在第一方面的一种可能的实现方式中，所述接入连接盒、所述第一输出连接盒和所述第二输出连接盒分别设有与开关盒连接的开关输入端和开关输出端，以及分别设有与硬件电路连接的硬件输入端和硬件输出端，且每个端口均为一组总线，每组总线包含若干条连接线。
在第一方面的一种可能的实现方式中，所述第一可编程逻辑块和所述第二可编程逻辑块分别设有与连接盒连接的连接输入端和连接输出端，且每个端口均为一组总线，每组总线包含若干条连接线。
相比于现有技术，本发明实施例提供的一种增加端口连接布通率的集成电路，其有益效果在于：本发明可以将开关盒的端口与硬件电路的端口进行直连，使得硬件电路可以通过开关盒直接与可编程门阵列器件通信，在不需要增加连接盒数量的基础上，让可编程门阵列器件可以与高性能且多端口的硬件电路连接，不但可以减少布线的数量，简化电路的结构，还可以大大提升电路的性能。
附图说明
图1是本发明一实施例提供的一种增加端口连接布通率的集成电路的结构示意图；
图2是本发明一实施例提供的开关盒的结构示意图；
图3是本发明一实施例提供的连接盒的结构示意图；
图4是本发明一实施例提供的可编程逻辑块的结构示意图；
图5是本发明一实施例提供的一种增加端口连接布通率的集成电路的单层阵列的结构示意图；
图6是本发明一实施例提供的一种增加端口连接布通率的集成电路的多层阵列的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了解决上述问题，下面将通过以下具体的实施例对本申请实施例提供的一种增加端口连接布通率的集成电路进行详细介绍和说明。
参照图1，示出了本发明一实施例提供的一种增加端口连接布通率的集成电路的结构示意图。
其中，作为示例的，所述增加端口连接布通率的集成电路，可以包括：硬件电路、硬件接入模块、硬件输出模块和可编程门阵列器件(FPGA，Filed Programmable GateArray)。
其中，所述硬件电路与所述硬件接入模块连接，所述硬件接入模块分别与所述可编程门阵列器件和所述硬件输出模块连接，所述硬件输出模块与所述可编程门阵列器件连接。
所述可编程门阵列器件通过所述硬件接入模块传输数据至所述硬件电路，所述硬件电路依次通过所述硬件接入模块和所述硬件输出模块传输数据至所述可编程门阵列器件。
所述硬件接入模块的开关盒和所述硬件输出模块的开关盒分别与所述硬件电路连接。
需要说明的是，开关盒(SB，Switch Box)可以是网络转换开关盒。在硬核电路中，所有可以被FPGA的应用者操作的逻辑端口，都会被连接到开关盒(SB，Switch Box)中。在实际操作中，硬核电路能有更多被连接到开关盒(Switch Box)的端口，那么它在FPGA中的灵活性越强，其可操作性也越好。
在一实施例中，所述硬件输出模块，包括：第一输出开关盒、第二输出开关盒、第一输出连接盒、第二输出连接盒、第一可编程逻辑块和第二可编程逻辑块；
所述第一输出连接盒、所述第一输出开关盒和所述第一可编程逻辑块依次连接；
所述第二输出连接盒、所述第二输出开关盒和所述第二可编程逻辑块依次连接；
所述第二输出开关盒的端口与所述硬件电路的端口连接。
在一实施例中，所述硬件接入模块包括：接入连接盒和接入开关盒，所述接入连接盒和所述接入开关盒分别与所述硬件电路连接，所述接入开关盒与所述可编程门阵列器件连接。
在一实施例中，接入开关盒、第一输出开关盒和第二输出开关盒可以是相同的开关盒。
具体地，开关盒可以是上述解析说明的可以是网络转换开关盒(SB，Switch Box)。
在一实施例中，接入连接盒、第一输出连接盒和第二输出连接盒可以是相同的连接盒。
具体地，该连接盒可以是线缆的连线盒(CB，Connection Box)。
在一实施例中，第一可编程逻辑块和第二可编程逻辑块可以是相同的可编程逻辑块。
具体地，该可编程逻辑块可以是可编程逻辑资源(CLB，Configurable LogicBlock)。
在一实施例中，所述接入开关盒、所述第一输出开关盒和所述第二输出开关盒的侧边设有若干个输入端和若干个输出端，若干个所述输入端和若干个所述输出端用于与所述硬件电路或连接盒连接；
每个所述输入端或每个所述输出端对应一个互联系数。
参照图2，示出了本发明一实施例提供的开关盒的结构示意图。
在一实现方式中，上述接入开关盒、第一输出开关盒和第二输出开关盒的一侧设有一个输入端TIN和一个输出端TOUT，两个端口可以用于与可编程门阵列器件(FPGA)连接，可编程门阵列器件(FPGA)通过输入端TIN向开关盒传输数据，开关盒通过输出端TOUT向可编程门阵列器件(FPGA)传输数据。
参照图2，上述接入开关盒、第一输出开关盒和第二输出开关盒的一侧设有一个输入端BIN和一个输出端BOUT。两个端口可以用于与其它开关盒连接，实现开关盒之间的传输数据。
参照图2，上述接入开关盒、第一输出开关盒和第二输出开关盒的一侧设有三个输入端和三个输出端。三个输入端分别为L1in，L0.5in和L0.25in；三个输出端分别为L1out，L0.5 out和L0.25 out。三个输入端可以用于与相同阵列层或同侧的各个开关盒连接，以接收同侧开关盒的数据。三个输出端口也可以用于与相同阵列层或同侧的各个开关盒连接，向同侧的开关盒传输数据。
其中，端口的数字1，0.5，0.25分别表示的是互联系数，每个端口对应一个互联系数。互联系数可以用于表示端口的互联的灵活程度，数字越大灵活性越高。互联系数最大值为1，最小值为0。
例如，当互联系数为1时，表示所有输入端口可以通过开关盒电路中的选择器(MUX)一对一连接到该输出口。当互联系数为0.5时，表示只有一半的输入端口可以通过开关盒电路中的选择器(MUX)一对一连接到该输出口。当互联系数为0.25时，只有四分之一的输入端口可以通过开关盒电路中的选择器(MUX)一对一连接到该输出口。
对应地，在接入开关盒、第一输出开关盒和第二输出开关盒的另一侧也设有三个输入端和三个输出端。三个输入端分别为R1in，R0.5in和R0.25in；三个输出端分别为R1out，R0.5 out和R0.25 out。各个端口的数字也可以分别表示为互联系数。
同理，三个输入端也可以用于与相同阵列层或同侧的各个开关盒连接，以接收同侧开关盒的数据。三个输出端口也可以用于与相同阵列层或同侧的各个开关盒连接，向同侧的开关盒传输数据。
图3是本发明一实施例提供的连接盒的结构示意图。
在一实施例中，所述接入连接盒、所述第一输出连接盒和所述第二输出连接盒的一侧设有与开关盒连接的开关输入端SBIN和开关输出端SBOUT；所述接入连接盒、所述第一输出连接盒和所述第二输出连接盒的另一侧设有与硬件电路连接的硬件输入端IPIN和硬件输出端IPOUT。
在一实施例中，开关输入端SBIN用于接收开关盒传输的数据，开关输出端SBOUT用于向开关盒传输数据。硬件输入端IPIN用于接收硬件电路传输的数据，硬件输出端IPOUT用于向硬件电路传输数据。
需要说明的是，开关输入端SBIN、开关输出端SBOUT、硬件输入端IPIN和硬件输出端IPOUT均为一组总线，每组总线包含若干条连接线。具体地，每组总线包含8根连接线。
图4是本发明一实施例提供的可编程逻辑块的结构示意图。
在一实施例中，所述第一可编程逻辑块和所述第二可编程逻辑块分别设有与连接盒连接的连接输入端CLB_CBIN和连接输出端CLB_CBOUT。
连接输入端CLB_CBIN用于接收连接盒传输的数据，连接输出端CLB_CBOUT用于向连接盒传输数据。
需要说明的是，连接输入端CLB_CBIN和连接输出端CLB_CBOUT为一组总线，每组总线包含若干条连接线。具体地，每组总线包含8根连接线。
参照图5，示出了本发明一实施例提供的一种增加端口连接布通率的集成电路的单层阵列的结构示意图。
在一可选的实施例中，所述硬件接入模块设有一个，所述硬件输出模块设有一个；
所述硬件接入模块和所述硬件输出模块分别设置在所述硬件电路的两个侧边。
为了区分各个开关盒、连接盒和可编程逻辑块。具体地，参照图5，第一输出开关盒为SBx0y3，第二输出开关盒为SBx2y3，第一输出连接盒为CB-x0y3L，第二输出连接盒为CB-x2y3R，第一可编程逻辑块为CLB-x0y3L，第二可编程逻辑块为CLB-x2y3R。接入连接盒为CB-x1y3L，接入开关盒为SBx1y3。
参照图6，示出了本发明一实施例提供的一种增加端口连接布通率的集成电路的多层阵列的结构示意图。
在又一可选的实施例中，所述硬件接入模块设有多个，所述硬件输出模块设有多个。
每个所述硬件接入模块和每个所述硬件输出模块分别设置在所述硬件电路的两个侧边。
多个所述硬件接入模块依次连接，多个所述硬件输出模块依次连接，以形成阵列化的结构，具体如图6所示。
在FPGA中，硬核电路要与FPGA交互信号，可以按照图6的方法进行连接。为了区分各个开关盒、连接盒和可编程逻辑块，具体地，如图6所示，FPGA呈现阵列化的形式，可以以横轴为x坐标，纵轴为y坐标，以开关盒为计数单元，以左下角的开关盒作为坐标原点，将其建立二维直角坐标系，再根据坐标系对各个器件进行标号。
对应地，在图6的例子中，硬件接入模块设有4个，所述硬件输出模块也设有4个。每一行的开关盒、连接盒和可编程逻辑块如下述编号所示：
其中，第一行的开关盒、连接盒和可编程逻辑块具体为：第一输出开关盒为SBx0y0，第二输出开关盒为SBx2y0，第一输出连接盒为CB-x0y0L，第二输出连接盒为CB-x2y0R，第一可编程逻辑块为CLB-x0y0L，第二可编程逻辑块为CLB-x2y0R。接入连接盒为CB-x1y0L，接入开关盒为SBx1y0。
第二行的开关盒、连接盒和可编程逻辑块具体为：第一输出开关盒为SBx0y1，第二输出开关盒为SBx2y1，第一输出连接盒为CB-x0y1L，第二输出连接盒为CB-x2y1R，第一可编程逻辑块为CLB-x0y1L，第二可编程逻辑块为CLB-x2y1R。接入连接盒为CB-x1y1L，接入开关盒为SBx1y1。
第三行的开关盒、连接盒和可编程逻辑块具体为：第一输出开关盒为SBx0y2，第二输出开关盒为SBx2y2，第一输出连接盒为CB-x0y2L，第二输出连接盒为CB-x2y2R，第一可编程逻辑块为CLB-x0y2L，第二可编程逻辑块为CLB-x2y2R。接入连接盒为CB-x1y2L，接入开关盒为SBx1y2。
第四行的开关盒、连接盒和可编程逻辑块具体为：第一输出开关盒为SBx0y3，第二输出开关盒为SBx2y3，第一输出连接盒为CB-x0y3L，第二输出连接盒为CB-x2y3R，第一可编程逻辑块为CLB-x0y3L，第二可编程逻辑块为CLB-x2y3R。接入连接盒为CB-x1y3L，接入开关盒为SBx1y3。
当需要连接开关盒和可编程门阵列器件时，在一实施例中，将接入开关盒的一个输出端与可编程门阵列器件的一个输入端连接；将第二输出开关盒的一个输入端与可编程门阵列器件的一个输出端连接；并且接入开关盒的一个输出端的互联系数与第二输出开关盒的一个输入端的互联系数相同。
具体地，可以参照图5或6，当硬件电路的端口数较多时，为了解决端口资源问题，可以将开关盒的端口的接口断开，送给硬核电路当作接口资源，如图5所示或者如图6的第四行所示。将穿过硬核电路的R方向的接入开关盒的输出端接入到硬核电路的入口端，以及将穿过硬核电路的L方向的第二输出开关盒的输入端接入到硬核电路的出口端，在保证了电路本身不变的情况下，增加了两倍的端口数量。同时，由于硬核电路直接接上了开关盒，它可以通过高联通度的走线快速的去到其他CLB上，与FPGA交互。
同样的，如果硬件电路的接口非常多，接口需求还是大，参照上述方式，在一实施例中，可以将接入开关盒的一个输入端与可编程门阵列器件的一个输出端连接；将第二输出开关盒的一个输出端与可编程门阵列器件的一个输入端连接；并且接入开关盒的一个输入端的互联系数与第二输出开关盒的一个输出端的互联系数相同。
具体地，参照图5或图6的第四行所示，可以将穿过硬核电路的L方向的第二输出开关盒的输出端接入到硬核电路的入口端，将穿过硬核电路的R方向的接入开关盒的输入端接入到硬核电路的出口端，进一步加大了端口的联通。
当硬件接入模块设有多个且硬件输出模块也设有多个，同时硬件电路的端口非常多，在一实施例中，也可以按照上述方式，将每一行的接入开关盒的一个输出端与可编程门阵列器件的一个输入端连接；将第二输出开关盒的一个输入端与可编程门阵列器件的一个输出端连接。并且将接入开关盒的一个输入端与可编程门阵列器件的一个输出端连接；将第二输出开关盒的一个输出端与可编程门阵列器件的一个输入端连接。
由于不同的端口的互联系数可能不同，在一优选的实施例中，可以优先连接每一行中互联系数为0.25的端口。例如，可以将第一行中互联系数为0.25的开关盒端口与硬件电路连接；接着，将第二行中互联系数为0.25的开关盒端口与硬件电路连接，如此类推，直到每一行中互联系数为0.25的开关盒端口连接完。然后将第一行中互联系数为0.5的开关盒端口与硬件电路连接，如此类推。
因为高布通率或者高互联系数的布线资源如果被使用，将会消耗内部转换节点，从而反过来降低布通率。而使用低布通率或低互联系数的布线，本身其使用频率就会偏低，强制使用在布线上会优先提高其布通优先度，从而占据原本被占据的布线通道，强迫高布通率布线交换布线方式，从而进一步提升布通率。
本发明主要是为了使用这样的电路连接来降低硬核电路在FPGA中使用时的布线拥塞度，这是根本机理。采用上述电路后，其运行可以带来如下优势：
第一，减少额外的连接线，简化布线结构，并减少激增信号，避免激增信号的影响。因为布线过于拥塞或密集时需要不停的耗尽开关盒中的转换晶体管做选通，大量晶体管在同一时刻导通且传输跳变信号会导致芯片电压在大量信号跳变时降低；而布线拥塞会使得信号数量激增，激增的信号很容易带来信号完整性的问题。通过本发明实施例公开的结构，可以避免上述问题。
第二，降低芯片运行温度以及避免信号时序混乱的问题。因为，芯片的速度性能是受到工艺，电压，温度的影响。布通率过低引发的电压降低会进一步的降低芯片速度，从而导致芯片性能下降。在采用上述简化的结构后，也可以避免上述问题。
与传统的牺牲可编程逻辑块(CLB)替换成连接盒(CB)的方法，或者将硬核电路端口数通过总线控制的方法相比，本发明在既不消耗可编程逻辑块(CLB)，且不增加硬核电路面积的情况下，提供了额外的布线端口给到硬核电路，增强了硬核电路的端口与FPGA的互通性，进一步使得FPGA更加灵活。值得一提的是，虽然FPGA在硬核资源周围的布线减少了，但是由于我们使用的是布通率低的布线资源，因此不会对整体布通率造成影响。另外，本发明提到的开关盒(SB)与硬核电路直接相连的布线并不限于某个方向和具体数量，可以根据芯片场景的需求来进行调整，可以进一步增加电路布局的灵活性。
在本实施例中，本发明实施例提供了一种增加端口连接布通率的集成电路，其有益效果在于：本发明可以将开关盒的端口与硬件电路的端口进行直连，使得硬件电路可以通过开关盒直接与可编程门阵列器件通信，在不需要增加连接盒数量的基础上，让可编程门阵列器件可以与高性能且多端口的硬件电路连接，不但可以减少布线的数量，简化电路的结构，还可以大大提升电路的性能。
以上所述的具体实施例，对本申请的目的、技术方案和有益效果进行了进一步的详细说明，应当理解，以上所述仅为本申请的具体实施例而已，并不用于限定本申请的保护范围。特别指出，对于本领域技术人员来说，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种增加端口连接布通率的集成电路，其特征在于，所述电路包括：硬件电路、硬件接入模块、硬件输出模块和可编程门阵列器件，所述硬件电路与所述硬件接入模块连接，所述硬件接入模块分别与所述可编程门阵列器件和所述硬件输出模块连接，所述硬件输出模块与所述可编程门阵列器件连接；
所述可编程门阵列器件通过所述硬件接入模块传输数据至所述硬件电路，所述硬件电路依次通过所述硬件接入模块和所述硬件输出模块传输数据至所述可编程门阵列器件；
所述硬件接入模块的开关盒和所述硬件输出模块的开关盒分别与所述硬件电路连接。
2.根据权利要求1所述的增加端口连接布通率的集成电路，其特征在于，所述硬件接入模块设有一个，所述硬件输出模块设有一个；
所述硬件接入模块和所述硬件输出模块分别设置在所述硬件电路的两个侧边。
3.根据权利要求1所述的增加端口连接布通率的集成电路，其特征在于，所述硬件接入模块设有多个，所述硬件输出模块设有多个；
每个所述硬件接入模块和每个所述硬件输出模块分别设置在所述硬件电路的两个侧边
多个所述硬件接入模块依次连接，多个所述硬件输出模块依次连接，以形成阵列化的结构。
4.根据权利要求2或3所述的增加端口连接布通率的集成电路，其特征在于，所述硬件输出模块，包括：第一输出开关盒、第二输出开关盒、第一输出连接盒、第二输出连接盒、第一可编程逻辑块和第二可编程逻辑块；
所述第一输出连接盒、所述第一输出开关盒和所述第一可编程逻辑块依次连接；
所述第二输出连接盒、所述第二输出开关盒和所述第二可编程逻辑块依次连接；
所述第二输出开关盒的端口与所述硬件电路的端口连接。
5.根据权利要求4所述的增加端口连接布通率的集成电路，其特征在于，所述硬件接入模块包括：接入连接盒和接入开关盒，所述接入连接盒和所述接入开关盒分别与所述硬件电路连接，所述接入开关盒与所述可编程门阵列器件连接。
6.根据权利要求5所述的增加端口连接布通率的集成电路，其特征在于，所述接入开关盒、所述第一输出开关盒和所述第二输出开关盒的侧边设有若干个输入端和若干个输出端，若干个所述输入端和若干个所述输出端用于与所述硬件电路或连接盒连接；
每个所述输入端或每个所述输出端对应一个互联系数。
7.根据权利要求6所述的增加端口连接布通率的集成电路，其特征在于，所述接入开关盒的一个输出端与所述可编程门阵列器件的一个输入端连接；
所述第二输出开关盒的一个输入端与所述可编程门阵列器件的一个输出端连接；
所述接入开关盒的一个输出端的互联系数与所述第二输出开关盒的一个输入端的互联系数相同。
8.根据权利要求6所述的增加端口连接布通率的集成电路，其特征在于，所述接入开关盒的一个输入端与所述可编程门阵列器件的一个输出端连接；
所述第二输出开关盒的一个输出端与所述可编程门阵列器件的一个输入端连接；
所述接入开关盒的一个输入端的互联系数与所述第二输出开关盒的一个输出端的互联系数相同。
9.根据权利要求5所述的增加端口连接布通率的集成电路，其特征在于，所述接入连接盒、所述第一输出连接盒和所述第二输出连接盒分别设有与开关盒连接的开关输入端和开关输出端，以及分别设有与硬件电路连接的硬件输入端和硬件输出端，且每个端口均为一组总线，每组总线包含若干条连接线。
10.根据权利要求4所述的增加端口连接布通率的集成电路，其特征在于，所述第一可编程逻辑块和所述第二可编程逻辑块分别设有与连接盒连接的连接输入端和连接输出端，且每个端口均为一组总线，每组总线包含若干条连接线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311175406.9A CN117094264A (zh) | 2023-09-12 | 2023-09-12 | 增加端口连接布通率的集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311175406.9A CN117094264A (zh) | 2023-09-12 | 2023-09-12 | 增加端口连接布通率的集成电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117094264A true CN117094264A (zh) | 2023-11-21 |
Family
ID=88770014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311175406.9A Pending CN117094264A (zh) | 2023-09-12 | 2023-09-12 | 增加端口连接布通率的集成电路 |
Country Status (1)
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| CN (1) | CN117094264A (zh) |
-
2023
- 2023-09-12 CN CN202311175406.9A patent/CN117094264A/zh active Pending
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