CN1280892C - 可编程逻辑器件结构 - Google Patents
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Abstract
本发明为一种适于数据通路应用的可编程逻辑器件(FDP)，由可编程逻辑单元(LC)阵列组成，通过层次式的可编程连线资源组织成为层次式结构。其中，将m×n个(16≥m，n≥2)LC组成可编程宏单元(MC)，以利于实现多位的数据运算；以MC为基本单元进行阵列扩展，获得不同规格的FPGA系列，也可以得到满足不同逻辑容量要求的可编程IP核。FDP结构既可以作为FPGA芯片，也可以作为可编程片上系统或者可编程IP核。
Description
技术领域
本发明属电子电路设计技术领域，具体涉及一种可编程逻辑器件结构，该结构适合于数据通路应用。
背景技术
FPGA(Field Programmable Gate Array，现场可编程门阵列)是一种被广泛应用的可编程逻辑器件，可以通过用户向器件内写入“编程数据”，实现不同功能的逻辑电路。FPGA的现场可编程特性可以降低电子系统的开发成本，缩短上市时间，减少系统维护升级成本。FPGA既可以作为电子系统开发的设计验证，也可以用于电子产品的成品生产，在各种军用、民用的电子产品中拥有广泛的应用。片上系统(SOC)是将一个电子系统集成在一块芯片上的技术。与普通的电子系统一样，在片上系统中也会大量应用到具有可变逻辑功能的可编程模块。因此要设计出可编程IP核，供SOC设计者用于系统设计。FPGA的核心部分与可编程IP核的核心部分有很大相似性，它们的结构(包括可编程逻辑单元结构和可编程互连线结构)可以采用同样的设计，在本发明中将它们统称为FPGA。
在诸如声音/图像处理、数字通信、实时控制等领域，需要大量的加法、乘法、FFT、DCT变换等运算。目前，这些运算往往采用DSP、FPGA或ASIC(专用集成电路)芯片来实现。在实时性要求较高的场合，往往采用FPGA或ASIC才能达到所需的计算速度。由于FPGA与ASIC相比在速度上较接近，而在开发速度、开发成本和应用灵活性上却要优越得多。因此，FPGA在数据通路的应用上具有很好的性能价格比，正被广泛地采用。
FPGA的结构设计所涵盖的问题有：可编程逻辑单元阵列的组织、可编程连线资源和可编程逻辑单元阵列的结合、可编程I/O单元的使用、设计同样结构不同规模FPGA的解决方案等。FPGA结构设计对于FPGA产品的功能、性能、使用、测试、维护等各方面都有非常重要的作用。在不同领域中的应用会对FPGA的结构提出不同的优化要求，因此有必要针对FPGA的主要应用领域(如数据通路应用)提出专门优化的FPGA结构设计。
发明内容
本发明的目的在于提出一种适于数据通路应用的优化的可编程逻辑器件结构设计。
本发明提出的适于数据通路应用的可编程逻辑器件(FPGA for DataPath，缩写为FDP)结构，由可编程逻辑单元(LC)阵列组成，通过层次式的可编程连线资源组织成为层次式结构。该结构针对数据通路应用领域进行了优化，使用了适于数据通路应用的可编程逻辑单元结构和可编程连线结构；将m×n个(16≥m，n≥2)LC组成可编程宏单元(MC)，有利于实现多位的数据运算；可以按MC为基本单元进行阵列扩展，获得不同规格的FPGA系列，也可以得到满足不同逻辑容量要求的可编程IP核。FDP结构既可以作为FPGA芯片，也可以作为可编程片上系统或者可编程IP核。
(1)关于层次式芯片结构
FDP对数据通路应用进行了专门的优化，其中采用了适于数据通路应用的可编程逻辑单元(Programmable Logic Cell，LC)和可编程连线结构，同时也能很好地兼顾通用逻辑应用的使用要求。芯片中可编程连线结构以层次式组织，分为三层，分别对应于将可编程逻辑单元在LC级别、MC级别和芯片级别进行连接；用这样的层次式互连结构把芯片的可编程资源组织为层次式结构：若干个LC组成m×n(16≥m，n≥2)的阵列和相应的短线、可编程长线、专用进位线、专用时钟线构成一个宏单元(Macro Cell，MC)，整个芯片由MC按照阵列形式组成。
FDP层次式的组织结构见图1、图2中的示例。如图1中所示，芯片中心部分是一个MC的阵列。在MC阵列四周是可编程I/O单元，作为FDP的用户在设计电路时输入输出管脚。
图2中为一个由4×4个LC组成的宏单元，邻近LC通过短线连接，可分割长线完成在MC内部的连接。MC中的LC之间由可分割长线、专用进位链、时钟线等资源形成的联系比较紧密，将它们作为一个整体进行电路和版图设计。
以MC为单位，通过对MC边缘上的连线资源编程开关的控制，可以确定可分割长线的长度、可以控制专用进位链的进位方式(置“1”、置“0”或进位在MC之间传递)。一个MC可以实现高效的四个半字节的全加器，或一个高速的4位乘法器。可以而且通过将数个MC的可分割长线、专用进位链等连通在一起，用数个来MC来达到更多位数的数据运算。另外，专用时钟网络按MC为单位进行时钟缓冲和分配，通过控制MC中的时钟线，可以在不需要时序功能时禁止时钟在此MC中的传递，达到减少动态功耗的目的。
在MC边缘上的可编程开关组综合了可分割长线、专用进位链和专用时钟网络的控制，其结构如图3所示。在垂直和水平方向上各有一组这样的可编程开关组——垂直控制单元和水平控制单元。
(2)芯片规模的扩展
可编程逻辑芯片或可编程IP核要根据不同用户不同的电路规模要求，提供不同规模的系列化产品，让用户在保证功能应用的前提下降低成本和芯片面积消耗。FDP由MC作为层次式阵列化的单元，因此可以通过改变MC的数目和相应的长线布线资源，就可以组成不同规模大小的可编程逻辑芯片或可编程IP核。以图1中的FDP结构为例，将4×4MC阵列增加为5×5的阵列，并增加长线纵横各一列，就能使原来的芯片扩大50％左右。
当MC阵列的规模大幅度变化时，由于长线长度变化，需要调整MC对长线的驱动，也需要根据规模变化造成的连线资源需求变化，改变长线、可分割长线的通道宽度(每一组线中连线的条数)。但当芯片的变化在一定的范围内，仍可以不对通道宽度和长线驱动做改动，通过简单变化MC和长线的阵列大小调整可编程逻辑器件或可编程IP核的规模。
附图说明
图1.FDP整体结构
图2.宏单元结构
图3.垂直/水平控制单元结构
图中标号：1为长线，2为可分割长线，3为短线，4为可编程宏单元，5为专用进位线，6为可编程I/O单元，7为垂直进位线，8为水平进位线，9为垂直控制单元，10为水平控制单元，11为可编程逻辑单元，12为时钟输入，13为时钟缓冲输出，14为进位输入，15为进位输出，16为可分割长线开关组，17为进位值控制，18为进位通/断控制。
具体实施方式
在图1、图2、图3中所示的结构实际上就是本发明的一个具体实施例子。如图1中所示，此例子的器件中包括4×4个MC单元，共有4组水平方向长线和4组垂直方向长线，每组4根，共有32根长线。在4×4的MC阵列四周是可编程I/O单元，实现FDP的用户在设计电路时的输入输出管脚。每一边的I/O单元中包括16个可供用户使用的I/O口，即MC阵列中每一列/行对应一个I/O口。
MC内部的结构如图2所示。4×4的LC单元阵列，由短线(图中所画的一条短线代表包括5根短线的一组)和可分割长线(图中所画的一条可分割长线代表包括4根可分割长线的一组)连接。MC边缘的16根可分割长线和4根专用进位线通过可编程开关组(图2中的水平控制单元和垂直控制单元，结构如图3所示)进行控制，与相邻的MC相连。
此例中的结构就是一个包含16×16LC单元、64个可编程I/O口的可编程器件。
Claims (1)
1、一种层次式组织的可编程逻辑器件结构，可用于FPGA和可编程IP核的设计中，其特征在于采用适于数据通路应用的可编程逻辑单元IC结构和可编程连线结构；将m×n个(16≥m，n≥2)LC组成可编程宏单元(MC)，以MC为基本单元进行阵列扩展，获得不同规格的FPGA系列，或满足不同逻辑容量要求的可编程IP核；其中，芯片的可编程资源组织为3个层次：可编程逻辑单元LC是最低层次的可编程资源；每m×n个(16≥m，n≥2)LC和相应的连线资源构成一个宏单元(MC)；整个芯片由MC按照阵列形式组成，阵列四周有可编程I/O口；并且，将m×n个(16≥m，n≥2)LC阵列及它们之间的短线、可编程长线、专用进位线、专用时钟线作为一个整体进行电路和版图设计；MC和MC的连接处有可编程开关组对可编程长线、专用进位线进行连接和控制。
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