CN101034387B

CN101034387B - 可重构电路

Info

Publication number: CN101034387B
Application number: CN2006101375611A
Authority: CN
Inventors: 花井乔; 河野哲雄
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Cypress Semiconductor Corp
Priority date: 2006-03-10
Filing date: 2006-10-25
Publication date: 2011-12-14
Anticipated expiration: 2026-10-25
Also published as: EP1832985A2; US20070230336A1; JP4782591B2; JP2007241830A; CN101034387A; US8099540B2; EP1832985A3; EP1832985B1

Abstract

本发明提供一种可重构电路，该可重构电路包括：网络电路，其用于控制算术单元组中的输出端子与输入端子之间的连接；和第一选择器，其连接在所述算术单元组与所述网络电路之间。当第一控制信号处于第一状态时，所述第一选择器将所述算术单元组的第一端子连接到所述网络电路的第一端子，还将所述算术单元组的第二端子连接到所述网络电路的第二端子。而当第一控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第一端子连接到所述网络电路的所述第二端子，还将所述算术单元组的所述第二端子连接到所述网络电路的所述第一端子。

Description

可重构电路

技术领域

本发明涉及可重构电路。

背景技术

图8示出了例示其中设定构形(configuration)0的可重构电路的构成示例的图，图9示出了例示其中设定构形1的可重构电路的构成示例的图。可重构电路包括网络模块801。网络模块801接收外部输入数据端子DI的输入数据，并从外部输出数据端子DO输出数据。另外，网络模块801包括第一ALU(算术逻辑单元)811、第二ALU 812、第三ALU 813、第四ALU 814、计数器815以及RAM 816。各个ALU 811至814接收输入端子(a)和(b)的输入数据，并从输出端子(o)输出算术结果。计数器815接收输入端子(a)和(b)的输入数据，并从输出端子(o)输出计数值。RAM 816接收写端子“write”和读端子“read”的输入信号，并从输出端子(o)输出数据。

首先，描述图8中示出的构形0。外部输入数据端子DI连接至第一ALU 811的输入端子(a)和(b)。例如，第一ALU 811将输入端子(a)和(b)的数据相加。第一ALU 811的输出端子(o)连接到第三ALU 813的输入端子(a)。例如，第三ALU813对输入端子(a)的数据执行4位移位运算。第三ALU 813的输出端子(o)连接到RAM 816的“write”端子。RAM 816执行例如写操作。

接下来，描述图9中示出的构形1。外部输入数据端子DI连接到第四ALU 814的输入端子(a)和计数器815的输入端子(a)。计数器815的输出端子(o)连接到RAM 816的读端子“read”。RAM 816执行例如读操作。RAM 816的输出端子(o)连接到第四ALU 814的输入端子(b)。例如，第四ALU 814将输入端子(a)和(b)的数据相乘。第四ALU 814的输出端子(o)连接到外部输出数据端子DO。

图10示出了例示网络模块801的构成示例的图。网络模块801包括四个第一切换器1001和四个第二切换器1002，并基于64位控制信号SEL控制切换器1001、1002。切换器1001和1002中的每一个都包括四个输入端子和四个输出端子，可选择所述四个输入端子的数据输入中的一个并将所选数据从各输出端子输出。64位控制信号SEL包括八个8位控制信号。八个切换器1001和1002基于这八个8位控制信号分别执行控制。第一切换器1001的输入端子连接到上述算术单元811至816以及外部输入数据端子DI。第一切换器1001的输出端子连接到第二切换器1002的输入端子。第二切换器1002的输出端子连接到算术单元811至816的输入端子以及外部输出数据端子DO。

如上所述，网络模块801可以通过根据用于构形设定的控制信号SEL在算术单元811至816之间切换连接，来切换算术单元811至816的功能。

在下面示出的专利文献1中，描述了一种半导体集成电路，该半导体集成电路包括连接至多个数据输入节点的输入切换器、连接至多个数据输出节点的输出切换器、布置在上述输入切换器与上述输出切换器之间的具有算术单元和第一数据保持电路的第一数据路径、以及布置在输入切换器与输出切换器之间的具有第二数据保持电路的第二数据路径，其中，第一数据保持电路存储算术单元的算术结果数据，第二数据保持电路保持输入到所述多个数据输入节点中的任一个的数据。

在下面示出的专利文献2中，描述了一种半导体集成电路装置，该半导体集成电路装置在单个半导体基板上形成有：嵌入式非易失性存储器件；多个处理器，其使得能够通过重写存储器件实现功能改进；以及用于按照可编程方式互连上述多个处理器的单元。

[专利文献1]日本特开2005-44329号公报。

[专利文献2]日本特开平6-274459号公报。

理想地，网络模块801可以针对任何组合从各个算术单元811至816的输出端子任意地连接到各个算术单元811至816的输入端子。然而，如图10所示，按照共用配线以减少控制信号SEL的位数以及电路规模的方式来进行构造。因此，在一些情况下，由于网络模块801中发生冲突，所以存在不可连接的组合。

发明内容

本发明的目的是提供一种可重构电路，该可重构电路能够在减小电路规模的同时增加输出端子和输入端子的可连接组合数。

根据本发明的一方面，提供了一种可重构电路，该可重构电路包括：算术单元组，其用于执行算术运算；网络电路，其用于控制所述算术单元组中的输出端子和输入端子之间的连接；以及第一选择器，其连接在所述算术单元组与所述网络电路之间。上述算术单元组包括第一端子和第二端子，上述网络电路包括第一端子和第二端子，并且当第一控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第一端子连接到所述网络电路的所述第一端子，还将所述算术单元组的所述第二端子连接到所述网络电路的所述第二端子，而当第一控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第一端子连接到所述网络电路的所述第二端子，还将所述算术单元组的所述第二端子连接到所述网络电路的所述第一端子。

附图说明

图1示出了例示根据本发明实施例的可重构电路的构成示例的图。

图2示出了例示网络电路的构成示例的图。

图3示出了例示切换器的构成示例的图。

图4示出了例示图1中示出的可重构电路的更具体构成示例的图。

图5示出了例示图4中示出的可重构电路的操作示例的流程图。

图6示出了例示图4中示出的可重构电路的更具体构成示例的图。

图7示出了例示交换选择器的构成示例的图。

图8示出了例示其中设定构形0的可重构电路的构成示例的图。

图9示出了例示其中设定构形1的可重构电路的构成示例的图。

图10示出了例示网络模块的构成示例的图。

图11示出了例示从图10中示出的网络模块简化的构成示例的图。

图12示出了例示其中将图11中示出的电路中输出端子RAMo和ALU1o互换后的电路的图。

具体实施方式

图11示出了例示从图10中所示的网络模块801简化后的构成示例的图。第一切换器1101和1102是通过简化图10中所示的第一切换器1001而构造的。第二切换器1111和1112是通过简化图10中所示的第二切换器1002而构造的。

切换器1101和1102中的每一个都分别包括两个输入端子和两个输出端子，可以选择所述两个输入端子的数据中的一个，并将所选数据从各输出端子输出。切换器1111和1112中的每一个都分别包括两个输入端子和四个输出端子，可以选择所述两个输入端子的数据中的一个，并将所选数据从各输出端子输出。

切换器1101的两个输入端子分别连接到图8中示出的第三ALU 813的输出端子ALU3o和RAM 816的输出端子RAMo。对于切换器1101的两个输出端子，一个连接到切换器1111的输入端子，而另一个连接到切换器1112的输入端子。

切换器1102的两个输入端子分别连接到图8中示出的第一ALU 811的输出端子ALU1o和第二ALU 812的输出端子ALU2o。对于切换器1102的两个输出端子，一个连接到切换器1111的输入端子，而另一个连接到切换器1112的输入端子。

切换器1111的四个输出端子分别连接到图8中示出的第一ALU 811的第一输入端子ALU1a、第一ALU 811的第二输入端子ALU1b、第二ALU 812的第一输入端子ALU2a、以及第二ALU 812的第二输入端子ALU2b。

切换器1112的四个输出端子分别连接到图8中示出的第三ALU 813的第一输入端子ALU3a、第三ALU 813的第二输入端子ALU3b、RAM816的写端子“RAMwrite”、以及RAM 816的读端子“RAMread”。

下面，考虑如下情况：网络模块801将输出端子ALU3o连接到输入端子ALU1a，并将输出端子RAMo连接到输入端子ALU2a。输出端子ALU30可经由切换器1101和1111连接到输入端子ALU1a。输出端子RAMo还可经由切换器1101和1111连接到输入端子ALU2a。因为在切换器1101和1111之间仅有一个连接路径，所以在切换器1101的输出端子1120处的端子ALU3o和ALU1a之间的路径与端子RAMo和ALU2a之间的路径相竞争。因此，不可能同时连接端子ALU3o与ALU1a之间的路径以及端子RAMo与ALU2a之间的路径。

图12示出了例示其中将图11所示的电路中的输出端子RAMo和ALU1o互换后的电路的图。这里，与上述情况类似，考虑如下情况：网络模块801连接输出端子ALU3o和输入端子ALU1a，并还连接输出端子RAMo和输入端子ALU2a。输出端子ALU3o经由切换器1101和1111连接到输入端子ALU1a。并且，输出端子RAMo经由切换器1102和1111连接到输入端子ALU2a。因为在切换器1101与1111之间存在一个连接路径，并且在切换器1102与1111之间存在另一个连接路径，所以可以同时连接端子ALU3o与ALU1a之间的路径以及端子RAMo与ALU2a之间的路径。

在图11的情况下，在网络模块801中可能发生数据冲突。为避免这种情况，如图12所示，可以更改网络模块801与算术单元之间的连接。然而，因为算术单元的输出端子通过硬件而固定，所以它们的位置不可互换。因此，根据本实施例，如图12所示，通过互换算术单元的输出端子RAMo和ALU1o的信号线的连接，可以避免网络模块801中的数据冲突。

图1示出了例示根据本发明实施例的可重构电路的构成示例的图。可利用构形设定将该可重构电路切换到图8中示出的电路或图9中示出的电路。

CPU 101经由CPU总线102连接到CPU接口103。构形RAM 104是经由CPU总线102和CPU接口103连接到CPU 101的网络存储器。另外，构形RAM 104存储64个面的网络控制信号信息(构形数据)：构形0至构形63。网络控制信号信息对一个面具有N位。CPU 101可预先将64个面的网络控制信号信息写入构形RAM 104中。

当例如设定图8中所示的构形0时，CPU 101将构形0的地址输出到构形RAM 104。然后，构形RAM 104将构形0的N位网络控制信号信息输出到网络电路105。

同样，当例如设定图9中所示的构形1时，CPU 101将构形1的地址输出到构形RAM 104。然后，构形RAM 104将用于构形1的N位网络控制信号信息输出到网络电路105。

如上所述，构形RAM 104根据从CPU 101输入的构形地址，可通过将N位网络控制信号信息输出到网络电路105来动态地更改构形。

算术单元组包括用于执行算术运算的n个算术单元111至11n。网络电路105控制(动态地切换如下连接的组合)n个算术单元111至11n的输出端子与n个算术单元111至11n的输入端子之间的连接。稍后将参照图2描述其详情。选择器106连接在n个算术单元111至11n的输出端子与网络电路105的输入端子之间，从而可以互换n个算术单元111至l1n的输出端子与网络电路105的输入端子之间的连接。类似地，选择器107连接在n个算术单元111至11n的输入端子与网络电路105的输出端子之间，从而可以互换n个算术单元111至l1n的输入端子与网络电路105的输出端子之间的连接。由此，如图12所示，可以避免网络电路105中的数据冲突。

图2示出了例示网络电路105的构成示例的图。网络电路105包括第一切换器201至208、第二切换器211至218以及第三切换器221至228。第一切换器201至208中的每一个都包括四个输入端子和四个输出端子，可选择四个输入端子数据中的任一个并从各输出端子将其输出。第二切换器211至218中的每一个都包括四个输入端子和两个输出端子，可选择四个输入端子数据中的任一个并从各输出端子将其输出。第三切换器221至228中的每一个都包括两个输入端子和四个输出端子，可选择两个输入端子数据中的任一个并从各输出端子将其输出。

网络电路105包括32个输入端子in0至in31和32个输出端子out1至out31。32个输入端子in0至in31经由图1中示出的选择器106连接到算术单元111至11n的输出端子。32个输出端子out0至out31经由图1中示出的选择器107连接到算术单元111至11n的输入端子。

对于切换器201，其四个输入端子连接到四个输入端子in0至in3，而其四个输出端子连接到切换器211至214的输入端子。对于切换器202，其四个输入端子连接到四个输入端子in4至in7，而其四个输出端子连接到切换器211至214的输入端子。对于切换器203，其四个输入端子连接到四个输入端子in8至inl1，而其四个输出端子连接到切换器211至214的输入端子。对于切换器204，其四个输入端子连接到四个输入端子in12至in15，而其四个输出端子连接到切换器211至214的输入端子。

对于切换器205，其四个输入端子连接到四个输入端子in16至in19，而其四个输出端子连接到切换器215至218的输入端子。对于切换器206，其四个输入端子连接到四个输入端子in20至in23，而其四个输出端子连接到切换器215至218的输入端子。对于切换器207，其四个输入端子连接到四个输入端子in24至in27，而其四个输出端子连接到切换器215至218的输入端子。对于切换器208，其四个输入端子连接到四个输入端子in28至in31，而其四个输出端子连接到切换器215至218的输入端子。

切换器211的两个输出端子连接到切换器221、225的输入端子。切换器212的两个输出端子连接到切换器222、226的输入端子。切换器213的两个输出端子连接到切换器223、227的输入端子。切换器214的两个输出端子连接到切换器224、228的输入端子。

切换器215的两个输出端子连接到切换器221、225的输入端子。切换器216的两个输出端子连接到切换器222、226的输入端子。切换器217的两个输出端子连接到切换器223、227的输入端子。切换器218的两个输出端子连接到切换器224、228的输入端子。

切换器221的四个输出端子连接到输出端子out0至out3。切换器222的四个输出端子连接到输出端子out4至out7。切换器223的四个输出端子连接到输出端子out8至out11。切换器224的四个输出端子连接到输出端子out12至out15。切换器225的四个输出端子连接到输出端子out16至out19。切换器226的四个输出端子连接到输出端子out20至out23。切换器227的四个输出端子连接到输出端子out24至out27。切换器228的四个输出端子连接到输出端子out28至out31。

图3示出了例示切换器201的构成示例的图。切换器201包括选择器301至304。另外，切换器201根据网络控制信号SEL1，接收输入端子in0至in3的输入数据，并从输出端子output1至output3输出数据。在将8位网络控制信号SEL1分为四个2位信号后对其进行分配，随后输出到选择器301至304。

选择器301根据网络控制信号SEL1中的2位信号接收四个输入端子in0至in3的输入数据，选择输入数据中的任一个并从输出端子output0将其输出。选择器302根据网络控制信号SEL1中的2位信号接收四个输入端子in0至in3的输入数据，选择输入数据中的任一个并从输出端子output1将其输出。选择器303根据网络控制信号SEL1中的2位信号接收四个输入端子in0至in3的输入数据，选择输入数据中的任一个并从输出端子output2将其输出。选择器304根据网络控制信号SEL1中的2位信号接收四个输入端子in0至in3的输入数据，选择输入数据中的任一个并从输出端子output3将其输出。其他的切换器202至208、211至218以及221至228具有与切换器201类似的结构。

图4示出了例示图1中所示的可重构电路的更具体构成示例的图。在图4中，将寄存器401添加到图1所示的结构中。寄存器401是双稳态多谐振荡器(flip-flop)，其经由CPU总线102和CPU接口103连接到CPU 101，并存储M位选择器控制信号信息。CPU 101可将N位的选择器控制信号信息写入到寄存器401中。根据存储在寄存器401中的选择器控制信号信息，选择器106可互换算术单元111至l1n的输出端子与网络电路105的输入端子之间的连接。

图5示出了例示图4中所示的可重构电路的操作示例的流程图。首先，当指示开始操作时，在步骤S501，CPU 101将网络控制信号信息经由网络接口103写入到构形RAM 104，并将选择器控制信号信息写入到寄存器401中。上述处理是每次起动时执行的起动设定处理。根据存储在寄存器401中的选择器控制信号信息，选择器106在算术单元111至11n的输出端子与网络电路105的输入端子之间进行连接。类似地，选择器107在算术单元111至11n的输入端子与网络电路105的输出端子之间进行连接。

接着，在步骤S502，执行重构的核心操作。CPU 101将用于设定构形的地址输出到构形RAM 104。根据以上地址，构形RAM 104将设定构形的网络控制信号信息输出到网络电路105。根据以上网络控制信号信息，网络电路105在图2中所示的输入端子in0至in31与输出端子out0至out31之间进行连接。例如，基于来自CPU 101的指令，构形RAM 104将针对构形0至构形N的网络控制信号信息依次输出到网络电路105。网络电路105基于构形0至构形N的设定依次执行连接。由此，通过动态地连续切换构形0至构形N的功能，可以操作可重构电路。

图6示出了例示图4中所示的可重构电路的更具体构成示例的图。在图6中，将寄存器402添加到图4所示的结构中。选择器106包括十六个交换选择器601至616。选择器107包括十六个交换选择器617至632。

构形RAM 104存储64个面的网络控制信号信息：构形0至构形63。网络控制信号信息每面具有1024位。根据从CPU 101输入的构形地址，构形RAM 104将1024位网络控制信号信息输出到网络电路105。网络电路105包括128个输入端子、128个输出端子以及128个切换器。如图3所示，上述切换器中的每一个都包括四个输入端子和四个输出端子，并根据8位控制信号控制四个输入端子与四个输出端子之间的连接。通过接收来自构形RAM 104的具有128×8＝1024位的控制信号输入来对128个切换器进行控制。

寄存器401是双稳态多谐振荡器，其经由CPU总线102和CPU接口103连接到CPU 101，并存储64位选择器控制信号信息。CPU 101可将64位选择器控制信号信息写入到寄存器401中。根据存储在寄存器401中的64位选择器控制信号信息，选择器106可互换算术单元111至11n的输出端子与网络电路105的输入端子之间的连接。

寄存器402是双稳态多谐振荡器，其经由CPU总线102和CPU接口103连接到CPU 101，并存储64位选择器控制信号信息。CPU 101可将64位选择器控制信号信息写入到寄存器402中。根据存储在寄存器402中的64位选择器控制信号信息，选择器107可互换算术单元111至11n的输入端子与网络电路105的输出端子之间的连接。

图7示出了例示交换选择器601的构成示例的图。交换选择器601包括八个输入端子in0至in7，以及八个输出端子out0至out7。输入端子in0至in7连接到算术单元111至11n的输出端子。输出端子out0至out7连接到网络电路105的输入端子。根据4位选择器控制信号，交换选择器601互换八个输入端子in0至in7与八个输出端子out0至out7之间的连接。

当选择器控制信号的第一位处于第一状态(例如，为“0”)时，输入端子in0连接到输出端子out0，而输入端子in4连接到输出端子out4。另一方面，当选择器控制信号的第一位处于第二状态(例如，为“1”)时，输入端子in0连接到输出端子out4，而输入端子in4连接到输出端子out0。

当选择器控制信号的第二位处于第一状态(例如，为“0”)时，输入端子in1连接到输出端子out1，而输入端子in5连接到输出端子out5。另一方面，当选择器控制信号的第二位处于第二状态(例如，为“1”)时，输入端子in1连接到输出端子out5，而输入端子in5连接到输出端子out1。

当选择器控制信号的第三位处于第一状态(例如，为“0”)时，输入端子in2连接到输出端子out2，而输入端子in6连接到输出端子out6。另一方面，当选择器控制信号的第三位处于第二状态(例如，为“1”)时，输入端子in2连接到输出端子out6，而输入端子in6连接到输出端子out2。

当选择器控制信号的第四位处于第一状态(例如，为“0”)时，输入端子in3连接到输出端子out3，而输入端子in7连接到输出端子out7。另一方面，当选择器控制信号的第四位处于第二状态(例如，为“1”)时，输入端子in3连接到输出端子out7，而输入端子in7连接到输出端子out3。

如上所述，当选择器控制信号处于第一状态时，交换选择器601执行直接连接，而不互换输入端子in0至in7与输出端子out0至out7之间的连接，而当选择器控制信号处于第二状态时，交换选择器601通过互换输入端子in0至in7与输出端子out0至out7之间的连接而执行交叉连接。

其他的交换选择器602至632具有与交换选择器601相同的构成。选择器106包括十六个交换选择器601至616。基于4位选择器控制信号来控制交换各选择器601至616。因此，通过从寄存器401输入具有16×4＝64位的选择器控制信号来对选择器106中的十六个交换选择器601至616进行控制。类似地，通过从寄存器402输入具有16×4＝64位的选择器控制信号来对选择器107中的十六个交换选择器617至632进行控制。

交换选择器601至632中的每一个都包括八个输入端子in0至in7以及八个输出端子out0至out7。因此，具有16个交换选择器601至616的选择器106包括16×8＝128个输入端子IN和128个输出端子。类似地，具有16个交换选择器617至632的选择器107包括16×8＝128个输入端子和128个输出端子OUT。

构形RAM 104输出到网络电路105的网络控制信号信息具有1024位。在构形RAM 104存储64个面的网络控制信号信息的情况下，要求64千位量级的容量。相反，为了控制选择器106、107，寄存器401包括64个双稳态多谐振荡器，并且寄存器402包括64个双稳态多谐振荡器。此外，寄存器401、402要求两个CPU接口103。即使在添加选择器106、107的情况下，与网络电路105和构形RAM 104相比，也可以限制电路规模。

根据本实施例，为了避免网络电路105中的数据冲突，即使在硬件完成后，也可以添加选择器106、107来改变网络电路105与算术单元111至11n之间的连接。更具体地，如图6所示，将选择器106设置在算术单元111至11n的输出端子与网络电路105的输入端子之间，另外将选择器107设置在算术单元111至11n的输入端子与网络电路105的输出端子之间。

用于选择器106、107的选择器控制信号是从寄存器401、402输入的，而不是从构形RAM 104输入的。CPU 101将选择器控制信号信息经由CPU接口103写入寄存器401、402。不使用构形RAM 104的原因在于，除了减小电路规模的目的之外，还假设仅在对可重构电路进行起动设定时执行对算术单元111至11n与网络电路105的连接设定，如图5所示。因为当在操作过程中希望切换设定时采用构形RAM 104，所以要求具有“要设定的位数×切换面数”的容量。因此，通过限制操作过程中要切换的部分，并且通过在起动时利用从CPU 101进行写入而设定其他部分，可以在减小电路规模的同时提高网络连接中的自由度。

因为在图11中所示的可重构电路中通过硬件来固定网络模块801与算术单元之间的连接，所以可能存在如下情况：由于网络择路限制，所以在对算术单元的输出端子与输入端子进行连接时无法实现所希望的网络连接。为了解决以上问题，根据本实施例，可以将用于互换网络电路105与算术单元111至11n之间的连接的选择器控制信号信息设定在寄存器401、402中。通过基于以上选择器控制信号信息互换连接，选择器106、107可提高网络连接中的自由度。此外，由于可由寄存器401、402来设定选择器106、107的连接互换功能，所以与采用构形RAM 104的情况相比可减小电路规模。因此，通过设置选择器106、107，可以减小电路规模，还可以增加算术单元组的输出端子与输入端子之间的可连接组合数。

本发明并不限于设置选择器106和107两者的情况。可以仅设置选择器106，而删除选择器107。或者，可以仅设置选择器107，而删除选择器106。

以上实施例仅示出了当结合本发明时的具体示例，因此应当理解，本发明的技术范围并不限于此。因此，可以在不脱离本发明的技术思想或主要特征的情况下，以各种形式实现本发明。

通过设置第一选择器，可以减小电路规模，还可以增加算术单元组的输出端子与输入端子之间的可连接组合数。

本申请基于于2006年3月10日提交的在先日本专利申请No.2006-065695并要求其优先权，在此通过引用并入其全部内容。

Claims

1.一种可重构电路，该可重构电路包括：

算术单元组，其执行算术运算；

网络电路，其控制所述算术单元组的输出端子与输入端子之间的连接；以及

第一选择器，其连接在所述算术单元组与所述网络电路之间，

其中，所述算术单元组包括第一端子和第二端子，并且

所述网络电路包括第一端子和第二端子，并且

当第一控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第一端子连接到所述网络电路的所述第一端子，还将所述算术单元组的所述第二端子连接到所述网络电路的所述第二端子，而当第一控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第一端子连接到所述网络电路的所述第二端子，还将所述算术单元组的所述第二端子连接到所述网络电路的所述第一端子。

2.根据权利要求1所述的可重构电路，

其中，所述算术单元组的所述第一端子和所述第二端子分别是所述算术单元组的第一输出端子和第二输出端子；

所述网络电路的所述第一端子和所述第二端子分别是所述网络电路的第一输入端子和第二输入端子；并且

当第一控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第一输出端子连接到所述网络电路的所述第一输入端子，还将所述算术单元组的所述第二输出端子连接到所述网络电路的所述第二输入端子，而当第一控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第一输出端子连接到所述网络电路的所述第二输入端子，还将所述算术单元组的所述第二输出端子连接到所述网络电路的所述第一输入端子，并且

其中，将所述算术单元组的输入端子连接至所述网络电路的输出端子。

3.根据权利要求2所述的可重构电路，

其中，所述算术单元组包括第三输出端子和第四输出端子，并且

所述网络电路包括第三输入端子和第四输入端子，并且

当第二控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第三输出端子连接到所述网络电路的所述第三输入端子，还将所述算术单元组的所述第四输出端子连接到所述网络电路的所述第四输入端子，而当第二控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第三输出端子连接到所述网络电路的所述第四输入端子，还将所述算术单元组的所述第四输出端子连接到所述网络电路的所述第三输入端子。

4.根据权利要求1所述的可重构电路，该可重构电路还包括：

网络存储器，其存储网络控制信号信息；和

寄存器，其存储所述第一控制信号信息，

其中，所述网络电路根据存储在所述网络存储器中的所述网络控制信号信息来控制所述算术单元组的所述输出端子与输入端子之间的连接，并且

当第一控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第一端子连接到所述网络电路的所述第一端子，还根据存储在所述寄存器中的所述第一控制信号信息将所述算术单元组的所述第二端子连接到所述网络电路的所述第二端子，而当第一控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第一端子连接到所述网络电路的所述第二端子，还根据存储在所述寄存器中的所述第一控制信号信息将所述算术单元组的所述第二端子连接到所述网络电路的所述第一端子。

5.根据权利要求2所述的可重构电路，该可重构电路还包括：

网络存储器，其存储网络控制信号信息；和

寄存器，其存储所述第一控制信号信息，

当第一控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第一输出端子连接到所述网络电路的所述第一输入端子，还根据存储在所述寄存器中的所述第一控制信号信息将所述算术单元组的所述第二输出端子连接到所述网络电路的所述第二输入端子，而当第一控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第一输出端子连接到所述网络电路的所述第二输入端子，还根据存储在所述寄存器中的所述第一控制信号信息将所述算术单元组的所述第二输出端子连接到所述网络电路的所述第一输入端子。

6.根据权利要求1所述的可重构电路，

其中，所述算术单元组的所述第一端子和所述第二端子分别是所述算术单元组的第一输入端子和第二输入端子；

所述网络电路的所述第一端子和所述第二端子分别是所述网络电路的第一输出端子和第二输出端子；并且

当第一控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第一输入端子连接到所述网络电路的所述第一输出端子，还将所述算术单元组的所述第二输入端子连接到所述网络电路的所述第二输出端子，而当第一控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第一输入端子连接到所述网络电路的所述第二输出端子，还将所述算术单元组的所述第二输入端子连接到所述网络电路的所述第一输出端子，并且

将所述算术单元组的输出端子连接至所述网络电路的输入端子。

7.根据权利要求6所述的可重构电路，

其中，所述算术单元组包括第三输入端子和第四输入端子，并且

所述网络电路包括第三输出端子和第四输出端子，并且

当第二控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第三输入端子连接到所述网络电路的所述第三输出端子，还将所述算术单元组的所述第四输入端子连接到所述网络电路的所述第四输出端子，而当第二控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第三输入端子连接到所述网络电路的所述第四输出端子，还将所述算术单元组的所述第四输入端子连接到所述网络电路的所述第三输出端子。

8.根据权利要求6所述的可重构电路，该可重构电路还包括：

网络存储器，其存储网络控制信号信息；和

寄存器，其存储所述第一控制信号信息，

当第一控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第一输入端子连接到所述网络电路的所述第一输出端子，还根据存储在所述寄存器中的所述第一控制信号信息将所述算术单元组的所述第二输入端子连接到所述网络电路的所述第二输出端子，而当第一控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第一输入端子连接到所述网络电路的所述第二输出端子，还根据存储在所述寄存器中的所述第一控制信号信息将所述算术单元组的所述第二输入端子连接到所述网络电路的所述第一输出端子。

9.根据权利要求1所述的可重构电路，

所述网络电路的所述第一端子和所述第二端子分别是所述网络电路的第一输入端子和第二输入端子；

所述算术单元组包括第一输入端子和第二输入端子，并且

所述网络电路包括第一输出端子和第二输出端子，并且

当第一控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第一输出端子连接到所述网络电路的所述第一输入端子，还将所述算术单元组的所述第二输出端子连接到所述网络电路的所述第二输入端子，而当第一控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第一输出端子连接到所述网络电路的所述第二输入端子，还将所述算术单元组的所述第二输出端子连接到所述网络电路的所述第一输入端子，并且其中

当第二控制信号处于第一状态时，第二选择器将所述算术单元组的所述第一输入端子连接到所述网络电路的所述第一输出端子，还将所述算术单元组的所述第二输入端子连接到所述网络电路的所述第二输出端子，而当第二控制信号处于第二状态时，所述第二选择器将所述算术单元组的所述第一输入端子连接到所述网络电路的所述第二输出端子，还将所述算术单元组的所述第二输入端子连接到所述网络电路的所述第一输出端子。

10.根据权利要求9所述的可重构电路，

其中，所述算术单元组包括第三输入端子、第四输入端子、第三输出端子和第四输出端子，并且

所述网络电路包括第三输入端子、第四输入端子、第三输出端子和第四输出端子，并且

当第三控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第三输出端子连接到所述网络电路的所述第三输入端子，还将所述算术单元组的所述第四输出端子连接到所述网络电路的所述第四输入端子，而当第三控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第三输出端子连接到所述网络电路的所述第四输入端子，还将所述算术单元组的所述第四输出端子连接到所述网络电路的所述第三输入端子，并且其中

当第四控制信号处于第一状态时，所述第二选择器将所述算术单元组的所述第三输入端子连接到所述网络电路的所述第三输出端子，还将所述算术单元组的所述第四输入端子连接到所述网络电路的所述第四输出端子，而当第四控制信号处于第二状态时，所述第二选择器将所述算术单元组的所述第三输入端子连接到所述网络电路的所述第四输出端子，还将所述算术单元组的所述第四输入端子连接到所述网络电路的所述第三输出端子。

11.根据权利要求9所述的可重构电路，该可重构电路还包括：

网络存储器，其存储网络控制信号信息；

第一寄存器，其存储所述第一控制信号信息；以及

第二寄存器，其存储所述第二控制信号信息，

当第一控制信号处于第一状态时，所述第一选择器将所述算术单元组的所述第一输出端子连接到所述网络电路的所述第一输入端子，还根据存储在所述第一寄存器中的所述第一控制信号信息将所述算术单元组的所述第二输出端子连接到所述网络电路的所述第二输入端子，而当第一控制信号处于第二状态时，所述第一选择器将所述算术单元组的所述第一输出端子连接到所述网络电路的所述第二输入端子，还根据存储在所述第一寄存器中的所述第一控制信号信息将所述算术单元组的所述第二输出端子连接到所述网络电路的所述第一输入端子，并且

当第二控制信号处于第一状态时，所述第二选择器将所述算术单元组的所述第一输入端子连接到所述网络电路的所述第一输出端子，还根据存储在所述第二寄存器中的所述第二控制信号信息将所述算术单元组的所述第二输入端子连接到所述网络电路的所述第二输出端子，而当第二控制信号处于第二状态时，所述第二选择器将所述算术单元组的所述第一输入端子连接到所述网络电路的所述第二输出端子，还根据存储在所述第二寄存器中的所述第二控制信号信息将所述算术单元组的所述第二输入端子连接到所述网络电路的所述第一输出端子。