JPH06274459A

JPH06274459A - 半導体集積回路装置

Info

Publication number: JPH06274459A
Application number: JP8273993A
Authority: JP
Inventors: Kiyoshi Matsubara; 清松原; Katsunari Shibata; 克成柴田; Hiromasa Yamaoka; 弘昌山岡; Mitsuru Watabe; 満渡部; Takayasu Kasahara; 孝保笠原; Yasuo Morooka; 泰男諸岡; Seiju Funabashi; 誠壽船橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-17
Filing date: 1993-03-17
Publication date: 1994-09-30

Abstract

(57)【要約】【目的】本発明の目的は、複数種類の処理の複合化を
実現するための半導体集積回路装置の汎用化を図ること
にある。【構成】電気的に情報の書換え可能な不揮発性メモリ
をマイクロプログラムメモリ２０１として備え、ＬＳＩ
完成後に当該マイクロプログラムメモリ２０１の記憶内
容の変更を可能とし、さらに、複数のプロセッサ同士を
プログラマブルに相互接続するためのプログラマブルス
イッチアレイ１０５を設け、ＬＳＩ完成後に複数のプロ
セッサ同士の結合関係の変更を可能とすることにより、
ＬＳＩの汎用性の向上を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置、
さらにはプログラマブルな制御機能を有する半導体集積
回路装置に関し、例えばマイクロコントローラに適用し
て有効な技術に関する。

【０００２】

【従来の技術】例えば、形状制御のような曖昧でモデル
化が困難な分野では、モデルに基づく制御に代えて、フ
ァジィ制御適用することで、顕著な効果を上げている
が、ファジィ制御だけの単純な方法では、全体パターン
を認識することが困難であるため、パターン認識、分
類、内挿、類推等の能力のある階層型ニューロコンピュ
ータを組合せることによってファジィ制御の欠点を補う
等の技術が知られている。ニューロコンピュータとファ
ジィ制御とを融合する方法としては、ファジィ制御のメ
ンバーシップ関数を決定するのに利用する方法や、ファ
ジィ制御の前件部と後件部にそれぞれニューラルネット
を利用する方法、さらには、ニューラルコンピュータで
パターンを認識し、ファジィ制御で、パターンに対応し
た制御を行う方法、等が挙げられる。

【０００３】尚、ファジィ制御やニューラルネットにつ
いて記載された文献の例としては、「ニューロ／ファジ
ィ応用圧延機制御システムの基本技術開発（電気学会産
業計測制御、産業システム情報化合同研究会資料、IIC-
90-12,IIS-90-1,1990-7-10）」がある。

【０００４】

【発明が解決しようとする課題】制御技術の進歩によ
り、一つの制御装置において、知識制御、ファジィ制
御、ニューロコンピューティング等、各種の制御が複合
して用いられるようになってきた。そのような複数種類
の制御処理の複合化を実現するために、異なるプログラ
ムによってそれぞれ異なる機能を実現する複数のマイク
ロプロセッサが必要とされる。そのような複数のプロセ
ッサを一つの半導体基板に形成することが考えられる
が、そうすると、制御処理の複合化において、組合され
る機能が異なる毎に、専用のＬＳＩを形成しなければな
らないから、非常に高価なＬＳＩとなってしまう。換言
すれば、ＬＳＩ化の利点の一つは、大量生産による低価
格化にあるが、上記のように、組合される機能が異なる
毎に専用ＬＳＩを開発しなければならないため、そのよ
うな利点を享受することができない。

【０００５】本発明の目的は、複数種類の処理の複合化
を実現するための半導体集積回路装置の汎用化を図るこ
とにある。

【０００６】本発明の別の目的は、ＬＳＩ完成後に、目
的に応じた機能のプログラミングが可能な半導体集積回
路装置を提供することにある。

【０００７】本発明のさらに別の目的は、部分故障に対
して自己修復可能な半導体集積回路装置を提供すること
にある。

【０００８】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、電気的に情報の書換え可能な不
揮発性メモリをマイクロプログラムメモリとしてそれぞ
れ備えた複数のプロセッサを一つの半導体基板に形成す
るとともに、上記複数のプロセッサ同士をプログラマブ
ルに相互接続するための手段を設ける。このとき、上記
複数のプロセッサ同士をプログラマブルに相互接続する
ための手段としては、マトリクス状に配列された複数の
スイッチと、このスイッチのオン／オフ制御情報を電気
的に書換え可能な不揮発性メモリとを含んで構成するこ
とができる。また、マスタプロセッサによって管理され
るアドレス空間に上記不揮発性メモリを配置し、このマ
スタプロセッサによって、複数のプロセッサの全体的な
動作制御を行うように構成することができる。プロセッ
サ故障や不揮発性メモリ故障を考慮し、予備プロセッサ
や、予備素子を予め設けるようにすると良い。上記複数
のプロセッサによって、ファジィ機能や、ニューラルネ
ットワーク機能、さらには、通信制御機能を実現するこ
とができる。

【００１１】

【作用】上記した手段によれば、書換え可能な不揮発性
メモリを備えることは、ＬＳＩ完成後において、その不
揮発性メモリに格納されるマイクロプログラムなどの変
更により、当該プロセッサによって実現される処理機能
の変更を可能とし、そして、上記複数のプロセッサ同士
をプログラマブルに相互接続するための手段は、ＬＳＩ
完成後に複数のプロセッサ同士の結合関係の変更により
処理手順や処理結果のやり取りの経路変更を可能とす
る。このことが、ＬＳＩの汎用性の向上を達成する。ま
た、予備プロセッサや、予備素子が設けられている場合
において、マスタプロセッサは、故障検出結果に基づい
て不揮発性メモリの記憶情報を書換えることによって、
予備プロセッサや、予備素子に切換える。このことが、
部分故障に対する自己修復を可能とする。

【００１２】

【実施例】図１には本発明の一実施例であるマイクロコ
ントローラが示される。

【００１３】図１に示されるマイクロコントローラ１２
０は、特に制限されないが、公知の半導体集積回路製造
技術により、単結晶シリコン基板などの一つの半導体基
板に形成される。

【００１４】図１に示されるマイクロコントローラ１２
０は、マスタプロセッサとしてのマスタＣＰＵ（中央処
理装置）１００、データ処理用の３個のプロセッサ１０
２乃至１０４、及び入出力用の３個のＩ／Ｏ（インプッ
ト／アウトプット）プロセッサ１０６乃至１０８を含
む。マスタＣＰＵ１００は本実施例ＬＳＩの全体的な動
作制御を司る。このマスタＣＰＵ１００とプロセッサ１
０２乃至１０４とは、演算処理結果やその他のデータを
格納するための専用のローカルメモリをそれぞれ備え、
且つ、少なくとも２入出力ポートを有する共有メモリ１
０１に結合されることによって、相互にデータのやり取
りが可能とされる。共有メモリ１０１は特に制限されな
いが、ダイナミックＲＡＭ又はスタティックＲＡＭとさ
れる。また、プロセッサ１０２乃至１０４とＩ／Ｏプロ
セッサ１０６乃至１０８とはプログラマブルスイッチア
レイ１０５によって結合されており、このプログラムス
イッチアレイ１０５の記憶情報を書換えることによっ
て、プロセッサ間の相互接続の変更設定が可能とされ
る。同様にＩ／Ｏプロセッサ１０６乃至１０８と入出力
回路（Ｉ／Ｏ）１１１乃至１１９とがプログラマブルス
イッチアレイ１０９によって結合され、Ｉ／Ｏプロセッ
サ１０６乃至１０８と入出力回路（Ｉ／Ｏ）１１１乃至
１１９との間の接続関係の変更設定が可能とされる。入
出力回路は、図示されない外部端子に結合されており、
この入出力回路を介して処理対象データの取込みや、処
理結果の外部出力が可能とされる。

【００１５】図２には上記プロセッサ１０２の構成例が
代表的に示される。

【００１６】図２に示されるように、データ処理用のプ
ロセッサ１０２は、マイクロ命令が格納されたマイクロ
プログラムメモリ２０１と、このマイクロプログラムメ
モリ２０１から読出されたマイクロ命令を制御信号に基
づいてデコードすることによって各部の制御信号を生成
するデコーダ２１０と、このデコーダ２１０によって生
成された制御信号によって動作制御される各種レジスタ
及び演算ユニット２１１と、このレジスタ及び演算ユニ
ット２１１での演算処理結果などを格納するためのロー
カルメモリ２１２と、レジスタ及び演算ユニット２１１
に含まれるプログラムカウンタの出力を保持するための
命令レジスタ２１３とを含む。上記マイクロプログラム
メモリ２０１は、特に制限されないが、電気的に消去・
書込み可能な不揮発性メモリとされ、特に制限されない
が、以下のように構成される。

【００１７】複数のメモリセルがマトリックス状に配列
されて成るメモリマット２０４は、特に制限されない
が、システムに組込んだ状態でプログラムを電気的に消
去・書込み可能なフラッシュメモリとされる。マルチプ
レクサ２０７は、マイクロ命令レジスタ２０９から出力
された命令の一部、及び命令レジスタ２１３の保持内容
を択一的に選択して、それを後段のマルチプレクサ２０
６に伝達する。このマルチプレクサ２０６は、前段のマ
ルチプレクサ２０７の選択出力と、書換え用アドレスバ
スを介して転送されたアドレスとを択一的に選択して、
それを後段のアドレスデコーダ２０５へ伝達する。この
アドレスデコーダ２０５は、入力されたアドレスをデコ
ードする機能を有し、このデコード出力に基づいて、メ
モリマット２０４のワード線駆動、及びビット線選択が
行われるようになっている。メモリマット２０４の記憶
内容は、カラム選択スイッチ等を含む読出し回路２０８
を介して行われる。この読出し回路２０８の後段にはマ
イクロ命令レジスタ２０９が配置され、当該読出し回路
２０８を介して読出されたマイクロ命令が、このマイク
ロ命令レジスタ２０９を介して上記デコーダ２１０に伝
達され、また、その一部が、メモリマット２０４から次
に読出されるマクロ命令のアドレス情報として上記マル
チプレクサ２０７へ伝達されるようになっている。さら
にこのマイクロプログラムメモリ２０１は、メモリマッ
ト２０４の記憶内容書換えのための専用の書換え回路を
内蔵している。すなわち、上記メモリマット２０４のビ
ット線に結合された書込み回路及びベリファイのための
読出し回路２０２を有し、書換えモード信号がアサート
された場合に、書換え用データバスを介して転送された
データをメモリマット２０４に転送することによって、
メモリマット２０４の記憶内容の書換えが可能とされ
る。メモリマット２０４への書込みの際には、読出し時
よりも高めの電圧が使用され、そのような書込み用高電
圧は、書込み用高電圧回路２０３によって生成されるよ
うになっている。

【００１８】ここで、上記メモリマット２０４に適用さ
れるフラッシュメモリについて説明する。

【００１９】図１１にはフラッシュメモリの原理が示さ
れる。同図（Ａ）に例示的に示されたメモリセルは、２
層ゲート構造の絶縁ゲート型電界効果トランジスタによ
り構成されている。同図において、１はＰ型シリコン基
板、２は上記シリコン基板１に形成されたＰ型拡散層、
４はＮ型拡散層である。５は薄い酸化膜６（例えば厚さ
１０ｎｍ）を介して上記Ｐ型シリコン基板１上に形成さ
れたフローティングゲート、７は酸化膜８を介して上記
フローティングゲート５上に形成されたコントロールゲ
ート、９はソース、１０はドレインである。このメモリ
セルに記憶される情報は、実質的にしきい値電圧の変化
としてトランジスタに保持される。以下、特に述べない
かぎり、メモリセルにおいて、情報を記憶するトランジ
スタ（以下、記憶トランジスタと称する）がＮチャンネ
ル型の場合について述べる。

【００２０】メモリセルへの情報の書き込み動作は、例
えばコントロールゲート７及びドレイン１０に高圧を印
加して、アバランシェ注入によりドレイン１０側からフ
ローティングゲート５に電子を注入することで実現され
る。この書き込み動作により記憶トランジスタは、図１
１の（Ｂ）に示されるように、そのコントロールゲート
７からみたしきい値電圧が、書き込み動作を行わなかっ
た消去状態の記憶トランジスタに比べて高くなる。

【００２１】一方、消去動作は、例えばソースに高圧を
印加して、トンネル現象によりフローティングゲート７
からソース９側に電子を引き抜くことによって実現され
る。図１１の（Ｂ）に示されるように、消去動作により
記憶トランジスタはそのコントロールゲート７からみた
しきい値電圧が低くされる。図１１の（Ｂ）では、書き
込み並びに消去状態の何れにおいても記憶トランジスタ
のしきい値は正の電圧レベルにされる。すなわちワード
線からコントロールゲートに与えられるワード線選択レ
ベルに対して、書き込み状態のしきい値電圧は高くさ
れ、消去状態のしきい値電圧は低くされる。双方のしき
い値電圧とワード線選択レベルとがそのような関係を持
つことによって、選択トランジスタを採用することなく
１個のトランジスタでメモリセルを構成することができ
る。記憶情報を電気的に消去する場合においては、フロ
ーティングゲートに蓄積された電子をソース電極に引く
抜くことにより、記憶情報の消去が行われるため、比較
的長い時間、消去動作を続けると、書き込み動作の際に
フローティングゲートに注入した電子の量よりも多くの
電子が引く抜かれることになる。そのため、電気的消去
を比較的長い時間続けるような過消去を行うと、記憶ト
ランジスタのしきい値電圧は例えば負のレベルになっ
て、ワード線の非選択レベルにおいても選択されるよう
な不都合を生ずる。尚、書込みも消去と同様にトンネル
電流を利用して行うこともできる。

【００２２】読み出し動作においては、上記メモリセル
に対して弱い書き込み、すなわち、フローティングゲー
ト５に対して不所望なキャリアの注入が行われないよう
に、ドレイン１０及びコントロールゲート７に印加され
る電圧が比較的低い値に制限される。例えば、１Ｖ程度
の低電圧がドレイン１０に印加されるとともに、コント
ロールゲート７に５Ｖ程度の低電圧が印加される。これ
らの印加電圧によって記憶トランジスタを流れるチャン
ネル電流の大小を検出することにより、メモリセルに記
憶されている情報の“０”、“１”を判定することがで
きる。

【００２３】図１２は上記記憶トランジスタを用いたメ
モリセルアレイ（メモリマット）の構成原理を示す。同
図には代表的に４個の記憶トランジスタ（メモリセル）
Ｑ１乃至Ｑ４が示される。Ｘ，Ｙ方向にマトリクス配置
されたメモリセルにおいて、同じ行に配置された記憶ト
ランジスタＱ１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲ
ート（メモリセルの選択ゲート）は、それぞれ対応する
ワード線ＷＬ１（ＷＬ２）に接続され、同じ列に配置さ
れた記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレ
イン領域（メモリセルの入出力ノード）は、それぞれ対
応するデータ線ＤＬ１，ＤＬ２に接続されている。上記
記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領
域は、ソース線ＳＬ１（ＳＬ２）に結合される。

【００２４】図１３にはメモリセルに対する消去動作並
びに書込み動作のための電圧条件の一例が示される。同
図においてメモリ素子はメモリセルを意味し、ゲートは
メモリセルの選択ゲートとしてのコントロールゲートを
意味する。同図において負電圧方式の消去はコントロー
ルゲートに例えば−１０Ｖのような負電圧を印加するこ
とによって消去に必要な高電界を形成する。同図に例示
される電圧条件から明らかなように、正電圧方式の消去
にあっては少なくともソースが共通接続されたメモリセ
ルに対して一括消去を行うことができる。従って図１２
の構成において、ソース線ＳＬ１，ＳＬ２が接続されて
いれば、４個のメモリセルＱ１乃至Ｑ４は一括消去可能
にされる。この場合、同一ソース線につながるメモリビ
ットの数を変えることによりメモリブロックのサイズを
任意に設定することができる。ソース線分割方式の場合
には最小の一括消去単位とされるメモリブロックはデー
タ線一本分となる。一方、負電圧方式の消去にあっては
少なくともコントロールゲートが共通接続されたメモリ
セルに対して一括消去を行うことができる。このような
フラッシュメモリをマイクロプログラムメモリとして備
えてプロセッサ１０２が構成される。

【００２５】以上、代表的にプロセッサ１０２について
説明したが、他のプロセッサ１０３及び１０４や、マス
タＣＰＵ１００、さらにはＩ／Ｏプロセッサ１０６〜１
０８についても、上記プロセッサ１０２と同様の構成の
ものを適用することができる。尚、マスタＣＰＵ１００
やデータ処理用のプロセッサ１０２〜１０４にはローカ
ルメモリが具備されるが、Ｉ／Ｏプロセッサにおいては
それが不要である場合には、特に設ける必要はない。

【００２６】図３にはプログラマブルスイッチアレイ１
０５の構成例が示される。

【００２７】特に制限されないが、入出力線Ｘｉ（ｉ＝
１，２，３），Ｙｉ（ｉ＝１，２，３）の交差点には、
スイッチ素子としてのｎチャンネル型ＭＯＳトランジス
タＴｉｊ（Ｔ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，
Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３）が配置され、この複
数のＭＯＳトランジスタのゲート電極には、不揮発性の
メモリセルＭｉｊ（Ｍ１１，Ｍ１２，Ｍ１３，Ｍ２１，
Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３）が結合さ
れ、この不揮発性メモリセルＭｉｊの出力論理レベルに
応じて、それに対応するＭＯＳトランジスタＴｉｊの状
態が決定される。すなわち、メモリセルＭｉｊの出力が
ハイレベルの場合には、ＭＯＳトランジスタＴｉｊがオ
ン状態とされ、対応する入出力線Ｘｉ，Ｙｉが結合され
るが、それとは逆に、メモリセルＭｉｊの出力がローレ
ベルの場合には、ＭＯＳトランジスタＴｉｊがオフ状態
とされるので、対応する入出力線Ｘｉ，Ｙｉは切り離さ
れる。特に制限されないが、スイッチアレイ入出力Ｘｉ
（３０２）がＩ／Ｏプロセッサ１０６〜１０８に、ま
た、スイッチアレイ入出力Ｙｉ（３０３）がデータ処理
用のプロセッサ１０２〜１０４に、それぞれ結合され、
上記スイッチの状態によって、データ処理用のプロセッ
サ１０２〜１０４と、Ｉ／Ｏプロセッサ１０６〜１０８
との結合関係が決定される。そして、上記メモリセルＭ
ｉｊの記憶内容を書換えることによって、それらの結合
関係の変更が可能とされる。上記メモリセルＭｉｊには
アドレス線Ａｉ（ｉ＝１，２，３）、及びデータ線Ｄｉ
（ｉ＝１，２，３）が結合されており、このアドレス線
Ａｉ、及びデータ線Ｄｉを使用することにより、所望の
メモリセルＭｉｊへのデータ書込みが可能とされる。

【００２８】図４には上記メモリセルＭｉｊの構成例が
示される。

【００２９】メモリセルＭ１は、特に制限されないが、
フラッシュメモリセルとされ、このメモリセルＭ１に、
ｎチャンネル型ＭＯＳトランジスタＮ１、及びｐチャン
ネル型ＭＯＳトランジスタＰ１が結合され、さらに定電
流源として機能するｐチャンネル型ＭＯＳトランジスタ
Ｐ２を介して電源電圧Ｖｄｄが供給される。上記ｎチャ
ンネル型ＭＯＳトランジスタＮ１及びｐチャンネル型Ｍ
ＯＳトランジスタＰ１のゲート電極には書換えモード信
号が入力されるようになっている。また、ｐチャンネル
型ＭＯＳトランジスタＰ１，Ｐ２の直列接続箇所は、ノ
ードＡとされ、このノードＡからインバータＩＮＶ１，
ＩＮＶ２を介して、スイッチ素子としてのｎチャンネル
型ＭＯＳトランジスタＴｉｊオン／オフのための制御信
号が得られるようになっている。尚、インバータＩＮＶ
１の論理出力は、後述するように、部分的な故障の場合
の救済のために使用される。

【００３０】本実施例回路の通常動作状態においては、
書換えモード信号はローレベルにネゲートされている。
この状態においては、ｎチャンネル型ＭＯＳトランジス
タＮ１がオフ状態、ｐチャンネル型ＭＯＳトランジスタ
Ｐ１がオン状態となっている。そして、アドレス線Ａｉ
の電位は、特に制限されないが、電源電圧Ｖｄｄに等し
くなっている。従って、ノードＡの論理状態は、メモリ
セルＭ１が消去状態（しきい値電圧が低い状態）のとき
は、ローレベルとなり、このとき、インバータＩＮＶ２
の出力端子の論理レベルもローレベルとなる。インバー
タＩＮＶ２の出力がローレベルの場合、それに結合され
たスイッチ素子としてのｎチャンネル型ＭＯＳトランジ
スタＴｉｊ（図３参照）はオフ状態とされる。上記の場
合とは逆に、メモリセルＭ１が書込み状態（しきい値電
圧が高い状態）にあるとき、ノードＡの電位がハイレベ
ルとなり、インバータＩＮＶ２の出力論理がハイレベル
とされるので、それに対応するスイッチ素子としてのｎ
チャンネル型ＭＯＳトランジスタＴｉｊがオン状態とさ
れる。

【００３１】上記メモリセルＭ１への書込みを行う場合
には、書込えモード信号をハイレベルにアサートし、ｎ
チャンネル型ＭＯＳトランジスタＮ１をオン状態、ｐチ
ャンネル型ＭＯＳトランジスタＰ１をオフ状態とする。
この状態で、アドレス線Ａｉ、及びデータ線Ｄｉに高電
圧を印加することによって、対応するメモリセルＭ１へ
の書込み状態が形成される。また、メモリセルＭ１の記
憶内容の消去は、アドレス線Ａｉをローレベルにして、
メモリセルのソース電極に高電圧を印加することによっ
て可能とされる。

【００３２】図５には、複数のプロセッサの内部バスに
よる結合関係が示される。

【００３３】内部バス５０５が設けられ、この内部バス
５０５によって、プロセッサ１０２〜１０４、Ｉ／Ｏプ
ロセッサ１０６〜１０８、及びプログラマブルスイッチ
アレイ１０５，１０９、さらに、それに含まれる不揮発
性メモリへの書込みに必要なデータをＬＳＩ外部から取
込むためのシリアルインタフェース５０１が結合され
る。そして、内部バス５０５は、スイッチ５０３を介し
てマスタＣＰＵ１００に、また、スイッチ５０４を介し
て外部端子５０２に結合されている。

【００３４】プロセッサ１０２〜１０４、Ｉ／Ｏプロセ
ッサ１０６〜１０９、及びプログラマブルスイッチアレ
イ１０５，１０９のそれぞれに含まれる不揮発性メモリ
は、マスタＣＰＵ１００によって管理されるアドレス空
間に配置されることによって、マスタＣＰＵ１００から
アクセス可能とされる。すなわち、マスタＣＰＵ１００
の制御により、上記不揮発性メモリへの情報書込み、及
びそれの消去が可能とされる。この不揮発性メモリへの
書込みに用いられるデータは、シリアルインタフェース
５０２を介して取込まれる。また、マスタＣＰＵ１００
を使用しないで、上記不揮発性メモリへの書込みを行う
こともできる。すなわち、スイッチ５０４がオンされる
ことによって、書換えアドレス、及びデータ入出力のた
めの外部端子５０２が、内部バス５０５に結合されるの
で、その状態で、書込みアドレス、及び書込み用データ
を外部から内部バス５０５へ伝達することができ、その
ようにして、不揮発性メモリへのデータ書込みが可能と
される。このとき、スイッチ５０３がオフされることに
よって、マスタＣＰＵ１００が内部バス５０５から切放
される。

【００３５】上記実施例によれば以下の作用効果が得ら
れる。

【００３６】（１）電気的に情報の書換え可能な不揮発
性メモリをマイクロプログラムメモリ２０１として備え
ているので、ＬＳＩ完成後において、例えば当該ＬＳＩ
をシステムに搭載した状態で、当該マイクロプログラム
メモリ２０１の記憶内容の変更が可能であり、そのよう
なマイクロプログラムの変更により、当該プロセッサに
よって実現される処理機能の変更が可能とされ、また、
複数のプロセッサ同士をプログラマブルに相互接続する
ための手段としてのプログラマブルスイッチアレイ１０
５や、Ｉ／Ｏプロセッサ１０６〜１０８と入出力回路１
１１〜１１９とをプログラマブルに相互接続するための
プログラマブルスイッチアレイ１０９を有することによ
り、ＬＳＩ完成後に複数のプロセッサ同士の結合関係の
変更が可能とされるので、処理手順や処理結果のやり取
りの経路変更が可能とされる。それによりＬＳＩの汎用
性の向上が達成される。

【００３７】（２）上記（１）の作用効果により、マイ
クロコントローラとしての同一のＬＳＩの大量生産が可
能とされるので、そのようなＬＳＩの製造コストの低下
を図ることができる。

【００３８】（３）上記（１）の作用効果により、本実
施例マイクロコントローラＬＳＩがシステムに組み込ま
れた状態で、機能の追加等のマイクロプログラムのバー
ジョンアップや特性のチューニングが可能とされる。

【００３９】（４）一つの半導体基板に形成されること
により、各機能ブロック間の配線の長さが短くなり、そ
こでの信号伝達速度が早いので、例えば、同一機能を有
するマイクロコントローラを複数のＬＳＩによってボー
ド上で形成するのに比べて、高速処理が可能とされる。

【００４０】（５）不揮発性メモリとしてフラッシュメ
モリを適用しており、このフラッシュメモリは、電気的
な消去・書込みによって情報を書換え可能であって、Ｅ
ＰＲＯＭと同様にそのメモリセルを１個のトランジスタ
で構成することができ、メモリセルの全てを一括して、
またはメモリセルのブロックを一括して電気的に消去す
る機能を持つ。従って、フラッシュメモリは、システム
に実装された状態でそれの記憶情報を書換えることがで
きると共に、その一括消去機能により書換え時間の短縮
を図ることができ、さらに、チップ占有面積の低減にも
寄与する。

【００４１】図６には他の実施例が示される。

【００４２】図６において、マスタＣＰＵ６０１は、他
のプロセッサ１０２〜１０４と同様に、共有メモリ１０
１とプログラマブルスイッチアレイ１０５に結合され
る。このマスタＣＰＵ６０１は、図１におけるマスタＣ
ＰＵ１００に相当するものであるが、本実施例では、マ
スタＣＰＵ６０１として、他のプロセッサ１０２〜１０
４と等しいプロセッサが適用される。マスタＣＰＵ６０
１の基本的な機能は上記実施例の場合と同様である。

【００４３】このように構成しても上記実施例と同様の
効果を得ることができ、また、本実施例においては、デ
ータ処理用としてのプロセッサが全て等しくなるので、
チップレイアウト上の規則性が向上され、ＬＳＩの設計
が容易となる。また、各プロセッサへの機能割付けの柔
軟性が向上する。

【００４４】図７には他の実施例が示される。

【００４５】複数のプロセッサを１チップ化した場合に
おいて、そのうちの一つが故障したために、当該ＬＳＩ
が使用不可能になると、経済的な負担が大きい。そこ
で、本実施例では、プロセッサ１０２〜１０４のいずれ
かが故障した場合の代替のための予備プロセッサ７０１
が設けられ、Ｉ／Ｏプロセッサ１０６〜１０８のいずれ
かが故障した場合の代替のための予備Ｉ／Ｏプロセッサ
７０２が設けられている。予備プロセッサ７０１は、他
のプロセッサ１０２〜１０４と同様に、共有メモリ１０
１とプログラマブルスイッチアレイ１０５に結合され、
また、予備Ｉ／Ｏプロセッサ７０２は、他のＩ／Ｏプロ
セッサ１０６〜１０８と同様に、プログラマブルスイッ
チアレイ１０５、及び１０９に結合されている。本実施
例において、マスタＣＰＵ１００は、プロセッサ１０２
〜１０４，Ｉ／Ｏプロセッサ１０６〜１０８の故障発生
を検出する第１手段と、この故障検出結果に基づいてプ
ログラマブルスイッチアレイ１０５や１０９にそれぞれ
含まれる不揮発性メモリの記憶情報を書換えることによ
り、故障に係るプロセッサの機能を予備プロセッサ７０
１又は７０２に代行させるための第２手段とを含む。上
記第１手段による故障検出は、マスタＣＰＵ１００の制
御下で、各プロセッサ１０２〜１０４、及び１０６〜１
０８に、所定の動作試験用プログラムを実行させ、その
実行状態若しくは実行結果をマスタＣＰＵ１００でモニ
タすることによって可能とされる。そのようにして、プ
ロセッサ故障が検出された場合には、マスタＣＰＵ１０
０によってプログラマブルスイッチアレイ１０５，１０
９の接続情報が書換えられることによって、また、故障
に係るプロセッサで本来実行されるはずであったマイク
ロプログラムが、予備プロセッサ７０１又は７０２へ移
されることによって、プロセッサの置換えが可能とな
る。

【００４６】このように、本実施例においては、上記実
施例と同様の効果に加えて、ＬＳＩ全体としては、実際
には故障プロセッサを含むにもかかわらず、上記した自
己修復機能により、故障プロセッサを含まない場合と同
等の機能を発揮させることができる、という特有の効果
を有する。

【００４７】図８には他の実施例として、プログラマブ
ルスイッチアレイ１０５，１０９の構成例が示される。

【００４８】図８に示されるプログラマブルスイッチア
レイでは、上記実施例におけるプログラマブルスイッチ
アレイ（図３参照）と比較して明らかなように、故障修
復のための予備領域８０１が設けられ、プログラマブル
スイッチアレイの部分的な故障に対処することができる
ようになっている。図８に示される構成では、救済用素
子として、ｎチャンネル型ＭＯＳトランジスタＴｓ１〜
Ｔｓ３、ｎチャンネル型ＭＯＳトランジスタＴ１ｓ〜Ｔ
３ｓ、ｎチャンネル型ＭＯＳトランジスタＴｙ１〜Ｔｙ
３、Ｍｓ１〜Ｍｓ３、メモリセルＭ１ｓ〜Ｍ３ｓが設け
られている。故障のない状態では、ｎチャンネル型ＭＯ
ＳトランジスタＴｓ１〜Ｔ３ｓ及びＴｓ１〜Ｔｓ３はオ
フ状態、ｎチャンネル型ＭＯＳトランジスタＴｙ１〜Ｔ
ｙ３はオン状態となっている。この状態は、図３に示さ
れる回路と等価とされる。

【００４９】それに対して、例えばメモリセルＭ１１が
故障し、それがマスタＣＰＵ１００によって検出された
場合には、それが以下のように救済される。

【００５０】先ず、メモリセルＭ１１〜Ｍ１３の記憶内
容が、メモリセルＭｓ１〜Ｍｓ３に移される。しかる後
に、データＤｓを介してのメモリセルＭ１ｓへの情報書
込みにより、ｎチャンネル型ＭＯＳトランジスタＴ１ｓ
がオン状態、ｎチャンネル型ＭＯＳトランジスタＴｙ１
がオフ状態とされる。ここで、ｎチャンネル型ＭＯＳト
ランジスタＴｓ１は、図４に示されるインバータＩＮＶ
２の論理出力により制御され、また、ｎチャンネル型Ｍ
ＯＳトランジスタＴｙ１は、図４に示されるインバータ
ＩＮＶ１の論理出力により制御される。そのようにして
故障領域が予備素子によって置換えられ、故障を生じな
い場合と同一の動作が可能とされる。

【００５１】このように、故障修復のための予備領域８
０１を有してマイクロコントローラを構成した場合に
も、上記実施例と同様の効果が得られ、さらに、故障修
復のための予備領域８０１が設けられることにより、部
分的な故障が生じた場合でも、それを回避することがで
きる、という効果が得られる。

【００５２】図９には他の実施例が示される。

【００５３】図９に示される実施例では、各プロセッサ
が複数のプロセッサエレメントの組合せによって形成さ
れている。特に制限されないが、プロセッサ１０２は２
個のプロセッサエレメントＰＥにより形成され、プロセ
ッサ１０３は３個のプロセッサエレメントＰＥにより形
成され、プロセッサ１０４は４個のプロセッサエレメン
トＰＥによって形成される。また、Ｉ／Ｏプロセッサ１
０６は３個のプロセッサエレメントによって形成され、
Ｉ／Ｏプロセッサ１０７は４個のプロセッサエレメント
によって形成され、Ｉ／Ｏプロセッサ１０８は２個のプ
ロセッサエレメントによって形成される。組合されるプ
ロセッサエレメントの個数は、プロセッサによって実現
される機能によって、適宜に変更される。プロセッサエ
レメントＰＥの構成は、基本的に、図２に示されるのと
等しく、それに含まれるマイクロプログラムメモリの記
憶内容を書換えることによって、種々の機能実現が可能
とされる。

【００５４】図９に示されるように、各プロセッサが複
数のプロセッサエレメントの組合せによって形成される
ようにすると、一つのＬＳＩに含まれる全てのプロセッ
サエレメントＰＥを互いに等しいものとすることがで
き、ＬＳＩ化が容易である。また、プロセッサエレメン
トの組合せ個数が、実現すべき機能に応じて適宜に変更
可能とされるので、無駄がなく、汎用性に優れる。さら
に、同一アーキティクチャで、集積度だけが異なる数種
類のＬＳＩを用意することにより、小規模システムから
大規模システムまで広い範囲に亘って対応可能である。
それにより、マイクロコントローラＬＳＩの品種を減ら
すことができ、大量生産による低価格化が可能とされ
る。

【００５５】図１０には各プロセッサに機能を割付けた
例が示される。

【００５６】特に制限されないが、プロセッサ１０２に
はファジィ推論機能が割付けられ、プロセッサ１０３に
はニューラルネット処理機能が割付けられ、プロセッサ
１０４にはシーケンス制御機能が割付けられている。ま
た、Ｉ／Ｏプロセッサ１０６にはパルス出力処理機能が
割付けられ、Ｉ／Ｏプロセッサ１０７にはパルス入力処
理機能が割付けられ、Ｉ／Ｏプロセッサ１０８には通信
制御機能が割付けられている。そのようなマイクロコン
トローラでは、ニューラルネット処理でパターンを認識
し、ファジィ制御で、パターンに対応した制御を行うこ
とが可能とされる。例えば、圧延製品品質や操作効率の
向上を図るための制御システムの場合、形状制御が重要
な役割を果し、その場合に、ニューラルネット処理でパ
ターンを認識し、ファジィ制御で、パターンに対応した
制御を行うことが有効とされ、そのような場合に、本実
施例が好適とされる。すなわち、入出力回路（Ｉ／Ｏ
４，Ｉ／Ｏ５，Ｉ／Ｏ６）を介して制御対象の動作信号
が取込まれ、それが、プログラマブルスイッチアレイ１
０５を介してプロセッサ１０３に入力されると、ニュー
ラルネット処理により、抽象化された特徴量として、共
有メモリ１０１を介してプロセッサ１０２に入力され、
そこでファジィルールが用いられることにより、制御対
象に対する命令が発生される。この命令は、プログラマ
ブルスイッチアレイ１０５、Ｉ／Ｏプロセッサ１０６、
さらにはプログラマブルスイッチアレイ１０９、入出力
回路（Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３）を介して外部装
置へ出力される。

【００５７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５８】例えば、図５に示されるように、独立した
モジュールとしてシリアルインタフェース５０１を設け
ているが、このシリアルインタフェース５０１の機能を
Ｉ／Ｏプロセッサ１０６〜１０８によって実現するよう
にしてもよい。

【００５９】上記実施例では、不揮発性メモリの記憶内
容の書換えを、システムに組込んだ状態でマスタＣＰＵ
１００の制御により行うようにしたが、ＥＰＲＯＭライ
タ等によって、不揮発性メモリの記憶内容の書換えを行
うようにしてもよい。

【００６０】不揮発性メモリには、フラッシュメモリの
他に、電気的に情報の消去・書込みが可能なＥＥＰＲＯ
Ｍ（エレクトリカリ・イレーザブル・アンド・プログラ
マブル・リード・オンリ・メモリ）、強誘電体の分極現
象を利用して情報の記憶を可能とする強誘電体ＲＡＭ、
さらには電池でバックアップされたスタティックＲＡＭ
等を適用することができる。

【００６１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコントローラに適用した場合について説明したが、本
発明はそれに限定されるものではなく、マルチプロセッ
サシステムや各種データ処理装置に広く適用することが
できる。

【００６２】本発明は、少なくとも複数のプロセッサを
含むことを条件に適用することができる。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６４】すなわち、電気的に情報の書換え可能な不
揮発性メモリをマイクロプログラムメモリとして備える
ことにより、ＬＳＩ完成後において、プロセッサによっ
て実現される処理機能の変更が可能とされ、さらに、上
記複数のプロセッサ同士をプログラマブルに相互接続す
るための手段を含むことにより、ＬＳＩ完成後に処理手
順や処理結果のやり取りの経路変更が可能とされるの
で、ＬＳＩの汎用性の向上を図ることができる。また、
予備プロセッサや、予備素子が設けられている場合にお
いて、故障検出結果に基づいて不揮発性メモリの記憶情
報を書換えることによって、予備プロセッサや、予備素
子に切換えることができ、それによって、部分故障に対
する自己修復が可能とされる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマイクロコントローラ
の全体的な構成ブロック図である。

【図２】上記マイクロコントローラに含まれるプロセッ
サの構成ブロック図である。

【図３】上記マイクロコントローラに含まれるプログラ
マブルスイッチアレイの構成回路図である。

【図４】プログラマブルスイッチアレイに含まれるメモ
リアレイの詳細な構成回路図である。

【図５】上記マイクロコントローラに含まれる複数のプ
ロセッサ相互の内部バスによる結合関係が示されるブロ
ック図である。

【図６】本発明の他の実施例であるマイクロコントロー
ラの構成ブロック図である。

【図７】本発明の他の実施例であるマイクロコントロー
ラの構成ブロック図である。

【図８】本発明の他の実施例であるマイクロコントロー
ラの構成ブロック図である。

【図９】本発明の他の実施例であるマイクロコントロー
ラの構成ブロック図である。

【図１０】上記実施例に含まれるプロセッサへの機能割
付け様子が示されるブロック図である。

【図１１】フラッシュメモリの原理説明図である。

【図１２】フラッシュメモリのメモリセルアレイの構成
原理説明図である。

【図１３】上記メモリセルに対する消去動作並びに書込
み動作のための電圧条件の一例説明図である。

【符号の説明】

１００マスタＣＰＵ１０１共有メモリ１０２プロセッサ１０３プロセッサ１０４プロセッサ１０５プログラマブルスイッチアレイ１０６Ｉ／Ｏプロセッサ１０７Ｉ／Ｏプロセッサ１０８Ｉ／Ｏプロセッサ１０９プログラマブルスイッチアレイ１１１〜１１９入出力回路２０１マイクロプログラムメモリ２０２書込み回路及び読出し回路２０３書込み用高電圧回路２０４メモリマット２０５アドレスデコーダ２０６マルチプレクサ２０７マルチプレクサ２０８読出し回路２０９マイクロ命令レジスタ２１０デコーダ２１１レジスタ及び演算ユニット２１２ローカルメモリ２１３命令レジスタ５０５内部バス７０１予備プロセッサ７０２予備Ｉ／Ｏプロセッサ８０１予備領域Ｍ１メモリセルＰＥプロセッサエレメント

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｆ 13/36 ５３０Ａ 9072−5Ｂ 13/38 ３４０Ａ 8944−5ＢＧ１１Ｃ 16/06 29/00 ３０１Ｂ 6866−5ＬＨ０１Ｌ 21/82 27/04 Ｍ 8427−4Ｍ // Ｇ０６Ｆ 9/44 ３３０Ｗ 9193−5Ｂ (72)発明者渡部満茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者笠原孝保茨城県日立市大みか町七丁目２番１号株式会社日立製作所エネルギー研究所内 (72)発明者諸岡泰男茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者船橋誠壽神奈川県川崎市麻生区王禅寺1099 株式会社日立製作所システム開発研究所内

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリ素子を内蔵し、該メモリ
素子を書換えることにより機能変更が可能な複数のプロ
セッサと、この複数のプロセッサ同士をプログラマブル
に相互接続するための手段とが、一つの半導体基板に形
成された半導体集積回路装置。
【請求項２】上記複数のプロセッサ同士をプログラマ
ブルに相互接続するための手段は、信号伝達路切換えの
ためのにマトリクス状に配列された複数のスイッチと、
このスイッチに対応して配置され、当該スイッチをオン
／オフ制御するための情報を保持する不揮発性メモリと
を含んで成る請求項１記載の半導体集積回路装置。
【請求項３】全体の制御を司るマスタプロセッサを含
み、このマスタプロセッサによって管理されるアドレス
空間に上記不揮発性メモリが配置された請求項１又は２
記載の半導体集積回路装置。
【請求項４】プロセッサ故障の場合の代替のための予
備プロセッサを含む請求項１乃至３のいずれか１項に記
載の半導体集積回路装置。
【請求項５】上記マスタプロセッサは、上記プロセッ
サの故障発生を検出する手段と、この故障検出結果に基
づいて上記不揮発性メモリの記憶情報を書換えることに
より、故障に係るプロセッサの機能を予備プロセッサに
代行させるための手段とを含む請求項４記載の半導体集
積回路装置。
【請求項６】上記複数のプロセッサ同士をプログラマ
ブルに相互接続するための手段は、上記スイッチ又は不
揮発性メモリの故障の場合の代替のための予備素子を含
む請求項１乃至５のいずれか１項に記載の半導体集積回
路装置。
【請求項７】上記マスタプロセッサは、上記スイッチ
又は不揮発性メモリの故障発生を検出する手段と、この
故障検出結果に基づいて上記不揮発性メモリの記憶情報
を書換えることにより、故障に係るスイッチ及び不揮発
性メモリの機能を予備素子に代行させるための手段とを
含む請求項６記載の半導体集積回路装置。
【請求項８】ファジィ機能を実現するためのプロセッ
サを含む請求項１乃至７のいずれか１項に記載の半導体
集積回路装置。
【請求項９】ニューラルネットワーク機能を実現する
ためのプロセッサを含む請求項１乃至８のいずれか１項
に記載の半導体集積回路装置。
【請求項１０】通信制御機能を実現するためのプロセ
ッサを含む請求項１乃至９のいずれか１項に記載の半導
体集積回路装置。