CN104599707A - 具有嵌入式rom的spam - Google Patents

具有嵌入式rom的spam Download PDF

Info

Publication number
CN104599707A
CN104599707A CN201410601758.0A CN201410601758A CN104599707A CN 104599707 A CN104599707 A CN 104599707A CN 201410601758 A CN201410601758 A CN 201410601758A CN 104599707 A CN104599707 A CN 104599707A
Authority
CN
China
Prior art keywords
transistor
coupled
storage unit
pull
bias voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410601758.0A
Other languages
English (en)
Other versions
CN104599707B (zh
Inventor
建安·杨
布拉德·J·加尔尼
马克·W·杰顿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN104599707A publication Critical patent/CN104599707A/zh
Application granted granted Critical
Publication of CN104599707B publication Critical patent/CN104599707B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

具有嵌入式ROM的SPAM。集成电路包括第一和第二存储单元，其包括分别具有耦合于相应第一和第二井偏置电压的体结的第一上拉晶体管。第一和第二上拉晶体管的漏极分别耦合于第一真实位线和第一互补位线。第二存储单元包括第一和第二上拉晶体管，每个第一和第二上拉晶体管具有分别耦合于第二和第一井偏置电压的体结。所述第一和第二上拉晶体管的漏极分别耦合于第二真实位线和第二互补位线。在只读存储器(ROM)模式期间，所述第一井偏置电压低于所述第二井偏置电压，并且在静态随机存取存储器(SRAM)模式期间，所述第一井偏置电压等于所述第二井偏置电压。

Description

具有嵌入式ROM的SPAM
技术领域
本发明一般地涉及半导体装置，更具体地说，涉及具有嵌入式只读存储器(ROM)的静态随机存取存储器(SRAM)。
背景技术
处理系统可以包括一种或多种类型的存储模块，例如静态随机存取存储器(SRAM)和只读存储器(ROM)以及处理器、外围电路和总线。这些组件可以在同一集成电路芯片上或在两个或更多个不同的芯片上被实现。如果存储模块和处理组件在相同的IC芯片上，那么存储模块和处理组件通常通过使用在IC芯片上需要专用区域的每个装置的独立电路被实现。如果组件在两个或更多个不同的芯片上被实现，那么每个芯片需要在使用组件的装置上的空间。随着不断降低装置尺寸的需求，需要有效地使用可用空间。
附图说明
本发明通过举例的方式说明并不被附图限制，在附图中，类似的参考符号表示相同的元素。附图中的元素说明是为了简便以及清晰，不一定按比例绘制。
图1是处理系统的一个实施例的框图。
图2图示了可以在图1的处理系统中使用的存储模块的一个实施例。
图3是具有可以在图2的存储阵列中使用的嵌入式只读存储器(ROM)存储单元的静态随机存取存储器(SRAM)存储单元的一个实施例的框图。
图4是图示了当在ROM模式下操作存储单元时的各种信号的值的时间关系图，该ROM模式是在图3的组合SRAM/ROM存储阵列中被编程为值“1”。
图5是图示了当在ROM模式下操作存储单元时的各种信号的值的时间关系图，该ROM模式是在图3的组合SRAM/ROM存储阵列中被编程为值“0”。
图6是具有可以在图2的存储阵列中使用的嵌入式只读存储器(ROM)单元的静态随机存取存储器(SRAM)单元的另一个实施例的方框图。
具体实施方式
具有嵌入式只读存储器(ROM)的静态随机存取存储器(SRAM)的方法和装置的实施例被公开，其允许存储单元被用作ROM单元或SRAM单元，这取决于晶体管的井是否被偏置。当SRAM单元的阵列在ROM模式被通电时，单元的N井被偏置并且存储在嵌入式ROM内的数据可以使用SRAM外围电路被读取。当ROM模式被禁用时，存储单元起常规SRAM阵列的作用。SRAM和ROM共享相同的外围电路，从而与SRAM和ROM专用电路相比，减少了实现SRAM/ROM电路所需的区域数量。另外，存储单元中不需要附加路由金属来实现所需的功能。通过参考下面的说明书和附图可以更好的理解。
图1图示了根据本公开的处理系统100的一个实施例的框图，其中处理系统100包括一个或多个被耦合以通过互连或总线106彼此互通的处理器102和存储模块104。存储模块104包括组合静态随机存取存储器(SRAM)和只读存储器(ROM)存储单元阵列108和存储控制器110。静态随机存取存储器(SRAM)单元可以在需要高速的应用中被使用，例如在数据处理系统中的高速缓冲存储器中。每个SRAM单元存储数据位并且作为一对交叉耦合的逆变器被实现。SRAM单元在两种可能的电压电平中的一个中是唯一稳定的。该单元的逻辑状态由两个逆变器输出为逻辑高的任何一个所决定，并且可以通过将足够量级的电压和持续时间应用于适当的单元输入而改变状态。SRAM单元在处理期间可以多次被动态地写入和读取。与此相反，ROM单元被用于存储非易失性数据和/或指令，例如，当处理系统100被通电或以其它方式开始执行时(被称为“使能”的程序)运行的初始程序。
处理系统100是可以被设计成向一个或多个用户提供独立计算能力的信息处理系统。处理系统100可以被用于很多装置，包括但不限于大型主机、小型计算机、服务器、工作站、个人电脑、笔记本、电子阅读器、个人数字助理、电子游戏机、汽车、飞机、机械、嵌入式系统以及移动电话和各种其它无线装置。处理系统100根据一个或多个程序处理信息并且通过I/O装置产生合成的输出信息。程序是一系列指令，例如特定应用程序和/或操作系统。计算机程序通常被内部存储在计算机可读存储介质上或通过计算机可读传输介质传送到计算机系统。计算机程序通常包括执行(运行)程序或程序的部分、现行程序值和状态信息以及被操作系统使用以管理程序执行的资源。父进程可能会产生其它子进程或线程以帮助执行父进程的整体功能。
处理系统100可以包括任何数量的单独集成电路或彼此互连的单独装置。例如，存储模块104可以位于与处理器102相同的集成电路。辅助存储器可以位于单独集成电路或位于另一个外围或从处理系统100的其它元件离散地分开的从属装置。
图2图示了可以被用于图1的处理系统100中的存储模块104的一个实施例。存储模块104包括存储阵列108、包括被耦合以向存储阵列212提供ROM_ENABLE信号的SRAM/ROM模式逻辑202的存储控制器110、耦合于阵列108的行译码器210、耦合于阵列108的列译码器204、耦合于阵列108的预充电电路212、耦合于列译码器204的读取放大器208和耦合于列译码器204的写入驱动器206。图1所示的存储阵列108是存储单元214、216、218和220、字线222和224；以及位线226和228。存储单元214和216被连接到字线222。存储单元220和218被连接到字线224。存储单元214和220被连接到位线226。存储单元216和218被连接到位线228。位线226和228是被连接到沿着列的存储单元的位线的互补对。存储阵列108具有多个位于比所示的位线和字线更多的交叉点的存储单元。存储阵列有数以百万计的存储单元很平常。
SRAM/ROM模式逻辑202设置ROM_ENABLE信号以在存储阵列212中作为ROM或SRAM存储单元操作存储单元214-220。例如，在制造期间，ROM单元可以使用在系统100的通电模式期间所需的引导数据来编程。当系统100处于通电模式时，ROM_ENABLE可以被设置为将存储单元214-220用作ROM单元来访问引导数据。存储单元214-220可以使用除了或代替引导数据的其它数据来编程，并且在系统100的其它操作模式期间的ROM模式下操作。或者，ROM_ENABLE可以被设置为作为高速缓冲存储器、寄存器、状态机的SRAM单元以及其它合适的用途来操作存储单元214-220。
列地址COL_addr被提供给列译码器204，并且行地址ROW_addr被提供给行译码器210。被行地址选择的字线能够使单元沿着一行并且使单元在其所连接的位线
上发展信号。列译码器204将发展的信号耦合于感测所选位线上的发展的信号的读取放大器226，并且提供对应于发展的信号的读取放大器的208的输出数据。
读/写信号由存储控制器110或其它合适的逻辑或输入提供给行译码器102。读/写信号指示是否正在执行写或读操作。被写入到存储阵列212的数据由写入驱动器206提供给列译码器204。列译码器204选择哪个存储单元接收或提供数据。注意，在写访问存储模块104期间，所有耦合于所选字线的存储单元能够接收来自位线的数据信号。这是因为在所说明的实施例中断言字线干扰耦合于字线的所有存储单元的存储状态。字线根据哪行被写入而被设置。
图3是具有可以在图1的存储阵列108中使用的嵌入式只读存储器(ROM)存储单元的静态随机存取存储器(SRAM)单元302、304的一个实施例的框图。存储单元302、304可以使用CMOS(互补金属氧化物半导体)晶体管在集成电路中被实现。
存储单元302包括一对交叉耦合的逆变器306，一个逆变器具有P沟道上拉晶体管312和N沟道下拉晶体管316以及另一个逆变器具有P沟道上拉晶体管314和N沟道下拉晶体管328。数据将被保留在存储节点334、336。存储单元302还包括由字线(WL)控制的一对相应的传输晶体管310/320以在存储节点334、336读取或写入数据。P沟道传输晶体管312具有连接到电源“VDD”的源极、连接到存储结点334的漏极、连接到电源VDD_nwell_2的体结和连接到存储节点336的栅极。N沟道下拉晶体管316具有连接到P沟道上拉晶体管312的漏极、连接到第一接地电源VSSA的源极、连接到第二接地电源VSUB的体结和连接到存储节点336的栅极。在正常操作模式下，VSUB和VSSA可以具有相同的值。在省电模式下，VSUB和VSSA可以具有不同的值。
P沟道上拉晶体管314具有连接到VDD的源极、连接到存储结点336的漏极、连接到电源VDD_nwell_1的体结和连接到存储节点334的栅极。N沟道下拉晶体管318具有连接到存储节点336的漏极、连接到电源VSSA的源极、连接到电源VSUB的体结和连接到存储节点334的栅极。
N沟道传输晶体管310具有连接到标有“BL_1”的真实位线的漏极/源极、连接到存储节点334的漏极/源极和连接到字线(WL)的栅极。N沟道传输晶体管320具有连接到存储节点336的漏极/源极、连接到互补位线BLB_1的漏极/源极和连接到字线WL的栅极。
存储单元304包括一对交叉耦合的逆变器308,一个逆变器具有P沟道上拉晶体管324和N沟道下拉晶体管328以及另一个逆变器具有P沟道上拉晶体管326和N沟道下拉晶体管328。数据将被保留在存储节点338、340。存储单元302还包括由字线(WL)控制的一对相应的传输晶体管322、330以在存储节点338、340读取或写入数据。P沟道传输晶体管324具有连接到电源“VDD”的源极、连接到存储结点338的漏极、连接到电源VDD_nwell_1的体结和连接到存储节点340的栅极。N沟道下拉晶体管328具有连接到P沟道上拉晶体管324的漏极、连接到接地电源VSSA的源极、连接到接地电源VSUB的体结和连接到存储节点340的栅极。
P沟道上拉晶体管326具有连接到VDD的源极、连接到存储结点340的漏极、连接到电源VDD_nwell_2的体结和连接到存储节点338的栅极。N沟道下拉晶体管330具有连接到存储节点340的漏极、连接到电源VSSA的源极、连接到电源VSUB的体结和连接到存储节点338的栅极。
N沟道传输晶体管322具有连接到标有“BL_2”的真实位线的漏极/源极、连接到存储节点338的漏极/源极和连接到字线WL的栅极。N沟道传输晶体管332具有连接到存储节点340的漏极/源极、连接到互补位线“BLB_2”的漏极/源极和连接到字线WL的栅极。
存储模块104内的部分或全部存储单元可以利用n-井偏压具有与存储单元302、304相同的结构，该n-井偏压使得当VDD_nwell_1和VDD_nwell_2具有不同的电压时存储单元302、304如同ROM单元运转，以及当VDD_nwell_1和VDD_nwell_2具有相同的电压时存储单元302、304作为ROM单元和SRAM单元操作。例如，当VDD_nwell_1具有比VDD_nwell_2高的电压并且VDD达到“导通”电压时，存储单元302存储“1”而存储单元304存储“0”。在存储单元302中，由于n-井偏置电压VDD_nwell_1和VDD_nwell_2之间的差异，PMOS晶体管312具有比PMOS晶体管314低的阈值电压Vt和高的驱动电流。节点334的电压将高于节点336的电压，从而导致节点334的电压被拉到逻辑“1”。在存储单元304中，由于n井偏置电压VDD_nwell_1和VDD_nwell_2之间的差异，PMOS晶体管324具有比PMOS晶体管326高的阈值电压Vt和低的驱动电流。节点338的电压将低于节点340的电压，从而导致节点338的电压被拉到逻辑“0”。在制造期间，任何数量的存储单元302、304可以在存储阵列108中以预定顺序“1”和“0”被实现以编程ROM。
参照图3和图4，图4是图示了当在ROM模式下操作存储单元302时的各种信号的值的时间关系图400，该ROM模式在图3的组合SRAM/ROM存储阵列中被编程为值“1”。ROM_ENABLE信号(图2)被设置为在ROM模式下操作存储阵列108。在时间t1，VDD_nwell_1处于高电压电平并且VDD_nwell_2处于低于VDD_nwell_1的电压电平。在所示例子中，高电压电平为1.1伏并且电压VDD_nwell_2为0.8伏，然而其它合适的电压电平可以被使用。VDD被断言并且斜升到高电压。一旦VDD处于高电压，节点334(BLI)的电压斜升到高电压而节点336(BLIB)的电压连同节点334最初开始斜升，但当节点334的电压达到高电压时跌落到零电压。一旦字线(WL)被断言，节点334的电压开始下降而互补位线BLB_1的电压开始下降而真实位线(BL_1)的电压保持在高电压电平。当字线(WL)被断言时，节点336的电压从零伏上升至稳态水平，例如，0.15伏或其它合适的电压。
图5是图示了当在ROM模式下操作存储单元304时的各种信号的值的时间关系图500，该ROM模式在图3的组合SRAM/ROM存储阵列中被编程为值“0”。ROM_ENABLE信号(图2)被设置为在ROM模式下操作存储阵列108。在时间t1，VDD_nwell_1处于高电压电平并且VDD_nwell_2处于低于VDD_nwell_1的电压电平。在所示例子中，高电压电平为1.1伏并且电压VDD_nwell_2为0.8伏，然而其它合适的电压电平可以被使用。VDD被断言并且斜升到高电压。一旦VDD处于高电压，节点334(BLIB)的电压斜升到高电压而节点336(BLIB)的电压连同节点334最初开始斜升，但当节点334的电压达到高电压时跌落到零电压。一旦字线(WL)被断言，真实位线(BL_2)的电压开始下降而互补位线(BLB_2)的电压保持在高电压电平。当字线(WL)被断言时，节点338的电压从零伏上升至稳态水平，例如，0.15伏或其它合适的电压。
图6是具有可以在图1的存储阵列108中使用的嵌入式只读存储器(ROM)单元的静态随机存取存储器(SRAM)单元302、304的另一个实施例的方框图。存储单元302、304的结构和操作与图3所图示和说明的是一样的，然而供电电路602已被添加，其使用单电源电压VDD提供等效于VDD_nwell_1和VDD_nwell_2的电压。电源电路602包括与N沟道晶体管606并联耦合的P沟道晶体管604。晶体管606、604的栅极耦合于ROM_ENABLE信号。P沟道晶体管604的源极和体结以及N沟道晶体管606的漏极耦合于VDD。P沟道晶体管604的漏极和N沟道晶体管606的源极和体结彼此耦合。
在操作期间，当ROM_ENABLE为高电平或被激活时，P沟道晶体管604处于非导电状态而N沟道晶体管606处于激活状态。在节点608(N沟道晶体管606的源极)的电压等于VDD减去N沟道晶体管606的阈值电压。在P沟道晶体管的体结的偏置电压是312和326，因此等于VDD减去N沟道晶体管606的阈值电压，然而在P沟道晶体管314和324的体结的偏置电压是VDD。
当ROM-ENABLE为低电平或被禁用时，N沟道晶体管606处于非导电状态而P沟道晶体管604处于激活状态。在节点608和610的电压等于VDD。在P沟道晶体管的体结的偏置电压是312、314、324和326，因此等于VDD并且存储单元302、304在SRAM模式下操作。
目前应了解，在一些实施例中，提供了可以包括包含第一存储单元(302)的存储单元阵列(108)的集成电路(100)。第一存储单元包括第一和第二传输晶体管(320、310)，其包括连接到字线的栅极、第一逆变器和第二逆变器。第一逆变器包括第一上拉晶体管(314)，其包括连接到第一电压源(VDD)的源极和连接到第一井偏置电压(VDD_nwell_1)的体结。第一逆变器的输出端通过第一传输晶体管(320)耦合于第一互补位线(BLB_1)。第二逆变器包括第一上拉晶体管(312)，其包括连接到第一电压电源(VDD)的源极和连接到第二井偏置电压(VDD_nwell_2)的体结，当只读存储器(ROM)使能信号被设置为第一状态时，第一井偏置电压大于第二井偏置电压。第二逆变器的输出通过第二传输晶体管(310)耦合于第一真实位线(BL_1)。
在另一方面，所述集成电路还可以包括位于存储阵列中的第二存储单元(304)。第二存储单元包括第一和第二传输晶体管(322、332)，其包括连接到字线的栅极、第一逆变器和第二逆变器。第一逆变器包括第一上拉晶体管(324)，其包括连接到第一电压电源(VDD)的源极和连接到第一井偏置电压(VDD_nwell_1)的体结。第一逆变器的输出通过第一传输晶体管(322)耦合于第二真实位线(BL_2)。第二逆变器包括第二上拉晶体管(326)，其包括连接到第一电压电源(VDD)的源极和连接到第二井偏置电压(VDD_nwell_2)的体结。第二逆变器的输出通过第二传输晶体管(332)耦合于第二互补位线(BLB_2)。
在另一方面，根据权利要求1所述的集成电路还可以包括被配置为向存储阵列提供ROM使能信号的存储控制器(110)。
在另一方面，当ROM使能信号处于第二状态时，第二井偏置电压等于第一井偏置电压并且第一和第二存储单元在静态随机存取存储器(SRAM)模式下操作。
在另一方面，集成电路还可以包括耦合于存储模块的处理器(102)。
在另一方面，集成电路还可以包括耦合于接地电压(VSUB)的第一和第二传输晶体管的体结。
在另一方面，第一存储单元还可以包括耦合于第一和第二逆变器的上拉晶体管的下拉晶体管(316、318)。下拉晶体管的体结耦合于第一接地(VSUB)并且下拉晶体管的源极耦合于第二接地(VSSA)。
在另一方面，第二存储单元还可以包括耦合于第一和第二逆变器的上拉晶体管的下拉晶体管(328、330)。下拉晶体管的体结耦合于第一接地(VSUB)并且下拉晶体管的源极耦合于第二接地(VSSA)。
在另一方面，集成电路还可以包括当ROM使能信号处于第一状态时，第一存储单元输出逻辑高电平，并且当ROM使能信号处于第一状态时，第二存储单元输出逻辑低电平。
在其它实施例中，一种集成电路可以包括包含具有耦合于第一井偏置电压(VDD_nwell_2)的体结和耦合于第一真实位线(BL_1)的漏极的第一上拉晶体管(312)的第一存储单元(302)以及具有耦合于第二井偏置电压(VDD_nwell_1)的体结和耦合于第一互补位线(BLB_1)的漏极的第二上拉晶体管(314)。第二存储单元(302)可以包括具有耦合于第二井偏置电压(VDD_nwell_1)的体结的第一上拉晶体管(324)、具有耦合于第一井偏置电压(VDD_nwell_2)体结的第二上拉晶体管、第一上拉晶体管的漏极耦合于第二真实位线(BL_2)以及第二上拉晶体管的漏极耦合于第二互补位线(BLB_2)。在只读存储器(ROM)模式期间，第一井偏置电压低于第二井偏置电压。在静态随机存取存储器(SRAM)模式期间，第一井偏置电压与第二井偏置电压相同。
在另一方面，集成电路还可以包括被配置为提供ROM使能信号的存储控制器，所述ROM使能信号被设置为第一状态以使能ROM模式并且禁用SRAM模式以及被设置为第二状态以使能SRAM模式并且禁用ROM模式。
在另一方面，第一存储单元还可以包括具有耦合于第一上拉晶体管的漏极的漏极的第一下拉晶体管(316)、耦合于第一接地电压电源(VSSA)的第一下拉晶体管的源极和耦合于第二接地电压电源(VSUB)的第一下拉晶体管的体结。第二下拉晶体管(318)可以具有耦合于第二上拉晶体管的漏极的漏极、耦合于第一接地电压电源(VSSA)的第二下拉晶体管的漏极和耦合于第二接地电压电源(VSUB)的第二下拉晶体管的体结。
在另一方面，第二存储单元还可以包括具有耦合于第一上拉晶体管的漏极的漏极的第一下拉晶体管(328)、耦合于第一接地电压电源(VSSA)的第一下拉晶体管的源极和耦合于第二接地电压电源(VSUB)的第一下拉晶体管的体结。第二下拉晶体管(330)可以具有耦合于第二上拉晶体管的漏极的漏极、耦合于第一接地电压电源(VSSA)的第二下拉晶体管的源极和耦合于第二接地电压电源(VSUB)的第二下拉晶体管的体结。
在另一方面，集成电路还可以包括耦合于电源电压(VDD)的第一存储单元的第一和第二上拉晶体管的源极。第二存储单元的第一和第二上拉晶体管的源极可以耦合于电源电压。在ROM模式期间，第二井偏置电压等于电源电压。
在另一方面，集成电路还可以包括在ROM模式期间，第一存储单元输出逻辑高电平，并且在ROM模式期间，第二个存储单元输出逻辑低电平。
在另一方面，集成电路还可以包括第一接地电压电源和第二接地电压电源在低功耗模式期间处于不同的电压电平。
在另一方面，集成电路还可以包括，在第一存储单元中，第一传输晶体管连接在第一上拉晶体管的漏极和第一真实位线之间而第二传输晶体管连接在第二上拉晶体管的漏极和第一互补位线之间。第一和第二传输晶体管的栅极耦合于字线。在第二存储单元中，第一传输晶体管连接在第一上拉晶体管的漏极和第二真实位线之间而第二传输晶体管连接在第二上拉晶体管的漏极和第二互补位线之间，第一和第二传输晶体管的栅极耦合于字线。
在另一个实施例中，一种方法可以包括在集成电路中形成第一存储单元(302)，第一存储单元包括具有耦合于第一井偏置电压(VDD_nwell_2)的体结的第一上拉晶体管(312)、具有耦合于第二井偏置电压(VDD_nwell_1)的体结的第二上拉晶体管(314)、包括耦合于字线的栅极的第一传输晶体管(310)、包括耦合于字线的栅极的第二传输晶体管(320)、耦合于第一真实位线(BL_1)的第一上拉晶体管的漏极和耦合于第一互补位线(BLB_1)的第二上拉晶体管的漏极。第二存储单元(302)在集成电路中被形成，其包括具有耦合于第二井偏置电压(VDD_nwell_1)的体结的上拉晶体管(324)、具有耦合于第一井偏置电压(VDD_nwell_2)的体结的第二上拉晶体管、包括耦合于字线的栅极的第一传输晶体管(322)、包括耦合于字线的栅极的第二传输晶体管(332)、耦合于第二真实位线(BL_2)的第一上拉晶体管的漏极和耦合于第二互补位线(BLB_2)的第二上拉晶体管的漏极。存储控制器被形成为耦合于集成电路中的第一和第二存储单元，存储控制器在只读存储器(ROM)模式期间可操作地控制第一井偏置电压低于第二井偏置电压，并且在静态随机存取存储器(SRAM)模式期间控制第一井偏置电压与第二井偏置电压相同。
在另一方面，所述方法还可以包括形成耦合于电源电压(VDD)的第一存储单元的第一和第二上拉晶体管的源极，以及形成耦合于电源电压的第二存储单元的第一和第二上拉晶体管的源极。存储控制器进一步可操作地控制第二井偏置电压在ROM模式期间等于电源电压。
在另一方面，该方法还可以包括将第一和第二存储单元布置为编程逻辑的一部分以在ROM模式期间被使用。
关于具体导电类型或电位极性，虽然本发明已被描述，但是技术人员意识到导电类型和电位极性可以是相反的。
在描述和权利要求中的术语“前面”、“后面”、“顶部”、“底部”、“上面”、“下面”等等，如果有的话，是用于描述性的目的并且不一定用于描述永久性的相对位置。应了解术语的这种用法在适当的情况下是可以互换的以便本发明所描述的实施例例如能够在其它方向而不是本发明所说明的或在其它方面进行操作。
虽然本发明的描述参照具体实施例，如所附权利要求所记载的，在不脱离本发明范围的情况下，可以进行各种修改以及变化。例如，顶部氧化物和底部氧化物被描述，但其它绝缘材料可以被取代。因此，说明书以及附图被认为是说明性而不是限制性的，并且所有这些修改旨在包括在本发明范围内。关于具体实施例，本发明所描述的任何好处、优点或解决方案都不旨在被解释为任何或所有权利要求的关键的、必需的、或本质特征或元素。
此外，本发明所用的“一”或“一个”被定义为一个或多个。并且，在权利要求中所用词语如“至少一个”以及“一个或多个”不应该被解释以暗示通过不定冠词“一”或“一个”引入的其它权利要求元素限定任何其它特定权利要求。所述特定权利要求包括这些所介绍的对发明的权利元素，所述权利元素不仅仅包括一个这样的元素。即使当同一权利要求中包括介绍性短语“一个或一组多个”或“至少一个”以及不定冠词，例如“一”或“一个”。使用定冠词也是如此。
除非另有说明，使用术语如“第一”以及“第二”是用于任意区分这些术语描述的元素的。因此，这些术语不一定表示时间或这些元素的其它优先次序。

Claims (20)

1.一种集成电路(100)，包括：
包括第一存储单元(302)的存储单元阵列(108)，所述第一存储单元包括：
包括连接到字线的栅极的第一和第二传输晶体管(320,310)；
第一逆变器，包括：
包括连接到第一电压电源(VDD)的源极和连接到第一井偏置电压(VDD_nwell_1)的体结的第一上拉晶体管(314)；以及
所述第一逆变器的输出通过所述第一传输晶体管(320)耦合于第一互补位线(BLB_1)；以及
第二逆变器，包括：
包括连接到所述第一电压电源(VDD)的源极和连接到第二井偏置电压(VDD_nwell_2)的体结的第一上拉晶体管(312)，当只读存储器(ROM)使能信号被设置为第一状态时所述第一井偏置电压大于所述第二井偏置电压，以及
所述第二逆变器的输出通过所述第二传输晶体管(310)耦合于第一真实位线(BL_1)。
2.根据权利要求1所述的集成电路，进一步包括：
在所述存储阵列中的第二存储单元(304)，所述第二存储单元包括：
包括连接到所述字线的栅极的第一和第二传输晶体管(322,332)；
第一逆变器，包括：
包括连接到所述第一电压电源(VDD)的源极和连接到所述第一井偏置电压(VDD_nwell_1)的体结的第一上拉晶体管(324)；以及
所述第一逆变器的输出通过所述第一传输晶体管(322)耦合于第二真实位线(BL_2)；以及
第二逆变器，包括：
包括连接到所述第一电压电源(VDD)的源极和连接到所述第二井偏置电压(VDD_nwell_2)的体结的第二上拉晶体管(326)，以及
所述第二逆变器的输出通过所述第二传输晶体管(332)耦合于第二互补位线(BLB_2)。
3.根据权利要求1所述的集成电路，进一步包括：
被配置为向所述存储阵列提供所述ROM使能信号的存储控制器(110)。
4.根据权利要求1所述的集成电路，其中当所述ROM使能信号处于第二状态时，所述第二井偏置电压等于所述第一井偏置电压并且所述第一和第二存储单元在静态随机存取存储器(SRAM)模式下操作。
5.根据权利要求1所述的集成电路，进一步包括：
耦合于所述存储模块的处理器(102)。
6.根据权利要求5所述的集成电路，进一步包括：
所述第一和第二传输晶体管的体结耦合于接地电压(VSUB)。
7.根据权利要求1所述的集成电路，所述第一存储单元进一步包括：
耦合于所述第一和第二逆变器中的所述上拉晶体管的下拉晶体管(316,318)，所述下拉晶体管的体结耦合于第一接地(VSUB)而所述下拉晶体管的源极耦合于第二接地(VSSA)。
8.根据权利要求1所述的集成电路，所述第二存储单元进一步包括：
耦合于所述第一和第二逆变器中的所述上拉晶体管的下拉晶体管(328,330)，所述下拉晶体管的体结耦合于第一接地(VSUB)而所述下拉晶体管的源极耦合于第二接地(VSSA)。
9.根据权利要求2所述的集成电路，进一步包括：
当所述ROM使能信号处于所述第一状态时，所述第一存储单元输出逻辑高电平；以及
当所述ROM使能信号处于所述第一状态时，所述第二存储单元输出逻辑低电平。
10.一种集成电路，包括：
包括具有耦合于第一井偏置电压(VDD_nwell_2)的体结和耦合于第一真实位线(BL_1)的漏极的第一上拉晶体管(312)、和具有耦合于第二井偏置电压(VDD_nwell_1)的体结和耦合于第一互补位线(BLB_1)的漏极的第二上拉晶体管(314)的第一存储单元(302)；
包括具有耦合于所述第二井偏置电压(VDD_nwell_1)的体结的第一上拉晶体管(324)、具有耦合于所述第一井偏置电压(VDD_nwell_2)的体结的第二上拉晶体管的第二存储单元(302)，所述第一上拉晶体管的漏极耦合于第二真实位线(BL_2)并且所述第二上拉晶体管的漏极耦合于第二互补位线(BLB_2)；
在只读存储器(ROM)模式期间，所述第一井偏置电压低于所述第二井偏置电压；以及
在静态随机存取存储器(SRAM)模式期间，所述第一井偏置电压与所述第二井偏置电压相同。
11.根据权利要求10所述的集成电路，进一步包括：
被配置为提供ROM使能信号的存储控制器，所述ROM使能信号被设置为第一状态以使能所述ROM模式并且禁用所述SRAM模式以及被设置为第二状态以使能所述SRAM模式并且禁用所述ROM模式。
12.根据权利要求10所述的集成电路，所述第一存储单元进一步包括：
具有耦合于所述第一上拉晶体管的所述漏极的漏极的第一下拉晶体管(316)，所述第一下拉晶体管的源极耦合于第一接地电压电源(VSSA)而所述第一下拉晶体管的体结耦合于第二接地电压电源(VUSB)；以及
具有耦合于所述第二上拉晶体管的所述漏极的漏极的第二下拉晶体管(318)，所述第二下拉晶体管的漏极耦合于第一接地电压电源(VSSA)而所述第二下拉晶体管的体结耦合于第二接地电压电源(VSUB)。
13.根据权利要求10所述的集成电路，所述第二存储单元进一步包括：
具有耦合于所述第一上拉晶体管的所述漏极的漏极的第一下拉晶体管(328)，所述第一下拉晶体管的源极耦合于第一接地电压电源(VSSA)而所述第一下拉晶体管的体结耦合于第二接地电压电源(VSUB)；以及
具有耦合于所述第二上拉晶体管的所述漏极的漏极的第二下拉晶体管(330)，所述第二下拉晶体管的源极耦合于第一接地电压电源(VSSA)而所述第二下拉晶体管的体结耦合于第二接地电压电源(VSUB)。
14.根据权利要求10所述的集成电路，进一步包括：
所述第一存储单元的所述第一和第二上拉晶体管的源极耦合于电源电压(VDD)；
所述第二存储单元的所述第一和第二上拉晶体管的源极耦合于所述电源电压；以及
在所述ROM模式期间，所述第二井偏置电压等于所述电源电压。
15.根据权利要求10所述的集成电路，进一步包括：
在所述ROM模式期间，所述第一存储单元输出逻辑高电平；以及
在所述ROM模式期间，所述第二存储单元输出逻辑低电平。
16.根据权利要求10所述的集成电路，进一步包括：
在低功率模式期间，所述第一接地电压电源和所述第二接地电压电源处于不同的电压水平。
17.根据权利要求10所述的集成电路，进一步包括：
在所述第一存储单元中，第一传输晶体管连接在所述第一上拉晶体管的所述漏极和第一真实位线之间并且第二传输晶体管连接在所述第二上拉晶体管的所述漏极和第一互补位线之间，所述第一和第二传输晶体管的栅极耦合于字线；以及
在所述第二存储单元中，第一传输晶体管连接在所述第一上拉晶体管的所述漏极和第二真实位线之间并且第二传输晶体管连接在所述第二上拉晶体管的所述漏极和第二互补位线之间，所述第一和第二传输晶体管的栅极耦合于所述字线。
18.一种方法，包括：
在集成电路中形成第一存储单元(302)，所述第一存储单元包括具有耦合于第一井偏置电压(VDD_nwell_2)的体结的第一上拉晶体管(312)、具有耦合于第二井偏置电压(VDD_nwell_1)的体结的第二上拉晶体管(314)、包括耦合于字线的栅极的第一传输晶体管(310)、包括耦合于所述字线的栅极的第二传输晶体管(320)，所述第一上拉晶体管的漏极耦合于第一真实位线(BL_1)而所述第二上拉晶体管的漏极耦合于第一互补位线(BLB_1)；
在所述集成电路中形成第二存储单元(302)，所述第二存储单元包括具有耦合于所述第二井偏置电压(VDD_nwell_1)的体结的第一上拉晶体管(324)、具有耦合于所述第一井偏置电压(VDD_nwell_2)的体结的第二上拉晶体管、包括耦合于所述字线的栅极的第一传输晶体管(322)、包括耦合于所述字线的栅极的第二传输晶体管(332)，所述第一上拉晶体管的漏极耦合于第二真实位线(Bl_2)而所述第二上拉晶体管的漏极耦合于第二互补位线(BlB_2)；
在所述集成电路中形成耦合于所述第一和第二存储单元的存储控制器，所述存储控制器在只读存储器(ROM)模式期间可操作地控制所述第一井偏置电压低于所述第二井偏置电压并且在静态随机存取存储器(SRAM)模式期间控制所述第一井偏置电压与所述第二井偏置电压相同。
19.根据权利要求18所述的方法，进一步包括：
形成耦合于电源电压(VDD)的所述第一存储单元的所述第一和第二上拉晶体管的源极；
形成耦合于所述电源电压的所述第二存储单元的所述第一和第二上拉晶体管的源极；以及
所述存储控制器进一步可操作地在所述ROM模式期间控制所述第二井偏置电压等于所述电源电压。
20.根据权利要求18所述的方法，进一步包括：
将所述第一和第二存储单元布置为编程逻辑的一部分以在所述ROM模式期间被使用。
CN201410601758.0A 2013-10-31 2014-10-31 具有嵌入式rom的sram Active CN104599707B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/069,192 US8995178B1 (en) 2013-10-31 2013-10-31 SRAM with embedded ROM
US14/069,192 2013-10-31

Publications (2)

Publication Number Publication Date
CN104599707A true CN104599707A (zh) 2015-05-06
CN104599707B CN104599707B (zh) 2019-03-29

Family

ID=52707886

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410601758.0A Active CN104599707B (zh) 2013-10-31 2014-10-31 具有嵌入式rom的sram

Country Status (2)

Country Link
US (1) US8995178B1 (zh)
CN (1) CN104599707B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691495B2 (en) * 2014-07-30 2017-06-27 Nxp Usa, Inc. Memory array with RAM and embedded ROM
US9449709B1 (en) * 2015-09-23 2016-09-20 Qualcomm Incorporated Volatile memory and one-time program (OTP) compatible memory cell and programming method
US10276581B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit chip and manufacturing method thereof
FR3083912A1 (fr) * 2018-07-13 2020-01-17 Commissariat A L'energie Atomique Et Aux Energies Alternatives Memoire sram / rom reconfigurable par polarisation de substrat

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101071634A (zh) * 2006-05-09 2007-11-14 松下电器产业株式会社 静态半导体存储器
WO2008057835A2 (en) * 2006-11-08 2008-05-15 Atmel Corporation Low voltage column decoder sharing a memory array p-well
US20080144365A1 (en) * 2006-12-18 2008-06-19 Masanao Yamaoka Semiconductor integrated circuit and manufacturing method therefor
US20080174359A1 (en) * 2007-01-24 2008-07-24 Kenichi Osada Semiconductor integrated circuit
CN101933096A (zh) * 2008-10-21 2010-12-29 松下电器产业株式会社 非易失性存储装置及向其存储单元的写入方法
CN102385916A (zh) * 2011-09-21 2012-03-21 清华大学 一种具有读写分离的双端口sram单元6t结构
CN102480225A (zh) * 2010-11-30 2012-05-30 英业达股份有限公司 直流电压供应装置
US8351248B1 (en) * 2009-11-23 2013-01-08 Xilinx, Inc. CMOS SRAM memory cell with improved N/P current ratio

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0457150A3 (en) 1990-05-14 1992-06-17 Lsi Logic Corporation Bicmos compacted logic array
US6041008A (en) 1998-05-13 2000-03-21 Micron Technology Inc. Method and apparatus for embedded read only memory in static random access memory
US6134137A (en) 1998-07-31 2000-10-17 Micron Technology Inc. Rom-embedded-DRAM
US6529400B1 (en) * 2000-12-15 2003-03-04 Lsi Logic Corporation Source pulsed, dynamic threshold complementary metal oxide semiconductor static RAM cells
DE112004002859B4 (de) * 2004-05-12 2011-07-14 Spansion LLC (n.d.Ges.d. Staates Delaware), Calif. Halbleitervorrichtung und Steuerverfahren für diese
US20050287736A1 (en) * 2004-06-16 2005-12-29 Porter John D Latch-up prevention for memory cells
US8675397B2 (en) * 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
US8625333B2 (en) * 2011-02-22 2014-01-07 Lsi Corporation Memory device having memory cells with write assist functionality

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101071634A (zh) * 2006-05-09 2007-11-14 松下电器产业株式会社 静态半导体存储器
WO2008057835A2 (en) * 2006-11-08 2008-05-15 Atmel Corporation Low voltage column decoder sharing a memory array p-well
US20080144365A1 (en) * 2006-12-18 2008-06-19 Masanao Yamaoka Semiconductor integrated circuit and manufacturing method therefor
US20080174359A1 (en) * 2007-01-24 2008-07-24 Kenichi Osada Semiconductor integrated circuit
CN101933096A (zh) * 2008-10-21 2010-12-29 松下电器产业株式会社 非易失性存储装置及向其存储单元的写入方法
US8351248B1 (en) * 2009-11-23 2013-01-08 Xilinx, Inc. CMOS SRAM memory cell with improved N/P current ratio
CN102480225A (zh) * 2010-11-30 2012-05-30 英业达股份有限公司 直流电压供应装置
CN102385916A (zh) * 2011-09-21 2012-03-21 清华大学 一种具有读写分离的双端口sram单元6t结构

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
TU MING-HSIEN ET AL: "Single-Ended Subthreshold SRAM with Asymmetrical Write/Read-Assist", 《IEEE SYSTEM-ON-CHIP CONFERENCE》 *
李茂顺 等: "不同偏置条件下CMOS SRAM 的总剂量辐射效应", 《微电子学》 *

Also Published As

Publication number Publication date
US8995178B1 (en) 2015-03-31
CN104599707B (zh) 2019-03-29

Similar Documents

Publication Publication Date Title
US9190415B2 (en) Memory having a voltage switch circuit with one bias voltage changed in each state of conditioning
CN101599300B (zh) 利用升高电压的静态随机访问存储器
US8446784B2 (en) Level shifting circuit
US10636457B2 (en) Overvoltage protection for a fine grained negative wordline scheme
US7924633B2 (en) Implementing boosted wordline voltage in memories
JPH0224897A (ja) メモリ回路及びメモリアレイ
CN105573456B (zh) 半导体装置
US9866206B2 (en) Driver circuit for memory devices
US8659963B2 (en) Enhanced power savings for memory arrays
TW201019343A (en) A memory device and method of operating such a memory device
CN104599707A (zh) 具有嵌入式rom的spam
CN102376340B (zh) 具有可调整反偏压的感测放大器电路及其操作方法
US9672898B1 (en) Read column select negative boost driver circuit, system, and method
US6181611B1 (en) Techniques of isolating and enabling higher speed access of memory cells
JP3188634B2 (ja) データ保持回路
US7768818B1 (en) Integrated circuit memory elements
KR20050064666A (ko) 플래시 메모리 장치의 페이지 버퍼
CN116264091A (zh) 半导体器件
CN111312311B (zh) 用于减少写入上拉时间的设备和使用方法
US20070014145A1 (en) Nonvolatile memory circuit based on change in MIS transistor characteristics
KR20170038258A (ko) 이이피롬의 센싱회로 및 데이터버스 회로
JP2003298410A (ja) 半導体集積回路
CN103943136B (zh) 一种存储器电路及其操作方法
CN104637527A (zh) Sram存储单元阵列、sram存储器及其控制方法
JP2010198668A (ja) 強誘電体記憶装置および電子機器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20180223

Address after: texas

Applicant after: NXP America Co Ltd

Address before: Texas in the United States

Applicant before: Fisical Semiconductor Inc.

GR01 Patent grant
GR01 Patent grant