CN101933096A - 非易失性存储装置及向其存储单元的写入方法 - Google Patents

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Abstract

提供不使构成各存储单元的选择晶体管的尺寸变大，而能够实现稳定的动作的非易失性存储装置。该非易失性存储装置(200)具备：半导体基板(301)，具有第一导电型的P型阱(301a)；存储单元阵列(202)，具备多个由在半导体基板(301)上形成的电阻变化元件(R11)和晶体管(N11)串联连接而构成的存储单元(M11)等；以及基板偏置电路(220)，在对构成被选择的存储单元(M11)等的电阻变化元件(R11)施加写入用的电压脉冲时，对P型阱(301a)施加偏置电压(VB)，以使其相对于晶体管(N11)的源极及漏极成为顺向。

Description

非易失性存储装置及向其存储单元的写入方法
技术领域
本发明涉及具有存储单元的非易失性存储装置，所述存储单元由电阻值根据电信号可逆地变化的所谓的电阻变化元件以及晶体管构成。
背景技术
近年来，具有使用所谓的电阻变化元件来构成的存储单元的非易失性存储装置的研究开发持续发展。这里，电阻变化元件是指，具有电阻状态随着电信号在低电阻状态和高电阻状态之间可逆地变化的性质、进而能够将对应于该电阻状态的信息非易失性地存储的元件。
作为使用了这种电阻变化元件的非易失性存储装置，一般知道如以下构成的非易失性存储装置，即：在相互正交地配置的位线与字线及源线的交点的位置上，将串联连接了MOS晶体管及电阻变化元件的称作所谓的1T1R(一个晶体管一个电阻体)型的存储单元以矩阵状阵列配置。
在专利文献1中，示出了由将钙钛矿型结晶结构的氧化物用作电阻变化元件的1T1R型存储单元构成的非易失性存储装置。
图18是表示在专利文献1中示出的以往的存储单元的截面的示意图。存储单元1011具备：在半导体基板1001上制作的作为第一扩散层区域的源极区域1002及作为第二扩散层区域的漏极区域1003、由在栅极氧化膜1004上形成的栅极电极1005构成的选择晶体管1006、以及将电阻值随着电压施加而变化的电阻变化材料1008夹持在下部电极1007与上部电极1009之间而成的电阻变化元件1010。这里，被电连接的漏极区域1003和下部电极1007经由导电性通孔串联连接。此外，上部电极1009经由导电性通孔与成为位线的金属布线1012连接，源极区域1002经由导电性通孔与成为源线的金属布线1013连接。此外，栅极电极1005与字线连接。另外，在专利文献1中，作为电阻变化材料1008，公开了Pr1-xCaxMnO3(PCMO)、La1-xSrxMnO3(LSMO)等。
在如上构成的存储单元1011中，对上部电极1009施加Vpp的电压脉冲，对源极区域1002施加Vss的电压脉冲，对栅极电极施加规定的电压振幅Vwp的电压脉冲，从而能够使电阻变化材料1008从低电阻状态变化为高电阻状态，另一方面，对上部电极1009施加Vss的电压脉冲，对源极区域1002施加Vpp的电压脉冲，对栅极电极施加规定的Vwe的电压脉冲，从而使电阻变化材料1008从高电阻状态变化为低电阻状态。
专利文献1：日本特开2005-25914号公报
在使用了如上所述的电阻变化元件的非易失性存储装置的情况下，为了实现稳定的动作，需要使电阻变化元件的电阻值可靠地变化。并且，为了使电阻变化元件的电阻值可靠地变化，有时需要对电阻变化元件暂时施加比在通常的写入时使用的电压高的电压。
这样，为了将比通常的写入时高的电压施加给电阻变化元件，可以考虑使选择晶体管的尺寸变大，但由于会产生导致单元的布局面积增大等不良情况，因此不优选。
发明内容
本发明是鉴于以上问题而做出的，其主要的目的在于提供一种不使构成各存储单元的选择晶体管的尺寸变大而能够实现稳定的动作的非易失性存储装置。
为了解决上述问题，本发明的非易失性存储装置的一个方案是具备：半导体基板，具有第一导电型的区域；存储单元阵列，具备多个存储单元，该存储单元是在上述半导体基板上形成的电阻变化元件和晶体管串联连接而构成的；选择电路，从上述存储单元阵列所具备的多个存储单元中，通过对构成至少一个存储单元的上述晶体管的栅极施加电压脉冲，来选择至少一个存储单元；写入电路，经由构成由上述选择电路选择的存储单元的上述晶体管，对构成该存储单元的电阻变化元件施加写入用的电压脉冲；以及基板偏置电路，对上述半导体基板施加第一偏置电压；上述电阻变化元件具备第一电极、第二电极以及电阻变化层，该电阻变化层介于上述第一电极和上述第二电极之间，根据在上述第一电极及上述第二电极之间施加的电压脉冲，电阻状态在低电阻状态和高电阻状态之间可逆地变化，上述晶体管在上述半导体基板的上述第一导电型的区域内形成，具备与上述第一导电型为相反极性的第二导电型的第一扩散区域、栅极以及上述第二导电型的第二扩散区域，在由上述写入电路对构成由上述选择电路选择的存储单元的上述电阻变化元件所具备的上述第一电极及上述第二电极之间施加了写入用的电压脉冲时，上述基板偏置电路对上述半导体基板的上述第一导电型的区域施加上述第一偏置电压，以使其相对于上述第一扩散区域及上述第二扩散区域成为顺向。
由此，在向存储单元写入时，对构成该存储单元的选择晶体管的基板施加偏压，以使其相对于该选择晶体管成为顺向，因此通过基板偏置效果，选择晶体管的通态电阻减少，相应地在电阻变化元件上施加大的电压，其结果，不使构成各存储单元的选择晶体管的栅极宽度变大，而能够使电阻变化元件的电阻值可靠地变化。另外，本发明不仅实现为非易失性存储装置，而且能够实现为向该非易失性存储装置的存储单元的写入方法。
发明效果
根据有关本发明的非易失性存储装置，能够不使构成存储单元的选择晶体管的尺寸变大而可靠地使电阻变化元件的电阻值变化，因此能够实现稳定的动作。
因此，可进行非易失性存储装置的高集成化，本发明的实用性意义极其高。
附图说明
图1是表示在本发明的实施方式1中非易失性存储装置所具备的电阻变化元件的结构的截面图。
图2(a)～图2(c)是表示在本发明的实施方式1中非易失性存储装置所具备的电阻变化元件的制造工序的截面图。
图3是表示有关本发明的实施方式1的非易失性存储装置的结构的截面图。
图4是表示在对存储单元的两端施加了规定的电压时，有效地施加到电阻变化元件上的电压(元件施加电压)与电阻变化元件的电阻值(元件电阻值)的关系的曲线图。
图5是表示有关本发明的实施方式1的非易失性存储装置的结构的框图。
图6是表示图5中的C部分的结构(2比特量的结构)的截面图。
图7(a)～图7(c)是表示有关本发明的实施方式1的非易失性存储装置的动作例的时间图。
图8是表示有关本发明的实施方式1的非易失性存储装置的动作例的流程图。
图9(a)及图9(b)是表示有关本发明的实施方式2的非易失性存储装置的动作例的时间图。
图10是表示有关本发明的实施方式3的非易失性存储装置的动作例的流程图。
图11(a)及图11(b)是表示在本发明的实施方式3中非易失性存储装置所具备的电阻变化元件的电阻状态的变化的曲线图。
图12(a)及图12(b)是表示在本发明的实施方式4中将电阻变化元件重写了100次的情况的电阻值的分布的曲线图。
图13是表示有关本发明的实施方式4的非易失性存储装置的动作例的流程图。
图14(a)及图14(b)表示有关本发明的实施方式4的非易失性存储装置的动作例的时间图。
图15是表示在本发明的实施方式5中由电阻变化元件单体的追加写入带来的电阻状态的变化的曲线图。
图16(a)是表示有关本发明的实施方式5的非易失性存储装置的动作例的流程图，图16(b)是表示图16(a)中的写入步骤(S41)的详细的过程的流程图。
图17是表示有关本发明的实施方式6的非易失性存储装置的动作例的流程图。
图18是表示以往的存储单元的截面的示意图。
具体实施方式
有关本发明的非易失性存储装置的一个方案是具备：半导体基板，具有第一导电型的区域；存储单元阵列，具备多个存储单元，该存储单元是在上述半导体基板上形成的电阻变化元件和晶体管串联连接而构成的；选择电路，从上述存储单元阵列所具备的多个存储单元中，通过对构成至少一个存储单元的上述晶体管的栅极施加电压脉冲，来选择至少一个存储单元；写入电路，经由构成由上述选择电路选择的存储单元的上述晶体管，对构成该存储单元的电阻变化元件施加写入用的电压脉冲；以及基板偏置电路，对上述半导体基板施加第一偏置电压；上述电阻变化元件具备第一电极、第二电极以及电阻变化层，该电阻变化层介于上述第一电极和上述第二电极之间，根据在上述第一电极及上述第二电极之间施加的电压脉冲，电阻状态在低电阻状态和高电阻状态之间可逆地变化，上述晶体管在上述半导体基板的上述第一导电型的区域内形成，具备与上述第一导电型为相反极性的第二导电型的第一扩散区域、栅极以及上述第二导电型的第二扩散区域，在由上述写入电路对构成由上述选择电路选择的存储单元的上述电阻变化元件所具备的上述第一电极及上述第二电极之间施加了写入用的电压脉冲时，上述基板偏置电路对上述半导体基板的上述第一导电型的区域施加上述第一偏置电压，以使其相对于上述第一扩散区域及上述第二扩散区域成为顺向。由此，在向存储单元写入时，对构成该存储单元的选择晶体管的基板施加偏压，以使其相对于该选择晶体管成为顺向，因此通过基板偏置效果，选择晶体管的通态电阻减少，相应地在电阻变化元件上施加大的电压，其结果，不使构成各存储单元的选择晶体管的栅极宽度变大，而能够使电阻变化元件的电阻值可靠地变化。
另外，在本说明书中，“向非易失性存储装置的写入”、“向存储单元的写入”或简单的“写入”严格地讲，意味着向构成存储单元的电阻变化元件的写入(包含从低电阻状态向高电阻状态的转移、以及从高电阻状态向低电阻状态的转移两者)。此外，也将“选择晶体管”简单称作“晶体管”。此外，作为偏置电压的大小，只要是比从接合的P型半导体向N型半导体流过电流的阈值电压小的电压即可。
这里，可以构成为：在构成由上述选择电路选择的存储单元的电阻变化元件所具备的上述电阻变化层的电阻值为初始电阻值的情况下，上述基板偏置电路施加上述第一偏置电压，上述初始电阻值是该电阻变化元件被制造之后尚未施加电压脉冲时的电阻值。即，作为实施基板偏置的向存储单元的写入，也可以限定为将存储单元初始化的情况。由此，在需要比通常的写入大的电压的初始化处理中，通过基板偏置效果，选择晶体管的通态电阻减小，相应地在电阻变化元件上施加大的电压，更可靠地进行初始化处理。
这里，也可以构成为，在使构成由上述选择电路选择的存储单元的电阻变化元件所具备的上述电阻变化层的电阻状态从低电阻状态向高电阻状态变化的情况下，上述基板偏置电路施加上述第一偏置电压。即，作为实施基板偏置的向存储单元的写入，也可以限定为使电阻变化元件从低电阻状态向高电阻状态转移(即，“高电阻化”，简称“HR化”)的情况。由此，在HR化中，通过基板偏置效果，选择晶体管的通态电阻减小，相应地在电阻变化元件上施加大的电压，因此，与低电阻状态相比不稳定的高电阻状态中的电阻变化元件的电阻值的不均匀得到抑制。
这里，也可以构成为，在使构成由上述选择电路选择的存储单元的电阻变化元件所具备的上述电阻变化层的电阻状态变化的写入失败之后、且对该电阻变化元件进行追加写入的情况下，上述基板偏置电路施加上述第一偏置电压。即，作为实施基板偏置的向存储单元的写入，也可以限定为向存储单元进行追加写入的情况。由此，在需要比通常的写入大的电压的追加写入中，通过基板偏置效果，选择晶体管的通态电阻减小，相应地在电阻变化元件上施加大的电压，更可靠地(或，以更少的次数)完成追加写入。
这里，也可以构成为，对构成由上述选择电路选择的存储单元的电阻变化元件的写入的次数达到了规定的次数的情况下，上述基板偏置电路施加上述第一偏置电压。即，作为实施基板偏置的向存储单元的写入，也可以限定为更新处理、即在达到了一定次数时以更大的写入电压写入的情况。由此，在需要比通常的写入大的电压的更新处理中，通过基板偏置效果，选择晶体管的通态电阻减小，相应地在电阻变化元件上施加大的电压，更可靠地完成更新处理。
这里，也可以构成为，上述半导体基板所具有的上述第一导电型的区域是在上述半导体基板上形成的第一导电型的阱，上述基板偏置电路对上述阱施加上述第一偏置电压。即，构成存储单元的选择晶体管也可以形成于在半导体基板上形成的阱内。由此，能够通过对阱施加偏置电压来实施基板偏置，因此能够在将基板主体固定为其他电位(例如接地)的状态下实施基板偏置。
这里，还可以具备源线偏置电路，该源线偏置电路对构成未被上述选择电路选择的存储单元的晶体管的源极，施加用于抑制流过该晶体管的电流的第二偏置电压。即，在对构成选择存储单元的选择晶体管实施了基板偏置的情况下，对构成非选择存储单元的选择晶体管的基板偏置效果得到抑制，因此能够抑制流向非选择存储单元的漏电流。
以下，参照附图详细说明本发明的优选的实施方式。
(实施方式1)
首先，对有关本发明的实施方式1的非易失性存储装置进行说明。
[电阻变化元件的结构]
图1是表示有关本发明的实施方式1的非易失性存储装置所具备的电阻变化元件的结构的截面图。如图1所示，该电阻变化元件100具备：基板101、形成在基板101上的氧化物层102、形成在氧化物层102上的下部电极103(有关本发明的第一电极或第二电极的一例)、形成在下部电极103上的电阻变化层104以及形成在电阻变化层104上的上部电极105(有关本发明的第二电极或第一电极的一例)。下部电极103及上部电极105与电阻变化层104电连接。另外，在该图中，作为电阻变化元件，虽然图示了比下部电极103更靠下的层(基板101、氧化物层102)，但作为有关本发明的电阻变化元件，只要至少具备下部电极103、电阻变化层104以及上部电极105即可。
作为基板101，例如能够使用硅单晶基板或半导体基板。但是，并不限定于此。电阻变化层104能够以较低的基板温度形成，因此也可以在树脂材料等上形成电阻变化层104。
此外，下部电极103及上部电极105例如使用Au(金)、Pt(白金)、Ir(铱)、Pd(钯)、Ag(银)以及Cu(铜)中的一个或多个材料来构成。
电阻变化层104是包含根据在下部电极103及上部电极105之间施加的电压脉冲而电阻状态在低电阻状态和高电阻状态之间可逆地变化的金属氧化物的层，在本实施方式中，包含第一金属氧化物层与含氧率比该第一金属氧化层高的第二金属氧化物层的层叠结构。具体而言，电阻变化层104由作为第一金属氧化物层的一例的第一钽氧化物层104a以及作为第二金属氧化物层的一例的第二钽氧化物层104b层叠而构成。这里，第二钽氧化物层104b的含氧率比第一钽氧化物层104a的含氧率高。
[电阻变化元件的制造方法]
如上述那样构成的电阻变化元件100可以如以下制造。
图2(a)～图2(c)是表示有关本发明的实施方式1的非易失性存储装置所具备的电阻变化元件100的制造工序的一例的截面图。
首先，如图2(a)所示，在作为单晶硅的基板101上，通过热氧化法形成厚度200nm的氧化物层102。并且，将作为下部电极103的厚度100nm的Pt薄膜通过溅射法形成在氧化物层102上。然后，在下部电极103上，通过使用了Ta靶的反应性溅射法来形成第一钽氧化物层104a。
这里，第一钽氧化物层104a的堆积可以在以下叙述的条件下进行。即，在溅射装置内设置基板之后，将溅射装置内抽真空至8×10-6Pa程度。并且，将钽作为靶，使功率为1.6kW，并流通氩气34sccm、氧气21sccm，而将溅射装置内的压力保持在0.17Pa，溅射20秒钟。由此，能够将电阻率为6mΩcm且含氧率为约61at％(TaO1.6)的第一钽氧化物层104a堆积30nm。
接着，如图2(b)所示，将第一钽氧化物层104a的最表面氧化而使该表面改性。通过该氧化处理，形成含氧率比第一钽氧化物层104a高的第二钽氧化物层104b。这里，第二钽氧化物层104b的膜厚是5nm。
然后，在第二钽氧化物层104b上，通过溅射法形成作为上部电极105的厚度150nm的Pt薄膜。另外，为了避免第二钽氧化物层104b在大气中被氧化，优选在将第二钽氧化物层104b堆积之后，迅速进行上部电极105的形成。最后，通过光致抗蚀剂工序，形成基于光致抗蚀剂的图形106，并通过干法蚀刻，形成元件区域107(参照图2(c))。这里，元件区域107例如可以是一边为0.5μm的四角形状。
[存储单元的结构]
图3是表示构成具备如上述那样制造的电阻变化元件的本发明的实施方式1的非易失性存储装置所具备的存储单元阵列的一个存储单元300的结构的截面图。这里，将与存储单元300连接的周边的结构要素也一起图示。另外，所谓存储单元，在本实施方式中是由串联连接的电阻变化元件和选择晶体管构成的存储元件。
半导体基板301例如是N型硅基板，具有用于形成晶体管317的第一导电型的区域(在本实施方式中是P型阱(P型扩散层)301a)。
在半导体基板301上，依次形成有晶体管317(第一N型扩散层区域302a、第二N型扩散层区域302b、栅极绝缘膜303a、栅极电极303b)、第一通孔304、第一布线层305、第二通孔306、第二布线层307、第三通孔308、电阻变化元件309、第四通孔310以及第三布线层311。另外，构成晶体管317的第一N型扩散层区域302a及第二N型扩散层区域302b分别是有关本发明的第二导电型的第一扩散区域及第二导电型的第二扩散区域的一例。
如图3所示，与第四通孔310连接的第三布线层311成为位线BL0，与晶体管317的第一N型扩散层区域302a电连接的第一布线层305及第二布线层307成为源线SL0。
晶体管317是在形成于半导体基板301内的P型阱301a内形成的NMOS晶体管。向P型阱301a连接了基板端子BB0，该基板端子BB0还与基板偏置电路(未图示)连接。该基板偏置电路经由基板端子BB0对P型阱301a施加电压，从而能够对晶体管317的基板区域、晶体管317的源极、漏极的扩散区域(第一N型扩散层区域302a、第二N型扩散层区域302b)施加顺向的基板偏置电压(有关本发明的第一偏置电压)。由此，控制晶体管317的基板电位。
另外，“施加顺向的基板偏置电压”意味着对基板区域施加电压，以使形成了晶体管的第一导电型的基板区域(或阱)与形成了该晶体管的源极及漏极的第二导电型的扩散区域沿顺向偏置，具体而言，在第一导电型的基板区域为P型半导体且第二导电型的扩散区域为N型半导体的情况下，以第二导电型的扩散区域为基准对第一导电型的基板区域施加正的电压，反之，在第一导电型的基板区域为N型半导体且第二导电型的扩散区域为P型半导体的情况下，以第二导电型的扩散区域为基准对第一导电型的基板区域施加负的电压。
如图3中的放大图所示，电阻变化元件309在第三通孔308上由下部电极309a、电阻变化层309b以及上部电极309c的层叠结构构成。这里，下部电极309a连接至与第二布线层307连接的第三通孔308，上部电极309c连接至与第三布线层311连接的第四通孔310。
如参照图1来所述的那样，在本实施方式中，电阻变化层309b由钽氧化物层的层叠结构构成。更详细地说明，在本实施方式中，由具有用TaOx(其中，x＝1.54)表示的组成的导电型的第一缺氧型的钽氧化物层309-b1、以及具有用TaOy(其中，y＝2.47)表示的组成的导电型的第二缺氧型的钽氧化物层309-b2层叠的层叠结构构成，TaOx(其中，x＝1.54)的膜厚＝26.6nm，TaOy(其中，y＝2.47)的膜厚＝2.47nm。
下部电极309a及上部电极309c为相同的材料，在本实施方式中由Pt(白金)构成，下部电极309a经由通孔及布线层与晶体管的第二N型扩散层区域302b连接，上部电极309c经由通孔与第三布线层311(位线BL0)连接。
在图3中，存储单元由串联连接的晶体管317以及电阻变化元件309构成。更详细地讲，包含连接它们的通孔以及布线层。
[关于晶体管的栅极宽度W]
如上所述，在本实施方式中，通过使晶体管的基板顺向偏置，使晶体管的通态电阻下降，使对电阻变化元件施加的电压增大，其结果，能够可靠地进行电阻变化。根据该结构，不使晶体管的栅极宽度W增大就能够实现良好的存储装置。以下，在着眼于晶体管的栅极宽度W的基础上，对本实施方式的非易失性存储装置的特性进行说明。
图4是表示对图3所示的晶体管317和电阻变化元件309串联连接而构成的存储单元的晶体管317的栅极电极303b，施加比晶体管317的阈值电压足够高的电压而使晶体管317导通之后，在对源线SL0和位线BL0的两端施加了规定的电压时，有效地施加到电阻变化元件上的电压(纵轴的“元件施加电压(V)”)与电阻变化元件的电阻值(横轴的“元件电阻值(Ω)”)的关系的曲线图。这里，描绘了通过利用计算机的仿真而得到的结果。
在图4中，在晶体管的栅极长度L为0.18μm、栅极宽度W为10.9μm的情况下，将使电阻变化元件从低电阻状态向高电阻状态转移时(施加正电压时)的元件施加电压与元件电阻值的关系设为曲线A1，同样，将使电阻变化元件从高电阻状态向低电阻状态转移时(施加负电压时)的元件施加电压与元件电阻值的关系设为曲线A2。另外，这里，正电压设为以下部电极为基准时的对上部电极施加的电压，负电压设为以上部电极为基准时的对下部电极施加的电压。
另外，在这些曲线A1及曲线A2中，并没有进行如本实施方式的基板偏置。
此外，在晶体管的栅极长度L为0.18μm、栅极宽度W为0.44μm的情况下，将使电阻变化元件从低电阻状态向高电阻状态转移时(施加正电压时)的元件施加电压与元件电阻值的关系设为曲线B1，同样，将使电阻变化元件从高电阻状态向低电阻状态转移时(施加负电压时)的元件施加电压与元件电阻值的关系设为曲线B2。
另外，在这些曲线B1及曲线B2中，也没有进行如本实施方式的基板偏置。
进而，将在晶体管的栅极宽度W与曲线B1及曲线B2的情况相同但使用与上述的本实施方式同样的偏置电压来进行了基板偏置的情况下的、使电阻变化元件从低电阻状态向高电阻状态转移时(施加正电压时)的元件施加电压与元件电阻值的关系设为曲线C1，同样，将使电阻变化元件从高电阻状态向低电阻状态转移时(施加负电压时)的元件施加电压与元件电阻值的关系设为曲线C2。
表示在以上的条件下进行了仿真的结果的图4中，若比较曲线A1及曲线B1则可知，即使对存储单元施加了相同的电压，晶体管的栅极宽度W小的情况的元件施加电压低。这在比较了曲线A2及曲线B2的情况下也同样。这是因为，晶体管处于导通状态的情况下的电阻值(通态电阻)与晶体管的栅极宽度W成反比例地变小，在W小的情况下，晶体管的通态电阻变高，由此对晶体管的施加电压变大，分配到电阻变化元件的电压变小。
此外，若比较曲线B1和曲线C1则可知，即使对同一晶体管的栅极宽度W的存储单元施加相同的电压，但通过进行本实施方式的基板偏置，也能够使元件施加电压增大。这在比较了曲线B2和曲线C2的情况下也同样。这是因为，通过顺向施加基板偏置电压，晶体管的阈值电压下降，也能够降低通态电阻，因此对晶体管的施加电压变小，而分配到电阻变化元件的电压变大。
这样，通过进行本实施方式的基板偏置，不使晶体管的栅极宽度W变大就能够使元件施加电压增大，其结果，能够使电阻变化元件的电阻值可靠地变化。因此，能够实现非易失性存储装置的稳定动作。
另外，若提高基板偏置电压则晶体管的阈值电压下降，但若过于提高，则在P型阱及晶体管的N型扩散区域形成的PN结二极管会导通，从P型阱向电阻变化元件流入电流。由于通常硅的PN二极管的扩散电位为0.7V，因此需要将阈值电压设定为0.7V以下。更具体而言，为了更可靠地防止从P型阱向电阻变化元件流入电流的现象，优选为0.5V以下。
以上对N沟道MOS晶体管的情况进行了说明，但本发明当然也可以使用P沟道MOS晶体管。在该情况下，阱或晶体管的扩散区域的导电型成为与N沟道MOS相反的极性，对阱施加的基板偏置的极性也成为相反的极性。
[非易失性存储装置的结构例]
以下，参照图5等对上述的本实施方式的非易失性存储装置的结构例进行说明。
图5是表示有关本发明的实施方式1的非易失性存储装置的结构的框图。
如图5所示，有关本实施方式的非易失性存储装置200在半导体基板上具备存储器主体部201。该存储器主体部201具备：具有以矩阵状配置的多个1T1R型的存储单元的存储单元阵列202、行选择电路208、由字线驱动器WLD及源线驱动器SLD构成的行驱动器207、列选择电路203、用于进行信息的写入的写入电路206、检测流过选择位线的电流量并进行数据“1”或“0”的判别的读出放大器204、经由端子DQ进行输入输出数据的输入输出处理的数据输入输出电路205、以及用于使设置在存储单元阵列202中的选择晶体管的基板顺向偏置的基板偏置电路220。
此外，非易失性存储装置200具备低电阻(LR)化用电源212以及高电阻(HR)化用电源213来作为写入用电源211。这里，低电阻(LR)化意味着使电阻变化元件从高电阻状态向低电阻状态转移，高电阻(HR)化意味着使电阻变化元件从低电阻状态向高电阻状态转移。LR化用电源212的输出V2被供给至行驱动器207，HR化用电源213的输出V1被供给至写入电路206。
进而，非易失性存储装置200具备接收从外部输入的地址信号的地址输入电路209、以及根据从外部输入的控制信号来控制存储器主体部201的动作的控制电路210。
存储单元阵列202是电阻变化元件和晶体管串联连接而构成的存储单元多个以二维状配置而成的，在本实施方式中，具备：在半导体基板上形成的相互交叉地排列的多个字线WL0、WL1、WL2…及位线BL0、BL1、BL2…；设置在这些字线WL0、WL1、WL2…之间的源线SL0、SL2…；分别与这些字线WL0、WL1、WL2…及位线BL0、BL1、BL2…的交点对应地设置的多个NMOS晶体管N11、N12、N13、N21、N22、N23、N31、N32、N33、…(以下表示为“晶体管N11、N12、…”)；以及与晶体管N11、N12、…一对一地串联连接的多个电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、…(以下表示为“电阻变化元件R11、R12、…”)。通过这些字线WL0、WL1、WL2…、位线BL0、BL1、BL2…、源线SL0、SL2……、晶体管N11、N12、…以及电阻变化元件R11、R12、…的各个，构成以矩阵状配置的多个1T1R型的存储单元M11、M12、M13、M21、M22、M23、M31、M32、M33、…(以下表示为“存储单元M11、M12、…”)。
如图5所示，晶体管N11、N21、N31、…的栅极与字线WL0连接，晶体管N12、N22、N32、…的栅极与字线WL1连接，晶体管N13、N23、N33、…的栅极与字线WL2连接。此外，晶体管N11、N21、N31、…及晶体管N12、N22、N32、…相互公同连接而与源线SL0连接，晶体管N13、N23、N33、…及晶体管N14、N24、N34、…同样地与源线SL2连接。
此外，电阻变化元件R11、R12、R13、…的一方端子与位线BL0连接，电阻变化元件R21、R22、R23、…的一方端子与位线BL1连接。同样，电阻变化元件R31、R32、R33、…的一方端子与位线BL2连接。
另外，在图5中，电阻变化元件由可变电阻的记号表现。并且，该可变电阻的记号中的箭头的方向表示在向该方向(以箭头的后端为基准向箭头的前端)施加了正的电压时，该电阻变化元件从低电阻状态变化为高电阻状态。
地址输入电路209从外部电路(未图示)接受地址信号，并根据该地址信号将行地址信号输出至行选择电路208，并且将列地址信号输出至列选择电路203。这里，地址信号是表示多个存储单元M11、M12、…中的被选择的指定的存储单元的地址的信号。此外，行信号地址是表示地址信号所表示的地址中的行的地址的信号，同样地，列地址信号是表示列的地址的信号。另外，这些行选择电路208及列选择电路203是从存储单元阵列202所具备的多个存储单元M11等中、通过对构成至少一个存储单元的晶体管N11等的栅极施加电压脉冲来选择至少一个存储单元的有关本发明的选择电路的一例。
控制电路210在信息的写入循环中，根据输入至数据输入输出电路205的输入数据Din，将指示写入用电压的施加的写入信号输出给写入电路206。另一方面，在信息的读出循环中，控制电路210将指示读出动作的读出信号输出给读出放大器204。
行选择电路208接收从地址输入电路209输出的行地址信号，并根据该行地址信号，选择多个字线WL0、WL1、WL2、…中的某一个。行驱动器207根据行选择电路208的输出信号，对由行选择电路208选择的字线施加规定的电压。
同样，行选择电路208接收从地址输入电路209输出的行地址信号，并根据该行地址信号，选择多个源线SL0、SL2…中的某一个。行驱动器207根据行选择电路208的输出信号，对由行选择电路208选择的源线施加规定的电压。
此外，列选择电路203接收从地址输入电路209输出的列地址信号，并根据该列地址信号，选择多个位线BL0、BL1、BL2、…中的某一个，对该选择的位线施加写入用电压或读出用电压。
写入电路206是经由构成由有关本发明的选择电路选择的存储单元的晶体管，对构成该存储单元的电阻变化元件施加写入用的电压脉冲的电路，在本实施方式中，在接收到从控制电路210输出的写入信号的情况下，对列选择电路203输出指示对所选择的位线施加输入用电压的信号。另外，在“写入”中包含使电阻变化元件从高电阻状态变化为低电阻状态的低电阻化(LR化)写入(写入“0”)、以及反之使电阻变化元件从低电阻状态变化为高电阻状态的高电阻化(HR化)写入(写入“1”)。
此外，读出放大器204在信息的读出循环中，检测在作为读出对象的选择位线中流过的电流量，进行数据“1”或“0”的判别。其结果得到的输出数据DO经由数据输入输出电路205，输出至外部电路。
基板偏置电路220通过控制形成存储单元阵列202的P型阱301a的电位，能够对设置在存储单元阵列202中的晶体管N11、N12、…施加基板偏置电压。对于该动作的细节将在后面叙述。
图6是表示图5中的C部分的结构(2比特量的结构)的截面图。
图6中的晶体管317以及电阻变化元件309分别对应于图5中的晶体管N11、N12以及电阻变化元件R11、R12。
在半导体基板(N型硅基板)301上，依次形成有晶体管317(第一N型扩散层区域302a、第二N型扩散层区域302b、栅极绝缘膜303a、栅极电极303b)、第一通孔304、第一布线层305、第二通孔306、第二布线层307、第三通孔308、电阻变化元件309、第四通孔310以及第三布线层311。
与第四通孔310连接的第三布线层311对应于图5的位线BL0，与晶体管317的第一N型扩散层区域302a电连接的第一布线层305以及第二布线层307对应于图5的源线SL0。
晶体管317形成于在半导体基板301内形成的P型阱301a(有关本发明的第一导电型的区域、更具体而言，第一导电型的阱)内。向P型阱301a连接有基板端子BB0，该基板端子BB0进而与基板偏置电路220连接。该基板偏置电路220经由基板端子BB0对P型阱301a施加电压，从而能够对晶体管317施加顺向的基板偏置电压。由此，控制晶体管317的基板电位。
在本实施方式中，构成存储单元阵列的多个选择晶体管形成在同一P型阱301a内，使用一个基板端子BB0能够控制多个选择晶体管的基板电位。通过这样的结构，变得不需要从各个晶体管取出基板端子。因此，即使在构成为进行基板偏置的情况下，也能够将单元面积的增大限制在最小限度，可进行存储单元阵列的高集成化。
如图6中的放大图所示，电阻变化元件309在第三通孔308上由下部电极309a、电阻变化层309b以及上部电极309c的层叠结构构成。这里，下部电极309a连接至与第二布线层307连接的第三通孔308，上部电极309c连接至与第三布线层311连接的第四通孔310。
另外，电阻变化层309b如参照图1来所述的那样，由钽氧化物层的层叠结构构成。与上述的同样，在本实施方式中，也由具有用TaOx(其中，x＝1.54)表示的组成的导电型的第一缺氧型的钽氧化物层309b-1、以及具有用TaOy(其中，y＝2.47)表示的组成的导电型的第二缺氧型的钽氧化物层309b-2层叠的层叠结构构成，TaOx(其中，x＝1.54)的膜厚＝26.6nm，TaOy(其中，y＝2.47)的膜厚＝2.47nm。
下部电极309a及上部电极309c为相同的材料，在本实施方式中由Pt(白金)构成，下部电极309a经由通孔与晶体管的第二N型扩散层区域302b连接，上部电极309c经由通孔与第三布线层311(位线BL0)连接。
[非易失性存储装置的动作]
以下，对于如上述那样构成的非易失性存储装置200的动作，分为将信息写入的情况的写入循环和将信息读出的情况的读出循环而进行说明。
图7(a)～图7(c)是表示有关本发明的实施方式1的非易失性存储装置200的动作例的时间图。另外，这里，定义为将电阻变化层为高电阻状态的情况分配为信息“1”、将低电阻状态的情况分配为信息“0”来说明其动作例。此外，在以下的说明中，设图5中的存储单元M11为被选择的单元，仅示出对于该被选择的存储单元M11进行信息的写入及读出的情况。
另外，在以下，V1及V2是分别由HR化用电源213及LR化用电源212产生的电压，此外，Vread是由读出放大器204产生的读出用电压，VDD是对非易失性存储装置200供给的电源电压。进而，VB是由基板偏置电路220产生的偏置电压。
在图7(a)所示的对存储单元M11的信息“0”写入循环中，最初，列选择电路203及行选择电路208(行选择电路208经由行驱动器207)分别将选择位线BL0及源线SL0设定为电压V2(例如2.2V)。并且，行选择电路208经由行驱动器207将所选择的字线WL0设定为电压VDD(例如2.2V)，使选择存储单元M11的NMOS晶体管N11导通。与此同时，基板偏置电路220将NMOS晶体管N11的基板端子BB0设定为偏置电压VB(例如0.3V)。在该阶段，晶体管317(NMOS晶体管N11)的第一N型扩散层区域302a及第二N型扩散层区域302b都被施加电压V2，因此不流过电流。接着，写入电路206经由列选择电路203将选择位线BL0仅在规定期间设定为电压0V，然后再次设定为电压V2，从而输出写入用的电压脉冲。在该阶段，在下部电极309a和上部电极309c之间施加写入用电压，电阻变化元件309(R11)从高电阻状态转移到低电阻状态。然后，行选择电路208经由行驱动器207，将字线WL0设定电压0V，使晶体管317(NMOS晶体管N11)截止，信息“0”的写入完成。
这样，通过基板偏置电路220的偏置电压的施加，将NMOS晶体管N11的基板顺向偏置，从而能够使NMOS晶体管N11的阈值电压下降。由此，能够使对电阻变化元件R11施加的电压增大，其结果，能够使电阻变化元件R11可靠地从高电阻状态转移到低电阻状态。
此外，在图7(b)所示的对存储单元M11的信息“1”写入循环中，最初，列选择电路203及行选择电路208(行选择电路208经由行驱动器207)分别将选择位线BL0及源线SL0设定为电压0V。并且，行选择电路208经由行驱动器207将所选择的字线WL0设定为电压VDD(例如2.2V)，使选择存储单元M11的NMOS晶体管N11导通。与此同时，基板偏置电路220将NMOS晶体管N11的基板端子BB0设定为偏置电压VB(例如0.3V)。接着，写入电路206经由列选择电路203将选择位线BL0仅在规定期间设定为电压V1(例如2.2V)，再次设定为电压0V。在该阶段，在下部电极309a和上部电极309c之间施加写入用电压，电阻变化元件309(R11)从低电阻状态转移到高电阻状态。然后，行选择电路208经由行驱动器207，将字线WL0设定为电压0V，使晶体管317(NMOS晶体管N11)截止，信息“1”的写入完成。
在该情况下，也与信息“0”写入循环的情况同样，通于基板偏置电路220的偏置电压的施加，将NMOS晶体管N11的基板顺向偏置，从而能够使NMOS晶体管N11的阈值电压下降。由此，能够使对电阻变化元件R11施加的电压增大，其结果，能够使电阻变化元件R11可靠地从低电阻状态转移到高电阻状态。
在图7(c)所示的对存储单元M11的信息的读出循环中，最初，列选择电路203及行选择电路208(行选择电路208经由行驱动器207)分别将选择位线BL0及源线SL0设定为电压0V。接着，行选择电路208经由行驱动器207将所选择的字线WL0设定为电压VDD，使选择存储单元M11的NMOS晶体管N11导通。接着，读出放大器204经由列选择电路203，将选择位线BL0仅在规定期间设定为读出电压Vread，检测在选择存储单元M11中流过的电流值，从而进行信息“0”或信息“1”的判别。然后，行选择电路208经由行驱动器207，将字线WL0设定为电压0V，使晶体管317(NMOS晶体管N11)截止，信息的读出动作完成。
图8是表示本实施方式中的非易失性存储装置200的作为特征性的动作的基板偏置的顺序的流程图。这里，示出了有关本发明的非易失性存储装置的写入方法的顺序。
首先，在控制电路210的指示下，选择电路(行选择电路208及列选择电路203)从存储单元阵列202之中选择至少一个存储单元(S10)。并且，控制电路210对于所选择的存储单元，判断进行写入循环及读出循环中的哪一个(S11)，在进行写入循环的情况下(在S11中，是)，通过指示基板偏置电路220来使基板偏置电路220实施基板偏置的基础上(S12)，使写入电路206进行写入循环(写入电压脉冲的施加)(S13)，另一方面，在进行读出循环的情况下(在S11中，否)，不使基板偏置电路220动作，而使读出放大器204进行读出循环(S13)。
由此，在对构成选择步骤(S10)中选择的存储单元的电阻变化元件施加写入用的电压脉冲时，对形成有构成该存储单元的晶体管的半导体基板(在本实施方式中为P型阱301a)以顺向施加偏置电压(例如0.3V)，晶体管的通态电阻减小，其结果，较大的电压施加到电阻变化元件。
这样，根据本实施方式，在向存储单元的写入循环中，对形成了构成存储单元的晶体管的半导体基板(阱)以顺向施加偏置电压，因此较大的电压施加到电阻变化元件，其结果，能够进行更稳定的写入，并不使晶体管的栅极宽度变大，而使非易失性存储装置更稳定地动作。
(实施方式2)
下面，对有关本发明的实施方式2的非易失性存储装置进行说明。
如上所述，在实施方式1的情况下，通过基板偏置电路的偏置电压的施加，使晶体管的基板相对于源极或漏极的扩散区域顺向偏置，从而能够使对电阻变化元件的施加电压增大，其结果，能够使电阻变化元件可靠地进行电阻变化。但是，通过进行这种基板偏置，在与选择的存储单元连接在同一位线的存储单元的晶体管上也会施加偏置电压，因此该晶体管的阈值电压下降，有可能发生漏电流。其结果，会产生误写入的风险变高的问题。实施方式2是能够消除如上述的问题的非易失性存储装置。
另外，对于实施方式2的非易失性存储装置的基本结构，由于与图5所示的实施方式1的情况相同，因此省略基本结构的说明。实施方式2的非易失性存储装置在写入循环中，除了实施方式1的非易失性存储装置的动作以外，还进行对非选择存储单元的特殊的动作。以下，随时参照附图5来进行说明。
以下，对实施方式2的非易失性存储装置的动作进行说明。另外，关于将信息读出的情况的读出循环，由于与实施方式1的情况相同，因此省略，以下对将信息写入的情况的写入循环中的动作进行说明。
图9(a)及图9(b)是有关本发明的实施方式2的非易失性存储装置的动作例的时间图。这里，示出了对图5中的存储单元M11写入信息“0”或“1”的情况下的、与该存储单元M11连接在同一位线BL0上的非选择的存储单元M13的动作例。另外，被选择的存储单元M11的动作与实施方式1的情况相同。
如图9(a)所示，在对被选择的存储单元M11的信息“0”写入循环中，在非选择的存储单元M13中，最初，列选择电路203将选择位线BL0设定为电压V2(例如2.2V)。另外，由于存储单元13未被选择，所以字线WL2上未施加电压VDD(例如2.2V)，因此，存储单元M13的NMOS晶体管N13持续截止。另一方面，通过基板偏置电路220，NMOS晶体管N13的基板端子BB0被设定为偏置电压VB(例如0.3V)。此时，行选择电路208通过行驱动器207(源线驱动器SLD(源线偏置电路))，将源线SL2设定为偏置电压VB。由此，NMOS晶体管N13的基板端子与源线SL2之间的电压差消失，因此能够防止漏电流的发生。因此，能够避免误写入。
另外，在该“0”写入循环中，源线SL2成为与NMOS晶体管N13的漏极连接的信号线，但通过对源线SL2施加正的电压(这里，偏置电压VB)，与对源线SL2施加0V的情况相比，NMOS晶体管N13的源极电位上升，NMOS晶体管N13的基板(P型阱301a)与源极之间的电位差减小，NMOS晶体管N13的漏电流得到抑制。即，对该源线SL2施加的偏置电压VB相当于对构成未被选择的存储单元的晶体管的源极，为了抑制流过该晶体管的电流而施加的、有关本发明的第二偏置电压。
此外，如图9(b)所示，在对被选择的存储单元M11的信息“1”写入循环的情况下，在非选择的存储单元M13中，最初，列选择电路203将选择位线BL0设定为电压0V。在该情况下，也由于存储单元13未被选择，所以NMOS晶体管N13持续截止。另一方面，通过基板偏置电路220，NMOS晶体管N11的基板端子BB0被设定为偏置电压VB(例如0.3V)。此时，行选择电路208通过行驱动器207(源线驱动器SLD(源线偏置电路))，将源线SL2设定为偏置电压VB。由此，NMOS晶体管N13的基板端子与源线SL2(即，NMOS晶体管N13的源极)之间的电压差消失，因此能够防止漏电流的发生。因此，能够避免误写入。
对该源线SL2施加的偏置电压VB相当于对构成未被选择的存储单元的晶体管的源极，为了抑制流过该晶体管的电流而施加的、有关本发明的第二偏置电压。
这样，在与被选择的存储单元连接在同一位线上的存储单元中，通过对源线施加偏置电压，能够防止漏电流的发生。由此，即使是对存储单元阵列中的多个晶体管的基板施加偏置电压的情况，也能够避免对未被选择的存储单元进行误写入。
(实施方式3)
下面，对有关本发明的实施方式3的非易失性存储装置进行说明。
在使用了电阻变化元件的非易失性存储装置的情况下，为了使电阻变化元件的电阻值稳定地反复变化，而在电阻变化元件的电阻值处于初始电阻值(在制作电阻变化元件之后初次施加电压时的电阻值，换而言之，制作电阻变化元件之后尚未施加电压脉冲时的电阻值)的情况下，有时进行施加比通常的写入时施加的电压高的电压的处理(以下，称作“初始化处理”)。实施方式3是通过基板偏置电路220的偏置电压(有关本发明的第一偏置电压)的施加，使晶体管的基板顺向偏置，从而实现该初始化处理的非易失性存储装置。
另外，对于实施方式3的非易失性存储装置的结构，由于与图5所示的实施方式1的情况相同，因此省略基本构成的说明。实施方式3的非易失性存储装置与在写入循环中进行了基板偏置的实施方式1的非易失性存储装置不同，仅在初始化处理时进行基板偏置。以下，随时参照图5来进行说明。
如上所述，实施方式3的非易失性存储装置在初始化处理中，进行基于基板偏置电路220的基板偏置。即，在初始化处理中，执行参照图5来说明的实施方式1中的写入处理。
图10是表示本实施方式中的非易失性存储装置的作为特征性的动作的基板偏置的顺序的流程图。这里，示出了有关本发明的非易失性存储装置进行的写入循环中的顺序。
首先，在控制电路210的指示下，选择电路(行选择电路208及列选择电路203)从存储单元阵列202中选择成为写入的对象的至少一个存储单元(S20)。并且，控制电路210判断是否为制造后的初次的写入(即，初始化处理)(S21)，在判断为是初始化处理的情况下(在S21中，是)，通过指示基板偏置电路220来使基板偏置电路220实施基板偏置的基础上(S22)，使写入电路206进行写入循环(写入电压脉冲的施加)(S23)，另一方面，在判断为不是初始化处理(是第二次以后的写入)的情况下(在步骤S21中，否)，不使基板偏置电路220动作，而仅使写入电路206进行写入循环(写入脉冲电压的施加)(S23)。由此，能够使初始化处理中的元件施加电压比通常的写入处理中的元件施加电压增大，其结果，能够实现其后的电阻变化的稳定化。
图11(a)及图11(b)是表示非易失性存储装置所具备的电阻变化元件的电阻状态的变化的曲线图，图11(a)表示有关本发明的实施方式3的非易失性存储装置所具备的电阻变化元件的电阻状态的变化，图11(b)表示不进行初始化处理的情况下的电阻变化元件的电阻状态的变化。
在图11(a)中，仅在初始化处理时，作为刺激脉冲而将-1.5V的电压施加给电阻变化元件而进行LR化，在其后的写入处理中，将+1.5V作为HR化用的电压、将-1.0V作为LR化用的电压来交替地反复施加。该刺激脉冲的施加如图7(a)所示的定时，在通过基板偏置电路220的偏置电压的施加来进行了顺向的基板偏置的状态下进行。
另一方面，在图11(b)中，不进行初始化处理，而将+1.5V作为HR化用的电压、将-1.1V作为LR化用的电压而交替地反复施加。
在初始化处理中，在基于基板偏置电路220的顺向的基板偏置下将刺激脉冲给予电阻变化元件的情况下，如图11(a)所示，从初始化处理的时间点开始对于高电阻状态及低电阻状态的任一个，其电阻值都稳定。相对于此，在不进行这种给予刺激脉冲的初始化处理的情况下，如图11(b)所示，对于高电阻状态及低电阻状态的任何一个，直到其电阻值稳定为止都必须反复给予20至30左右的电压脉冲。
这样，在初始化处理时，通过使用基板偏置电路220来进行顺向的基板偏置，能够立即使电阻变化元件的电阻变化稳定。由此，能够实现可稳定动作的非易失性存储装置。
另外，本实施方式的非易失性存储装置仅在初始化处理时进行了基板偏置，但除了在初始化处理时进行之外，还可以与实施方式1同样，在通常的写入循环中也进行基板偏置。此时，优选进行实施方式2中的对非选择存储单元的处理(即，对非选择存储单元的晶体管的源极施加偏置电压)。
(实施方式4)
下面，对有关本发明的实施方式4的非易失性存储装置进行说明。
实施方式4是在从低电阻状态向高电阻状态转移的情况下，通过基板偏置电路220的偏置电压的施加来进行顺向的基板偏置的非易失性存储装置。
另外，对于实施方式4的非易失性存储装置的基本结构，由于与图5所示的实施方式1的情况相同，因此省略说明。实施方式4的非易失性存储装置与在写入循环中的LR化(“0”写入)和HR化(“1”写入)两方面上进行了基板偏置的实施方式1的非易失性存储装置不同，仅在HR化的情况下进行基板偏置。以下，随时参照图5来进行说明。
图12(a)及图12(b)是表示将电阻变化元件重写了100次的情况下的电阻值的分布的曲线图，图12(a)表示将+1.4V作为HR化用的电压、将-1.3V作为LR化用的电压而分别施加的情况的电阻值的分布，图12(b)表示将+1.8V作为HR化用的电压、将-1.3V作为LR化用的电压而分别施加的情况的电阻值的分布。即，在图11(a)及图11(b)中，LR化用的电压共通，另一方面，只有HR化用的电压不同，图11(b)中比图11(a)中电压高。
如图12(a)及图12(b)所示，低电阻状态中的电阻值在任何情况下都比较稳定。但是，在高电阻状态中的电阻值在两者中不同，在图12(a)中有不均匀而不稳定，而图12(b)与低电阻状态的情况同样地稳定。从而可知，“HR化用的电压/LR化用的电压(电压的比)”的值越高，越能使高电阻状态的电阻值稳定。
本实施方式的非易失性存储装置在施加HR用的电压的情况下，通过基板偏置电路220的偏置电压的施加来进行顺向的基板偏置，而使“HR化用的电压/LR化用的电压”的值增大，从而使高电阻状态的电阻值稳定。
图13是表示本实施方式中的非易失性存储装置的作为特征性的动作的基板偏置的顺序的流程图。这里，示出了有关本发明的非易失性存储装置的写入循环的顺序。
首先，在控制电路210的指示下，选择电路(行选择电路208及列选择电路203)从存储单元阵列202之中选择成为写入的对象的至少一个存储单元(S30)。并且，控制电路210判断从现在起实施的写入是否为HR化(写入“1”)(S31)，在判断为是HR化的情况下(在S31中，是)，通过指示基板偏置电路220来使基板偏置电路220实施基板偏置的基础上(S32)，使写入电路206进行HR化的写入循环(写入电压脉冲的施加)(S33)，另一方面，在判断为不是HR化(是LR化)的情况下(在S31中，否)，不使基板偏置电路220动作，而仅使写入电路206进行LR化的写入循环(写入电压脉冲的施加)(S33)。
图14(a)及图14(b)是表示有关本发明的实施方式4的非易失性存储装置的动作例的时间图。这里，示出了对存储单元M11写入信息“0”的情况(进行LR化的情况，图14(a))及写入信息“1”的情况(进行HR化的情况，图14(b))下的动作例。
如图14(b)所示，写入信息“1”的情况(进行HR化的情况)的动作与参照图7(b)来叙述的实施方式1的情况的动作相同。另一方面，写入信息“0”的情况(进行LR化的情况)如图14(a)所示，与图7(a)不同，不进行对晶体管的偏置电压VB的施加。即，在进行LR化的情况下，进行与以往的动作相同的动作。
如以上所述，将基于基板偏置电路220的顺向的基板偏置，在进行LR化的情况下不进行，而仅在进行HR化的情况下进行，从而与完全不进行这种基板偏置的情况相比，能够使“HR化用的电压/LR化用的电压”的值增大。由此，能够使高电阻状态的电阻值稳定，并能够实现非易失性存储装置的稳定动作。
另外，在本实施方式中的基板偏置时，也优选进行实施方式2中的对非选择存储单元的处理(即，对非选择存储单元的晶体管的源极的偏置电压的施加)。
进而，除了本实施方式中的基板偏置以外，还可以进行如在实施方式3中说明的初始化处理时的基板偏置。
(实施方式5)
下面，对有关本发明的实施方式5的非易失性存储装置进行说明。
在由于某种理由而写入处理失败的情况下，有时通过进行将同一信息重新写入的追加写入，来完成写入处理。在实施方式5中，是使用了电阻变化元件的非易失性存储装置的情况下，在该追加写入处理中，通过基板偏置电路220的偏置电压的施加来使晶体管的基板向顺向偏置，从而使电阻变化元件的电阻状态的变化稳定。
图15表示电阻变化元件单体的写入特性的一例。虽然反复进行基于-1.5V、+2.3V的交替脉冲的LR化、HR化，但如示出了低电阻状态连续的部分那样，HR化中途失败。如图15所示，即使施加两次通常在HR化中使用的+2.3V，也保持LR状态，施加+2.4V，也保持LR状态，但如果施加+2.5V，则与通常动作时同样地进行HR化。在通过施加+2.5V而HR化成功之后，通过按通常的-1.5V、+2.3V的交替脉冲进行电阻变化。这样，在电阻变化失败的情况下，通过用比通常稍高的施加电压来进行追加写入，能够使电阻变化稳定化。
因此，在实施方式5中，仅在执行追加写入处理时，通过基板偏置电压220的偏置电压的施加来进行顺向的基板偏置，从而施加比通常的写入时施加的电压高的电压，使电阻变化元件的电阻状态的变化稳定。
另外，对于实施方式5的非易失性存储装置的基本结构，由于与图5所示的实施方式1的情况相同，因此省略说明。实施方式5的非易失性存储装置与在通常的写入循环中进行了基板偏置的实施方式1的非易失性存储装置不同，仅在追加写入的情况下进行基板偏置。以下，随时参照图5来进行说明。
如上所述，实施方式5的非易失性存储装置在写入失败之后进行的追加写入处理中，执行基于基板偏置电路220的基板偏置。即，在追加写入处理中，执行参照图7(a)及图7(b)来叙述的实施方式1的写入处理。
图16(a)是表示本实施方式中的非易失性存储装置的作为特征性的动作的基板偏置的顺序的流程图。这里，示出了有关本发明的非易失性存储装置的写入方法的顺序。
首先，在控制电路210的指示下，选择电路(行选择电路208及列选择电路203)从存储单元阵列202中选择作为写入的对象的至少一个存储的单元(S40)。并且，在控制电路210的控制下，写入电路206对构成由选择电路(行选择电路208及列选择电路203)选择的存储单元的电阻变化元件，输出用于写入信息(例如“1”)的电压脉冲(S41)。接着，控制电路210通过读出放大器204读出在该存储单元中保持着的信息，并判断(即，验证)所读出的信息是否与紧前的写入信息一致(S42)。
其结果，在所读出的信息与紧前的写入信息一致的情况下(在S42中，是)，结束该写入，但在所读出的信息与紧前的写入信息不一致的情况下(在S42中，否)，在来自控制电路210的指示下，写入电路206在进行使写入用的电压比紧前施加的写入用的电压增加预定的电压(例如0.1V)的准备之后(S43)，再用该写入用的电压进行写入(S41)。以下，反复进行使写入用的电压增加的处理(S43)和再次的写入(S41)，直到写入成功(验证中合格)。
图16(b)是表示图16(a)中的写入步骤(S41)的详细的顺序的流程图。在写入中，控制电路210判断是否为追加写入(S41a)，在是追加写入的情况下(在S41a中，是)，通过指示基板偏置电路220来使基板偏置电路220实施基板偏置的基础上(S41b)，并使写入电路206进行写入循环(写入电压脉冲的施加)(S41c)，另一方面，在不是追加写入(是初次的写入)的情况下(在S41a中，否)，不使基板偏置电路220动作，而仅使写入电路206进行写入循环(写入电压脉冲的施加)(S41c)。
由此，在使构成选择步骤(S40)中选择的存储单元的电阻变化元件所具备的电阻变化层的电阻状态变化的写入失败之后、且对该电阻变化元件进行追加写入的情况下，对形成了构成该存储单元的晶体管的半导体基板(阱)以顺向施加偏置电压。
若在追加写入时执行基板偏置，则如图4所示能够使作用于电阻变化元件的有效的电压变高。即，如图15所示，能够得到与使追加写入时的施加电压变高相同的效果。
这样，在写入处理失败之后进行的追加写入处理中，将通过基板偏置电路220的偏置电压的施加来得到的追加写入脉冲施加给电阻变化元件，从而能够使其后的电阻变化元件的电阻状态的变化稳定。其结果，能够实现可稳定动作的非易失性存储装置。
另外，本实施方式的非易失性存储装置仅在追加写入时进行了基板偏置，但也可以与实施方式3同样，在初始化处理时也进行基板偏置。
此外，在追加写入时，也可以进行实施方式2中的对非选择存储单元的处理(即，对非选择存储单元的晶体管的源极的偏置电压的施加)。
(实施方式6)
下面，对有关本发明的实施方式6的非易失性存储装置进行说明。
在使用了电阻变化元件的非易失性存储装置的情况下，若反复执行写入处理，则有时在某次数以后，电阻变化元件不再进行电阻变化。为了将导致这种状况的情况防止于未然，在写入处理达到了规定的次数时，优选施加比通常的写入时施加的电压高的电压。通过进行这种处理(以下，称作“更新处理”)，能够实现非易失性存储装置的稳定动作。
实施方式6是通过基板偏置电路220的偏置电压的施加来进行顺向的基板偏置、从而执行更新处理的非易失性存储装置。
另外，对于实施方式6的非易失性存储装置的基本结构，由于与图5所示的实施方式1的情况同样，因此省略基本结构的说明。实施方式6的非易失性存储装置与在整个写入循环中进行了基板偏置的实施方式1的非易失性存储装置不同，仅在更新处理时进行基板偏置。以下，随时参照图5来进行说明。
如上所述，实施方式6的非易失性存储装置在更新处理中，执行基于基板偏置电路220的顺向的基板偏置。即，在更新处理中，执行参照图5来叙述的实施方式1中的写入处理。这种更新处理例如在写入处理达到了100万次等进行了规定次数的写入的情况下执行。
图17是表示本实施方式的非易失性存储装置的作为特征性的动作的基板偏置的顺序的流程图。这里，示出了有关本发明的非易失性存储装置的写入方法的顺序。
首先，在控制电路210的指示下，选择电路(行选择电路208及列选择电路203)从存储单元阵列202之中选择作为写入的对象的至少一个存储单元(S50)。并且，控制电路210使用内部具有的计数器来判断写入处理是否达到了规定的次数(例如100万次)(S51)，在判断为写入处理达到了规定的次数的情况下(在S51中，是)，通过指示基板偏置电路220来使基板偏置电路220执行基板偏置(更新处理的一部分)的基础上(S52)，使写入电路206进行写入循环(写入电压脉冲的施加)(S53)，另一方面，在判断为写入处理没有达到规定的次数的情况下(在S51中，否)，不使基板偏置电路220动作，而仅使写入电路206进行写入循环(写入电压脉冲的施加)(S53)。另外，在进行了更新处理(基板偏置和写入)之后，控制电路210将内部的计数器设定为零的基础上，进行同样的处理(S51～S53)。
这样，在更新处理中通过进行基于基板偏置电路220的顺向的基板偏置，能够使更新处理中的元件施加电压比通常的写入处理中的元件施加电压增大，其结果，能够避免电阻变化元件不进行电阻变化的状况。由此，能够实现可稳定动作的非易失性存储装置。
另外，本实施方式的非易失性存储装置仅在更新处理时进行了基板偏置，但也可以与实施方式3同样，在初始化处理时也进行基板偏置。
此外，也可以对每一存储单元将写入次数进行计数并保持，仅对写入次数达到了规定值的存储单元实施更新处理，也可以将对存储单元阵列202整体的写入次数进行计数并保持，在写入次数达到了规定值时，对构成存储单元阵列202的所有存储单元实施更新处理。
进而，在以存储单元的单位实施更新处理的情况下，在该更新处理中，优选进行实施方式2中的对非选择单元的处理(即，对非选择存储单元的晶体管的源极的偏置电压的施加)。
(其他实施方式)
在上述的各实施方式中，示出了电阻变化层104是钽氧化物层的层叠结构的情况，但本发明不限定于钽氧化物层的层叠结构，电阻变化层104只要是通过向上部电极105和下部电极103之间的电压施加来显示电阻变化的层即可。因此，电阻变化层104例如也可以由钽氧化物层的单层构成，此外，可以不是钽氧化物层，而例如是铪氧化物层或锆氧化物层等的其他金属氧化物层。另外，在像这样使用了铪氧化物层或锆氧化物层的情况下，也与上述的实施方式同样，优选为含氧率不同的第一氧化物层及第二氧化物层的层叠结构。
以上，对各种实施方式进行了说明，但在不脱离本发明的主旨的范围内，可以对各实施方式实施本领域技术人员容易想到的各种变形，也可以将上述的各实施方式中的结构要素及功能适当组合。例如，如上所述，可以将实施方式3和实施方式6进行组合，而在初始化处理及更新处理的两个处理中，进行基板偏置电路220的偏置电压的施加等。由此，可以实现能够更长地保持稳定动作的非易失性存储装置。
工业上的可利用性
本发明的非易失性存储装置作为在个人计算机及便携式电话机等各种电子设备中使用的存储装置等，尤其作为具有大存储容量的非易失性存储器而有用。
符号说明
100电阻变化元件
101基板
102氧化物层
103下部电极
104电阻变化层
104a第一钽氧化物层
104b第二钽氧化物层
105上部电极
106图形
107元件区域
200非易失性存储装置
201存储器主体部
202存储单元阵列
203列选择电路
204读出放大器
205数据输入输出电路
206写入电路
207行驱动器
208行选择电路
209地址输入电路
210控制电路
211写入用电源
212LR化用电源
213HR化用电源
220基板偏置电路
301半导体基板
301a P型阱(P型扩散层)
302a第一N型扩散层区域
302b第二N型扩散层区域
303a栅极绝缘膜
303b栅极电极
304第一通孔
305第一布线层
306第二通孔
307第二布线层
308第三通孔
309电阻变化元件
309a下部电极
309b电阻变化层
309b-1第一钽氧化物层
309b-2第二钽氧化物层
309c上部电极
310第四通孔
311第三布线层
317晶体管
BL0、BL1、…位线
N11、N12、…晶体管
M11、M12、…存储单元
SL0、SL2、…源线
R11、R12、…电阻变化元件
WL0、WL1、…字线

Claims (15)

1.一种非易失性存储装置，具备：
半导体基板，具有第一导电型的区域；
存储单元阵列，具备多个由形成在上述半导体基板上的电阻变化元件和晶体管串联连接而构成的存储单元；
选择电路，从上述存储单元阵列所具备的多个存储单元中，通过对构成至少一个存储单元的上述晶体管的栅极施加电压脉冲，来选择至少一个存储单元；
写入电路，经由构成由上述选择电路选择的存储单元的上述晶体管，对构成该存储单元的电阻变化元件施加写入用的电压脉冲；以及
基板偏置电路，对上述半导体基板施加第一偏置电压；
上述电阻变化元件具备第一电极、第二电极以及电阻变化层，该电阻变化层介于上述第一电极和上述第二电极之间，根据对上述第一电极及上述第二电极之间施加的电压脉冲，电阻状态在低电阻状态和高电阻状态之间可逆地变化，
上述晶体管形成在上述半导体基板的上述第一导电型的区域内，具备与上述第一导电型为相反极性的第二导电型的第一扩散区域、栅极以及上述第二导电型的第二扩散区域，
在构成由上述选择电路选择的存储单元的上述电阻变化元件所具备的上述第一电极及上述第二电极之间，通过上述写入电路施加写入用的电压脉冲时，上述基板偏置电路对上述半导体基板的上述第一导电型的区域，以相对于上述第一扩散区域及上述第二扩散区域成为顺向的方式，施加上述第一偏置电压。
2.如权利要求1所述的非易失性存储装置，其中，
在构成由上述选择电路选择的存储单元的电阻变化元件所具备的上述电阻变化层的电阻值为初始电阻值的情况下，上述基板偏置电路施加上述第一偏置电压，上述初始电阻值是该电阻变化元件被制造之后尚未施加电压脉冲时的电阻值。
3.如权利要求1或2所述的非易失性存储装置，其中，
在使构成由上述选择电路选择的存储单元的电阻变化元件所具备的上述电阻变化层的电阻状态从低电阻状态向高电阻状态变化的情况下，上述基板偏置电路施加上述第一偏置电压。
4.如权利要求1～3的任一项所述的非易失性存储装置，其中，
在使构成由上述选择电路选择的存储单元的电阻变化元件所具备的上述电阻变化层的电阻状态变化的写入失败之后、且对该电阻变化元件进行追加写入的情况下，上述基板偏置电路施加上述第一偏置电压。
5.如权利要求1～4的任一项所述的非易失性存储装置，其中，
在对构成由上述选择电路选择的存储单元的电阻变化元件的写入次数达到了规定次数的情况下，上述基板偏置电路施加上述第一偏置电压。
6.如权利要求1～5的任一项所述的非易失性存储装置，其中，
上述半导体基板所具有的上述第一导电型的区域是形成于上述半导体基板的第一导电型的阱；
上述基板偏置电路对上述阱施加上述第一偏置电压。
7.如权利要求1～6的任一项所述的非易失性存储装置，其中，
还具备源线偏置电路，该源线偏置电路对构成未被上述选择电路选择的存储单元的晶体管的源极，施加用于抑制流过该晶体管的电流的第二偏置电压。
8.如权利要求1～7的任一项所述的非易失性存储装置，其中，
上述电阻变化层包含金属氧化物，该金属氧化物根据在上述第一电极及上述第二电极之间施加的电压脉冲，电阻状态在低电阻状态和高电阻状态之间可逆地变化。
9.如权利要求8所述的非易失性存储装置，其中，
上述金属氧化物包含第一金属氧化物层和含氧率比该第一金属氧化物层高的第二金属氧化物层的层叠结构，以作为上述金属氧化物。
10.如权利要求9所述的非易失性存储装置，其中，
上述金属氧化物由作为上述第一金属氧化物层的第一钽氧化物层和含氧率比该第一钽氧化物层高的作为上述第二金属化物层的第二钽氧化物层层叠而构成。
11.一种写入方法，是向非易失性存储装置中的存储单元的写入方法，包括：
选择步骤，从具备多个存储单元的存储单元阵列中选择至少一个存储单元，上述存储单元由形成在具有第一导电型的区域的半导体基板上的电阻变化元件和晶体管串联连接而构成；
写入步骤，经由构成由上述选择步骤选择的存储单元的上述晶体管，对构成该存储单元的电阻变化元件施加写入用的电压脉冲；以及
基板偏置步骤，对上述半导体基板施加第一偏置电压；
在构成由上述选择步骤选择的存储单元的上述电阻变化元件所具备的上述第一电极及上述第二电极之间，通过上述写入步骤施加写入用的电压脉冲时，在上述基板偏置步骤中，对形成了上述晶体管的上述半导体基板的上述第一导电型的区域，以相对于上述晶体管所具备的与上述第一导电型为相反极性的第二导电型的第一扩散区域及第二导电型的第二扩散区域成为顺向的方式，施加上述第一偏置电压。
12.如权利要求11所述的写入方法，其中，
在构成由上述选择步骤选择的存储单元的电阻变化元件所具备的上述电阻变化层的电阻值为初始电阻值的情况下，在上述基板偏置步骤中，施加上述第一偏置电压，上述初始电阻值是该电阻变化元件被制造之后尚未施加电压脉冲时的电阻值。
13.如权利要求11或12所述的写入方法，其中，
在使构成由上述选择步骤选择的存储单元的电阻变化元件所具备的上述电阻变化层的电阻状态从低电阻状态向高电阻状态变化的情况下，在上述基板偏置步骤中，施加上述第一偏置电压。
14.如权利要求11～13的任一项所述的写入方法，其中，
在使构成由上述选择步骤选择的存储单元的电阻变化元件所具备的上述电阻变化层的电阻状态变化的写入失败之后、且对该电阻变化元件进行追加写入的情况下，在上述基板偏置步骤中，施加上述第一偏置电压。
15.如权利要求11～14的任一项所述的写入方法，其中，
在对构成由上述选择步骤选择的存储单元的电阻变化元件的写入次数达到了规定次数的情况下，在上述基板偏置步骤中，施加上述第一偏置电压。
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