TWI584283B - 非揮發性記憶裝置及其控制方法 - Google Patents

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TWI584283B
TWI584283B TW104106099A TW104106099A TWI584283B TW I584283 B TWI584283 B TW I584283B TW 104106099 A TW104106099 A TW 104106099A TW 104106099 A TW104106099 A TW 104106099A TW I584283 B TWI584283 B TW I584283B
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Description

非揮發性記憶裝置及其控制方法
本文所描述之實施例係關於一種非揮發性半導體記憶裝置及其控制方法。
當前，建議作為一記憶體，使用可逆地改變電阻之一可變電阻元件的一電阻式RAM(ReRAM)。在非揮發性半導體記憶裝置中，記憶容量及積體密度增加。
根據一實施例之一非揮發性半導體記憶裝置包括一記憶胞陣列及施加一電壓至該記憶胞陣列之一控制電路。該記憶胞陣列包括一第一線路，與該第一線路交叉之一第二線路及安置於該第一與該第二線路之一相交點上的一記憶胞，該記憶胞包括一可變電阻元件。該記憶胞以可重寫之方式儲存資料。在資料重寫中，控制電路重複將一第一寫入電壓施加至一選定之記憶胞的一第一電壓施加步驟及將一驗證電壓施加至該選定之記憶胞且比較流經該選定之記憶胞的一記憶胞電流與一第一臨限電流之一第一驗證步驟，重複該等步驟直至該記憶胞電流與該第一臨限電流之一量值關係滿足一第一條件為止。若滿足該第一條件，則控制電路執行施加高於該第一寫入電壓之一第二寫入電壓至該選定之記憶胞的一第二電壓施加步驟。
根據實施例，非揮發性半導體記憶裝置可適當地減少寫入不足之發生。
11‧‧‧記憶胞陣列
12‧‧‧列解碼器
13‧‧‧行解碼器
14‧‧‧高階區塊
15‧‧‧電源供應器
16‧‧‧控制電路
31‧‧‧全域位元線
33‧‧‧選擇閘極線
42a‧‧‧字線
42b‧‧‧字線
42c‧‧‧字線
42d‧‧‧字線
43‧‧‧位元線
44‧‧‧可變電阻元件
BL‧‧‧位元線
BL0‧‧‧位元線
RL1‧‧‧位元線
BL2‧‧‧位元線
BLi‧‧‧位元線
Cp‧‧‧電流路徑
DR‧‧‧缺陷區域
EL1‧‧‧電極
EL2‧‧‧電極
EL3‧‧‧電極
GBL‧‧‧全域位元線
i‧‧‧電流值
I-I'‧‧‧線
Icell‧‧‧記憶胞電流
IE‧‧‧期望電流
IE1‧‧‧期望電流
IE2‧‧‧期望電流
IE206‧‧‧期望電流
IE208‧‧‧期望電流
IE212‧‧‧期望電流
IE506‧‧‧期望電流
IE508‧‧‧期望電流
IE512‧‧‧期望電流
IR‧‧‧讀取電流
IRV1‧‧‧第一臨限電流
IRV2‧‧‧第二臨限電流
ISV‧‧‧臨限電流
ISV1‧‧‧第一臨限電流
ISV2‧‧‧第二臨限電流
△I‧‧‧電流變動
△I1‧‧‧電流變動
△I2‧‧‧電流變動
△I3‧‧‧電流變動
△I206‧‧‧電流變動
△I208‧‧‧電流變動
△I212‧‧‧電流變動
△I506‧‧‧電流變動
△I508‧‧‧電流變動
△I512‧‧‧電流變動
k‧‧‧正整數
MC‧‧‧記憶胞
MC1‧‧‧記憶胞
MC2‧‧‧記憶胞
MC3‧‧‧記憶胞
MC4‧‧‧記憶胞
MO1‧‧‧第一金屬氧化層
MO2‧‧‧第二金屬氧化層
NO‧‧‧非歐姆裝置
OI‧‧‧氧離子
S001‧‧‧電壓施加步驟
S002‧‧‧驗證步驟
S101‧‧‧第一電壓施加步驟
S102‧‧‧第一驗證步驟
S103‧‧‧第二電壓施加步驟
S201‧‧‧第一電壓施加步驟
S202‧‧‧第一驗證步驟
S203‧‧‧第二電壓施加步驟
S204‧‧‧第二驗證步驟
S301‧‧‧第一電壓施加步驟
S302‧‧‧第一驗證步驟
S304‧‧‧第二電壓施加步驟
S305‧‧‧第二驗證步驟
S401‧‧‧第一電壓施加步驟
S402‧‧‧第一驗證步驟
S403‧‧‧第二電壓施加步驟
S404‧‧‧第二驗證步驟
S501‧‧‧第一電壓施加步驟
S502‧‧‧第一驗證步驟
S503‧‧‧第二電壓施加步驟
S504‧‧‧第二驗證步驟
SG‧‧‧選擇閘極線
STr‧‧‧選擇電晶體
T101‧‧‧時序
T102‧‧‧時序
T103‧‧‧時序
T104‧‧‧時序
T105‧‧‧時序
T106‧‧‧時序
T107‧‧‧時序
T201‧‧‧時序
T202‧‧‧時序
T203‧‧‧時序
T204‧‧‧時序
T205‧‧‧時序
T206‧‧‧時序
T207‧‧‧時序
T208‧‧‧時序
T209‧‧‧時序
T210‧‧‧時序
T211‧‧‧時序
T212‧‧‧時序
T213‧‧‧時序
T401‧‧‧時序
T402‧‧‧時序
T403‧‧‧時序
T404‧‧‧時序
T405‧‧‧時序
T406‧‧‧時序
T407‧‧‧時序
T408‧‧‧時序
T409‧‧‧時序
T410‧‧‧時序
T411‧‧‧時序
T412‧‧‧時序
T413‧‧‧時序
T501‧‧‧時序
T502‧‧‧時序
T503‧‧‧時序
T504‧‧‧時序
T505‧‧‧時序
T506‧‧‧時序
T507‧‧‧時序
T508‧‧‧時序
T509‧‧‧時序
T510‧‧‧時序
T511‧‧‧時序
T512‧‧‧時序
T513‧‧‧時序
V0‧‧‧寫入起始電壓
Vo‧‧‧氧缺陷
VR‧‧‧可變電阻元件
V‧‧‧電壓
|V|‧‧‧電壓之絕對值
△V‧‧‧額外電壓
VR‧‧‧讀取電壓
VRV‧‧‧重設驗證電壓
VSV‧‧‧設定驗證電壓
VSV1‧‧‧第一驗證電壓
Vstep‧‧‧步進電壓
WL‧‧‧字線
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WL4‧‧‧字線
WLj‧‧‧字線
X‧‧‧X方向
Y‧‧‧Y方向
Z‧‧‧Z方向
σ‧‧‧標準偏差
圖1係根據一第一實施例之一半導體記憶裝置之一方塊圖的一實例。
圖2係根據第一實施例之半導體記憶裝置之一記憶胞陣列11的一部分之一透視圖。
圖3係沿著圖2中之線I至I'切割且在箭頭方向上觀察之一記憶胞的一橫截面圖。
圖4係一可變電阻元件VR之一示意橫截面圖。
圖5A及圖5B係可變電阻元件VR之示意橫截面圖。
圖6A及圖6B係展示可變電阻元件VR之特性的圖表。
圖7A及圖7B係用於繪示可變電阻元件VR之操作的示意橫截面圖。
圖8A及圖8B係可變電阻元件VR之示意橫截面圖。
圖9係展示可變電阻元件VR之特性的一圖表。
圖10係另一可變電阻元件VR之一示意橫截面圖。
圖11A及圖11B係可變電阻元件VR之示意橫截面圖。
圖12係展示可變電阻元件VR之特性的一圖表。
圖13係展示記憶胞MC之一記憶胞電流Icell的一直方圖。
圖14係用於繪示根據第一實施例之一設定操作的一流程圖。
圖15係用於繪示相同設定操作之一時序圖。
圖16係用於繪示根據一比較實例之一設定操作的一流程圖。
圖17係用於繪示相同設定操作之一時序圖。
圖18係用於繪示相同設定操作之一圖表。
圖19係用於繪示相同設定操作之一直方圖。
圖20係用於繪示根據第一實施例之設定操作的一圖表。
圖21係用於繪示相同設定操作之一圖表。
圖22係用於繪示根據一第二實施例之一設定操作的一流程圖。
圖23係用於繪示相同設定操作之一時序圖。
圖24係用於繪示相同設定操作之一圖表。
圖25係用於繪示根據一第三實施例之一設定操作的一流程圖。
圖26係用於繪示根據一第四實施例之一設定操作的一流程圖。
圖27係用於繪示相同設定操作之一時序圖。
圖28係用於繪示根據一第五實施例之一重設操作的一流程圖。
圖29係用於繪示相同重設操作之一時序圖。
圖30係用於繪示相同重設操作之一圖表。
圖31係根據一第六實施例之一記憶胞陣列11的一例示性電路圖。
圖32係展示記憶胞陣列11之一堆疊結構的一例示性透視圖。
現將參考附圖描述非揮發性半導體記憶裝置之實施例及其控制方法。
[第一實施例]
[組態]
首先，將描述根據一第一實施例之一半導體記憶裝置的整個組態。圖1係根據第一實施例之半導體記憶裝置的一例示性方塊圖。如圖1中所展示，半導體記憶裝置包括一記憶胞陣列11、一列解碼器12、一行解碼器13、一高階區塊14、一電源供應器15及一控制電路16。
記憶胞陣列11包括複數個字線WL及位元線BL，字線WL及位元線BL彼此交叉且記憶胞MC安置於其之相交點上。列解碼器12在一存取(寫入/讀取)操作中選擇一字線WL。行解碼器13在存取操作中選擇 一位元線BL且包括一驅動器以控制該存取操作。
高階區塊14選擇將於記憶胞陣列11中存取之一記憶胞MC。高階區塊14分別向列解碼器12及行解碼器13提供一列位址及一行位址。電源供應器15產生對應於資料抹除/寫入/讀取之各自之操作的預定電壓之一組合且將其供應至列解碼器12及行解碼器13。
控制電路16控制操作(諸如發送一位址至高階區塊14)且根據一外部命令控制電源供應器15。另外，在寫入操作(諸如一設定操作或一重設操作)中，控制電路16控制電壓值或類似者使得流經一記憶胞MC之電流(在下文中被稱作「記憶胞電流」)Icell低於順應電流Icomp。注意，控制電路16可包括用於向自記憶胞陣列11讀取之資料執行誤差偵測/校正的一裝置，諸如一ECC(改錯碼，Error-correcting code)電路。
[記憶胞及記憶胞陣列]
圖2係記憶胞陣列11之一部分的一透視圖。圖3係沿著圖2中之線I至I'切割且在箭頭方向上觀察之一記憶胞的一橫截面圖。
平行地提供字線WL0至WL2作為複數個第一線路。平行地提供位元線BL0至BL2作為與第一線路交叉之複數個第二線路。在其等之相交點的各者上，安置一記憶胞MC，該記憶胞MC夾置於此等線路之間。較佳地，字線WL及位元線BL包括耐熱且具有低電阻之一材料。
如圖3中所展示，各記憶胞MC係一雙極記憶胞，其包括一可變電阻元件VR及一非歐姆裝置NO之一串聯電路。可變電阻元件VR以一非揮發性之方式將電阻儲存為可重寫的資料。另外，非歐姆裝置NO係一非歐姆裝置，諸如一二極體或一電晶體。另外，一位元線BL、可變電阻元件VR、非歐姆裝置NO及一字線WL藉由提供於其間之電極EL1、EL2及EL3連接。電極EL1、EL2及EL3之各者用作一障壁金屬及一接合層。注意，可變電阻元件VR可單獨具有插入其中之其它層，諸如一緩衝層、一障壁金屬層及一接合層。另外，記憶胞MC可 係一單極型。
[可變電阻元件VR]
下一步，將參考圖4描述可變電阻元件VR之一例示性組態。圖4係展示可變電阻元件VR之例示性組態的一示意橫截面圖。如圖4中所展示，根據此實施例之可變電阻元件VR包括一堆疊之一第一金屬氧化層MO1及一第二金屬氧化層MO2。第一金屬氧化層MO1及第二金屬氧化層MO2兩者包括金屬氧化物。第一金屬氧化層MO1含有比第二金屬氧化層MO2更多的氧。此外，第一金屬氧化層MO1之電阻率基本上高於第二金屬氧化層MO2之電阻率。
另外，如圖4中所展示，第一金屬氧化層MO1具有形成於其中之一缺陷區域DR，該缺陷區域DR含有較少氧且具有一較低之電阻。缺陷區域DR含有複數個氧缺陷Vo。
注意，儘管根據此實施例之可變電阻元件VR包括一堆疊之第一及第二金屬氧化層MO1及MO2，然可變電阻元件VR可僅包括一金屬氧化物且可包括其他組態。
下一步，將參考圖5A、圖5B、圖6A及圖6B描述缺陷區域DR。圖5A及圖5B係缺陷區域DR之示意橫截面圖。圖6A及圖6B係展示圖5A及圖5B中所展示之缺陷區域DR之特性的圖表。圖6A係展示記憶胞電流Icell之分佈的一圖表。在圖6A中，x軸表示記憶胞電流Icell且y軸表示機率密度。圖6B亦係展示記憶胞電流Icell之分佈的一圖表。在圖6B中，x軸表示記憶胞電流Icell且y軸表示在下文所描述之一方法中標準化的一電流值i。
注意，在下列討論中，記憶胞電流Icell之期望值(平均值)被稱作一「期望電流」IE，記憶胞電流Icell之標準偏差被稱作σ且在期望電流IE附近±kσ內提供的記憶胞電流Icell之寬度被稱作一「電流變動」△I。然而，注意，「k」係一正整數。注意，在圖6B中之y軸中所展示 的電流值i係展示記憶胞電流Icell自期望電流IE之變動被標準偏差σ除的一值I(=(Icell-IE)/σ)。在下文中值i被稱作一「標準化的電流值」。
如圖5A中所展示，第一金屬氧化層MO1中之缺陷區域DR含有複數個氧缺陷Vo。另外，在鄰近氧缺陷Vo之間形成一電流路徑Cp。因此，若複數個電流路徑Cp連接第一金屬氧化層MO1之上及下表面，則電流路徑Cp用作導電細絲，此減小記憶胞MC之電阻。
在此，如圖5B中所展示，氧缺陷Vo可藉由與氧離子OI或類似者重新組合以消失。在此情況下，鄰近已消失之氧缺陷Vo的電流路徑Cp亦消失。在此情況下，切除細絲之一部分，藉此增大記憶胞MC之電阻。例如，如圖6A及圖6B中所展示，此一現象使記憶胞MC之電阻在一預定範圍內變化。
另外，若記憶胞MC變得更精巧，則缺陷區域DR中之電流路徑的數目減少。在此情況下，記憶胞電流Icell減小且流經一路徑之電流相對於整體記憶胞電流Icell的比率增大，藉此增加電流變動△I。更特定言之，在其中參考圖1所描述之順應電流Icomp低於10μA之區域中，例如電流變動△I開始特定言之影響記憶胞電流Icell。
[可變電阻元件VR之操作]
下一步，將參考圖7A、圖7B、圖8A、圖8B及圖9描述可變電阻元件VR之操作。圖7A及圖7B係用於繪示可變電阻元件VR之操作的示意橫截面圖。圖8A及圖8B係當氧缺陷Vo如(例如)圖7A中所展示般增加時之缺陷區域DR的示意橫截面圖。另外，圖9係展示圖5A、圖5B、圖8A及圖8B中所展示之缺陷區域DR的特性之一圖表。在圖9中，x軸表示記憶胞電流Icell且y軸表示在上文方法中標準化的電流值i。
如圖7A中所展示，將第二金屬氧化層MO2設定於一較高電位上且將第一金屬氧化層MO1設定於一較低電位上。在此情況下，缺陷區域 DR中之氧離子OI移動至第二金屬氧化層MO2，因此在缺陷區域DR中產生新的氧缺陷Vo。缺陷區域DR之電阻因此減小。同時，如圖7B中所展示，將第一金屬氧化層MO1設定於一較高電位上且將第二金屬氧化層MO2設定於一較低電位上。在此情況下，第二金屬氧化層MO2中之氧離子OI移動至缺陷區域DR且因此在缺陷區域DR中氧缺陷Vo消失。缺陷區域DR之電阻因此增大。
注意，在下列討論中，如圖7A中所展示，將正電壓方向界定為其中第二金屬氧化層MO2側處於一較高電位上且第一金屬氧化層MO1側處於一較低電位上之電壓施加方向。類似地，如圖7B中所展示，將負電壓方向界定為其中第一金屬氧化層MO1側處於一較高電位上且第二金屬氧化層MO2側處於一較低電位上之電壓施加方向。
如圖8A中所展示，若存在一相對較大數目之氧缺陷Vo，則亦存在一相對較大數目之電流路徑Cp。因此，一相對較大數目之細絲連接第一金屬氧化層MO1之上及下表面，因此提供記憶胞MC的一相對較低之電阻。因此，如圖9中所展示，期望電流IE2相對較大。
同時，如圖5A中所展示，如存在一相對較小數目之氧缺陷Vo，則亦存在一相對較小數目之電流路徑Cp。因此，一相對較小數目之細絲連接第一金屬氧化層MO1之上及下表面。因此，如圖9中所展示，期望電流IE1相對較小。
另外，如圖8B中所展示，若氧缺陷Vo之密度(在下文中被稱作一「氧缺陷密度」)Φ相對較高，則彼此鄰近之氧缺陷Vo的數目相對較大，使得電流路徑Cp之數目相對於氧缺陷Vo之數目的比率相對較大。因此，如圖8B中所展示，(例如)即使氧缺陷Vo之一部分消失，仍可經由其他電流路徑Cp將一電流自第一金屬氧化層MO1之上表面傳導至下表面。因此，如圖9中所展示，可減少記憶胞MC之電阻變動，因此提供一相對較小之電流變動△I2。
同時，如圖5A中所展示，若氧缺陷密度Φ相對較低，則彼此鄰近之氧缺陷Vo的數目相對較小，使得電流路徑Cp之數目相對於氧缺陷Vo之數目的比率相對較小。因此，如圖5B中所展示，(例如)若氧缺陷Vo之一部分消失，則難以經由其他電流路徑Cp將一電流自第一金屬氧化層MO1之上表面傳導至下表面。因此，如圖9中所展示，可不減少記憶胞MC之電阻變動，因此提供一相對較大之電流變動△I1。
[不同記憶胞MC中之可變電阻元件VR的差異]
下一步，將參考圖10至圖12描述不同記憶胞MC中之可變電阻元件VR的差異。圖10係展示一可變電阻元件VR之組態的一示意橫截面圖，該可變電阻元件VR包含於與包含圖4中所展示之可變電阻元件VR之記憶胞MC不同的一記憶胞MC中。圖11A及圖11B係圖10中所展示之可變電阻元件VR之缺陷區域DR的示意橫截面圖。另外，圖12係展示圖8A、圖8B、圖11A及圖11B中所展示之缺陷區域DR之特性的一圖表。在圖12中，x軸表示記憶胞電流Icell且y軸表示在上文所描述之方法中標準化的電流值i。
可基本上相似於圖4中所展示之可變電阻元件VR組態圖10中所展示之可變電阻元件VR。然而，在圖10中所展示之可變電阻元件VR中，缺陷區域DR形成於比圖4中所展示之可變電阻元件VR更廣的一範圍內。
考量若如圖11A中所展示，圖10中所展示之可變電阻元件VR的期望電流IE與圖4中所展示之可變電阻元件VR的期望電流IE2相似，則所形成之細絲的數目與圖8A中所展示之細絲的數目相似。在此，在圖11A中所展示之實例中，因為缺陷區域DR形成於一廣範圍內，所以氧缺陷Vo分佈於一廣範圍內。因此，氧缺陷密度Φ低於圖8A中所展示之氧缺陷密度。
因此，如圖11B中所展示，彼此鄰近之氧缺陷Vo的數目相對較 小，且因此電流路徑Cp之數目相對於氧缺陷Vo之數目的比率相對較小。因此，若氧缺陷Vo之一部分藉由氧離子OI或類似者消失，則難以經由其他電流路徑Cp將一電流自第一金屬氧化層MO1之上表面傳導至下表面。因此，如圖12中所展示，可不減少記憶胞MC之電阻變動，因此提供一相對較大之電流變動△I3。
注意，其中形成缺陷區域DR之區域可視(例如)記憶胞MC自列解碼器12或行解碼器13之距離而不同。特定言之，在製造記憶胞MC之後，藉由施加一電壓至可變電阻元件VR之一成形操作形成缺陷區域DR。在成形操作中，因為自列解碼器12之距離增加，所以跨字線WL之電壓降增加。類似地，因為自行解碼器13之距離增加，所以跨位元線BL之電壓降增加。此減少在成形操作中施加至記憶胞MC之電壓，藉此跨一相對較廣之範圍形成缺陷區域DR。因此，若記憶胞陣列11變得大型，則可增加複數個記憶胞MC之間此缺陷區域DR之尺寸差異。
[讀取操作]
下一步，將參考圖13描述根據此實施例之非揮發性半導體記憶裝置的讀取操作。圖13係展示在施加一讀取電壓VR之情況下的記憶胞MC之記憶胞電流Icell之一直方圖。在圖13中，x軸示意性表示記憶胞電流Icell之量且y軸示意性表示記憶胞MC之數目。
在此實施例中，如圖13中所展示，將記憶胞MC之電阻調整至一高電阻狀態(重設狀態)或一低電阻狀態(設定狀態)。另外，當讀取資料時，將讀取電壓VR施加至記憶胞MC。在此，若記憶胞電流Icell高於一讀取電流IR，則判定記憶胞MC處於設定狀態中。同時，若記憶胞電流Icell低於讀取電流IR，則判定記憶胞MC處於重設狀態中。
[根據第一實施例之設定操作]
下一步，將參考圖14及圖15描述根據第一實施例之一設定操 作。圖14係用於繪示執行根據第一實施例之設定操作的一方法之一流程圖。
如圖14中所展示，在根據此實施例之設定操作中，在重複執行一第一電壓施加步驟S101及一第一驗證步驟S102之後，執行一第二電壓施加步驟S103以提供額外寫入至選定的記憶胞MC。
如圖14中所展示，在第一電壓施加步驟S101中，選定之記憶胞MC施加有作為一第一寫入電壓之V0+nVstep。在此，寫入起始電壓V0係第一寫入電壓之起始值，步進電壓Vstep係第一寫入電壓之增加寬度，且n係表示第一電壓施加步驟S101所執行的次數之數目的一整數。在終止第一電壓施加步驟S101之後，執行第一驗證步驟S102。
如圖14中所展示，在第一驗證步驟S102中，選定之記憶胞MC施加有低於第一寫入電壓之一設定驗證電壓VSV，且比較記憶胞電流Icell與一第一臨限電流ISV1。例如，可設定第一臨限電流ISV1等於或大於讀取電流IR。若記憶胞電流Icell小於第一臨限電流ISV1，則判定選定之記憶胞MC不通過第一驗證步驟S102。在此情況下，n增加1且再次執行第一電壓施加步驟S101。同時，若記憶胞電流Icell大於第一臨限電流ISV1，則判定選定之記憶胞MC通過第一驗證步驟S102。在此情況下，執行第二電壓施加步驟S103。
如圖14中所展示，在第二電壓施加步驟S103中，選定之記憶胞MC施加有作為一第二寫入電壓之V0+nVstep+△V。在此，額外電壓△V係第二寫入電壓相對於第一寫入電壓之增加寬度。換言之，第二寫入電壓比第一寫入電壓高△V。在終止第二電壓施加步驟S103之後，終止設定操作。
圖15係展示在將根據此實施例之設定操作施加至一預定記憶胞MC之情況下的電壓之一時序圖。
在時序T101至T102上，執行第一電壓施加步驟S101。在此情況 下，歸因於n=0，記憶胞MC施加有作為第一寫入電壓之V0。因此，如參考圖7A所描述，在缺陷區域DR中產生氧缺陷Vo。
在時序T102至T103上，執行第一驗證步驟S102。因此，記憶胞MC施加有設定驗證電壓VSV。在此，在圖15中所展示之實例中，在時序T102至T103上，選定之記憶胞MC不通過第一驗證步驟S102。
在時序T103至T107上，n增加一，重複執行第一電壓施加步驟S101及第一驗證步驟S102。因此，如參考圖7A所展示，在缺陷區域DR中進一步產生氧缺陷Vo。在此，在圖15中所展示之實例中，在時序T106至T107上，選定之記憶胞MC通過第一驗證步驟S102。
在時序T107至T108上，執行第二電壓施加步驟S103。在此情況下，歸因於n=2，記憶胞MC施加有作為第二寫入電壓之V0+2Vstep+△V。因此，如參考圖7A所描述，在缺陷區域DR中進一步產生氧缺陷Vo。在終止第二電壓施加步驟S103時，終止設定操作。
[根據比較實例之設定操作]
下一步，將參考圖16及圖17描述根據一比較實例之一設定操作。圖16係用於繪示根據比較實例之設定操作的方法之一流程圖。另外，圖17係時序圖，其中展示施加有根據比較實例之設定操作的一預定記憶胞MC之電壓。
如圖16中所展示，相異於根據第一實施例之設定操作，根據比較實例之設定操作不執行第二電壓施加步驟S103。因此，如圖16及圖17中所展示，當選定之記憶胞MC通過驗證步驟S002時終止根據比較實例的設定操作。
注意，根據比較實例之設定操作在其他方面與根據第一實施例的設定操作相似，且因此相似於圖14中之第一電壓施加步驟S101執行圖16中之電壓施加步驟S001，且相似於圖14中之第一驗證步驟S102執行圖16中之驗證步驟S002。另外，在圖17中之時序T001至T007上，相 似於圖15中之時序T101至T107上的設定操作執行設定操作。
[根據第一實施例之設定操作與根據比較實例之設定操作的比較]
下一步，參考圖18至圖21在根據第一實施例之設定操作與根據比較實例之設定操作之間進行比較。
首先，如圖18及圖19中所展示，將描述根據比較實例之設定操作。圖18係展示在向具有各種特性之複數個記憶胞MC執行根據比較實例的設定操作之後之該等記憶胞MC的記憶胞電流Icell之一圖表。在圖18中，x軸表示記憶胞電流且y軸表示上文標準化的電流值i。另外，圖18中之直線表示在通過驗證步驟S002之前即刻於時序T006上，具有不同特性之記憶胞MC1至MC4的記憶胞電流Icell之分佈。另外，圖18中之閉合圓表示在於時序T006上執行之最終驗證步驟S002中獲得的記憶胞電流Icell，且開口圓表示在改變可變電阻元件VR之特性之後的記憶胞電流Icell。
如參考圖16及圖17所描述，在根據比較實例之設定操作中，選定之記憶胞MC施加有設定驗證電壓VSV，且當所得之記憶胞電流Icell超過臨限電流ISV時，終止設定操作。但，如參考圖4及圖10所描述，記憶胞陣列11包括具有不同特性之複數個記憶胞MC。因此，如由圖18中之閉合圓所展示，例如即使在驗證步驟S002中獲得高於臨限電流ISV之一記憶胞電流Icell，仍不可足以執行設定操作。特定言之，期望電流IE可不夠大或電流變動△I可減少的不夠多。在此一情況下，如開口圓所展示，在終止設定操作之後，可將記憶胞MC之電阻增大至一意外的高位準。例如，若類似於圖18中之記憶胞MC2及MC4，在終止設定操作之後記憶胞MC的電阻改變且在施加設定驗證電壓VSV之情況下記憶胞電流Icell降至臨限電流ISV以下，則難謂足以執行設定操作。至少，若在施加讀取電壓VR之情況下記憶胞電流Icell小於讀取電流IR，則不可謂足以執行設定操作。
圖19係直方圖，其中展示在施加讀取電壓VR之情況下之記憶胞MC的記憶胞電流Icell。在圖19中，x軸示意性表示記憶胞電流Icell之量且y軸示意性表示記憶胞MC之數目。
如參考圖13所描述，將記憶胞MC之電阻調整至高電阻狀態(重設狀態)或低電阻狀態(設定狀態)。但，如參考圖18所描述，例如甚至在已向其執行設定操作之記憶胞MC中，在施加讀取電壓VR之情況下記憶胞電流Icell可降至讀取電流IR以下，導致記憶胞MC處於重設狀態中之一錯誤判定。注意，此一問題相似地發生在重設操作中。
注意，若(例如)根據此實施例之非揮發性半導體記憶裝置包括ECC電路，則較佳地錯誤判定之量被限制於可由ECC電路偵測/校正的至少一範圍。
下一步，將參考圖20及圖21描述根據第一實施例之設定操作。圖20及圖21係展示在向具有各種特性之複數個記憶胞MC執行根據此實施例的設定操作之後之該等記憶胞MC的記憶胞電流Icell之圖表。在圖20及圖21中，x軸表示記憶胞電流且y軸表示上文標準化的電流值i。另外，圖20中之直線表示當通過第一驗證步驟S102時在時序T106上，具有不同特性之記憶胞MC1至MC4的記憶胞電流Icell之分佈。進一步言之，圖20中之閉合圓表示在於時序T106上執行之最終第一驗證步驟S102中獲得的記憶胞電流Icell。另外，圖21中之直線表示在終止設定操作之後於時序T108上的記憶胞MC1至MC4之記憶胞電流Icell的分佈。
如圖14及圖15中所展示，在根據此實施例之設定操作中，重複執行第一電壓施加步驟S101及第一驗證步驟S102。因此，如圖20中所展示，在時序T106上，於可變電阻元件VR中形成細絲至在施加第一驗證電壓VSV1之情況下至少記憶胞電流Icell意外地超過第一臨限電流ISV1的一程度。
在此，如圖14及圖15中所展示，在根據此實施例之設定操作中，在選定的記憶胞MC通過第一驗證步驟S102之後，執行第二電壓施加步驟S103。在第二電壓施加步驟S103中，選定之記憶胞MC施加有第二寫入電壓。因此，如參考圖7A所描述，可在缺陷區域DR中進一步產生氧缺陷Vo以穩定細絲。因此，如圖21中所展示，當終止第二電壓施加步驟S103時在時序T108上，可增大期望電流IE且可減小電流變動△I以減少不足寫入的產生。
另外，在根據此實施例之設定操作中，向全部記憶胞MC執行第二電壓施加步驟S103。因此，可執行第二電壓施加步驟S103，無需判定是否必需步驟S103。可因此相對快速地執行設定操作。
另外，在根據此實施例之設定操作中，第二寫入電壓高於第一寫入電壓。因此，在第二電壓施加步驟S103中，可適當地增加記憶胞MC中之氧缺陷Vo。然而，注意，例如亦可相似於第一寫入電壓設定第二寫入電壓(可將△V設定為零)。
[第二實施例]
下一步，將參考圖22至圖24描述一第二實施例。圖22係用於繪示執行根據此實施例之一設定操作的一方法之一流程圖。注意，在下列討論中，使用類似元件符號標示與第一實施例中之元件類似的元件且在此省略其等之描述。
如圖22中所展示，在根據此實施例之設定操作中，在執行第一電壓施加步驟S201之後，執行第一驗證步驟S202及第二電壓施加步驟S203，進一步執行一第二驗證步驟S204。另外，若選定之記憶胞MC不通過第二驗證步驟S204，則重複執行四個步驟直至通過第二驗證步驟S204。
注意，根據第二實施例之設定操作在其他方面與根據第一實施例之設定操作相似，且因此相似於圖14中的第一電壓施加步驟S101執 行圖22中之第一電壓施加步驟S201，且相似於圖14中之第一驗證步驟S102執行圖22中之第一驗證步驟S202。另外，相似於圖14中之第二電壓施加步驟S103執行圖22中之第二電壓施加步驟S203。
如圖22中所展示，在第二驗證步驟S204中，選定之記憶胞MC施加有設定驗證電壓VSV，且比較記憶胞電流Icell與一第二臨限電流ISV2。在此實施例中，第二臨限電流ISV2高於第一臨限電流ISV1。然而，注意，第二臨限電流ISV2可與第一臨限電流ISV1相同或小於第一臨限電流ISV1。若記憶胞電流Icell小於第二臨限電流ISV2，則判定選定之記憶胞MC不通過第二驗證步驟S204。在此情況下，n增加一且再次執行第一電壓施加步驟S201。同時，若記憶胞電流Icell大於第二臨限電流ISV2，則判定選定之記憶胞MC通過第二驗證步驟S204。在此情況下，終止設定操作。
圖23係展示在將根據此實施例之設定操作施加至一預定記憶胞MC之情況下的電壓之一時序圖。在圖23中之時序T201至T208上，相似於圖15中之時序T101至T108上的設定操作執行該設定操作。
在時序T208至T209上，執行第二驗證步驟S204。因此，記憶胞MC施加有設定驗證電壓VSV。在此，在圖23中所展示之實例中，在時序T208至T209上，選定之記憶胞MC不通過第二驗證步驟S204。
在時序T209至T213上，n增加一，進一步執行第一電壓施加步驟S101、第一驗證步驟S102、第二電壓施加步驟S203及第二驗證步驟S204。因此，如參考圖7A所描述，在缺陷區域DR中進一步產生氧缺陷Vo。在此，在圖23中所展示之實例中，在時序T212至T213上，選定之記憶胞MC通過第二驗證步驟S204。因此，在此終止設定操作。
圖24係展示當向記憶胞MC執行根據此實施例之設定操作時之一預定記憶胞MC的記憶胞電流Icell之一圖表。在圖24中，x軸表示記憶胞電流Icell且y軸表示上文標準化的電流值i。另外，圖24中之直線表 示在不同時序T206、T208及T212上記憶胞MC之記憶胞電流Icell的分佈。另外，圖24中之閉合圓表示在於時序T206、T208及T212上執行之第一驗證步驟S202或第二驗證步驟S204中獲得的記憶胞電流Icell。在此，在時序T206、T208及T212上，期望電流係IE206、IE208及IE212，且電流變動係△I206、△I208及△I212。
如圖22及圖23中所展示，在此實施例中，在終止第二電壓施加步驟S203之後，進一步執行第二驗證步驟S204。在此，如圖24中所展示，在時序T206與時序T208之間執行第二寫入步驟S203，藉此將電流變動自I206減小至I208。因此，考量，相較於由在時序T206至時序T207之間執行的第一驗證步驟S202所偵測之電流，在於時序T208至時序T209之間執行的第二驗證步驟S204中偵測之電流更接近期望電流IE208。換言之，考量，相較於在第二驗證步驟S204之前即刻執行的第一驗證步驟S202，在第二驗證步驟S204中更可靠地偵測選定之記憶胞MC之狀態。因此，藉由根據此實施例之方法，可進一步減小其中發生不足寫入之機率。
另外，如圖24中所展示，在此實施例中，將第二臨限電流ISV2設定為高於第一臨限電流ISV1。在此，如圖24中所展示，在時序T208與時序T212之間，期望電流自IE208增大至IE212。在此，相較於在第一驗證步驟S202中偵測之選定之記憶胞MC的狀態，在第二驗證步驟S204中偵測之狀態可更可靠。因此，考量，當通過第二驗證步驟S204時期望電流IE212具有接近第二臨限電流ISV2的一值。因此，藉由此實施例中之方法，執行一調整以增加在時序T212上大於第一臨限電流ISV1之電流變動△I212的範圍之整體或一較大部分。因此，可進一步減小其中發生不足寫入之機率。
[第三實施例]
下一步，將參考圖25描述一第三實施例。圖25係用於繪示執行 根據此實施例之一設定操作之一方法的一流程圖。注意，在下列討論中，使用類似元件符號標示與第一實施例中之元件類似的元件且在此省略其等之描述。
如參考圖4所描述，第一金屬氧化層MO1具有形成於其中之一缺陷區域DR，該缺陷區域DR含有較少氧且具有一較低之電阻。在此，可藉由重寫記憶胞MC或類似者以放大缺陷區域DR。如參考圖10至圖12所描述，(例如)此增加電流變動△I。若在諸多記憶胞MC中發生此一現象，則如參考圖19所描述之錯誤判定的量增加。
如圖25中所展示，在根據此實施例之設定操作中，自(例如)錯誤判定的量判定記憶胞MC之劣化程度，且根據該等結果執行或省略第二電壓施加步驟S304及第二驗證步驟S305。因此，在根據此實施例之設定操作中，若記憶胞MC未劣化則可快速地執行設定操作且若記憶胞MC劣化則可靠地執行設定操作。
注意，相似於圖14中之第一電壓施加步驟S101執行圖25中之第一電壓施加步驟S301，且相似於圖14中之第一驗證步驟S102執行圖25中之第一驗證步驟S302。另外，相似於圖14中之第二電壓施加步驟S103執行圖25中之第二電壓施加步驟S304，且相似於圖22中之第二驗證步驟S204執行圖25中之第二驗證步驟S305。
另外，作為偵測記憶胞MC之裂化程度之一方法，可考量各種不同模式。考量(例如)提前儲存由裝置(諸如ECC電路)所偵測之錯誤判定的量且比較其與一預定值。
注意，在此實施例中，例如若偵測記憶胞MC劣化，則省略第二電壓施加步驟S304及第二驗證步驟S305，但可執行第二電壓施加步驟S304且可僅省略第二驗證步驟S305。另外，在此實施例中，若選定之記憶胞MC不通過第二驗證步驟S305，則返回控制第一電壓施加步驟S301，此繼續設定操作。但，若(例如)選定之記憶胞MC不通過第二 驗證步驟S305，則可返回控制第二電壓施加步驟S304。另外，在此實施例中，若偵測記憶胞MC劣化，則執行第二電壓施加步驟S304及第二驗證步驟S305。但(例如)可僅執行第二電壓施加步驟S304。進一步言之，取決於記憶胞MC之劣化程度，可選擇性地執行此等方法以採取一步進式方式調整設定操作。
[第四實施例]
下一步，將參考圖26及圖27描述一第四實施例。圖26係用於展示執行根據此實施例之一設定操作的一方法之一流程圖。另外，圖27係展示施加有根據此實施例之設定操作之一預定記憶胞MC的電壓之一時序圖。注意，在下列討論中，類似元件符號標示與第一實施例中之元件類似的元件且在此省略其等之描述。
在第一至第三實施例中，逐漸增加第一寫入電壓之量以執行設定操作。但，如圖26及圖27中所展示，在此實施例中，在設定操作之前將第一寫入電壓設定為一特定量。
特定言之，如圖26中所展示，在第一電壓施加步驟S401中，選定之記憶胞MC施加有作為第一寫入電壓之V0。另外，在第二電壓施加步驟S403中，選定之記憶胞MC施加有作為第二寫入電壓之V0+△V。特定言之，在此實施例中，將第一寫入電壓固定為寫入起始電壓V0，且將第二寫入電壓固定為寫入起始電壓V0+△V。
注意，根據第四實施例之設定操作在其他方面與根據第二實施例之設定操作相似。特定言之，幾乎相似於圖14中所展示之第一驗證步驟S102執行第一驗證步驟S402，且幾乎相似於圖22中所展示之第二驗證步驟S204執行第二驗證步驟S404。另外，在圖27中之時序T401至T413上，除將第一及第二寫入電壓固定為特定電壓外，相似於圖23中之時序T201至T213上的設定操作執行該設定操作。
注意。儘管在此實施例中執行第二驗證步驟S404，然可省略第 二驗證步驟S404。另外，例如可驗證記憶胞MC之劣化且若未偵測記憶胞MC之劣化，則可省略第二電壓施加步驟S403及第二驗證步驟S404。
[第五實施例]
下一步，將參考圖28至圖30描述一第五實施例。圖28係用於繪示執行根據此實施例之一重設操作的一方法的流程圖。注意，在下列討論中，類似元件符號標示與第一實施例中之元件類似的元件且在此省略其等之描述。
儘管相對於設定操作描述第一至第四實施例，然將相對於重設操作描述第五實施例。
在第一實施例中，如圖5A及圖8A中所展示，描述若氧缺陷密度Φ相對較低，則電流變動△I1相對較大。但，若在缺陷區域DR中氧缺陷Vo進一步繼續減少且氧缺陷密度Φ繼續減小，則形成電流路徑之氧缺陷Vo之數目減少。在此，即使氧缺陷Vo藉由(例如)與氧離子IO或類似者重新組合而消失，然若消失之氧缺陷Vo最初不形成電流路徑，則氧缺陷Vo之此消失仍不促成記憶胞MC的電阻。因此若缺陷區域DR中之氧缺陷密度Φ進一步減小，則電流變動開始逐漸減小。因此，在重設操作中，額外寫入可減小電流變動，藉此減少不足寫入之發生。
如圖28中所展示，在根據此實施例之重設操作中，在反向上施加於第一電壓施加步驟S501中施加至選定之記憶胞MC的第一寫入電壓及於第二電壓施加步驟S503中施加至選定之記憶胞MC的第二寫入電壓。另外，相對於重設操作描述此實施例，且因此為使選定之記憶胞MC通過第一驗證步驟S502及第二驗證步驟S504，記憶胞電流應滿足與第一至第四實施例中之條件不同的條件。
如圖28中所展示，在第一電壓施加步驟S501中，選定之記憶胞MC施加有作為第一寫入電壓之一反向電壓-V0-nVstep。在此，步進 電壓Vstep係第一寫入電壓之減小寬度(絕對值中之增加寬度)。
如圖28中所展示，在第一驗證步驟S502中，選定之記憶胞MC施加有小於第一寫入電壓之一重設驗證電壓VRV，且比較記憶胞電流Icell與一第一臨限電流IRV1。例如，可將第一臨限電流IRV1設定為讀取電流IR或更小。若記憶胞電流Icell大於第一臨限電流IRV1，則判定選定之記憶胞MC不通過第一驗證步驟S502。同時，若記憶胞電流Icell小於第一臨限電流IRV1，則判定選定之記憶胞MC通過第一驗證步驟S502。
如圖28中所展示，在第二電壓施加步驟S503中，選定之記憶胞MC施加有作為第二寫入電壓之一反向電壓-V0-nVstep-△V。在此，額外電壓△V係第二寫入電壓相對於第一寫入電壓之減少寬度(絕對值中之增加寬度)。特定言之，第二寫入電壓比第一寫入電壓低(絕對值大)△V。在終止第二電壓施加步驟S503之後，執行第二驗證步驟S504。
如圖28中所展示，在第二驗證步驟S504中，選定之記憶胞MC施加有重設驗證電壓VRV，且比較記憶胞電流Icell與一第二臨限電流IRV2。在此實施例中，第二臨限電流IRV2小於第一臨限電流IRV1。然而，注意，第二臨限電流IRV2可與第一臨限電流IRV1相同或大於第一臨限電流IRV1。若記憶胞電流Icell大於第二臨限電流IRV2，則判定選定之記憶胞MC不通過第二驗證步驟S504。在此情況下，n增加一且再次執行第一電壓施加步驟S201。同時，若記憶胞電流Icell小於第二臨限電流IRV2，則判定選定之記憶胞MC通過第二驗證步驟S504。在此情況下，終止設定操作。
圖29係展示施加有根據此實施例之重設操作的一預定記憶胞MC之(呈絕對值的)電壓之一時序圖。
在時序T501至T502上，執行第一電壓施加步驟S501。在此情況 下，歸因於n=0，記憶胞MC施加有作為第一寫入電壓之-V0。因此，如參考圖7B所描述，缺陷區域DR中之氧缺陷Vo減少。
在時序T502至T503上，執行第一驗證步驟S502。因此，記憶胞MC施加有重設驗證電壓VRV。在此，在圖29中所展示之實例中，在時序T502至T503上，選定之記憶胞MC不通過第一驗證步驟S502。
在時序T503至T507上，n增加一，重複執行第一電壓施加步驟S501及第一驗證步驟S502。因此，如參考圖7B所描述，缺陷區域DR中之氧缺陷Vo減少。在此，在圖29中所展示之實例中，在時序T506至T507上，選定之記憶胞MC通過第一驗證步驟S502。
在時序T507至T508上，執行第二電壓施加步驟S503。在此情況下，歸因於n=2，記憶胞MC施加有作為第二寫入電壓之-V0-2Vstep-△V。因此，如參考圖7B所描述，缺陷區域DR中之氧缺陷Vo進一步減少。
在時序T508至T509上，執行第二驗證步驟S504。因此，記憶胞MC施加有重設驗證電壓VRV。在此，在圖29中所展示之實例中，在時序T508至T509上，選定之記憶胞MC不通過第二驗證步驟S504。
在時序T509至T513上，n增加一且進一步執行第一電壓施加步驟S501、第一驗證步驟S502、第二電壓施加步驟S503及第二驗證步驟S504。因此，如參考圖7B所描述，缺陷區域DR中之氧缺陷Vo進一步減少。在此，在圖29中所展示之實例中，在時序T512至T513上，選定之記憶胞MC通過第二驗證步驟S504。因此在此終止重設操作。
圖30係展示當向記憶胞MC執行根據此實施例之重設操作時之一預定記憶胞MC的記憶胞電流Icell之一圖表。在圖30中，x軸表示記憶胞電流且y軸表示上文標準化的電流值i。另外，圖30中之直線表示在不同時序T506、T508及T512上記憶胞MC之記憶胞電流Icell的分佈。另外，圖30中之閉合圓表示在於時序T506、T508及T512上執行之第一驗證 步驟S502或第二驗證步驟S504中獲得的記憶胞電流Icell。在此，在時序T506、T508及T512上，期望電流係IE506、IE508及IE512且電流變動係△I506、△I508及△I512。
如圖28及圖29中所展示，在根據此實施例之重設操作中，重複執行第一電壓施加步驟S501及第一驗證步驟S502。因此，如圖30中所展示，在時序T506上，可變電阻元件VR中之氧缺陷Vo減少至至少在施加第一驗證電壓VRV1的情況下記憶胞電流Icell有意地降至第一臨限電流IRV1以下之一程度。
在此，如圖28及圖29中所展示，在根據此實施例之重設操作中，在選定之記憶胞MC通過第一驗證步驟S502之後，進一步執行第二電壓施加步驟S503。在第二電壓施加步驟S503中，選定之記憶胞MC施加有第二寫入電壓。因此，如參考圖7B所描述，可進一步減少缺陷區域DR中之氧缺陷Vo以穩定細絲。因此，如圖30中所展示，當終止第二電壓施加步驟S503時在時序T508上，將期望電流減小至IE508且將電流變動減小至△I508，藉此減少不足寫入之發生。
另外，在根據此實施例之重設操作中，向全部記憶胞MC執行第二電壓施加步驟S503。因此，可執行第二電壓施加步驟S503，無需判定步驟S503是否必需。因此可相對快速地執行重設操作。
另外，在根據此實施例之重設操作中，第二寫入電壓大於第一寫入電壓。因此，在第二電壓施加步驟S503中，可適當地減少記憶胞MC中之氧缺陷Vo。然而，注意，例如可相似於第一寫入電壓設定第二寫入電壓(可將△V設定為零)。
另外，如圖28及圖29中所展示，在此實施例中，在終止第二電壓施加步驟S503之後，進一步執行第二驗證步驟S504。在此，如圖30中所展示，在時序T506與時序T508之間，第二寫入步驟S503將電流變動自△I506減小至△I508。因此，考量，在第二驗證步驟S504中，偵測 更接近期望電流IE508之一電流。換言之，考量，相較於第一驗證步驟S502，在第二驗證步驟S504中可更可靠地偵測選定之記憶胞MC的狀態。因此，藉由根據此實施例之方法，進一步減小其中發生不足寫入之機率。
另外，如圖30中所展示，在此實施例中，將第二臨限電流IRV2設定為小於第一臨限電流IRV1。在此，如圖30中所展示，在時序T508與時序T512之間，期望電流自IE508減小至IE512。在此，相較於第一驗證步驟S502，在第二驗證步驟S504中可更可靠地偵測選定之記憶胞MC的狀態。因此，考量，當通過第二驗證步驟S504時在一時序上，期望電流IE512係接近第二臨限電流IRV2的一值。因此，藉由在此實施例中之方法，執行調整以減小在時序T512上小於第一臨限電流IRV1之電流變動△I512的整個範圍。因此，可進一步減小其中發生不足寫入之機率。
注意，儘管此實施例執行第二驗證步驟S504，然可省略第二驗證步驟S504。另外，例如可驗證記憶胞MC之劣化且若未偵測記憶胞MC之劣化，則可省略第二電壓施加步驟S503及第二驗證步驟S504。進一步言之，儘管在此實施例中，執行其中第一寫入電壓之量逐漸增加的一重設操作，然可執行其中將第一寫入電壓設定為一特定量的一重設操作。
[第六實施例]
下一步，將參考圖31及圖32描述一第六實施例。圖31係根據此實施例之一記憶胞陣列11之一例示性電路圖。圖32係展示記憶胞陣列11之一堆疊結構的一例示性透視圖。注意，在圖31及圖32中，X方向、Y方向及Z方向彼此垂直，且X方向係垂直於頁面之平面的一方向。另外，重複地將圖31中所展示之一結構提供於一X方向上。另外，在下列討論中，類似元件符號標示與第一實施例中之元件類似的 元件且在此省略其等之描述。
如圖31中所展示，除上文所提及之字線WL、位元線BL及記憶胞MC外，記憶胞陣列11包括複數個選擇電晶體STr、複數個全域位元線GBL及複數個選擇閘極線SG。
如圖31及圖32中所展示，字線WL1至WL4以一預定間距配置於Z方向上且在X方向上延伸。位元線BL配置於X及Y方向上呈一矩陣，且在Z方向上延伸。記憶胞MC安置於其中字線WL與位元線BL交叉之位置中。因此，記憶胞MC配置於X、Y及Z方向上呈一三維矩陣。
如圖31中所展示，各記憶胞MC包括一可變電阻元件VR。如參考圖4所描述，可變電阻元件VR包括一金屬氧化層。
如圖31中所展示，在位元線BL之一者的一末端與全域位元線GBL之一者的一末端之間提供各選擇電晶體STr。全域位元線GBL以一預定間距配置於X方向上且在Y方向上延伸。一全域位元線GBL通常連接至在Y方向上對準之選擇電晶體STr的一末端。
另外，在Y方向上鄰近配置之兩個選擇電晶體STr具有安置於其間的閘電極且通常可連接該等閘電極。選擇閘極線SG以一預定間距配置於Y方向上且在X方向上延伸。一選擇閘極線SG通常連接至在X方向上對準之選擇電晶體STr的閘極。注意，可隔開介於在Y方向上鄰近配置之兩個選擇電晶體STr之間的閘電極且可獨立操作兩個選擇電晶體STr之各者。
如參考圖10至圖12所描述，其中形成缺陷區域DR之金屬氧化層中的區域可視(例如)記憶胞MC自列解碼器12或行解碼器13之距離改變。因此，若記憶胞陣列11變得大型，則記憶胞MC之間缺陷區域DR的尺寸差異可增加。在此，當前，一種其中位元線BL在Z方向上延伸之記憶胞陣列11變得愈來愈大型。因此，包括此一種記憶胞陣列11之一非揮發性半導體記憶裝置可包括根據第一至第五實施例之控制方法 以適當地減少不足寫入的發生。
[其他]
儘管已描述特定實施例，然已僅舉例而言提出此等實施例，且該等實施例不旨在限制本發明之範疇。實際上，本文所描述之新穎的方法及系統可在各種其他形式中體現：此外，在不背離本發明之精神的情況下，可進行採取本文所描述之方法及系統之形式的各種省略、替代及改變。隨附申請專利範圍及其等之等效物旨在覆蓋將處在本發明之範疇及精神內的此等形式或修改。
S101‧‧‧第一電壓施加步驟
S102‧‧‧第一驗證步驟
S103‧‧‧第二電壓施加步驟

Claims (20)

  1. 一種非揮發性記憶裝置，其包括：一記憶胞，其包含連接於一對之佈線之間的一可變電組元件；及一控制電路，其施加一電壓差至連接於該記憶胞之該一對之佈線；在資料重寫中，該控制電路重複執行施加一第一寫入電壓至連接於該記憶胞之該一對之佈線之間的一第一電壓施加步驟及施加一較該第一寫入電壓低之第一電壓至連接於該記憶胞之該一對之佈線之間且比較流經該記憶胞的一記憶胞電流與一第一臨限電流之一第一驗證步驟，重複執行該等步驟直至該記憶胞電流與該第一臨限電流之一量值關係滿足一第一條件為止，且若滿足該第一條件，則該控制電路執行施加較該第一寫入電壓高之一第二寫入電壓至連接於該記憶胞之該一對之佈線之間的一第二電壓施加步驟。
  2. 如請求項1之非揮發性記憶裝置，其中在執行該第二電壓施加步驟之後，該控制電路執行施加較該第二寫入電壓低之一第二電壓至連接於該記憶胞之該一對之佈線且比較該記憶胞電流與一第二臨限電流的一第二驗證步驟，且若流經該記憶胞的該電流與該第二臨限電流之一量值關係不滿足一第二條件，則該控制電路重複執行該第二電壓施加步驟及該第二驗證步驟直至滿足該第二條件為止。
  3. 如請求項2之非揮發性記憶裝置，其中該資料重寫係減小該可變電阻元件之一電阻的一設定操作，若該記憶胞電流超過該第一臨限電流，則滿足該第一條件， 若該記憶胞電流超過該第二臨限電流，則滿足該第二條件，且該第二臨限電流大於該第一臨限電流。
  4. 如請求項2之非揮發性記憶裝置，其中該資料重寫係增大該可變電阻元件之一電阻的一重設操作，若該記憶胞電流降至該第一臨限電流以下，則滿足該第一條件，若該記憶胞電流降至該第二臨限電流以下，則滿足該第二條件，且該第二臨限電流小於該第一臨限電流。
  5. 如請求項1之非揮發性記憶裝置，其中在該第一寫入電壓之量經逐漸增加的情況下，該控制電路重複執行該第一電壓施加步驟及該第一驗證步驟。
  6. 如請求項1之非揮發性記憶裝置，其中連接至上述記憶胞之上述一對之佈線係第一線路、及與上述第一佈線交叉之第二線路；複數個該第一線路以一預定間距配置於與一基板垂直的一第一方向上，該等第一線路在平行於該基板之一第二方向上延伸，且複數個該第二線路以一預定間距配置於該第二方向上，該等第二線路在該第一方向上延伸。
  7. 如請求項1之非揮發性記憶裝置，其進一步包含偵測自該記憶胞所讀取之資料之一位元錯誤的一改錯碼(ECC，Error-correcting code)電路，其中該控制電路與該改錯碼電路之至少一者計算由該改錯碼電路所偵測之該位元錯誤之數量，且於該資料重寫中， 若該位元錯誤之數量等於或小於一預定比率，則該控制電路不執行該第二電壓施加步驟，且若該位元錯誤之數量大於該預定比率，則該控制電路執行該第二電壓施加步驟。
  8. 一種控制一非揮發性記憶裝置之方法，該非揮發性記憶裝置包括：一記憶胞，其包含連接於一對之佈線之間的一可變電組元件；及一控制電路，其施加一電壓差至連接於該記憶胞之該一對之佈線，該方法包括：重複執行施加一第一寫入電壓至連接於該記憶胞之該一對之佈線之間的一第一電壓施加步驟及施加一較該第一寫入電壓低之第一電壓至連接於該記憶胞且比較流經該選定之記憶胞的一記憶胞電流與一第一臨限電流之一第一驗證步驟，直至該記憶胞電流與該第一臨限電流之一量值關係滿足一第一條件為止；且若滿足該第一條件，則執行施加較該第一寫入電壓高之一第二寫入電壓至連接於該記憶胞之該一對之佈線之間的一第二電壓施加步驟。
  9. 如請求項8之控制該非揮發性記憶裝置的方法，其中在執行該第二電壓施加步驟之後，執行施加較該第二寫入電壓低之一第二電壓至連接於該記憶胞之該一對之佈線且比較該記憶胞電流與一第二臨限電流的一第二驗證步驟，且若流經該記憶胞的該電流與該第二臨限電流之一量值關係不滿足一第二條件，則重複執行該第二電壓施加步驟及該第二驗 證步驟直至滿足該第二條件為止。
  10. 如請求項9之控制該非揮發性記憶裝置的方法，其中該資料重寫係減小該可變電阻元件之一電阻的一設定操作，若該記憶胞電流超過該第一臨限電流，則滿足該第一條件，若該記憶胞電流超過該第二臨限電流，則滿足該第二條件，且該第二臨限電流大於該第一臨限電流。
  11. 如請求項9之控制該非揮發性記憶裝置的方法，其中該資料重寫係增大該可變電阻元件之一電阻的一重設操作，若該記憶胞電流降至該第一臨限電流以下，則滿足該第一條件，若該記憶胞電流降至該第二臨限電流以下，則滿足該第二條件，且該第二臨限電流小於該第一臨限電流。
  12. 如請求項8之控制該非揮發性記憶裝置的方法，其中在該第一寫入電壓之該量經逐漸增加的情況下，該控制電路重複執行該第一電壓施加步驟及該第一驗證步驟。
  13. 如請求項8之控制該非揮發性記憶裝置的方法，該非揮發性記憶裝置進一步包含偵測自該記憶胞所讀取之資料之一位元錯誤的一改錯碼電路，其中該控制電路與該改錯碼電路之至少一者計算由該改錯碼電路所偵測之該位元錯誤之數量，且於該資料重寫中，若該位元錯誤之數量等於或小於一預定比率，則不執行該第二電壓施加步驟，且若該位元錯誤之數量大於該預定比率，則執行該第二電壓施加步驟。
  14. 一種非揮發性記憶裝置，其包括：一記憶胞，其包含連接於一對之佈線之間的一可變電組元件；及一控制電路，其施加一電壓差至連接於該記憶胞之該一對之佈線；在資料重寫中，該控制電路重複執行施加一第一寫入電壓至連接於該記憶胞之該一對之佈線之間的一第一電壓施加步驟及施加一較該第一寫入電壓低之第一電壓至連接於該記憶胞之該一對之佈線之間且比較流經該記憶胞的一記憶胞電流與該第一臨限電流之一第一驗證步驟，重複執行該等步驟直至該記憶胞電流與該第一臨限電流之一量值關係滿足一第一條件為止，且若滿足該第一條件，則該控制電路執行施加一第二寫入電壓至連接於該記憶胞之該一對之佈線的一第二電壓施加步驟。
  15. 如請求項14之非揮發性記憶裝置，其中在執行該第二電壓施加步驟之後，該控制電路執行施加較該第二寫入電壓低之一第二電壓至連接於該記憶胞之該一對之佈線且比較該記憶胞電流與一第二臨限電流的一第二驗證步驟，且若流經該記憶胞的該電流與該第二臨限電流之一量值關係不滿足一第二條件，則該控制電路重複執行該第二電壓施加步驟及該第二驗證步驟直至滿足該第二條件為止。
  16. 如請求項15之非揮發性記憶裝置，其中該資料重寫係減小該可變電阻元件之一電阻的一設定操作，若該記憶胞電流超過該第一臨限電流，則滿足該第一條件，若該記憶胞電流超過該第二臨限電流，則滿足該第二條件，且該第二臨限電流大於該第一臨限電流。
  17. 如請求項15之非揮發性記憶裝置，其中 該資料重寫係增大該可變電阻元件之一電阻的一重設操作，若該記憶胞電流降至該第一臨限電流以下，則滿足該第一條件，若該記憶胞電流降至該第二臨限電流以下，則滿足該第二條件，且該第二臨限電流小於該第一臨限電流。
  18. 如請求項14之非揮發性記憶裝置，其中在該第一寫入電壓之該量經逐漸增加的情況下，該控制電路重複執行該第一電壓施加步驟及該第一驗證步驟。
  19. 如請求項14之非揮發性記憶裝置，其中連接至上述記憶胞之上述一對之佈線係第一線路、及與上述第一線路交叉之第二佈線；複數個該第一線路以一預定間距配置於與一基板垂直的一第一方向上，該等第一線路在平行於該基板之一第二方向上延伸，且複數個該第二線路以一預定間距配置於該第二方向上，該等第二線路在該第一方向上延伸。
  20. 如請求項14之非揮發性記憶裝置，其進一步包含偵測自該記憶胞所讀取之資料之一位元錯誤的一改錯碼電路，其中該控制電路與該改錯碼電路之至少一者計算由該改錯碼電路所偵測之該位元錯誤之數量，且於該資料重寫中，若該位元錯誤之數量等於或小於一預定比率，則該控制電路不執行該第二電壓施加步驟，且若該位元錯誤之數量大於一預定比率，則該控制電路執行該第二電壓施加步驟。
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