CN111583981B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供提高了可靠性的电阻变化型半导体存储装置。实施方式的半导体存储装置具有：第1布线，其在第1方向上延伸；多条第2布线，其在与所述第1方向交叉的第2方向上延伸，沿所述第1布线在所述第1方向上排列；以及多个存储膜，其设置在所述第1布线与所述多条第2布线之间。从所述第1布线的作为所述第1方向上的一侧的第1电压供给侧供给对于所述存储膜写入以及读出数据所需要的电压。所述多个存储膜包括第1存储膜和第2存储膜，所述第2存储膜配置在比所述第1存储膜离所述第1电压供给侧远的位置。所述第2存储膜与所述第1布线的连接面积比所述第1存储膜与所述第1布线的连接面积大。

Description

半导体存储装置
本申请享有以日本专利申请2019-25690号(申请日：2019年2月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及半导体存储装置。
背景技术
作为存储大容量数据的半导体存储装置，已知例如使存储膜的电阻值变化来存储信息的电阻变化型半导体存储装置。在这种半导体存储装置中使用的存储膜通过在两端施加电压来使电阻值变化而存储数据。
发明内容
实施方式提供提高了可靠性的电阻变化型半导体存储装置。
实施方式涉及的半导体存储装置具有：第1布线，其在第1方向上延伸；多条第2布线，其在与所述第1方向交叉的第2方向上延伸，沿所述第1布线在所述第1方向上排列；以及多个存储膜，其设置在所述第1布线与所述多条第2布线之间。从所述第1布线的作为所述第1方向上的一侧的第1电压供给侧供给对于所述存储膜写入以及读出数据所需要的电压。所述多个存储膜包括第1存储膜和第2存储膜，所述第2存储膜配置在比所述第1存储膜离所述第1电压供给侧远的位置。所述第2存储膜与所述第1布线的连接面积比所述第1存储膜与所述第1布线的连接面积大。
附图说明
图1是第1实施方式涉及的半导体存储装置的框图。
图2是该半导体存储装置的存储单元阵列的等效电路图。
图3是表示该存储单元阵列的构成的立体图。
图4是表示该存储单元阵列的构成的俯视图。
图5的(a)、(b)是用于说明该半导体存储装置的效果的图。
图6是用于说明该半导体存储装置的效果的图。
图7～图15是表示该半导体存储装置的制造方法的立体图。
图16是表示第2实施方式涉及的半导体存储装置的存储单元阵列的构成的俯视图。
图17是表示第3实施方式涉及的半导体存储装置的存储单元阵列的构成的俯视图。
图18是表示第4实施方式涉及的半导体存储装置的存储单元阵列的构成的俯视图。
图19是表示第5实施方式涉及的半导体存储装置的存储单元阵列的构成的俯视图。
图20是表示第6实施方式涉及的半导体存储装置的存储单元阵列的构成的俯视图。
具体实施方式
以下，参照附图对实施方式涉及的半导体存储装置进行详细的说明。此外，以下的实施方式不过是一个例子，并不是以限定本发明的意图来表示的。
[第1实施方式]
图1是第1实施方式涉及的半导体存储装置的框图。
本实施方式涉及的半导体存储装置1具备：存储单元阵列11、从存储单元阵列11中选择所希望的存储单元MC的行译码器12以及列译码器13、向这些译码器12、13提供行地址以及列地址的高位块译码器14、对半导体存储装置1的各部供给电力的电源15、以及对这些进行控制的控制电路16。
存储单元阵列11分别具备多个存储1位或者多位的数据的存储单元MC。存储单元阵列11构成为能够通过在由行译码器12以及列译码器13选择的所希望的全局位线GBL以及字线WL施加预定电压，对所希望的存储单元MC进行访问(数据擦除/写入/读出)。
行译码器12在访问时根据行地址选择一条字线WL，施加预定电压。列译码器13在访问时根据列地址选择一条或者多条全局位线GBL，施加预定电压。另外，列译码器13具备读出放大电路(sense amplifier circuit)，通过检测全局位线GBL的电流或者电压，对记录于存储单元MC的用户数据进行判定。高位块译码器14根据地址数据生成行地址以及列地址，并供给至行译码器12以及列译码器13。电源15生成与数据擦除/写入/读出的各个动作对应的预定电压的组合，并供给至行译码器12以及列译码器13。控制电路16从未图示的外部的主机受理外部控制信号，进行高位块译码器14、电源15等的控制。
图2是存储单元阵列11的等效电路图。
存储单元阵列11具备多条字线WL、多条局部位线LBL以及分别连接在这些字线WL和局部位线LBL之间的多个存储单元MC。另外，存储单元阵列11具备全局位线GBL以及多个选择栅晶体管STR。多个选择栅晶体管STR分别连接在全局位线GBL和多条局部位线LBL之间。在选择栅晶体管STR的栅电极连接有选择栅极线SG。
存储单元MC如上述那样存储1位或者多位的数据。这些存储单元MC包括可变电阻元件VR，例如在可变电阻元件VR为低电阻状态的情况下，存储单元MC存储“1”，在可变电阻元件VR为高电阻状态的情况下，存储单元MC存储“0”。
图3是表示存储单元阵列11的一部分的构成的概略立体图。此外，图3是对布线、存储单元MC等的立体构造进行说明的图，设置在布线等之间的层间绝缘膜等没有图示。另外，图3是为了进行说明而示意性地进行图示的图，层的厚度、宽度、比率等具体构成可以适当地进行变更。
另外，在以下的说明中，将与基板的表面交叉的方向称为Z方向，将与基板的表面平行的方向称为X方向，将与基板的表面平行且与X方向交叉的方向称为Y方向。另外，将沿着Z方向而远离基板的表面的方向称为上，将沿着Z方向而靠近基板的方向称为下。另外，将朝向X方向或者Y方向的面称为侧面。
图3所示的存储单元阵列11具有VBL(Virtual Bit Line，虚位线)构造。在基板SS的上方设置有字线WL、局部位线LBL、存储单元MC、全局位线GBL、选择栅晶体管STR以及选择栅极线SG。
基板SS例如是由硅等半导体形成的半导体基板。基板SS的上表面例如是在X方向以及Y方向上延伸的平面。
字线WL(第1布线、第3布线)在X方向(第1方向)上延伸，在Y方向和Z方向上配设有多条。字线WL由钨(W)等导电性的材料构成。
局部位线LBL(第2布线)在Z方向(第2方向)上延伸，在X方向和Y方向上配设有多条。局部位线LBL由钨(W)等导电性的材料构成。
存储单元MC由存储膜MF形成。本实施方式涉及的存储膜MF沿着局部位线LBL的Y方向上的侧面在Z方向上延伸，设置在局部位线LBL和多条字线WL之间。存储膜MF中的、位于字线WL和局部位线LBL之间的部分(图中由虚线表示的部分)形成存储单元MC。
在Y方向上排列的局部位线LBL的下端经由选择栅晶体管STR与共同的全局位线GBL连接。全局位线GBL在Y方向上延伸，在X方向上配设有多条。全局位线GBL由钨(W)等导电性的材料构成。
选择栅晶体管STR在X方向以及Y方向上配设有多个。选择栅晶体管STR具备半导体层SL和设置在该半导体层SL的Y方向上的侧面的栅极绝缘膜GI。半导体层SL的下端与全局位线GBL连接。半导体层SL的上端与局部位线LBL的下端连接。另外，在半导体层SL的Y方向上的两侧面，一对选择栅极线SG隔着栅极绝缘膜GI相对向。
选择栅极线SG在X方向上延伸，在Y方向上配置有多条。选择栅极线SG在Y方向上相邻的一对选择栅晶体管STR之间各设置有2条。
存储膜MF例如是能够通过置位电压或者复位电压的施加来使电阻值连续地变化的电阻变化膜。作为这样的材料，例如可以使用PCMO材料、非晶态Si/TiO2材料等。PCMO材料例如是由Zx1Ca1-x1MnO3(0＜x1＜1)表示的材料，Z包含选自Pr、La、Gd、Ce、Pm、Sm、Eu、Td、Dy、Ho、Er、Yb以及Lu中的至少一种。另外，非晶态Si/TiO2材料例如包含选自非晶态硅、非晶态硅锗、非晶态锗、氧化铝、氧化硅以及氧化铪中的至少一种和选自氧化钛、氮氧化钛、氧化钽以及氧化钨中的至少一种。
图4是表示存储单元阵列11的一部分的构成的俯视图。
如图所示，在多个字线WL中的、配置为Y方向上的第奇数条字线WLo(第1布线)的X方向上的一端侧被共同连接，构成第1连接(hookup)部HU1。另外，在多条字线WL中的、配置为Y方向上的第偶数条字线WLe(第3布线)的X方向上的另一端侧被共同连接，构成第2连接部HU2。即，字线WLo、WLe分别形成为梳齿状，相互相对向。第1连接部HU1成为对配置在第奇数条字线WLo与局部位线LBL之间的存储单元MC(存储膜MF)供给置位电压、复位电压或者读电压的第1电压供给侧。另外，第2连接部HU2成为对配置在第偶数条字线WLe与局部位线LBL之间的存储单元MC供给置位电压、复位电压或者读电压的第2电压供给侧。
第奇数条字线WLo和局部位线LBL之间的存储单元MC构成第1组存储单元MC，第偶数条字线WLe和局部位线LBL之间的存储单元MC构成第2组存储单元MC。第奇数条字线WLo与第1组存储单元MC的连接面积按各存储单元MC从第1连接部HU1朝向其相反侧增加。另外，第偶数条字线WLe与第2组存储单元MC的连接面积按各存储单元MC从第2连接部HU2朝向其相反侧增加。在该例子中，由配置在第奇数条字线WLo和第偶数条字线WLe之间的局部位线LBL及其两侧的存储膜MF(存储单元MC)形成的层叠体LM的从Z方向观察到的截面形成为：从第1连接部HU1向第2连接部HU2从梯形(或者倒梯形)变化为倒梯形(或者梯形)。
接着，参照图5对本实施方式涉及的半导体存储装置的动作进行说明。
存储单元MC通过置位电压Vset的施加而变化为低电阻的置位状态，通过复位电压Vreset的施加而变化为高电阻的复位状态。在读出时，将比置位电压Vset和复位电压Vreset低的读出电压Vread施加于存储单元MC，检测那时在存储单元MC中流动的读出电流值。在存储单元MC处于置位状态时所流动的导通电流(ON电流)Ion的电流值比存储单元MC处于复位状态的断开电流(OFF电流)Ioff的电流值大，因此，识别电流值的大小来判别存储数据。
在使用了电流-电压特性根据置位电压Vset的大小而变动的电阻变化型存储单元MC的情况下，施加读电压时的导通电流Ion的大小根据置位时的置位电压Vset的大小而变动。这会产生因存储单元MC的位置引起的导通电流的变动。例如图5的(a)所示，在从第1连接部HU1侧向存储单元MC供给置位电压Vset的情况下，施加于距第1连接部HU1远的存储单元MCB的置位电压Vsetb会小于施加于距第1连接部HU1近的存储单元MCA的置位电压Vseta。这是由于在两者之间存在由字线WL的电阻值引起的电压降Vdrop。并且，呈现最大的该电压降的影响的是电流值最大的置位动作时。
图5的(b)示出置位电压为Vseta并被进行了置位的存储单元MCA的导通电流-电压特性Ion＠Vseta和置位电压为Vsetb并被进行了置位的存储单元MCB的导通电流-电压特性Ion＠Vsetb。对存储单元MCA、MCB施加了读出电压Vread时流动的导通电流Iona、Ionb的值会较大地不同，存在产生由此引起的读出错误的可能性。
在本实施方式涉及的半导体存储装置中，设为通过存储单元MC和字线WL的连接面积的调整来抵消这样的导通电流的不同。具体而言，在导通电流Iona为导通电流Ionb的n倍的情况下，使存储单元MCB与字线WL的连接面积为存储单元MCA与字线WL的连接面积的n倍。由此，在存储单元MCB中流动的导通电流Ionb和在存储单元MCA中流动的导通电流Iona之差变小，读出错误也减少。
各存储单元MC和字线WL的最佳的连接面积能够根据从连接部HU1、HU2开始的电压降Vdrop的大小和存储单元MC的导通电流-电压特性来求出。
例如，如图6所示，从第2连接部HU2对第n个存储单元MCn进行置位时的、到存储单元MCn为止的电压降Vdrop通过下式1来求取。
【式1】
Vdrop＝V0，1+V1，2+...+Vn-1，n
其中，V0,1是从第2连接部HU2到存储单元MC1的电压降，V1,2是从存储单元MC1到存储单元MC2的电压降，Vn-1,n是从存储单元MCn-1到存储单元MCn的电压降。
在对成为置位的对象的所选择的存储单元MCn施加置位电压Vset时，会对非选择的存储单元MC1～MCn-1施加其大约1/2的电压Vset/2，因此，当使在所选择的存储单元MCn中流动的导通电流为Ion＠Vset时，在非选择的第k个(k＝1～n-1)存储单元MCk中，在它们处于置位状态时会流动导通电流Ion(k)＠Vset/2。但是，在所选择的存储单元MCn被置位时，第k个存储单元MCk不一定处于置位状态，因此，使处于置位状态的概率为1/2，在非选择的存储单元MCk中流动的电流I(k)成为Ion(k)＠Vset/2/2。电压降V0,1成为由将电流I(1)～I(n)相加而得到的电流引起的下降，电压降V1,2成为由将电流I(2)～I(n)相加而得到的电流引起的下降，……，电压降Vn-1,n成为由电流I(n)引起的下降，因此，电压降Vdrop如式2那样作为n的函数来求取。
【式2】
其中，R是字线WL的单元间的电阻值。可以根据该电压降Vdrop和存储单元MC的实际的导通电流-电压特性或者导通电流-电压模型，求出读出电压Vread下的导通电流Ion＠Vread的降低，求出对该导通电流Ion＠Vread的降低进行补偿的最佳的存储单元MCn与字线WL的连接面积。最终，根据这些关系，存储单元MCn与字线WL的连接面积可以定义为n的函数。
根据本实施方式，设为通过调整字线WL与存储单元MC的连接面积，对因字线WL的电压降Vdrop产生的存储单元MC的导通电流的降低进行补偿，因此，读出动作的可靠性提高。
图7～图15是用于说明本实施方式涉及的半导体存储装置的制造方法的图。在图7～图15中，也与图3同样地没有图示设置在布线等之间的层间绝缘膜等。
首先，如图7所示那样，在基板SS的上方形成用于形成全局位线GBL的导电层GBLA和用于形成半导体层SL的半导体层SLA。作为这些导电层GBLA以及半导体层SLA，例如可以使用通过CVD(Chemical Vapor Deposition，化学气相沉积)等方法形成的导电层以及非晶态硅层等。另外，半导体层SLA也可以通过利用RTA(Rapid Thermal Anneal，快速热退火)等方法使非晶态硅层成为多晶硅层来形成。
接着，如图8所示那样，将导电层GBLA和半导体层SLA在X方向上切断。该工序例如通过RIE(Reactive Ion Etching，反应离子刻蚀)等方法来进行。在该工序中，形成在Y方向上延伸的全局位线GBL以及半导体层SLB。
接着，如图9所示那样，将半导体层SLB在Y方向上切断。该工序例如通过RIE等方法来进行。在该工序中，形成半导体层SL。
接着，如图10所示那样，在半导体层SL的Y方向上的侧面例如通过CVD等方法依次形成栅极绝缘膜GI以及导电层。另外，通过RIE等方法将导电层在Y方向上切断，形成选择栅极线SG。由此，形成选择栅晶体管STR。
接着，如图11所示那样，在图10所示的构成的上方层叠形成字线WL的多个导电层WLA。该工序例如通过CVD等方法来进行。此外，导电层WLA可以是被注入了杂质的非晶态硅层或者多晶硅层。
接着，如图12所示那样，将多个导电层WLA加工成梳状，形成字线WL，并且形成到达选择栅晶体管STR的上表面的在X方向以及Z方向上延伸的槽。该工序例如通过RIE等方法来进行。
接着，如图13所示那样，在这些多条字线WL之间的槽的Y方向上的侧面形成成为存储膜MF的电阻变化膜MFA。该工序例如通过CVD等方法来进行。另外，电阻变化膜MFA中的、成膜在半导体层SL的上表面的部分通过RIE等方法来除去。
接着，如图14所示那样，在由电阻变化膜MFA夹着的槽形成用于形成局部位线LBL的导电层LBLA。该工序例如通过CVD等方法来进行。
接着，如图15所示那样，在图14的构造的上面形成掩模MSK，将导电层LBLA以及电阻变化膜MFA穿孔到全局位线GBL的上表面的位置，将导电层LBLA以及电阻变化膜MFA在X方向上切断，形成局部位线LBL以及存储膜MF。该工序例如通过RIE方法来进行。形成于掩模MSK的孔OP的形状为与图4所示的层叠体LM间的间隙相当的梯形。其结果是，能够形成如图4所示那样的形状的层叠体LM。
此外，在上述的例子中，在形成了电阻变化膜MFA以及导电层LBLA之后进行穿孔，将局部位线LBL以及存储膜MF在X方向上切断，但也可以设为：通过在字线WL间的槽形成绝缘层，在穿孔于该绝缘层而形成的孔部的内壁形成存储膜MF，在存储膜MF的内侧形成导电体，从而形成在X方向上延伸的局部位线LBL。
[第2实施方式]
图16是表示第2实施方式涉及的半导体存储装置的一部分的构成的俯视图。
在本实施方式中，第奇数条字线WLo与存储单元MC的连接面积从第1连接部HU1向第2连接部HU2连续地增加，第偶数条字线WLe与存储单元MC的连接面积从第2连接部HU2向第1连接部HU1连续地增加，这一点与第1实施方式是同样的。在本实施方式中，由局部位线LBL以及存储膜MF形成的层叠体LM不是梯形，而是形成为一边宽、另一边窄的台阶状，这一点与第1实施方式不同。
[第3实施方式]
图17是表示第3实施方式涉及的半导体存储装置的一部分的构成的俯视图。
在本实施方式中，不是字线Wl配置为梳齿状，而是全部字线WL被从在X方向上的一方配置的连接部HU供给电压。在该情况下，由局部位线LBL以及存储膜MF形成的层叠体LM的从Z方向观察到的截面成为矩形形状。在第3实施方式中，在X方向上以一定的节距(pitch)配置了存储单元MC。因此，越接近连接部HU，在X方向上相邻的存储单元MC间的间隙越大。
[第4实施方式]
图18是表示第4实施方式涉及的半导体存储装置的一部分的构成的俯视图。
本实施方式也与第3实施方式同样地，全部字线WL被从配置在X方向上的一方的连接部HU供给电压。由此，由局部位线LBL以及存储膜MF形成的层叠体LM的从Z方向观察到的截面成为矩形形状。在第4实施方式中配置为在X方向上相邻的存储单元MC彼此的间隙成为一定。因此，越靠近连接部HU，存储单元MC的X方向的节距越小。
[第5实施方式]
图19是表示第5实施方式涉及的半导体存储装置的一部分的构成的俯视图。
在本实施方式中，字线WL与存储单元MC的连接面积从第1连接部HU1或者第2连接部HU2向第2连接部HU2或者第1连接部HU1不是按每个存储单元MC增加，而是按每多个存储单元MC(在本例子中为每两个存储单元MC)增加。
[第6实施方式]
图20是表示第6实施方式涉及的半导体存储装置的一部分的构成的俯视图。
该实施方式中也使字线Wl与存储单元MC的连接面积按每多个单元而变化，这一点与第5实施方式是同样的。在该实施方式中，全部字线WL被从配置在X方向上的一方的连接部HU供给电压，这一点与第5实施方式不同。
以上对几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。

Claims (6)

1.一种半导体存储装置，具有：
第1布线，其在第1方向上延伸；
多条第2布线，其在与所述第1方向交叉的第2方向上延伸，在所述第1方向上排列；以及
多个存储膜，其设置在所述第1布线与所述多条第2布线之间，
从所述第1布线的作为所述第1方向上的一侧的第1电压供给侧供给对于所述存储膜写入以及读出数据所需要的电压，
所述多个存储膜包括第1存储膜和第2存储膜，所述第2存储膜配置在比所述第1存储膜离所述第1电压供给侧远的位置，
所述第2存储膜与所述第1布线的连接面积比所述第1存储膜与所述第1布线的连接面积大。
2.根据权利要求1所述的半导体存储装置，
所述多个存储膜与所述第1布线的连接面积按每个所述存储膜从所述第1方向上的所述第1电压供给侧向其相反侧增加。
3.根据权利要求1所述的半导体存储装置，
所述多个存储膜与所述第1布线的连接面积按每多个存储膜从所述第1方向上的所述第1电压供给侧向其相反侧增加。
4.根据权利要求1所述的半导体存储装置，
还具备第3布线，所述第3布线隔着所述第2布线与所述第1布线相对向地配置，与所述第1布线平行地延伸，
当将设置在所述第1布线与所述多条第2布线之间的多个存储膜作为第1组的存储膜时，
在所述第3布线与所述多条第2布线之间具有第2组的多个存储膜，
从所述第3布线的作为所述第1方向上的与所述第1电压供给侧相反的一侧的第2电压供给侧供给对于所述第2组的存储膜写入以及读出数据所需要的电压，
所述第2组的多个存储膜包括第3存储膜和第4存储膜，所述第4存储膜配置在比所述第3存储膜离所述第2电压供给侧远的位置，
所述第4存储膜与所述第3布线的连接面积比所述第3存储膜与所述第3布线的连接面积大。
5.根据权利要求1所述的半导体存储装置，
还具备第3布线，所述第3布线隔着所述第2布线与所述第1布线相对向地配置，与所述第1布线平行地延伸，
当将设置在所述第1布线与所述多条第2布线之间的多个存储膜作为第1组的存储膜时，
在所述第3布线与所述多条第2布线之间具有第2组的多个存储膜，
从所述第3布线的所述第1电压供给侧供给对于所述第2组的存储膜写入以及读出数据所需要的电压，
所述第2组的多个存储膜包括第3存储膜和第4存储膜，所述第4存储膜配置在比所述第3存储膜离所述第1电压供给侧远的位置，
所述第4存储膜与所述第3布线的连接面积比所述第3存储膜与所述第3布线的连接面积大。
6.根据权利要求1～5中任一项所述的半导体存储装置，
所述存储膜是根据电阻值的变化来存储数据的电阻变化存储膜。
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