JP2012038396A - 抵抗変化メモリ及びそのフォーミング方法 - Google Patents

Abstract

【課題】
本発明は、メモリセルの信頼性を向上可能な抵抗変化メモリ及びそのフォーミング方法を提供する。
【解決手段】
本実施形態の抵抗変化メモリによれば、可変抵抗素子と整流素子が直列接続されたメモリセルを含むメモリセルアレイと、第１フォーミング動作時に第１負荷を生成し、前記第１フォーミング動作後の第２フォーミング動作時にリセット動作時の負荷よりも低い第２負荷を生成する電圧生成回路と、前記第１フォーミング動作時に前記メモリセルに前記第１負荷を印加し、前記第２フォーミング動作時に、前記第１フォーミング動作を終了したメモリセルに前記第２負荷を印加するよう制御するステートマシンとを備えることを特徴とする。
【選択図】図１

Description

実施形態は、可変抵抗素子の抵抗値の変化によりデータを記憶する抵抗変化メモリ及びそのフォーミング方法に関する。

近年、電気的に書き換え可能な可変抵抗素子の抵抗値の変化（高抵抗状態又は低抵抗状態）を不揮発に記憶する抵抗変化メモリ（ＲｅＲＡＭ；Resistance Random Access Memory）が開発されている。

この抵抗変化メモリにおいて、メモリセル構造を形成した後、それをメモリセルとして使用可能な状態、すなわち、高抵抗状態と低抵抗状態との間で遷移可能な状態にするために、書き込み電圧よりも大きい電圧を印加するフォーミング動作を実行する必要がある。

特開２００５−５２２０４５号公報 特開２００８−２２７２６７号公報

実施形態は、メモリセルの信頼性を向上可能な抵抗変化メモリ及びそのフォーミング方法を提供する。

本実施形態の抵抗変化メモリによれば、可変抵抗素子と整流素子が直列接続されたメモリセルを含むメモリセルアレイと、第１フォーミング動作時に第１負荷を生成し、前記第１フォーミング動作後の第２フォーミング動作時にリセット動作時の負荷よりも低い第２負荷を生成する電圧生成回路と、前記第１フォーミング動作時に前記メモリセルに前記第１負荷を印加し、前記第２フォーミング動作時に、前記第１フォーミング動作を終了したメモリセルに前記第２負荷を印加するよう制御するステートマシンとを備えることを特徴とする。

本実施形態の抵抗変化メモリのフォーミング方法によれば、可変抵抗素子と整流素子が直列接続されたメモリセルを有する抵抗変化メモリのフォーミング方法であって、（ａ）メモリセルに第１負荷を印加する第１フォーミング動作と、（ｂ）前記第１フォーミング動作後に、前記メモリセルにリセット動作時の負荷よりも低い第２負荷を印加する第２フォーミング動作と、を備えることを特徴とする。

本実施形態の抵抗変化メモリを示すブロック図。 本実施形態のメモリセルアレイの一部を示す斜視図。 図２のＩ−Ｉ断面のうち、１のメモリセルの部分を抜き出した断面図。 本実施形態のフォーミング検証回路を示す回路図。 本実施形態の第１フォーミング工程を示すフローチャート図。 本実施形態の第２フォーミング工程を示すフローチャート図。 本実施形態のフォーミング検証工程を示すフローチャート図。

（実施形態）
次に、本実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

［抵抗変化メモリの構成］
本実施形態における抵抗変化メモリの構成を図１乃至図３を用いて説明する。

図１のブロック図に示すように、抵抗変化メモリ１００は、メモリセルアレイ１０、メモリセルアレイ１０に接続されたカラム制御回路１１、メモリセルアレイ１０に接続されたロウ制御回路１２、データ入出力バッファ１３、アドレスレジスタ１４、コマンドインターフェイス回路（図では、コマンドＩ／Ｆ）１５、抵抗変化メモリ１００全体の制御を司るステートマシン１６、カラム制御回路１１及びロウ制御回路１２と接続された電圧生成回路１７を備える。

＜メモリセルアレイ＞
メモリセルアレイ１０には、半導体基板（図示略）の上方に、図２の斜視図に示すように、複数本のビット線（第１の配線ともいう）ＢＬ０〜ＢＬ２を第１の方向に離間して平行に配設され、複数本のワード線（第２の配線ともいう）ＷＬ０〜ＷＬ２を第１の方向に直交する第２の方向に離間して平行に配設される。

上眺視するときビット線ＢＬ０〜ＢＬ２とワード線ＷＬ０〜ＷＬ２の交差する交差部に、メモリセルＭが両配線に挟まれるように配設される。

ここで、ビット線ＢＬやワード線ＷＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いる。

ここで、メモリセルＭは、可変抵抗素子（抵抗値が電圧の印加により遷移可能な物質であり、例えばＮｉＯ、ＨｆＯを用いる）ＶＲとダイオードＤＩが直列接続された構造を有する。

例えば、ダイオードＤＩとしてＰＩＮダイオードＤＩを用いた場合には、図３の断面図に示すように、ＰＩＮダイオードＤＩは、ワード線ＷＬｊ側からｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３が積層された構造を有する。なお、「＋」「−」の符号は、不純物濃度の大小を示す。

図３に示すように、ワード線ＷＬｊと可変抵抗素子ＶＲの間に電極ＥＬ１を配設し、可変抵抗素子ＶＲとＰＩＮダイオードＤＩの間に電極ＥＬ２を配設し、ＰＩＮダイオードＤＩとビット線ＢＬ１の間に電極ＥＬ３を配設する。ここで、電極ＥＬ１乃至ＥＬ３の材料として、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ、Ｗ等を用いる。

なお、可変抵抗素子ＶＲとダイオードＤＩの位置を入れ替えてもよく、配向性を一様にするようなメタルにより電極ＥＬ１乃至ＥＬ３を形成してもよい。

＜カラム制御回路＞
カラム制御回路１１は、アドレスレジスタ１４から入力されるカラムアドレスをデコードして、メモリセルアレイ１０のビット線ＢＬを制御する。カラム制御回路１１内に図４に示すフォーミング検証回路２０を備える。このフォーミング検証回路２０は、低抵抗状態におけるメモリセルＭのセル電流Ｉｃｅｌｌが既定電流Ｉｄｅを超えているか否かを判定するための回路である。この既定電流Ｉｄｅは、メモリセルＭの可変抵抗素子に十分なフィラメントパスが形成されたときの電流である。既定電流Ｉｄｅのデータは、例えば後述するステートマシン１６内のＲＯＭに保存されている。なお、この既定電流Ｉｄｅのデータが、ステートマシン１６内のＲＯＭに限定されることなく、外部のホスト機器に保存されていてもよい。

具体的には、メモリセルＭに所望の電圧を印加した場合に、メモリセルＭのセル電流Ｉｃｅｌｌと既定電流Ｉｄｅとを比較して、低抵抗状態におけるメモリセルＭのセル電流Ｉｃｅｌｌが既定電流Ｉｄｅを超えているか否かを判定する。

フォーミング検証回路２０は、電流ミラー回路２１乃至２４、差動増幅器２５、既定電流生成回路２６を備える。

電流ミラー回路２１は、所望の電圧をメモリセルＭに印加したときにメモリセルＭに流れるセル電流Ｉｃｅｌｌを電流ミラー回路２２乃至２４に供給する機能を有する。電流ミラー回路２２乃至２４は、それぞれＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）３１，３２、Ｐチャネル型トランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ。）４１乃至４３、ＮＭＯＳトランジスタ５１，５２をカレントミラー接続してなる。

既定電流生成回路２６は、既定電流Ｉｄｅを生成して、その既定電流Ｉｄｅに対応する電圧ＣＶＧをノードＸに発生させる機能を有する。そして、差動増幅器２５は、電流Ｉｃｅｌｌに基づいてノードＹに発生する電圧と、このノードＸの電圧とを差動増幅して、出力信号ＯＵＴを出力する。この出力信号ＯＵＴにより、既定電流Ｉｄｅとセル電流Ｉｃｅｌｌを比較する。

＜ロウ制御回路＞
ロウ制御回路１２は、アドレスレジスタ１４から入力されるロウアドレスをデコードして、メモリセルアレイ１０の所定のワード線ＷＬを選択する。ロウ制御回路１２で選択されたワード線ＷＬに、後述する電圧生成回路１７を用いて、データの書き込み又は読み出しなどに必要な電圧が供給される。

＜データ入出力バッファ＞
データ入出力バッファ１３は、外部のホスト機器１８にＩ／Ｏ線（外部Ｉ／Ｏ）を介して接続され、書き込みデータ、アドレスデータやコマンドデータの入出力を行う。

例えば、ホスト機器１８から書き込みデータがデータ入出力バッファ１３に入力されると、データ入出力バッファ１３は、書き込みデータをカラム制御回路１１に出力する。

また、アドレスデータがデータ入出力バッファ１３に入力されると、データ入出力バッファ１３は、このアドレスデータをアドレスレジスタ１４に出力する。

さらに、コマンドデータがデータ入出力バッファ１３に入力されると、データ入出力バッファ１３は、コマンドデータをコマンドインターフェイス回路１５に入力する。

＜コマンドインターフェイス回路＞
コマンドインターフェイス回路１５には、ホスト機器１８から外部制御信号が入力される。この外部制御信号を用いて、コマンドインターフェイス回路１５は、データ入出力バッファ１３から入力されたデータがコマンドデータかを判断し、コマンドデータであれば、コマンド信号としてステートマシン１６に入力する。

＜ステートマシン＞
ステートマシン１６は、動作モードに応じて入力されるコマンド信号に基づいて、フォーミング動作（後述する第１フォーミング動作、第２フォーミング動作）、データの書き込み又はデータの読み出しなどのシーケンスの制御を内部制御信号により行う。

ステートマシン１６は、メモリセル構造に第１フォーミング動作を行うよう、内部制御信号によりカラム制御回路１１、ロウ制御回路１２、後述する電圧生成回路１７などを制御する（第１フォーミング工程）。

また、ステートマシン１６は、この第１フォーミング動作が行われたメモリセルに第２フォーミング動作を行うよう、内部制御信号により電圧生成回路１７などを制御する（第２フォーミング工程）。具体的には、ステートマシン１６は、第１フォーミング動作が行われたメモリセルにリセット動作時の負荷（例えば、リセット電圧）よりも低い負荷を印加するよう、電圧生成回路１７に内部制御信号を出力する。

＜電圧生成回路＞
電圧生成回路１７は、チャージポンプ回路（図示略）で昇圧された電圧を生成する回路である。電圧生成回路１７は、カラム制御回路１１とロウ制御回路１２で選択された任意の配線に、クロックを用いて昇圧された電圧を供給する。この電圧生成回路１７は、上記のステートマシン１６から出力される内部制御信号により制御される。

［抵抗変化メモリのフォーミング方法］
次に、本実施形態における抵抗変化メモリのフォーミング方法について、図５乃至図７のフローチャート図を用いて説明する。本実施形態における抵抗変化メモリのフォーミング方法は、第１フォーミング工程と、第２フォーミング工程と、フォーミング検証工程とを備える。

＜第１フォーミング工程＞
まず、第１フォーミング工程について、図５を用いて説明する。

ステップＳ１で、ステートマシン１６は、内部制御信号によりカラム制御回路１１とロウ制御回路１２を制御し、フォーミング動作をする前の全てのメモリセルのうち１個を選択する。なお、フォーミング動作をする前の全てのメモリセルのうち複数個を選択してもよいし、全てを選択してもよい。

ステップＳ２で、電圧生成回路１７は、カラム制御回路１１とロウ制御回路１２を通じて、ステップＳ１で選択されたメモリセルに接続されたワード線ＷＬに、正の第１フォーミング電圧（例えば、５Ｖ）を印加する。ここで、第１フォーミング電圧は徐々に上げ幅を小さくし昇圧される。一方で、電圧生成回路１７は、ステップＳ１で選択されたメモリセルに接続されたビット線ＢＬに、接地電圧を印加する。これにより、第１フォーミング動作を行う。

上記のステップＳ１及びＳ２をメモリセルアレイ１０内のフォーミング動作をする前のメモリセル全てに対して行う。

上記の第１フォーミング工程では、メモリセルＭに形成されるいわゆるフィラメントパスが小さく、メモリセルＭにおける高抵抗状態の抵抗値と低抵抗状態の抵抗値との差が小さい。そこで、高抵抗状態の抵抗値と低抵抗状態の抵抗値との差を大きくすべく、以下の第２フォーミング工程を行う。

＜第２フォーミング工程＞
次に、第１フォーミング工程後に行う第２フォーミング工程について、図６を用いて説明する。

ステップＳ１で、ステートマシン１６は、内部制御信号によりカラム制御回路１１とロウ制御回路１２を制御し、第１フォーミング工程後のメモリセルを選択する。

次にステップＳ２で、電圧生成回路１７は、カラム制御回路１１とロウ制御回路１２を通じて、ステップＳ１で選択されたメモリセルにリセット動作時の負荷よりも低い負荷を印加する。例えば、選択されたメモリセルに接続されたワード線ＷＬにリセット動作時のリセット電圧よりも低い定電圧を印加し、選択されたメモリセルに接続されたビット線ＢＬに接地電位を印加する。

ここで、リセット電圧は予め規定された電圧であり、具体的には所望のフィラメントパスが形成されたメモリセルにおいて、低抵抗状態から高抵抗状態へ遷移させる電圧を意味する。このリセット電圧は例えばステートマシン１６内のＲＯＭに保存される。なお、このリセット電圧は、ステートマシン１６内のＲＯＭに限定されることなく、外部のホスト機器に保存されていてもよい。

上記のステップＳ１及びＳ２をメモリセルアレイ１０内で第１フォーミング工程後の全てのメモリセルに対して行う。

なお、ステップＳ２でリセット電圧よりも低い定電圧を印加する代わりに、リセット動作時のリセット電流よりも低い定電流を印加してもよい。

＜フォーミング検証工程＞
次に、第１フォーミング工程後に行うフォーミング検証工程について、図７を用いて説明する。フォーミング検証工程は、第１フォーミング工程又は第２フォーミング工程で行われたフォーミング動作によって可変抵抗素子に十分なフィラメントパスが形成されたか否かを検証する工程である。以下、説明の便宜上、第１フォーミング工程の後に第２フォーミング工程を行い、第２フォーミング工程後にフォーミング検証工程を行い、第２フォーミング工程とフォーミング検証工程を交互に繰り返すことで、可変抵抗素子に十分なフィラメントパスを形成する場合を例として説明する。

まず、ステップＳ１で、ステートマシン１６は、内部制御信号によりカラム制御回路１１とロウ制御回路１２を制御し、第２フォーミング工程後のメモリセルを選択する。このメモリセルにカラム制御回路１１内のフォーミング検証回路２０を接続する。例えば、スイッチングトランジスタを切り替えて、メモリセルとフォーミング検証回路２０とを接続する。

ステップＳ２で、ステートマシン１６は、このメモリセルに接続されたワード線ＷＬに、電圧生成回路１７を用いて検査電圧ＣＶＧ（フォーミング電圧より小さい電圧）を印加する。一方で、ビット線ＢＬに、電圧生成回路１７を用いて接地電位を印加する。

このとき、フォーミング検証回路２０は、メモリセルに流れるセル電流Ｉｃｅｌｌと検査電圧ＣＶＧに対応する既定電流Ｉｄｅを比較し、電流Ｉｃｅｌｌが既定電流Ｉｄｅを超えるか否かを判定する。この判定結果は、図４の出力信号ＯＵＴにより出力される。

ステートマシン１６は、セル電流Ｉｃｅｌｌが既定電流Ｉｄｅを超えない場合（ステップＳ３、Ｎｏ）に、選択されたメモリセルに対して再度の第２フォーミング工程を行う（ステップＳ４）。第２フォーミング工程を行ったメモリセルに対して、再度ステップＳ２に戻る。

一方で、セル電流Ｉｃｅｌｌが既定電流Ｉｄｅを超える場合（ステップＳ３、Ｙｅｓ）には、そのまま終了する。フォーミング検証工程で、選択されたメモリセルは、可変抵抗素子のフィラメントパスが十分に形成されたメモリセルであると確認されたためである。

上記のステップＳ１からステップＳ５までを、メモリセルアレイ１０内の全てのメモリセルに対して行い、全てのメモリセルが可変抵抗素子のフィラメントパスが十分に形成されたメモリセルとなるまで、上記工程を繰り返す。

なお、第１フォーミング工程の後に第２フォーミング工程を行い、第２フォーミング工程後にフォーミング検証工程を行い、第２フォーミング工程とフォーミング検証工程を交互に繰り返す代わりに、第１フォーミング工程の後にフォーミング検証工程を行い、フォーミング検証工程後に第２フォーミング工程を行い、フォーミング検証工程と第２フォーミング工程を交互に繰り返すようにしてもよい。

［実施形態の効果］
以上より、メモリセルの信頼性を向上可能な抵抗変化メモリ及びそのフォーミング方法を提供できる。以下、具体的に説明する。

本実施形態の抵抗変化メモリのフォーミング方法では、第１フォーミング動作が行われたメモリセルに対して、第２フォーミング動作としてリセット動作時の負荷よりも低い負荷を印加する。例えば、リセット動作時のリセット電圧よりも低い電圧をメモリセルに対して複数回印加する。

ところで、抵抗変化メモリのメモリセルに第１フォーミング動作のみを行い、可変抵抗素子にフィラメントパスを形成する場合、可変抵抗素子に形成されるフィラメントパスが細くなる場合がある。このため、メモリセルの高抵抗状態の抵抗値と低抵抗状態の抵抗値との差が小さく、メモリセルの抵抗状態の切り替えができない場合がある。

しかし、本実施形態の抵抗変化メモリのフォーミング方法では、第１フォーミング動作が行われたメモリセルに対して、第２フォーミング動作としてリセット動作時の負荷よりも低い負荷を印加する。

この第２フォーミング動作によって、可変抵抗素子に形成されたフィラメントパスを十分に太くし、メモリセルの高抵抗状態の抵抗値と低抵抗状態の抵抗値との差を大きくできる。

したがって、可変抵抗素子の抵抗状態の切り替えをより精度良く行うことができ、信頼性が高いメモリセルにより構成された抵抗変化メモリを提供できる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…メモリセルアレイ
１１…カラム制御回路
１２…ロウ制御回路
１３…データ入出力バッファ
１４…アドレスレジスタ
１５…コマンドインターフェイス回路
１６…ステートマシン
１７…電圧生成回路
１８…ホスト機器
２０…フォーミング検証回路
２１ ２２ ２３ ２４…電流ミラー回路
２５…差動増幅器
３１ ３２ ４１ ４２ ４３ ５１ ５２…トランジスタ
１００…抵抗変化メモリ

Claims (5)

1. 可変抵抗素子と整流素子が直列接続されたメモリセルを含むメモリセルアレイと、
   第１フォーミング動作時に第１負荷を生成し、前記第１フォーミング動作後の第２フォーミング動作時にリセット動作時の負荷よりも低い第２負荷を生成する電圧生成回路と、
   前記第１フォーミング動作時に前記メモリセルに前記第１負荷を印加し、前記第２フォーミング動作時に、前記第１フォーミング動作を終了したメモリセルに前記第２負荷を印加するよう制御するステートマシンと
   を備えることを特徴とする抵抗変化メモリ。
2. 請求項１記載の抵抗変化メモリは、
   前記メモリセルのセル電流が既定電流を超えるか否かを検証するフォーミング検証回路と、
   をさらに備え、
   前記ステートマシンは、前記第１フォーミング動作後又は前記第２フォーミング動作後のメモリセルのセル電流が既定電流を超えるか否かを検証するよう前記フォーミング検証回路を制御することを特徴とする抵抗変化メモリ。
3. 可変抵抗素子と整流素子が直列接続されたメモリセルを有する抵抗変化メモリのフォーミング方法であって、
   （ａ）メモリセルに第１負荷を印加する第１フォーミング動作と、
   （ｂ）前記第１フォーミング動作後に、前記メモリセルにリセット動作時の負荷よりも低い第２負荷を印加する第２フォーミング動作と、
   を備えることを特徴とする抵抗変化メモリのフォーミング方法。
4. 前記（ａ）工程の後に、
   （ｃ）前記第１フォーミング動作後又は前記第２フォーミング動作後のメモリセルにおける低抵抗状態のセル電流が既定電流を超えているか否かを検証する工程と
   をさらに備えることを特徴とする請求項３記載の抵抗変化メモリのフォーミング方法。
5. 請求項４記載のフォーミング方法において、
   前記（ｂ）工程と前記（ｃ）工程を交互に、前記第１フォーミング動作後又は前記第２フォーミング動作後のメモリセルにおける低抵抗状態のセル電流が既定電流を超えるまで繰り返すことを特徴とする抵抗変化メモリのフォーミング方法。

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