TW201921356A - 用於寫入至電阻式隨機存取記憶體單元陣列及從電阻式隨機存取記憶體單元陣列讀取之電路系統 - Google Patents

用於寫入至電阻式隨機存取記憶體單元陣列及從電阻式隨機存取記憶體單元陣列讀取之電路系統

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Abstract

所揭露者係用於寫入至電阻式隨機存取記憶體單元及從電阻式隨機存取記憶體單元讀取之電路系統的數個實施例。亦揭露者係用於電阻式存取記憶體單元陣列的各種架構及佈局。

Description

用於寫入至電阻式隨機存取記憶體單元陣列及從電阻式隨機存取記憶體單元陣列讀取之電路系統
所揭露者係用於寫入至電阻式隨機存取記憶體單元及從電阻式隨機存取記憶體單元讀取之電路系統的數個實施例。亦揭露者係用於電阻式存取記憶體單元陣列的各種架構及佈局。
電阻式隨機存取記憶體(RRAM)是一種非揮發性的記憶體。一般而言，RRAM記憶體單元各包括一包夾於兩層導電電極之間的電阻介電材料層。該介電材料正常係絕緣體。然而，藉由跨介電層施加適當的電壓會形成一條通過介電材料層的傳導路徑(通常稱作細絲(filament))。一旦細絲形成，它可被「重設」(即中斷或裂開，而導致跨該RRAM單元的高電阻狀態)，以及藉由在介電層的兩端施加適當的電壓而設定(即重新形成，而導致跨該RRAM單元的較低電阻狀態)。視電阻狀態，低和高電阻狀態可用來指示「1」或「0」之數位訊號，因而提供儲存一位元之資訊的可重新程式化非揮發性記憶體單元。
圖1顯示一RRAM記憶體單元1的習知組態。記憶體 單元1包括包夾於兩層導電材料層之間的一電阻介電材料層2，該等導電材料層分別形成頂電極3及底電極4。
圖2A至圖2D顯示介電材料層2的切換機制。具體而言，圖2A顯示電阻介電材料層2在製程後的初始狀態，其中層2展現一相對高的電阻。圖2B顯示在層2的兩端施加適當的電壓後，形成一通過層2的導電細絲7。細絲7係通過層2的導通路徑，使得跨該層展現一相對低的電阻(由於細絲7有相對高的導電率)。圖2C顯示於層2兩端施加「重設」電壓後造成細絲7中一斷裂(rupture)8之形成。斷裂8的區域具有相對高的電阻，使得跨層2展現一相對高的電阻。圖2D顯示藉由在層2兩端施加「設定」電壓所導致的斷裂8區域內細絲7之重新恢復。重新恢復的細絲7表示跨層2展現一相對低的電阻。層2在圖2B和圖2D之「形成」或「設定」狀態時的相對低電阻分別可以代表一種數位信號狀態(例如：「1」)，而圖2C的「重設」狀態中層2的相對高電阻則可代表一種不同的數位信號狀態(例如：「0」)。RRAM單元1可以被重複地「重設」和「設定」，故其形成一個理想的可重新程式化非揮發性記憶體單元。
此類型RRAM記憶體單元的其中一個缺點是需要相對高電壓及電流來形成細絲(而且可能遠大於記憶體單元設定及重設所需要之電壓)。
為了解決此問題，申請人先前申請美國專利申請案第14/582,089號(其公開為美國專利申請公開案第2016/0181517號)，該案以引用方式併入本文中。該申請案提出一種改良式RRAM記憶體 單元，其需要較低電壓及電流來形成單元之細絲。具體而言，該申請案揭露一種幾何強化RRAM單元，其電極及電阻介電層係以降低形成記憶體單元之導電細絲所需的電壓之方式來組態。申請人已發現藉由在兩個電極間之一點處於電阻介電層中提供尖銳隅角，顯著降低有效形成細絲所需的電壓及電流。下文將參照圖3至圖6來描述此設計。
圖3描繪RRAM記憶體單元10之大致結構，其包括一電阻介電層12，該電阻介電層具有以直角相會之伸長的第一部分及第二部分，分別為12a及12b。具體而言，第一部分12a係伸長且水平延伸，而第二部分12b係伸長且垂直延伸，使得該等兩個部分12a及12b於尖銳隅角12c處相會(亦即，電阻介電層12具有一「L」的形狀)。第一電極14係設置在水平層部分12a上方以及垂直層部分12b的左側。第二電極16係設置在水平層部分12a下方以及垂直層部分12b的右側。因此，第一及第二層部分12a和12b之各者係設置在電極14及16之間並與之電性接觸。電極14和16可以由適當的導電材料形成，諸如W、Al、Cu、Ti、Pt、TaN、和TiN等，而電阻介電層12則是由一過渡金屬氧化物製成，諸如HfOx、TaOx、TiOx、WOx、VOx、CuOx、或此類材料的多層等等)。替代地，電阻介電層12可係含有一或多種過渡金屬氧化物之子層的離散子層的複合物(例如，層12可係多層：一Hf層設置在一TaOx層及一HfOx層之間)。已發現由於在尖銳隅角12c處的強化電場，與介電層12係平面相比，在尖銳隅角12c處的穿透層12的細絲形成可在較低的電壓下發生。
圖4A至圖4C顯示形成本發明的RRAM記憶體單元10 之步驟以及相關電路系統。該製程藉由在一基材18上形成一選擇電晶體來開始。該電晶體包括在基材18中形成的源極/汲極區域20/22以及設置於其上方並與其之間的通道區域絕緣的閘極24。如圖4A所繪示，導電區塊26和28以及導電栓30形成於汲極22上。
在栓30上方形成一導電材料層32(例如使用本領域習知的微影(photolithography)技術)。導電材料區塊34係接著形成於導電材料層32的僅一部分之上方。可以透過電漿處理將層32和區塊34相會的隅角尖銳化。然後，過渡金屬氧化層36係沉積在層32上以及區塊34的垂直部分上。接下來進行一導電材料沉積和CMP回蝕，以在層36上形成一導電材料區塊38。圖4B顯示所得結構。
在導電區塊38上形成一導電栓40。導線(例如：位元線)42形成於栓40上方並與之連接。圖4C顯示所得結構。層32和區塊34形成RRAM單元10的下電極16，層36形成其電阻介電層12，而區塊38則形成其上電極14。圖4C進一步含有用於RRAM記憶體單元之示意表示，其中RRAM單元對應於具有其選擇電晶體之RRAM單元10，且其中BL係電極42、WL係電極24、且SL係電極20。
圖5A至圖5C顯示形成本發明RRAM記憶體單元10之一替代實施例的步驟以及相關電路系統。該製程一開始藉由如上述之在基材18上形成選擇電晶體(源極/汲極區域20/22經形成於基材18中，以及閘極24經設置於上方並與之間的通道區域絕緣)。如圖5A所繪示，一導電區塊44形成於汲極22上。
一導電材料層46形成在區塊44上。一過渡金屬氧化層48經沉積在區塊46上，沿著區塊46的垂直側表面之一者，且遠離區塊46。接著藉由沉積和CMP回蝕來形成一導電材料層50。圖5B顯示所得結構。因此，材料46上有一尖銳端隅角46a，其指向層48/50之交叉的另一尖銳端隅角。此加強頂隅角46a的局部場，降低所需的形成電壓。
在導電層50上形成一導電栓52。導線(例如：位元線)54形成於栓52上方並與之連接。圖5C顯示所得結構。層46形成RRAM單元10的下電極16，層48形成其電阻介電層12，而層50則形成其上電極14。
如一非限制性實例，圖6A顯示RRAM單元10的原始狀態。電極14和16係以CU形成，且電阻介電層12係以HfOx形成。如圖6B所示，為了透過尖銳隅角12c形成導電細絲56，跨電極14和16施加一約3至6V的電壓差。如圖6C所示，為了藉由形成細絲56之斷裂58以重設RRAM單元10，跨電極14和16施加一約1至4V的電壓差。如圖6D所示，為了藉由移除細絲56之斷裂58以設定RRAM單元10，跨電極14和16施加一約1至4V的電壓差(即，相對於形成和重設電壓係相反極性)。
雖然在先前技術中RRAM單元技術係已知的，但需要的是改良式陣列架構及佈局。進一步需要的是用於對RRAM單元(諸如RRAM記憶體單元1及10)執行讀取操作及寫入操作的改良式電路。
本文所揭露之發明包括用於在電阻式隨機存取記憶體單元中執行寫入操作及讀取操作之電路的數個實施例。本發明進一步包含用於電阻式隨機存取記憶體單元陣列之改良式架構及佈局。
1‧‧‧RRAM記憶體單元/RRAM單元
2‧‧‧介電材料層
3‧‧‧頂電極
4‧‧‧底電極
7‧‧‧細絲
8‧‧‧斷裂
10‧‧‧RRAM記憶體單元
12‧‧‧電阻介電層
12a‧‧‧部分
12b‧‧‧部分
12c‧‧‧尖銳隅角
14‧‧‧電極
16‧‧‧電極
18‧‧‧基材
20‧‧‧源極區域/源極/電極
22‧‧‧汲極區域/汲極
24‧‧‧閘極/電極
26‧‧‧導電區塊
28‧‧‧導電區塊
30‧‧‧導電栓/栓
32‧‧‧導電材料層
34‧‧‧導電材料區塊/區塊
36‧‧‧過渡金屬氧化層/層
38‧‧‧導電區塊/區塊
40‧‧‧導電栓/栓
42‧‧‧導線/電極
44‧‧‧導電區塊/區塊
46‧‧‧導電材料層/區塊
46a‧‧‧尖銳端隅角/頂隅角
48‧‧‧過渡金屬氧化層
50‧‧‧導電材料層/層
52‧‧‧導電栓/栓
54‧‧‧導線
56‧‧‧導電細絲/細絲
58‧‧‧斷裂
700‧‧‧RRAM單元
710‧‧‧頂電極
720‧‧‧貯器層
730‧‧‧切換層
740‧‧‧底電極
750‧‧‧選擇器
800‧‧‧晶粒
801‧‧‧記憶體陣列
802‧‧‧記憶體陣列
803‧‧‧記憶體陣列
804‧‧‧記憶體陣列
805‧‧‧列解碼器電路
806‧‧‧列解碼器電路/行解碼器電路
807‧‧‧行解碼器電路
808‧‧‧行解碼器電路
809‧‧‧行解碼器電路
810‧‧‧感測及寫入電路/感測電路
811‧‧‧感測及寫入電路
812‧‧‧讀取及寫入控制邏輯
813‧‧‧讀取及寫入類比電路
814‧‧‧邏輯
815‧‧‧測試電路
816‧‧‧介面接腳
900‧‧‧RRAM記憶體陣列/陣列
901‧‧‧單元
902‧‧‧單元
903‧‧‧電晶體
904‧‧‧電晶體
905‧‧‧位元線
906‧‧‧字線
907‧‧‧字線
908‧‧‧源極線
1000‧‧‧陣列
1001‧‧‧接地部件
1100‧‧‧陣列
1101‧‧‧列隔離電晶體/列
1102‧‧‧開關
1200‧‧‧RRAM陣列/陣列
1201‧‧‧接地部件
1202‧‧‧位元線
1203‧‧‧位元線
1223‧‧‧單元
1224‧‧‧單元
1300‧‧‧RRAM陣列/陣列
1301‧‧‧源極線
1400‧‧‧RRAM陣列/陣列
1401‧‧‧源極線
1402‧‧‧單元對
1403‧‧‧單元
1404‧‧‧單元
1405‧‧‧選擇電晶體
1406‧‧‧選擇電晶體
1407‧‧‧字線
1500‧‧‧RRAM陣列/陣列
1501‧‧‧單元
1502‧‧‧控制電晶體/單元
1503‧‧‧控制電晶體/單元
1504‧‧‧字線
1600‧‧‧RRAM陣列
1601‧‧‧單元
1602‧‧‧源極線
1700‧‧‧RRAM陣列/陣列
1701‧‧‧RRAM單元
1702‧‧‧RRAM單元
1703‧‧‧RRAM單元
1704‧‧‧RRAM單元
1705‧‧‧控制電晶體
1706‧‧‧位元線
1707‧‧‧位元線
1708‧‧‧位元線
1709‧‧‧位元線
1710‧‧‧源極線
1711‧‧‧字線
1800‧‧‧RRAM陣列
1801‧‧‧單元
1802‧‧‧單元
1803‧‧‧單元
1804‧‧‧單元
1805‧‧‧位元線
1900‧‧‧形成時驗證電路/電路
1901‧‧‧PMOS電晶體
1902‧‧‧電流源/電流
1903‧‧‧PMOS電晶體/位元線
1904‧‧‧RRAM單元/RAM單元
1905‧‧‧電晶體
1908‧‧‧位元線
1909‧‧‧正偏壓開關
1910‧‧‧接地偏壓開關
1911‧‧‧啟用NMOS電晶體
1912‧‧‧PMOS電晶體
1913‧‧‧NMOS電晶體/電晶體
1914‧‧‧NMOS電晶體/電晶體
1915‧‧‧參考電流源/電流源/參考電流/參考形成電流
1916‧‧‧反相器
1917‧‧‧反相器
1920‧‧‧節點/電壓
1921‧‧‧反相器
1922‧‧‧節點
1930‧‧‧信號
1960‧‧‧形成電壓供應/形成供應電壓
2000‧‧‧形成時驗證電路/電路
2001‧‧‧PMOS電晶體
2002‧‧‧電流源/電流
2003‧‧‧PMOS電晶體
2004‧‧‧RRAM單元/RAM單元
2005‧‧‧選擇電晶體
2009‧‧‧正偏壓開關
2010‧‧‧接地偏壓開關
2011‧‧‧NMOS電晶體
2012‧‧‧比較器
2015‧‧‧反相器
2021‧‧‧參考電壓
2022‧‧‧節點/電壓
2030‧‧‧信號
2100‧‧‧設定時驗證電路/電路
2101‧‧‧PMOS電晶體
2102‧‧‧電流源/電流
2103‧‧‧原生NMOS電晶體/電晶體
2104‧‧‧開關
2105‧‧‧開關
2106‧‧‧比較器
2107‧‧‧NMOS電晶體
2108‧‧‧RRAM單元/RRAM
2109‧‧‧電晶體
2112‧‧‧開關
2113‧‧‧開關
2114‧‧‧NMOS電晶體
2115‧‧‧PMOS電晶體
2116‧‧‧鏡NMOS電晶體/二極體NMOS電晶體/電晶體
2117‧‧‧鏡NMOS電晶體/電晶體
2118‧‧‧電流源/參考電流
2119‧‧‧反相器
2120‧‧‧反相器
2121‧‧‧反相器
2132‧‧‧節點
2134‧‧‧節點
2138‧‧‧位元線/電壓
2140‧‧‧VSETREF_BL
2142‧‧‧信號
2160‧‧‧設定供應電壓/設定電力供應/電壓
2162‧‧‧參考鉗位電壓
2200‧‧‧設定時驗證電路/電路
2201‧‧‧PMOS電晶體/PMOS
2202‧‧‧電流源/電流
2203‧‧‧開關
2204‧‧‧比較器
2205‧‧‧開關
2206‧‧‧原生NMOS電晶體
2207‧‧‧NMOS電晶體
2208‧‧‧RRAM單元/RRAM
2209‧‧‧選擇電晶體
2212‧‧‧開關/位元線
2213‧‧‧開關
2215‧‧‧反相器
2216‧‧‧開關
2217‧‧‧開關
2218‧‧‧比較器
2221‧‧‧參考電壓
2230‧‧‧信號
2232‧‧‧節點/電壓
2234‧‧‧節點/電壓
2240‧‧‧參考位準
2260‧‧‧設定供應電壓/電壓
2300‧‧‧重設時驗證電路
2301‧‧‧NMOS電晶體
2302‧‧‧RRAM單元
2303‧‧‧選擇電晶體/NMOS電晶體
2304‧‧‧WL
2305‧‧‧源極線
2306‧‧‧位元線
2307‧‧‧開關
2308‧‧‧開關/NMOS開關
2309‧‧‧NMOS電晶體
2310‧‧‧比較器
2321‧‧‧參考電壓
2330‧‧‧信號
2334‧‧‧節點
2342‧‧‧重設負載
2400‧‧‧重設時驗證電路
2401‧‧‧NMOS電晶體
2402‧‧‧RRAM單元
2403‧‧‧選擇電晶體
2404‧‧‧源極線
2405‧‧‧開關
2406‧‧‧開關
2407‧‧‧電晶體
2408‧‧‧電晶體
2409‧‧‧電晶體
2410‧‧‧電流源/電流
2411‧‧‧反相器
2412‧‧‧反相器
2421‧‧‧反相器
2430‧‧‧信號
2434‧‧‧IOW
2436‧‧‧位元線
2440‧‧‧節點
2500‧‧‧快閃記憶體系統
2501‧‧‧陣列
2502‧‧‧陣列
2503‧‧‧列解碼器
2504‧‧‧列解碼器
2505‧‧‧行解碼器
2506‧‧‧行解碼器
2507‧‧‧感測放大器電路
2507a‧‧‧感測放大器電路
2507b‧‧‧感測放大器電路
2507n‧‧‧感測放大器電路
2508‧‧‧感測電路電流參考
2509‧‧‧參考陣列
2510‧‧‧感測電路
2600‧‧‧快閃記憶體系統
2601‧‧‧參考陣列
2602‧‧‧參考陣列
2603‧‧‧感測電路
2604‧‧‧感測放大器電路
2604a‧‧‧感測放大器電路
2604b‧‧‧感測放大器電路
2604n‧‧‧感測放大器電路
2700‧‧‧感測放大器
2701‧‧‧資料讀取區塊
2702‧‧‧參考讀取區塊
2703‧‧‧差動放大器/差動放大器區塊
2704‧‧‧感測負載PMOS電晶體/電晶體
2705‧‧‧感測負載PMOS電晶體/電晶體
2706‧‧‧NMOS電晶體/電晶體
2707‧‧‧NMOS電晶體/電晶體
2708‧‧‧比較器
2709‧‧‧感測負載PMOS電晶體
2710‧‧‧NMOS原生電晶體/電晶體
2711‧‧‧RRAM單元
2712‧‧‧PMOS電晶體
2713‧‧‧電晶體
2714‧‧‧參考電路
2715‧‧‧PMOS電晶體
2716‧‧‧PMOS電晶體
2717‧‧‧NMOS電晶體
2718‧‧‧NMOS電晶體
2719‧‧‧NMOS啟用電晶體
2720‧‧‧感測節點
2721‧‧‧參考節點
2722‧‧‧輸出
2724‧‧‧節點
2800‧‧‧感測放大器
2801‧‧‧資料讀取區塊
2802‧‧‧參考讀取區塊
2803‧‧‧差動放大器
2804‧‧‧PMOS電晶體
2805‧‧‧PMOS電晶體
2806‧‧‧PMOS電晶體
2807‧‧‧NMOS電晶體
2808‧‧‧NMOS電晶體
2809‧‧‧感測負載PMOS電晶體
2810‧‧‧NMOS原生電晶體/疊接電晶體
2811‧‧‧RRAM單元/位元線
2812‧‧‧PMOS電晶體
2813‧‧‧原生NMOS電晶體/疊接電晶體
2814‧‧‧參考電路
2815‧‧‧PMOS電晶體
2816‧‧‧PMOS電晶體
2817‧‧‧NMOS電晶體
2818‧‧‧NMOS電晶體
2819‧‧‧輸入NMOS電晶體
2820‧‧‧輸入NMOS電晶體
2821‧‧‧NMOS啟用電晶體
2822‧‧‧偏壓PMOS電晶體
2823‧‧‧偏壓PMOS電晶體
2824‧‧‧偏壓PMOS電晶體
2825‧‧‧偏壓PMOS電晶體
2826‧‧‧運算放大器/電容器
2827‧‧‧電容器/感測節點
2828‧‧‧參考節點
2829‧‧‧輸出
2900‧‧‧電流測量單元
2901‧‧‧電晶體
2902‧‧‧開關
2903‧‧‧電容器
2904‧‧‧預充電PMOS電晶體
2905‧‧‧電晶體/行解碼器Y多工器/ymux
2906‧‧‧RRAM單元
2907‧‧‧緩衝原生NMOS電晶體
2908‧‧‧比較器
2910‧‧‧節點
2912‧‧‧參考電壓
3000‧‧‧電流產生器
3001‧‧‧PMOS電晶體
3002‧‧‧NMOS電晶體
3003‧‧‧可變PMOS電晶體
3004‧‧‧NMOS電晶體
3005‧‧‧PMOS電晶體
3006‧‧‧可變NMOS電晶體
3007‧‧‧可變PMOS電晶體
3100‧‧‧寫入驗證混合演算法
3101‧‧‧步驟
3102‧‧‧步驟
3103‧‧‧步驟
3104‧‧‧步驟
3300‧‧‧並行寫入方法
3301‧‧‧步驟
3302‧‧‧步驟
3303‧‧‧步驟
3304‧‧‧步驟
3305‧‧‧步驟
3306‧‧‧步驟
3400‧‧‧寫入然後驗證(形成/設定/重設)方法
3041‧‧‧步驟
3402‧‧‧步驟
3403‧‧‧步驟
3404‧‧‧步驟
3500‧‧‧RRAM單元俯視圖佈局
3501‧‧‧位元線
3502‧‧‧字線
3503‧‧‧源極線
3504‧‧‧RRAM單元
3505a‧‧‧擴散區
3505b‧‧‧擴散區
3506‧‧‧擴散
3600‧‧‧RRAM單元俯視圖佈局
3601‧‧‧位元線
3602‧‧‧字線
3603‧‧‧源極線
3604‧‧‧RRAM單元
3605‧‧‧接地線
3606‧‧‧單元佈局
3700‧‧‧RRAM單元俯視圖佈局
3701‧‧‧位元線
3702‧‧‧字線
3703‧‧‧源極線
3704‧‧‧RRAM單元
BL‧‧‧電極/端子
BL0,BL1,BL2,BL3‧‧‧位元線
BL0A,BL0B,BL0C,BL0D‧‧‧位元線
DONEX‧‧‧信號
IIn‧‧‧輸入電流
IOut‧‧‧輸出電流
IO_W‧‧‧節點
IOW‧‧‧節點
IOW_S‧‧‧節點
Icell‧‧‧電流
I_comp_top‧‧‧電流源/電流
Iform_target‧‧‧目標形成電流/形成目標電流
I-FORMREF‧‧‧電流源/電流
I-SETREF‧‧‧電流
IREF‧‧‧供應
I-RSTREF‧‧‧電流源/電流
Ireset_target‧‧‧目標重設電流
Iset_target‧‧‧目標設定電流
Rload‧‧‧重設負載
SL‧‧‧端子/電極
SL0‧‧‧源極線
VCLAMP_BL‧‧‧參考鉗位電壓
V_formsup‧‧‧形成電壓供應
VFORMREF‧‧‧參考電壓
VREF‧‧‧供應
VSUPx‧‧‧供應
VSETREF‧‧‧參考電壓
VSETREF_BL‧‧‧參考位準
WL‧‧‧電極/端子
WL0,WL1,WL2,WL3‧‧‧字線
YMUX‧‧‧y多工器
圖1係一習知電阻式隨機存取記憶體(RRAM)單元的側截面圖。
圖2A係該習知RRAM單元之電阻介電層在其製程後初始狀態的側截面圖。
圖2B係該習知RRAM單元之電阻介電層在其經形成狀態的側截面圖。
圖2C係該習知RRAM單元之電阻介電層在其重設狀態的側截面圖。
圖2D係該習知RRAM單元之電阻介電層在其設定狀態的側截面圖。
圖3係由申請人發明且描述於先前專利申請案中之RRAM單元的側截面圖。
圖4A至圖4C係顯示用於形成圖3之RRAM單元之步驟的側截面圖。
圖5A至圖5C係顯示用於形成圖3之RRAM單元之一替代實施例之步驟的側截面圖。
圖6A係圖3之RRAM單元在其初始狀態的側截面 圖。
圖6B係圖3之RRAM單元在其經形成狀態的側截面圖。
圖6C係圖3之RRAM單元在其重設狀態的側截面圖。
圖6D係圖3之RRAM單元在其設定狀態的側截面圖。
圖7A描繪RRAM單元。
圖7B描繪具有選擇電晶體的RRAM單元。
圖8描繪包含RRAM單元陣列及用於執行讀取及寫入操作之電路系統的例示性晶粒。
圖9描繪RRAM單元陣列的先前技術架構。
圖10描繪RRAM單元陣列的一實施例。
圖11描繪RRAM單元陣列的另一實施例。
圖12描繪RRAM單元陣列的另一實施例。
圖13描繪RRAM單元陣列的另一實施例。
圖14描繪RRAM單元陣列的另一實施例。
圖15描繪RRAM單元陣列的另一實施例。
圖16描繪RRAM單元陣列的另一實施例。
圖17描繪RRAM單元陣列的另一實施例。
圖18描繪RRAM單元陣列的另一實施例。
圖19描繪形成時驗證電路的一實施例。
圖20描繪形成時驗證電路的另一實施例。
圖21描繪設定時驗證電路的一實施例。
圖22描繪設定時驗證電路的另一實施例。
圖23描繪重設時驗證電路的一實施例。
圖24描繪重設時驗證電路的另一實施例。
圖25描繪用於RRAM單元陣列的感測架構。
圖26描繪用於RRAM單元陣列的另一感測架構。
圖27描繪用於與經選取RRAM單元使用之感測放大器的一實施例。
圖28描繪用於與經選取RRAM單元使用之感測放大器的另一實施例。
圖29描繪用於與經選取RRAM單元使用之電流監測器的實施例。
圖30描繪用於與經選取RRAM單元使用之電流產生器的實施例。
圖31描繪寫入驗證混合演算法。
圖32描繪用於圖31之寫入驗證混合演算法的例示性波形。
圖33描繪並行寫入方法。
圖34描繪並行形成方法。
圖35描繪RRAM單元陣列之一實施例的俯視圖佈局。
圖36描繪RRAM單元陣列之另一實施例的俯視圖佈 局。
圖37描繪RRAM單元陣列之另一實施例的俯視圖佈局。
圖7A描繪RRAM單元700的一實施例。RRAM單元700包含頂電極710、底電極740、貯器層720、及切換層730。在一實施例中，頂電極710及底電極740以TiN來建構，貯器層720以Ti來建構，且切換層730以HfOx來建構。在替代實施例中，頂電極710及底電極740可以Pt、W、Ta、Al、Ru、或Ir來建構。切換層730可以TaOx、AlOx、或Wox等來建構。切換層730亦可由任何單層氧化物、或以除氧金屬(諸如Ti)來建構，或其可以組合不同氧化物及金屬(諸如HfO2/Al2O3、HfO2/Hf/TaOx、或HfO2/Ti/TiOx)的多個層來建構。
如圖7B所示，RRAM單元700連接至選擇器750(用於單元選擇之目的)，而建立RRAM記憶體單元(位元單元)。在此圖式中，選擇器750係具有其汲極連接至RRAM單元700之底電極740、其閘極連接至RRAM單元700位於之陣列之字線、且其源極連接至該陣列之源極線的電晶體。RRAM單元700之頂電極710連接至陣列之位元線。用於選擇器的替代實施例可包括雙向二極體或開關。
如稍早所討論，可執行RRAM單元中之設定操作以將「1」寫入至單元，且可執行重設操作以將「0」寫入至單元。
參照表1，可將下列例示性電壓及電流施加至記憶體單 元700以執行形成、設定及重設操作：
當建立RRAM陣列時，可利用位元線、字線及源極線來選擇用於形成、設定、或重設操作的單元及/或非選擇用於形成、設定、或重設操作的單元。字線、源極線、及位元線用於選擇用於形成/設定/重設/讀取操作的RRAM記憶體單元。經選取字線係用以在形成/讀取/設定中將RRAM單元之底電極耦接至接地以及在重設中耦接至重設電壓。經選取位元線係用以在形成/設定/讀取操作中提供形成/設定偏壓以及在重設中提供接地位準。經選取源極線係用以在形成/設定/讀取操作中提供接地位準以及在重設操作中提供重設偏壓。對於未經選取端子(SL/BL/WL)，適當之抑制偏壓係用以防止干擾(非所要的單元行為)。表2及表3顯示可施加至這些線之電壓及電流的實例：
在表2及表3的陣列操作1及陣列操作2中，讀取2係讀取1的反向讀取，意指在讀取操作期間BL及SL端子被互換。在陣列操作1中，對於形成及設定操作，施加高電壓至位元線，且對於重 設操作，施加高電壓至源極線。在陣列操作2中，對於形成及設定操作，施加高電壓至源極線，且對於重設操作，施加高電壓至位元線。在表1及表2中，「形成-V」意指形成具有電流限制(compliance)的電壓偏壓(固定、斜坡、或增量/減量步級)。「形成-I」意指形成具有電壓限制的電流偏壓(固定、斜坡、或增量/減量步級)。在形成-V或形成-I中，未經選取字線係以偏壓位準來偏壓以增加未經選取之選擇電晶體的崩潰。
圖8描繪可利用本文描述之本發明的實施例之RRAM系統的實施例。晶粒800包含：用於儲存資料的記憶體陣列801、802、803、及804，各記憶體陣列可選地利用上文參照圖1至圖7描述之記憶體單元類型之一者，或其他已知RRAM單元類型；列解碼器電路805及806，其等用以分別存取在記憶體陣列801及802或803及804中待讀取或待寫入的列(即，經選取以用於形成、設定、或重設操作)；行解碼器電路806、807、808、及809，其等用以分別存取在記憶體陣列801、802、803及804中待讀取或待寫入的行；用以從記憶體陣列801與803讀取資料或寫入資料至該等記憶體陣列的感測及寫入電路810，以及從記憶體陣列802與804讀取資料或寫入資料至該等記憶體陣列的感測及寫入電路811；讀取及寫入控制邏輯812；讀取及寫入類比電路813；用於提供各種控制功能(諸如冗餘)的邏輯814；用於執行測試(包括內建自測試)的測試電路815；及介面接腳816，其等連接至在含有晶粒800之晶片內的其他節點。
現在將參照圖9至圖18來描述可用於圖8中之記憶體 陣列801、802、803及804的不同陣列架構。該等陣列中之RRAM記憶體單元可遵循圖1至圖7之任何單元架構或其他已知RRAM單元架構。
圖9描繪RRAM記憶體陣列900的先前技術架構。RRAM記憶體單元經配置成陣列900內的列及行。一記憶體單元係藉由啟動一字線(其啟動陣列900內的一列單元)及一位元線(其啟動陣列900內的一行單元)來選擇。在此架構中，相鄰列單元共用源極線。例如，例示性單元901及902兩者係耦接至源極線908(標記為SL0)。單元901係耦接至字線906(WL0)及位元線905(BL0)，且單元902係耦接至字線907(WL1)及位元線905(BL1)。此處，單元901係耦接至選擇(控制)電晶體903，且單元902係耦接至選擇電晶體904。字線906控制選擇電晶體903之閘極，且字線907控制電晶體904之閘極。此組態可稱為「1T1R」組態，此係因為對於各RRAM單元有一個選擇電晶體。
圖10描繪一改良式陣列架構之實施例。RRAM陣列1000包含與RRAM陣列900相同的許多部件，且此處將不再次描述該等部件。與陣列900不同，陣列1000包含複數個埋置的接地部件1001。此處，各埋置的接地部件1001包含非實際上用作使用者陣列記憶體資料之部分的一(虛置)行RRAM單元及選擇電晶體。該等RRAM單元係可選地藉由金屬或導通孔層而短路。替代地，該等RRAM單元可經移除，且選擇電晶體之汲極直接連接至陣列接地行。反而是，該等行可經耦接在一起以用作為陣列接地，意指在讀取或寫 入操作期間供應偏壓給源極線。此組態可稱為「具有埋置的陣列接地之1T1R」組態，此係因為對於各RRAM單元有1個選擇電晶體，且在陣列中亦有埋置的接地部件。
圖11描繪一改良式陣列架構的另一實施例。RRAM陣列1100包含與RRAM陣列900相同的許多部件，且此處將不再次描述該等部件。與陣列900不同，陣列1100包含各對相鄰列單元之間的一列隔離電晶體1101。在單元之實際操作中，各列隔離電晶體1101不執行功能，而是簡單地提供成對之單元列之間的電隔離。可選地，各列1101經耦接至開關1102，該開關選擇性地將列1101拉至接地。此組態可稱為「1.5T1R」組態，此係因為對於各RRAM單元有1.5個控制電晶體。
圖12描繪一改良式陣列架構的另一實施例。RRAM陣列1200包含與RRAM陣列900相同的許多部件，且此處將不再次描述該等部件。與陣列900不同，陣列1200包含複數個埋置的接地部件1201。此處，各埋置的接地部件1201包含非實際上用於寫入或讀取使用者資料的一行RRAM單元及控制電晶體。反而是，該等行可經耦接在一起以用作為接地。此外，各行記憶體單元經耦接至一對位元線(其等經耦接在一起)，而不是僅一位元線。例如，在圖12所示的最左行中，該行單元經耦接至位元線1202(BL0A)及1203(BL0B)，其中位元線1202及1203經耦接在一起。此組態可稱為「具有埋置的陣列接地之1T1R-BL對」組態，此係因為各行連接至一位元線對，且陣列亦含有埋置的接地部件。此組態用作為例如差動RRAM單元(單元 1223/1224)以實作一個邏輯記憶體位元單元。
圖13描繪一改良式陣列架構的另一實施例。RRAM陣列1300包含與RRAM陣列900相同的許多部件，且此處將不再次描述該等部件。與陣列900不同，陣列1300利用耦接至兩對相鄰列(而不是僅一對相鄰列)的源極線。該等源極線垂直於(正交於)字線而延行。因此，例示性源極線1301(SL0)經耦接至在最先兩列中的4個單元對，以及在第二個兩列中的4個單元對(或總計8個單元)。此組態可稱為「共用正交SL 1T1R」組態，此係因為此組態利用共用之正交源極線。
圖14描繪一改良式陣列架構的另一實施例。RRAM陣列1400包含與RRAM陣列900相同的許多部件，且此處將不再次描述該等部件。與陣列900不同，陣列1400利用耦接至兩對相鄰列(而不是僅一對相鄰列)的正交源極線。因此，例示性源極線1401(SL0)經耦接至在最先兩列中的4個單元對，以及在第二個兩列中的4個單元對(或總計8個單元)。此外，在相鄰列中之各對單元係用以儲存1位元資料(而非2位元)，且該等記憶體單元共用一共同字線。例如，描繪單元對1402。單元對1402包含單元1403及1404以及選擇電晶體1405及1406。選擇電晶體1405及1406各透過其等之閘極而連接至字線1407(WL0)。此組態可稱為「2T2R」組態，此係因為此組態利用兩個電晶體以用於一起儲存一位元資料的各兩個RRAM單元。
圖15描繪一改良式陣列架構的另一實施例。RRAM陣 列1500包含與RRAM陣列900相同的許多部件，且此處將不再次描述該等部件。與陣列900不同，陣列1500完全不利用源極線，且各記憶體單元耦接至經耦接至相同字線的兩個控制電晶體。舉例而言，例示性單元1501經耦接至控制電晶體1502及1503。控制電晶體1502及1503之閘極經耦接至字線1504(WL0)。此組態可稱為「2T1R」組態，此係因為此組態利用兩個電晶體用於各RRAM單元。
圖16描繪一改良式陣列架構的另一實施例。RRAM陣列1600與圖15中之RRAM陣列1500相同，除了RRAM陣列1600利用正交源極線之外。正交源極線之方向與位元線之方向相同。具體地，各行RRAM單元共用源極線。例如，例示性單元1601及與單元1601同行的所有其他單元係耦接至源極線1602(SL0)。此組態可稱為「2T1R對稱」組態，此係因為此組態利用兩個電晶體用於各RRAM單元且含有介於源極線與對應位元線之間的對稱路徑。
圖17描繪一改良式陣列架構的另一實施例。RRAM陣列1700包含與RRAM陣列900相同的許多部件，且此處將不再次描述該等部件。與陣列900不同，陣列1700利用經耦接至兩對相鄰列(而不是僅一對相鄰列)的源極線。額外地，源極線正交於字線。因此，例示性源極線1710(SL0)經耦接至在最先兩列中的4個單元對，以及在第二個兩列中的4個單元對(或總計8個單元)。此外，一列中之四個RRAM單元共用相同控制電晶體。例如，例示性RRAM單元1701、1702、1703、及1704各經耦接至控制電晶體1705，該控制電晶體之閘極經耦接至字線1711(WL0)。控制電晶體之一端子經耦接 至RRAM單元1701、1702、1703、及1704，且另一端子經耦接至源極線1710(SL0)。RRAM單元1701、1702、1703、及1704分別經耦接至位元線1706(BL0)、1707(BL1)、1708(BL2)、及1709(BL3)。此組態可稱為「1T4RSLv」組態，此係因為此組態利用一個電晶體及一個源極線以用於四個RRAM單元。
圖18描繪一改良式陣列架構的另一實施例。RRAM陣列1800與圖17中之RRAM陣列700相同，除了RRAM陣列1800使用四個RRAM單元以用於各(邏輯)記憶體位元之外。例如，例示性單元1801、1802、1803、及1804以相同方式操作，使得其等儲存相同位元。其等經耦接至相同位元線，此處係位元線1805(BL0A、BL0B、BL0C、及BL0D)。此組態可稱為「1位元=1T4RSLv」，此係因為此組態利用四個單元、一個控制電晶體、及一個源極線以儲存一個位元。
圖19描繪使用自定時折疊形成電流比較的形成時驗證電路1900，其在RRAM單元1904上執行形成操作，且在形成操作期間，藉由自動且持續地比較RRAM單元電流(Icell)與目標形成電流(Iform_target)，一旦形成完成自動停止該操作。形成時驗證電路1900包含控制PMOS電晶體1901、形成電壓供應V_formsup 1960、頂限制電流源I_comp_top 1902、ymux(y多工器)PMOS電晶體1903(其係行解碼器電路之部分，用於選擇RAM單元1904位於的行，替代地，該ymux可係全CMOS多工器)、選擇電晶體1905、正偏壓開關1909、接地偏壓開關1910、啟用NMOS電晶體1911、疊接(隔 離)PMOS電晶體1912、NMOS電晶體1913及1914、參考電流源I-FORMREF 1915、反相器1921、及反相器1916及1917。
選擇電晶體1905作用為啟用(解碼)電晶體及/或作為鏡電晶體，以鏡射在RRAM單元之底電極上的形成底限制電流(例如，0.0002至100uA)，以在操作期間限制RRAM單元1904中之切換電流。在形成操作期間，RRAM單元中之電流流動(因此細絲的生長速率及大小)受頂限制電流1902及選擇電晶體1905中之底限制約束。在形成操作期間，頂限制電流I_comp_top 1902及/或電晶體1905中之底電流限制可係固定、斜坡、或階梯式可變遞增/遞減電流偏壓(電流波形定形狀)。PMOS電晶體1912用作為疊接電晶體以將所得電流(=I_comp_top-Icell)折疊至二極體NMOS電晶體1913中。PMOS電晶體1912之閘極處的偏壓判定節點IO_W 1922處的偏壓電壓。
在形成操作開始時，DONEX 1930信號係「0」。這導通PMOS電晶體1901以將形成電壓供應V_formsup 1960傳遞至IO_W 1922及位元線1908中。在形成操作期間，形成電壓供應V_formsup 1960可係固定電壓、斜坡電壓、或階梯式可變增量/遞減電壓(電壓波形定形狀)。此時，RRAM單元1904具有非常高電阻(例如，在百萬歐姆範圍內)，意指其尚未含有細絲，且此時，PMOS電晶體1903似乎連接至開路。因此，IO_W 1922處的電壓開始快速增加。IO_W 1922處的高電壓最終造成在RRAM單元1904中形成細絲，此時，RRAM單元1904的電阻顯著下降，且電流開始流 動通過RRAM單元1904。這造成NMOS電晶體1913及1914中之電流開始降低。同時，一旦形成單元電流達到接近目標(導致電晶體1913及1914中之電流向低於電流源1915降低)，電流源1915造成在反相器1916之輸入處的電壓1920增加。此時，達到形成單元電流目標，電壓從「0」狀態翻轉至「1」狀態，造成反相器1917之輸出亦從「0」變為「1」，表示形成操作完成。此時，細絲將RRAM單元之底部有效地短路至該頂電極。該狀態變化關斷PMOS電晶體1901，其繼而停止該形成電壓以防施加至RRAM單元1904。與初始原始未經形成單元相比，所形成之單元的電阻率減少約5至100X。
數值實例如下。電流源I_comp_top 1902設定為30uA。假定RRAM單元之初始Icell係0.1uA。參考電流I-FORMREF 1915設定為10uA。形成目標電流Iform_target=I_comp_top-I-FORMREF，例如，30uA-10uA=~20uA。在操作開始時，依據KCL(克希荷夫(Kirchoff)電流定律)定律，一電流=電流1902-Icell(即，=30uA-0.1uA=29.9uA)流入二極體連接式NMOS電晶體1913中。此電流被鏡射至鏡NMOS電晶體1914中。電晶體1914中之電流係對參考形成電流1915比較。因為電晶體1914中之電流(29.9uA)大於參考電流1915(10uA)，所以節點1920上的電壓被拉至接地，因此信號DONEx處於低。處於低之DONEx導通PMOS電晶體1901，使得形成電壓供應(V_formsup 1960)通過IO_W 1922節點而傳遞至位元線BL 1903。此形成供應電壓開始RRAM單元1904以開始形成細絲。當細絲正在形成時，RRAM單元之電阻率 降低，造成Icell從0.1uA之初始電流增加。在Icell=20uA之點處，流入電晶體1913的電流=30uA-20uA=10uA。此時，電壓1920開始增加。在Icell=20.1uA之點處，流入電晶體1913的電流=30uA-20.1uA=9.9uA。此時，電壓1920增加至例如大於反相器1916的跳脫點，造成DONEX 1930信號升高，切斷PMOS電晶體1901，繼而切斷形成供應電壓V_formsup 1960。因此，在位元線1908上的電壓迅速向接地降低，停止形成操作。
圖20描繪使用自定時位元線電壓比較的形成時驗證電路2000，其在RRAM單元2004上執行形成操作，且在形成操作期間，藉由自動且持續地比較RRAM單元之位元線上的電壓(透過多工器耦接)與目標參考形成電壓，一旦形成完成自動停止操作。形成時驗證電路2000包含控制PMOS電晶體2001、頂限制電流源I_comp_top 2002、PMOS電晶體1903(其係行解碼器電路之部分，用於選擇RAM單元2004位於的行)、選擇電晶體2005、正偏壓開關2009、接地偏壓開關2010、NMOS電晶體2011、反相器2015、及比較器2012。比較器2012之負輸入係參考電壓VFORMREF 2021。選擇電晶體2005用作為啟用(解碼)及/或鏡電晶體，以鏡射在RRAM單元之底電極上的形成底限制電流，以在操作期間限制RRAM單元2004中之切換電流。頂限制電流2002判定用於RRAM單元2004的目標形成電流Icell。電路2000含有前文針對電路1900所描述的許多相同或相似組件或操作細節(諸如電流或電壓波形定形狀)，且為了效率，此處將不再次描述該等組件操作細節。
在形成操作開始時，DONEX 2030信號係「0」。這導通PMOS電晶體2001(以將形成電壓供應V_formsup 1960傳遞至節點IO_W 1922及位元線1908中)及NMOS電晶體2011。此時，RRAM單元2004具有非常高之電阻(例如，百萬歐姆)，且此時，PMOS電晶體2003似乎連接至開路。因此，節點IO_W 2022處的電壓開始快速增加。IO_W處的高電壓最終造成在RRAM單元2004中形成細絲，此時，RRAM單元2004的電阻顯著下降，且電流開始流動通過RRAM單元2004。一旦單元電流Icell達到相當於限制電流I_comp_top 2002，電壓IO_W 2022開始降低。當IO_W的電壓負向超過低於VFORMREF 2021時，比較器2012之輸出DONEX 2030將從「0」翻轉至「1」，表示形成操作完成。此時，所形成之單元電流Icell相當於限制電流I_comp_top 2002。信號DONEX的狀態變化關斷PMOS電晶體2001，其繼而停止該形成電壓以防施加至RRAM單元2004。
替代地，頂限制電流2002可由電阻器負載(諸如電阻器或作為電阻器的電晶體)取代。
圖21描繪使用自定時折疊設定電流比較的設定時驗證電路2100，其在RRAM單元2108上執行設定操作，且在形成操作期間，藉由自動且時間上持續地比較RRAM單元電流(Icell)與目標設定電流(Iset_target)，一旦設定完成自動停止操作。在所顯示之組態中，設定時驗證電路2100包含控制PMOS電晶體2101、設定供應電壓V-SETSUP 2160、頂限制電流源IC_comp_top 2102、原生NMOS電晶 體2103、開關2104及2105、比較器2106、ymux NMOS電晶體2107、選擇電晶體2109、開關2112及2113、NMOS電晶體2114、疊接PMOS電晶體2115、鏡NMOS電晶體2116及2117、電流源2118、反相器2121、及反相器2119及2120。選擇電晶體2109用作為啟用(解碼)及/或作為鏡電晶體，以鏡射在RRAM單元之底電極上的形成底限制電流(例如，0.0002至100uA)，以在設定操作期間限制RRAM單元2108中之切換電流。在設定操作期間，RRAM單元中之電流流動(因此細絲的生長速率及大小)受頂限制電流2102及選擇電晶體2109中之底限制約束。在設定操作期間，頂限制電流I_comp_top 2102及/或電晶體2109中之底電流限制可係固定、斜坡、或階梯式可變遞增/遞減電流偏壓(設定電流波形定形狀)。PMOS電晶體2115用作為疊接電晶體以將所得電流(=I_comp_top-Icell)折疊至二極體NMOS電晶體2116中。PMOS電晶體2115之閘極處的偏壓判定節點IO_W 2134處的偏壓電壓。
在設定操作開始時，DONEX 2142信號係「0」。PMOS 2101被導通，且NMOS電晶體2114被導通。設定電力供應V_setsup 2160傳遞至節點IOW_S 2134中。在設定操作期間，設定電壓供應V_SETSUP 2160可係固定電壓、斜坡電壓、階梯式可變遞增/遞減電壓。藉由與電晶體2103的閉迴路控制動作，比較器2106將疊加等於VSETREF_BL 2040的一設定偏壓電壓至節點IOW_2132中。且透過耦接至RRAM單元2108之頂電極的位元線BL 2138傳遞此電壓。替代地，參考鉗位電壓VCLAMP_BL 2162(由開關2104啟用) 可施加至電晶體2103之閘極，以藉由電晶體2103的源極隨耦器動作而疊加一設定偏壓電壓在節點IOW 2132上，而不是使用比較器2106。替代地，藉由VSETREF_BL 2140或VCLAMP_BL 2162的波形電壓定形狀，在設定操作期間，在BL 2212上的設定電壓可係固定電壓、斜坡電壓、階梯式可變遞增/遞減電壓，此時，RRAM單元2108具有高電阻(例如，數百個千歐姆)，且汲取非常低的電流(例如數百nA至數uA)，意指RRAM單元具有不完全或部分細絲(來自重設操作)。在某時刻，施加BL電壓2138至RRAM單元2108造成開始設定細絲之其餘開放部分。此意指細絲之大小方面開始從不完整細絲生長至完整細絲，意指其開始完成介於RRAM單元之底電極與頂電極之間的導電路徑，且RRAM 2108的電阻下降並且RRAM 2108開始汲取更大電流(Icell)。這造成電晶體2116及2117中之折疊電流(=Icomp_top 2102-Icell)開始下降。一旦設定記憶體單元電流Icell達到相當於頂限制電流I_comp_top 2102，電晶體2116/2117中之電流下降到低於參考電流I-SETREF 2118。此時，電流源2118造成反相器2119之輸入處的電壓增加。在某時刻，電壓從「0」狀態翻轉至「1」狀態，造成反相器2120之輸出亦從「0」變為「1」，表示設定操作完成。該狀態變化關斷PMOS電晶體2101，其繼而停止V_SETSUP電壓2160以防施加至RRAM單元之頂電極。
圖22描繪設定時驗證電路2200，其在RRAM單元2208上執行設定操作，且在設定操作期間，藉由自動且持續地比較耦接至RRAM單元之位元線的電壓與目標參考設定電壓，一旦設定完成 自動停止操作。在所顯示之組態中，設定時驗證電路2200包含控制PMOS電晶體2201、頂限制電流源I_comp_top 2202、原生NMOS電晶體2206、開關2203及2205、比較器2204、ymux NMOS電晶體2207、選擇電晶體2209、開關2212及2213、開關2216、反相器2215、開關2217、以及比較器2218。電路2200含有前文針對電路2100所描述的許多相同或相似組件或操作細節(諸如電流或電壓波形定形狀)，且為了效率，此處將不再次描述該等組件操作細節。
在設定操作開始時，信號DONEX 2230係「0」。控制PMOS 2201被導通且傳遞設定供應電壓V_SETSUP 2260至節點IOW_S 2234中。IOW_S 2234處的電壓開始增加。此時RRAM單元2208具有高電阻且汲取很少或低電流。節點IOW_S 2234上的上升電壓造成節點IOW 2232增加至由比較器2204之輸入上的參考位準VSETREF_BL 2240所判定之設定偏壓電壓(在開關2205係閉合且開關2203係斷開的情況)。此電壓IOW 2232透過ymux NMOS電晶體2207傳遞至位元線BL 2212。在某時刻，施加足夠高的設定偏壓電壓至RRAM單元2208之頂電極造成細絲之其餘開放部分開始設定，且RRAM 2208的電阻下降且RRAM 2208開始汲取較大(Icell)電流。一旦目標設定記憶體單元電流Icell達到相當於頂限制電流I_comp_top 2202，此造成IOW_S 2234上的電壓開始下降。當電壓IOW_S 2234負向超過低於參考電壓VSETREF 2221時，比較器2218之輸出從「0」翻轉至「1」，表示設定操作完成。該狀態變化關斷PMOS電晶體2201，其繼而停止V_SETSUP電壓2260以防施加。這造成位元線 BL 2212上的電壓趨向於接地位準，而停止設定操作。
替代地，頂限制電流2202可由電阻器負載(諸如電阻器或作為電阻器的電晶體)取代。
圖23描繪重設時驗證電路2300，其在RRAM單元2302上執行重設操作，且在重設操作期間，藉由自動且持續地比較耦接至RRAM單元之位元線的電壓與目標重設參考電壓，一旦重設完成自動停止操作。在所顯示之組態中，重設時驗證電路2300包含ymux NMOS電晶體2301、選擇電晶體2303、開關2307及2308、NMOS電晶體2309、重設負載Rload 2342(電阻器或作為電阻器的電晶體)、以及比較器2310。
在操作開始時，RRAM單元之電阻處於低(在設定操作之後)，信號DONEX 2330係「0」，且NMOS開關2308開啟。位元線BL 2306被拉向接地。重設電壓供應係施加至源極線2305且透過NMOS電晶體2303傳遞至RRAM單元2302之底電極，其中WL 2304係開啟。在設定操作期間，重設電壓供應可係固定電壓、斜坡電壓、階梯式可變遞增/遞減電壓。來自原始設定狀態的高單元電流將節點IOW 2334拉向重設偏壓位準(=Icell*Rload)。此電壓係設定至大於重設參考電壓VRSTREF 2321。在某時刻，RRAM單元2302被重設且其細絲之一部分受到破壞。然後，RRAM單元2302的電阻急劇上升。此時，節點IOW 2334被Rload 2342拉低、變成低於VRSTREF 2321位準、將DONEX 2330從「0」翻轉至「1」。此繼而關斷開關2308，浮接節點IOW 2334，而有效地停止重設操作。
圖24描繪重設時驗證電路2400，其在RRAM單元2402上執行重設操作，且在重設操作期間，藉由自動且持續地比較RRAM單元電流(Icell)與目標重設電流(Ireset_target)，一旦重設完成自動停止操作。在所顯示之組態中，重設時驗證電路2400包含ymux NMOS電晶體2401、選擇電晶體2403、開關2405及2406、NMOS電晶體2407、2408及2409、電流源I-RSTREF 2410、反相器2421、以及反相器2411及2412。電晶體2408係二極體連接式且連接至經選取RRAM單元之位元線，且作用以在操作期間直接感測單元電流。
在操作開始時，RRAM單元之電阻處於低(在設定操作之後)，信號DONEX 2430係「0」，且NMOS電晶體2407開啟，而將節點IOW連接至二極體連接式NMOS電晶體2408之汲極/閘極。位元線2436係藉由ymux NMOS電晶體2401連接至IOW 2434。重設電壓供應係施加至源極線2404。最初，高電流單元(在一設定操作之後)直接流動至感測電晶體2408且經鏡射至電晶體2409中。此電流係對參考重設電流I-RSTREF 2410比較。由於其初始單元(設定)電流大於參考重設電流I-RSTREF 2410，所以節點2440被拉至接地，而有效地將DONEX 2430拉至等於「0」。在某時刻，在重設電壓供應經耦接至RRAM單元2402之底電極之後，RRAM單元2402經重設且其細絲之一部分受到破壞。然後，RRAM單元2402的電阻急劇上升。此時，單元電流小於參考重設電流I-RSTREF 2410時，電流源2410造成節點2440(反相器2411之輸入上的電壓)從「0」翻轉至「1」，而造成反相器2412之輸出亦從「0」翻轉至 「1」，表示重設操作結束。此關斷電晶體2407，浮接IOW 2434及BL 2436，而有效地停止重設操作。
另一實施例使用二極體連接式電晶體以在設定或形成操作期間直接感測電流。在此情況中，二極體連接式PMOS連接至經選取RRAM單元之位元線。PMOS之源極連接至一設定或形成電壓供應。二極體連接式PMOS中之電流經鏡射至電流比較器中以與設定/形成參考電流相比較。一旦二極體連接式PMOS中之電流達到與參考設定/形成電流同位，設定/形成操作停止。
另一實施例使用負載(電阻器或作為電阻器的電晶體)以在設定或形成操作期間直接感測電流。在此情況中，負載之第一端子連接至經選取RRAM單元之位元線。負載之第二端子連接至一設定或形成電壓供應。在操作期間，第一端子上的電壓作用為感測節點，以自動停止操作。
圖25描繪快閃記憶體系統2500(其可實施在晶粒800上)。快閃記憶體系統2500包含陣列2501與2502(對應於圖8中之陣列801與803)、列解碼器2503與2504(對應於列解碼器805與806)、行解碼器2505與2506(對應於行解碼器806與808)、及感測電路2510(對應於感測電路810)。快閃記憶體系統2500進一步包含參考陣列2509及感測電路電流參考2508。
陣列2501中之快閃記憶體單元之各行經耦接至位元線，使得針對陣列2501中之各行有一條位元線。類似地，陣列2502中之快閃記憶體單元之各行經耦接至位元線，使得針對陣列2502中之 各行有一條位元線。在針對經選取位址的讀取操作期間，行解碼器2505及2506將經選取位元線連接至感測電路2510。感測電路2510包含複數個感測放大器電路2507a、2507b、…、2507n，其中n係可並行讀取之位元線數目，且稱為快閃記憶體系統2500的IO寬度(一般而言n係32或64)。此等感測放大器電路將統稱為感測放大器電路2507。
在此實施例中，參考陣列2509係與陣列2501及2502的快閃記憶體單元在結構上完全相同之一虛置快閃記憶體單元之陣列，但實際上不用以儲存使用者資料。參考陣列2509作用以產生用於感測陣列2501及2502兩者的讀取參考偏壓。在一替代實施例中，參考陣列2509在沒有快閃記憶體單元的情況下包含常規參考電晶體。此等常規參考電晶體經不同地定大小及/或偏壓以為感測電路2510提供不同的跳脫點(亦即，區別「1」與「0」的電流或電壓位準)。在另一替代實施例中，參考陣列2509在沒有快閃記憶體單元的情況下包含常規參考電阻器。此等常規參考電阻器經不同地定大小以為感測電路2510提供不同跳脫點。
感測電路電流參考2508經耦接至一虛置快閃記憶體單元之一或多者且產生電流。使用電流鏡技術，將該電流鏡射在感測放大器電路2507之各者中。鏡像參考電流彼等對來自陣列2501或2502的經選取記憶體單元進行比較，以產生指示儲存在經選取記憶體單元中之資料之值的輸出。
圖26描繪另一快閃記憶體系統2600(其可實施在晶粒 800上)。相似於快閃記憶體系統2500，快閃記憶體系統2600包含陣列2501與2502、列解碼器2503與2504、及行解碼器2505與2506。快閃記憶體系統2600進一步包含參考陣列2601與2602及感測電路2603。
陣列2501中之快閃記憶體單元之各行經耦接至位元線，使得針對陣列2501中之各行有一條位元線。類似地，陣列2502中之快閃記憶體單元之各行經耦接至位元線，使得針對陣列2502中之各行有一條位元線。在針對經選取位址的讀取操作期間，行解碼器2505及2506將經選取位元線連接至感測電路2603。感測電路2603包含複數個感測放大器電路2604a、2604b、…、2604n，其中n係可並行讀取之位元線數目，且稱為快閃記憶體系統2600的IO寬度(一般而言n係32或64)。此等感測放大器電路將統稱為感測放大器電路2604。
在此實施例中，參考陣列2601及2602兩者係與陣列2501及2502的快閃記憶體單元在結構上完全相同之一虛置快閃記憶體單元之陣列，但實際上不用於儲存使用者資料。當經選取記憶體單元在陣列2501中時，各感測放大器電路2604將連接至參考陣列2602中之記憶體單元，其中該記憶體單元將作為參考記憶體單元。當經選取記憶體單元在陣列2502中時，各感測放大器電路2604將連接至參考陣列2601中之記憶體單元，該記憶體單元將作為參考記憶體單元。因此，與快閃記憶體系統2500不同，快閃記憶體系統2600不需要感測電路電流參考2508或使用電流鏡。在另一替代實施例中，參考陣列 2601及2602在沒有快閃記憶體單元的情況下包含常規參考電晶體。此等常規參考電晶體經不同地定大小及/或偏壓以為感測電路2603提供不同跳脫點。在另一替代實施例中，參考陣列2601及2602在沒有快閃記憶體單元的情況下包含常規參考電阻器。此等常規參考電阻器經不同地定大小以為感測電路2603提供不同跳脫點。
圖27描繪感測放大器2700。感測放大器2700包含資料讀取區塊2701、參考讀取區塊2702、及差動放大器2703。
資料讀取區塊2701連接至RRAM單元2711，該RRAM單元係用於讀取操作的經選取單元。資料讀取區塊2701包含組態如所示之感測負載PMOS電晶體2704、2705、及2709、NMOS原生電晶體2710、NMOS電晶體2706及2707、以及比較器2708。電晶體2710及2713(其等之閘極連接至節點2724)作用為疊接電晶體，以使感測節點2720及參考節點2721與記憶體單元之位元線分離。電晶體2704/2705/2706/2707的功能與電晶體2710及2713一起作用以加諸固定位元線讀取偏壓電壓。其藉由將參考電晶體複製為用於位元線的鉗位複製電晶體來運作，如下述。固定讀取位元線參考電壓(例如，0.2v)係加諸在NMOS電晶體(參考電晶體)2706之閘極上，此導致固定電流在此裝置中流動。此電流從二極體連接式PMOS電晶體2704鏡射至PMOS電晶體2705中及至NMOS電晶體(複製電晶體)2707中。由於相同電流在參考電晶體2706及複製電晶體2707中流動，所以複製電晶體2707之閘極必須與參考電晶體2706之閘極電壓相同，其係固定讀取位元線參考電壓。且由於電晶體2710之 閘極電壓與電晶體2713之閘極電壓相同，因此電晶體2713之源極類似於電晶體2710之源極。
參考讀取區塊2702包含PMOS電晶體2712、原生NMOS電晶體2713、及參考電路2714。此處，參考電路2714可包含參考讀取單元或參考電流源。
差動放大器2703包含：一起形成比較器的輸入交叉耦接之PMOS電晶體2715與2716及輸入交叉耦接之NMOS電晶體2717與2718；以及NMOS啟用電晶體2719(其亦作為用於交叉耦接之NMOS電晶體2717與2718的暫態偏壓尾電流)。
在操作期間，差動放大器區塊2703將比較由資料讀取區塊2701提供的感測節點2720與由參考讀取區塊2702提供的參考節點2721以產生輸出2722。若在參考節點2721處所汲取之讀取參考電流超過在感測節點2720處所汲取之記憶體單元電流(表示「0」儲存在經選取RRAM單元2711中)，則輸出2722將係低的。若在參考節點2721處所汲取之讀取參考電流小於在感測節點2720處所汲取之記憶體單元電流(表示「1」儲存在經選取記憶體RRAM單元2711中)，則輸出2722將係高的。
圖28描繪感測放大器2800。感測放大器2800包含資料讀取區塊2801、參考讀取區塊2802、及差動放大器2803。
資料讀取區塊2801連接至RRAM單元2811，該RRAM單元係用於讀取操作的經選取單元。資料讀取區塊2801包含感測負載PMOS電晶體2809及NMOS原生電晶體2810。資料讀取區 塊2801進一步包含運算放大器2826，其在讀取操作期間提供位元線偏壓。運算放大器2826包含PMOS電晶體2804、2805、與2806，以及NMOS電晶體2807與2808。運算放大器2826將藉由將電晶體2806之閘極電壓維持至相同於電晶體2905之閘極電壓(其等於輸入讀取位元線參考電壓)來疊加讀取位元線參考電壓在位元線2811上。疊接電晶體2810及2813具有相同閘極電壓以在主陣列位元線及參考位元線上維持類似源極電壓。
參考讀取區塊2802包含PMOS電晶體2812、原生NMOS電晶體2813、及參考電路2814。此處，參考電路2814可包含參考讀取單元或參考電流源。
差動放大器2803包含：一起形成比較器的輸入交叉耦接之PMOS電晶體2815及2816以及輸入交叉耦接之NMOS電晶體2817及2818；以及NMOS啟用電晶體2821。差動放大器2803進一步包含輸入NMOS電晶體2819及2820、以及偏壓PMOS電晶體2822、2823、2824、及2825。
差動放大器2803藉由電容器2826耦接至資料讀取區塊2801，且差動放大器2803藉由電容器2827耦接至參考讀取區塊2802。
在操作期間，差動放大器區塊2803將比較由資料讀取區塊2801提供的感測節點2827與由參考讀取區塊2802提供的參考節點2828以產生輸出2829。若在參考節點2828處所汲取之讀取參考電流超過在感測節點2827處所汲取之記憶體單元電流(表示「0」儲 存在經選取RRAM單元2811中)，則輸出2829將係低的。若在參考節點2828處所汲取之讀取參考電流小於在感測節點2827處所汲取之記憶體單元電流(表示「1」儲存在經選取記憶體RRAM單元2811中)，則輸出2829將係高的。
圖29描繪電流測量(監測)元件2900。電流測量元件2900包含洩漏補償PMOS電晶體2901、開關2902、電容器2903、預充電PMOS電晶體2904、行解碼器ymux(Y多工器)2905、經選取RRAM單元2906、緩衝原生NMOS電晶體2907、以及比較器2908。藉由測量斜坡速率，電流測量元件2900可偵測非常小電流(約數百微微安培至奈米安培)。具體地，首先如下完成洩漏補償步驟。RRAM單元2906係關閉(字線關閉)，在開關2902閉合情況中，藉由二極體來連接PMOS電晶體2901，PMOS電晶體2901係用以測量在關閉條件中的節點2910上之洩漏。藉由流動在電晶體2901中之洩漏電流來建立偏壓汲極/閘極電壓。然後，開關2902係關閉，此時電晶體2901將在其閘極上保持偏壓汲極/閘極電壓，因此產生從高電力供應流動至節點2910的洩漏電流，有效地消除流動至接地的節點2910上的關閉條件洩漏。接著，經選取ymux 2905開啟而將節點2910連接至RRAM單元2906。接著，PMOS電晶體2901將電容器2903充電至高參考電壓，在其之後PMOS電晶體係斷開。然後，由RRAM單元2906所汲取之電流將電容器2903放電，且在某時刻，節點2910上的電壓將變成低於比較器2908的參考電壓2912，造成比較器2908之輸出翻轉。該速率藉由公式I=C*T/V來判定RRAM單元 電流，因此藉由測量時序，可判定電流。例如，1na=10pF * 1V/10ms。
圖30描繪電流產生器3000，其可用於在寬範圍內(例如，幾nA至100uA)產生在形成操作期間所需的I-form電流。電流產生器3000包含PMOS電晶體3001與3005、及NMOS電晶體3002與3004。電流產生器3000進一步包含可變PMOS電晶體3003及3007、及可變NMOS電晶體3006，其中可調整寬長比。藉由調整可變PMOS電晶體3003(m=1至100)及3007(m=1至100)及可變NMOS電晶體3006(m=1至100)，諸如電晶體之寬度單位的啟用/修整m因數，輸出電流IOut將係輸入電流IIn以大如10,000之因數的放大版本。
圖31描繪寫入驗證混合演算法3100。首先，針對ADDRESS X，計時輸入DATA(步驟3101)。在執行寫入及選通之前執行驗證讀取(步驟3102)。驗證-讀取、寫入、選通控制係內部控制(諸如感測控制及內部設定/重設/形成偏壓控制)及諸如來自測試器之外部控制(來自用於寫入、輪詢及讀取命令輸入的控制/位址/資料接腳)的組合。該等供應(VSUPx、VREF、IREF)係從外部或內部提供。固定、斜坡、階梯式電流及電壓偏壓係藉由外部供應定形狀及內部類比產生器的組合或藉由內部類比產生器來完成。輪詢狀態暫存器(步驟3103)。若狀態暫存器中之「完成」位元指示「1」之值，則操作係完成，且系統等待下一個資料及位址對被計時輸入。若「完成」位元指示「0」，則系統程序執行寫入操作(步驟3104)。「完 成」位元係藉由內部感測電路系統驗證單元電流達到目標的結果(圖25至圖29)。
圖32描繪用於圖31之寫入驗證混合演算法3100的例示性波形。提供外部供應VSUPx以提供用於設定/重設/形成及抑制偏壓以及用於類比電路的供應(VREF、IREF)。控制/位址/資料接腳對大量者係通用。
圖33描繪並行寫入方法3300。並行寫入(形成/設定/重設)驗證意指達到目標的RRAM單元驗證在寫入操作期間自動完成，諸如針對圖19至圖24所描述者。在步驟3301中，系統判定電流Icell是否係I target-I offset。若是，則系統進行至步驟3304。若否，則系統進行至步驟3302。在步驟3302中，在並行寫入-驗證操作期間，系統判定並行寫入-驗證Icell是否係I target-I offset(在寫入操作期間並行地驗證)。若否，則系統進行至步驟3303。若是，則系統進行至步驟3304。在步驟3303中，系統判定寫入時序是否超過預定時序(逾時=是或否)。若是，則進行至步驟3304。若否，則系統重複步驟3302。在步驟3304中，系統驗證Icell=Itarget+/-Imar(目標在邊限內)。若是，則該方法完成。若否，則系統進行至步驟3305。在步驟3305中，系統判定並行寫入-驗證Icell是否係I target+/-I mar(在寫入操作期間並行驗證)。若是，則該方法完成。若否，則系統進行至步驟3306。在步驟3306中，系統判定寫入時序是否超過預定時序(逾時=是或否)。若是，則該方法完成。若否，則系統重複步驟3305。在上述方法中，寫入電流及/或電壓偏壓可包含固定、 斜坡、或粗及/或細增量/減量階躍脈衝(step pulse)。另外，脈衝寫入時序可係可變脈衝寬度。目標單元電流對於Ioffset而言可係大的，及對於Imar(Imargin)而言可係小的。
圖34描繪寫入然後驗證(形成/設定/重設)方法3400。在步驟3041中，系統判定是否Icell=I target-I offset。若是，則系統進行至步驟3402。若否，則系統進行至步驟3403。在步驟3402中，系統判定是否Icell=Itarget+/Imar(目標單元電流在可接受邊限內)。若是，則該方法完成。若否，則系統進行至步驟3404。在步驟3403中，系統寫入粗增量V/I/T=V/I/Tinit+V/I/Tinccrude(大電壓、電流及/或時間脈衝步)，然後進行回到步驟3401。在步驟3404中，系統寫入細增量V/I/T=V/I/Tinit+V/I/Tincfine(細電壓、電流及/或時間脈衝步)且進行回到步驟3402。
圖35描繪例示性RRAM單元俯視圖佈局3500，其係圖9所示之陣列900的例示性佈局。例示性RRAM單元3504經耦接至位元線3501(BL0)、字線3502(WL0)、及源極線3503(SL0)。在位元線中用於頂部兩個單元的擴散區3505a及用於底部兩個單元的擴散區3505b被分離。擴散3506將兩個相鄰列中之單元的所有源極線連接在一起。
圖36描繪例示性RRAM單元俯視圖佈局3600，其具有圖10所示之陣列1000的例示性接地線佈局及圖15所示之陣列的例示性單元佈局。例示性RRAM單元3604經耦接至位元線3601 (BL0)、字線3602(WL0)、及源極線3603(SL0)。該陣列包括經埋置在整個陣列中的接地線，諸如接地線3605(用於圖10之接地線的例示性佈局)。單元佈局3606對應於圖15中之單元1501/1502/1503。
圖37描繪例示性RRAM單元俯視圖佈局3700，其係圖14所示之陣列1400的例示性佈局。例示性RRAM單元3704經耦接至位元線3701(BL0)、字線3702(WL0)、及源極線3703(SL0)。
本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範圍，反而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。應注意的是，如本文中所使用，「在…上方(over)」及「在…之上(on)」之用語皆含括性地包括「直接在…之上(directly on)」(無居中的材料、部件或間隔設置於其間)及「間接在…之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，用語「相鄰(adjacent)」包括「直接相鄰(directly adjacent)」(二者之間無設置任何居中材料、部件、或間隔)和「間接相鄰(indirectly adjacent)」(二者之間設置有居中材料、元件、或間隔)。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/部件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/部件存在。

Claims (60)

  1. 一種非揮發性記憶體系統，其包含：電阻式隨機存取記憶體(RRAM)單元之一陣列，該等RRAM單元經組織成列及行，其中各單元包含一頂電極、一底電極、及介於該頂電極與底電極之間的一切換層；複數個位元線，各位元線經耦接至一行RRAM單元；複數個字線，各字線經耦接至一列RRAM單元；及複數個源極線，各源極線經耦接至兩個相鄰列RRAM單元；其中各RRAM單元能夠藉由施加電壓或電流之不同組合至相關聯之一位元線、字線及源極線以改變該RRAM單元之該切換層來形成、設定及重設。
  2. 如請求項1之系統，其中該陣列中之複數個行RRAM單元經使用作為一接地源且非用以儲存使用者資料。
  3. 如請求項1之系統，其中各對之相鄰列RRAM單元係藉由一隔離列電晶體來與至少一相鄰對之相鄰列RRAM單元分離。
  4. 如請求項1之系統，其中該複數個位元線之各者經耦接至一額外位元線以形成一位元線對。
  5. 如請求項4之非揮發性記憶體系統，其中該陣列中之複數個行RRAM單元經使用作為一接地源且非用以儲存使用者資料。
  6. 如請求項1之系統，其中各RRAM單元經耦接至一選擇器。
  7. 如請求項1之系統，其中各RRAM單元經耦接至兩個選擇器。
  8. 一種非揮發性記憶體系統，其包含：電阻式隨機存取記憶體(RRAM)單元之一陣列，該等RRAM單元經組織成列及行，其中各單元包含一頂電極、一底電極、及介於該頂電極與底電極之間的一切換層；複數個位元線，各位元線經耦接至一行RRAM單元；複數個字線，各字線經耦接至一列RRAM單元；及複數個源極線，各源極線經耦接至兩對相鄰列RRAM單元之一部分；其中各RRAM單元能夠藉由施加電壓或電流之不同組合至相關聯之一位元線、字線及源極線以改變該RRAM單元之該切換層來形成、設定及重設。
  9. 如請求項8之系統，其中該複數個源極線中之各者正交於該複數個字線之至少一者。
  10. 如請求項8之系統，其中在共用一字線的相鄰列RRAM單元中之單元對係用以儲存一位元之使用者資料。
  11. 一種非揮發性記憶體系統，其包含：電阻式隨機存取記憶體(RRAM)單元之一陣列，該等RRAM單元經組織成列及行，其中各單元包含一頂電極、一底電極、及介於該頂電極與底電極之間的一切換層；複數個位元線，各位元線經耦接至一行RRAM單元；複數個字線，各字線經耦接至一列RRAM單元；及複數個源極線，各源極線經耦接至一行RRAM單元； 其中各RRAM單元能夠藉由施加電壓或電流之不同組合至相關聯之一位元線、字線及源極線以改變該RRAM單元之該切換層來形成、設定及重設。
  12. 一種非揮發性記憶體系統，其包含：電阻式隨機存取記憶體(RRAM)單元之一陣列，該等RRAM單元經組織成列及行，其中各單元包含一頂電極、一底電極、及介於該頂電極與底電極之間的一切換層；複數個位元線，各位元線經耦接至一行RRAM單元；複數個字線，各字線經耦接至一列RRAM單元；及複數個局部源極線，各局部源極線經耦接至兩對相鄰列RRAM單元之一部分；其中各RRAM單元能夠藉由施加電壓或電流之不同組合至相關聯之一位元線、字線及源極線以改變該RRAM單元之該切換層來形成、設定及重設。
  13. 如請求項12之系統，其中該陣列進一步經組織成四個RRAM單元之群組，其中四個RRAM單元之各群組連接至一選擇電晶體。
  14. 一種非揮發性記憶體系統，其包含：電阻式隨機存取記憶體(RRAM)單元之一陣列，該等RRAM單元經組織成列及行，其中各單元包含一頂電極、一底電極、及介於該頂電極與底電極之間的一切換層；複數個位元線，各位元線經耦接至二或更多行RRAM單元；複數個字線，各字線經耦接至一列RRAM單元；及 複數個源極線，各源極線經耦接至兩對相鄰列RRAM單元之一部分；其中各RRAM單元能夠藉由施加電壓或電流之不同組合至相關聯之一位元線、字線及源極線以改變該RRAM單元之該切換層來形成、設定及重設；及其中該陣列中之四個RRAM單元係用以儲存在該陣列中所儲存之各位元使用者資料。
  15. 一種非揮發性記憶體系統，其包含：電阻式隨機存取記憶體(RRAM)單元之一陣列，該等RRAM單元經組織成列及行，其中各單元包含一頂電極、一底電極、及介於該頂電極與底電極之間的一切換層；複數個位元線，各位元線經耦接至一行RRAM單元；複數個字線，各字線經耦接至一列RRAM單元；複數個源極線，各源極線經耦接至兩個相鄰列RRAM單元；及一形成時驗證(form-while-verify)電路，其用於藉由施加電壓或電流之一組合至與經選取之一RRAM單元相關聯之一位元線、字線、及源極線來在該陣列中經選取之該RRAM單元上執行一形成操作，且在該形成操作完成時停止該施加。
  16. 如請求項15之系統，其中該形成時驗證電路執行一電流比較。
  17. 如請求項16之系統，其中該電流比較係一折疊電流比較。
  18. 如請求項15之系統，其中該形成時驗證電路執行一電壓比較。
  19. 如請求項15之系統，其中該形成時驗證電路包含一頂限制電流源(top compliance current source)。
  20. 如請求項15之系統，其中該形成時驗證電路包含一底限制電流源(bottom compliance current source)。
  21. 如請求項15之系統，其中該形成時驗證電路包含用於以粗解析度及細解析度來遞增一寫入電流的電路系統。
  22. 一種非揮發性記憶體系統，其包含：電阻式隨機存取記憶體(RRAM)單元之一陣列，該等RRAM單元經組織成列及行，其中各單元包含一頂電極、一底電極、及介於該頂電極與底電極之間的一切換層；複數個位元線，各位元線經耦接至一行RRAM單元；複數個字線，各字線經耦接至一列RRAM單元；複數個源極線，各源極線經耦接至兩個相鄰列RRAM單元；及一設定時驗證(set-while-verify)電路，其用於藉由施加電壓或電流之一組合至與經選取之一RRAM單元相關聯之一位元線、字線、及源極線來在該陣列中經選取之該RRAM單元上執行一設定操作，且在該設定操作完成時停止該施加。
  23. 如請求項22之系統，其中該設定時驗證電路執行一電流比較。
  24. 如請求項23之系統，其中該電流比較係一折疊電流比較。
  25. 如請求項22之系統，其中該設定時驗證電路執行一電壓比較。
  26. 如請求項22之系統，其中該設定時驗證電路包含一頂限制電流 源。
  27. 如請求項22之系統，其中該設定時驗證電路包含一底限制電流源。
  28. 如請求項22之系統，其中該設定時驗證電路包含用於以粗解析度及細解析度來遞增一寫入電流的電路系統。
  29. 一種非揮發性記憶體系統，其包含：電阻式隨機存取記憶體(RRAM)單元之一陣列，該等RRAM單元經組織成列及行，其中各單元包含一頂電極、一底電極、及介於該頂電極與底電極之間的一切換層；複數個位元線，各位元線經耦接至一行RRAM單元；複數個字線，各字線經耦接至一列RRAM單元；複數個源極線，各源極線經耦接至兩個相鄰列RRAM單元；及一設定時驗證電路，其用於藉由施加電壓或電流之一組合至與經選取之一RRAM單元相關聯之一位元線、字線、及源極線來在該陣列中經選取之該RRAM單元上執行一重設操作，且在該重設操作完成時停止該施加。
  30. 如請求項29之系統，其中該設定時驗證電路執行一電流比較。
  31. 如請求項30之系統，其中該設定時驗證電路包含用於執行該電流比較的一二極體連接式(diode connected)電晶體。
  32. 如請求項29之系統，其中該設定時驗證電路執行一電壓比較。
  33. 如請求項29之系統，其中該設定時驗證電路包含用於以粗解析度 及細解析度來遞增一寫入電流的電路系統。
  34. 一種非揮發性記憶體系統，其包含：電阻式隨機存取記憶體(RRAM)單元之一陣列，該等RRAM單元經組織成列及行，其中各單元包含一頂電極、一底電極、及介於該頂電極與底電極之間的一切換層；複數個位元線，各位元線經耦接至一行RRAM單元；複數個字線，各字線經耦接至一列RRAM單元；複數個源極線，各源極線經耦接至兩個相鄰列RRAM單元；及一感測電路，其用於讀取在該陣列中經選取之一RRAM單元中所儲存之一值，該感測電路包含一差動放大器，該差動放大器用於比較由經選取之該RRAM呼叫所汲取之一電流與由一參考電路所汲取之一電流。
  35. 如請求項34之系統，其中該參考電路包含一虛置參考單元。
  36. 如請求項34之系統，其中該參考電路包含在RRAM單元之一第二陣列中之一參考單元，其中RRAM單元之該第二陣列能夠儲存使用者資料。
  37. 如請求項34之系統，其中該感測電路包含一偏壓電路，該偏壓電路用於施加一複製偏壓電壓至經耦接至經選取之該記憶體單元的一位元線。
  38. 一種非揮發性記憶體系統，其包含：電阻式隨機存取記憶體(RRAM)單元之一陣列，該等RRAM 單元經組織成列及行，其中各單元包含一頂電極、一底電極、及介於該頂電極與底電極之間的一切換層；複數個位元線，各位元線經耦接至一行RRAM單元；複數個字線，各字線經耦接至一列RRAM單元；複數個源極線，各源極線經耦接至兩個相鄰列RRAM單元；及一基於時間之電流監測器，其用於在經選取之一單元上之一形成操作期間監測施加至經耦接至經選取之該單元的一位元線之該電流。
  39. 一種寫入至一電阻式隨機存取記憶體(RRAM)單元之方法，其包含：驗證通過該RRAM單元之一電流是否超過一臨限值；若該電流未超過該臨限值，則執行一並行寫入時驗證操作。
  40. 如請求項39之方法，其中該驗證步驟包含電流比較。
  41. 如請求項40之方法，其中該電流比較係一折疊電流比較。
  42. 如請求項39之方法，其中該驗證步驟包含電壓比較。
  43. 如請求項39之方法，其中該驗證步驟包含使用連接至一位元線的一二極體連接式電晶體以用於執行一電流比較。
  44. 如請求項39之方法，其中該並行寫入時驗證操作包含使用粗解析度及細解析度控制來遞增一寫入電流。
  45. 如請求項39之方法，其中該並行寫入時驗證操作包含施加一固定電壓。
  46. 如請求項39之方法，其中該並行寫入時驗證操作包含施加一斜坡電壓。
  47. 如請求項39之方法，其中該並行寫入時驗證操作包含以階梯式增量施加電壓。
  48. 如請求項39之方法，其中該並行寫入時驗證操作包含以階梯式減量施加電壓。
  49. 如請求項39之方法，其中該並行寫入時驗證操作包含以一可變寫入脈衝寬度施加電壓。
  50. 一種寫入至一電阻式隨機存取記憶體(RRAM)單元之方法，其包含：驗證通過該RRAM單元之一電流是否已達到一目標值；若否，則執行一寫入操作；使用一電流比較來驗證該寫入操作。
  51. 如請求項50之方法，其中該電流比較係一折疊電流比較。
  52. 如請求項50之方法，其中該驗證步驟包含使用連接至一位元線的一二極體連接式電晶體以用於執行一電流比較。
  53. 如請求項50之方法，其中該執行步驟包含使用粗解析度及細解析度控制來遞增一寫入電流。
  54. 如請求項50之方法，其中該並行寫入時驗證操作包含施加一固定電壓。
  55. 如請求項50之方法，其中該並行寫入時驗證操作包含施加一斜坡電壓。
  56. 如請求項50之方法，其中該並行寫入時驗證操作包含以階梯式增量施加電壓。
  57. 如請求項50之方法，其中該並行寫入時驗證操作包含以階梯式減量施加電壓。
  58. 如請求項50之方法，其中該並行寫入時驗證操作包含以一可變寫入脈衝寬度施加電壓。
  59. 如請求項50之方法，其中該執行步驟利用混合控制。
  60. 如請求項59之方法，其中該混合控制包含一內部控制及來自一測試器的一外部控制。
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