KR20240007294A - 저항성 랜덤 액세스 메모리 셀들의 어레이에 대한 기입 및 판독을 위한 회로 - Google Patents

저항성 랜덤 액세스 메모리 셀들의 어레이에 대한 기입 및 판독을 위한 회로 Download PDF

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Abstract

저항성 랜덤 액세스 메모리 셀들에 대한 기입 및 판독을 위한 회로의 다수의 실시예가 개시된다. 저항성 액세스 메모리 셀들의 어레이를 위한 다양한 아키텍처 및 레이아웃이 또한 개시된다.

Description

저항성 랜덤 액세스 메모리 셀들의 어레이에 대한 기입 및 판독을 위한 회로{CIRCUITRY FOR WRITING TO AND READING FROM AN ARRAY OF RESISTIVE RANDOM ACCESS MEMORY CELLS}
저항성 랜덤 액세스 메모리 셀들(resistive random access memory cells)에 대한 기입 및 판독을 위한 회로의 다수의 실시예가 개시된다. 저항성 액세스 메모리 셀들의 어레이를 위한 다양한 아키텍처 및 레이아웃이 또한 개시된다.
저항성 랜덤 액세스 메모리(RRAM)는 일종의 비휘발성 메모리이다. 일반적으로, RRAM 메모리 셀들은 각각 2개의 전도성 전극들 사이에 개재되는 저항성 유전체 재료 층을 포함한다. 유전체 재료는 보통 절연성이다. 그러나, 유전체 층에 걸쳐 적절한 전압을 인가함으로써, 전도 경로(전형적으로, 필라멘트(filament)로 지칭됨)가 유전체 재료 층을 통해 형성될 수 있다. 일단 필라멘트가 형성되면, 그것은 유전체 층에 걸쳐 적절한 전압들을 인가함으로써, "재설정(reset)"(즉, 파손 또는 파열되어, RRAM 셀에 걸쳐 높은 저항 상태를 야기함) 및 설정(set)(즉, 재-형성되어, RRAM 셀에 걸쳐 더 낮은 저항 상태를 야기함)될 수 있다. 낮은 및 높은 저항 상태들은 저항 상태에 따라 "1" 또는 "0"의 디지털 신호를 나타내도록 이용될 수 있고, 이에 의해, 소정 비트의 정보를 저장할 수 있는 재프로그래밍가능 비휘발성 메모리 셀을 제공할 수 있다.
도 1은 RRAM 메모리 셀(1)의 종래의 구성을 도시한다. 메모리 셀(1)은 각각 상부 및 하부 전극들(3 및 4)을 형성하는 2개의 전도성 재료 층들 사이에 개재되는 저항성 유전체 재료 층(2)을 포함한다.
도 2a 내지 도 2d는 유전체 재료 층(2)의 스위칭 메커니즘을 도시한다. 구체적으로, 도 2a는 제조 후 그의 초기 상태에 있는 저항성 유전체 재료 층(2)을 도시하며, 여기서 층(2)은 비교적 높은 저항을 나타낸다. 도 2b는 적절한 전압을 층(2)에 걸쳐 인가함으로써 층(2)을 통한 전도성 필라멘트(7)의 형성을 도시한다. 필라멘트(7)는 층(2)을 통한 전도성 경로이며, 따라서 층은 (필라멘트(7)의 비교적 높은 전도율 때문에) 그에 걸쳐 비교적 낮은 저항을 나타낸다. 도 2c는 층(2)에 걸친 "재설정" 전압의 인가에 의해 유발되는, 필라멘트(7)에서의 파열부(8)의 형성을 도시한다. 파열부(8)의 영역은 비교적 높은 저항을 갖고, 따라서 층(2)은 그에 걸쳐 비교적 높은 저항을 나타낸다. 도 2d는 층(2)에 걸친 "설정" 전압의 인가에 의해 유발되는, 파열부(8)의 영역에서의 필라멘트(7)의 복구를 도시한다. 복구된 필라멘트(7)는 층(2)이 그에 걸쳐 비교적 낮은 저항을 나타냄을 의미한다. 각각 도 2b 및 도 2d의 "형성" 또는 "설정" 상태들에서의 층(2)의 비교적 낮은 저항은 디지털 신호 상태(예를 들어, "1")를 표현할 수 있고, 도 2c의 "재설정" 상태에서의 층(2)의 비교적 높은 저항은 상이한 디지털 신호 상태(예를 들어, "0")를 표현할 수 있다. RRAM 셀(1)은 반복하여 "재설정" 및 "설정"될 수 있고, 따라서 그것은 이상적인 재프로그래밍가능 비휘발성 메모리 셀을 형성한다.
이 유형의 RRAM 메모리 셀의 단점들 중 하나는 필라멘트를 형성하는 데 필요한 전압 및 전류가 비교적 높다(그리고 메모리 셀을 설정 및 재설정하는 데 필요한 전압들보다 상당히 더 높을 수 있다)는 것이다.
이 문제를 해결하기 위해, 출원인들은 이전에 미국 특허 출원 공개 제2016/0181517호로서 공개된 미국 특허 출원 제14/582,089호를 출원하였고, 이는 본 명세서에 참고로 포함된다. 해당 출원은 셀의 필라멘트를 형성하기 위해 더 낮은 전압 및 전류를 필요로 하는 개선된 RRAM 메모리 셀을 제시하였다. 구체적으로, 해당 출원은 셀의 전도성 필라멘트를 형성하는 데 필요한 전압을 감소시키는 방식으로 전극들 및 저항성 유전체 층이 구성된, 기하학적으로 향상된 RRAM 셀을 개시하였다. 출원인은 2개의 전극들 사이의 지점에 있는 저항성 유전체 층에 급한 코너(sharp corner)를 제공함으로써 필라멘트를 효과적으로 형성하는 데 필요한 전압 및 전류가 상당히 감소된다는 것을 발견하였다. 이 설계는 도 3 내지 도 6을 참조하여 후술될 것이다.
도 3은 직각으로 만나는 각각 긴 제1 및 제2 부분들(12a 및 12b)을 갖는 저항성 유전체 층(12)을 포함하는, RRAM 메모리 셀(10)의 전반적인 구조를 예시한다. 구체적으로, 제1 부분(12a)은 길고 수평으로 연장되고, 제2 부분(12b)은 길고 수직으로 연장되어, 2개의 부분들(12a 및 12b)이 급한 코너(12c)에서 만나게 된다(즉, 저항성 유전체 층(12)은 "L" 형상을 가짐). 제1 전극(14)은 수평 층 부분(12a) 위에 그리고 수직 층 부분(12b)의 좌측에 배치된다. 제2 전극(16)은 수평 층 부분(12a) 아래에 그리고 수직 층 부분(12b)의 우측에 배치된다. 따라서, 제1 및 제2 층 부분들(12a 및 12b) 각각은 전극들(14 및 16) 사이에 배치되고 그들과 전기 접촉한다. 전극들(14 및 16)은 W, Al, Cu, Ti, Pt, TaN, TiN 등과 같은 적절하게 전도성인 재료로 형성될 수 있고, 저항성 유전체 층(12)은 HfOx, TaOx, TiOx, WOx, VOx, CuOx, 또는 그러한 재료들의 다수의 층들 등과 같은 전이 금속 산화물로 제조된다. 대안적으로, 저항성 유전체 층(12)은 별개의 서브-층들과 전이 금속 산화물들의 하나 이상의 서브-층들의 복합재일 수 있다(예를 들어, 층(12)은 다수의 층들일 수 있다: Hf 층이 TaOx 층과 HfOx 층 사이에 배치됨). 급한 코너(12c)에서의 층(12)을 통한 필라멘트 형성은 급한 코너(12c)에서의 향상된 전기장으로 인해 유전체 층(12)이 평탄하였던 경우보다 더 낮은 전압들에서 발생할 수 있다는 것이 발견되었다.
도 4a 내지 도 4c는 본 발명의 RRAM 메모리 셀(10) 및 관련 회로를 형성하는 단계들을 도시한다. 공정은 기판(18) 상에 선택 트랜지스터를 형성함으로써 시작된다. 트랜지스터는 기판(18) 내에 형성된 소스/드레인 영역들(20/22) 및 그 사이의 채널 영역 위에 배치되고 채널 영역으로부터 절연되는 게이트(24)를 포함한다. 드레인(22) 상에, 도 4a에 예시된 바와 같이, 전도성 블록들(26 및 28) 및 전도성 플러그(30)가 형성된다.
전도성 재료의 층(32)이 (예를 들어, 당업계에 잘 알려져 있는 포토리소그래피 기법들을 사용하여) 플러그(30) 위에 형성된다. 그 후, 전도성 재료의 블록(34)이 전도성 재료의 층(32)의 일부 위에만 형성된다. 층(32)과 블록(34)이 만나는 코너는 플라즈마 처리에 의해 급하게 될 수 있다. 그 후, 전이 금속 산화물 층(36)이 층(32) 상에 그리고 블록(34)의 수직 부분 상에 침착된다. 다음으로, 전도성 재료 침착 및 CMP 에치 백(etch back)이 이어져 층(36) 상에 전도성 재료의 블록(38)을 형성한다. 생성된 구조물은 도 4b에 도시되어 있다.
전도성 플러그(40)가 전도성 블록(38) 상에 형성된다. 전도성 라인(예를 들어, 비트 라인(bit line))(42)이 플러그(40) 위에 형성되고 그에 연결된다. 생성된 구조물은 도 4c에 도시되어 있다. 층(32) 및 블록(34)은 RRAM 셀(10)의 하부 전극(16)을 형성하고, 층(36)은 RRAM 셀(10)의 저항성 유전체 층(12)을 형성하고, 블록(38)은 RRAM 셀(10)의 상부 전극(14)을 형성한다. 도 4c는 RRAM 메모리 셀에 대한 개략도를 추가로 포함하는데, 여기서 RRAM 셀은 그의 선택 트랜지스터를 갖는 RRAM 셀(10)에 대응하고, BL은 전극(42)이고, WL은 전극(24)이고, SL은 전극(20)이다.
도 5a 내지 도 5c는 본 발명의 RRAM 메모리 셀(10) 및 관련 회로의 대안적인 실시예를 형성하는 단계들을 도시한다. 공정은, 전술된 바와 같이, 기판(18) 상에 선택 트랜지스터를 형성함(소스/드레인 영역들(20/22)이 기판(18) 내에 형성되고, 게이트(24)가 그 사이의 채널 영역 위에 배치되고 채널 영역으로부터 절연됨)으로써 시작된다. 드레인(22) 상에, 도 5a에 예시된 바와 같이, 전도성 블록(44)이 형성된다.
전도성 재료의 층(46)이 블록(44) 위에 형성된다. 전이 금속 산화물 층(48)이 블록(46)의 수직 측부 표면들 중 하나를 따라 블록(46) 상에 그리고 블록(46)으로부터 멀어지게 침착된다. 다음으로, 침착 및 CMP 에치 백에 의해 전도성 재료의 층(50)을 형성하는 것이 이어진다. 생성된 구조물은 도 5b에 도시되어 있다. 따라서, 층들(48/50)의 다른 급한 팁 코너 교차점을 향하는 재료(46)의 급한 팁 코너(46a)가 존재한다. 이것은 상부 코너(46a)에서의 국소 전기장을 향상시키며, 이는 필수 형성 전압을 감소시킨다.
전도성 플러그(52)가 전도성 층(50) 상에 형성된다. 전도성 라인(예를 들어, 비트 라인)(54)이 플러그(52) 위에 형성되고 그에 연결된다. 생성된 구조물이 도 5c에 도시되어 있다. 층(46)은 RRAM 셀(10)의 하부 전극(16)을 형성하고, 층(48)은 RRAM 셀(10)의 저항성 유전체 층(12)을 형성하고, 층(50)은 RRAM 셀(10)의 상부 전극(14)을 형성한다.
비제한적인 예로서, 그의 원래의 상태에 있는 RRAM 셀(10)이 도 6a에 도시되어 있다. 전극들(14 및 16)은 CU로 형성되고, 저항성 유전체 층(12)은 HfOx로 형성된다. 도 6b에 도시된 바와 같이 급한 코너(12c)를 통해 전도성 필라멘트(56)를 형성하기 위해, 약 3-6V의 전압차가 전극들(14 및 16)에 걸쳐 인가된다. 도 6c에 도시된 바와 같이 필라멘트(56)에 파열부(58)를 형성함으로써 RRAM 셀(10)을 재설정하기 위해, 약 1-4V의 전압차가 전극들(14 및 16)에 걸쳐 인가된다. 도 6d에 도시된 바와 같이 필라멘트(56)에서 파열부(58)를 제거함으로써 RRAM 셀(10)을 설정하기 위해, 약 1-4V의 전압차가 전극들(16 및 14)에 걸쳐(즉, 형성 및 재설정 전압들에 대해 반대 극성으로) 인가된다.
종래 기술에서는 RRAM 셀 기술이 알려져 있지만, 필요한 것은 개선된 어레이 아키텍처들 및 레이아웃들이다. 추가로 필요한 것은 RRAM 메모리 셀(1 및 10)과 같은 RRAM 셀들에 대한 판독 및 기입 동작들을 수행하기 위한 개선된 회로들이다.
본 명세서에 개시된 발명들은 저항성 랜덤 액세스 메모리 셀들에서 기입 및 판독 동작들을 수행하기 위한 회로들에 대한 다수의 실시예를 포함한다. 본 발명들은 저항성 랜덤 액세스 메모리 셀들의 어레이에 대한 개선된 아키텍처들 및 레이아웃들을 추가로 포함한다.
도 1은 종래의 저항성 랜덤 액세스 메모리(RRAM) 셀의 측단면도이다.
도 2a는 제조 후 그의 초기 상태에 있는 종래의 RRAM 셀의 저항성 유전체 층의 측단면도이다.
도 2b는 그의 형성된 상태에 있는 종래의 RRAM 셀의 저항성 유전체 층의 측단면도이다.
도 2c는 그의 재설정 상태에 있는 종래의 RRAM 셀의 저항성 유전체 층의 측단면도이다.
도 2d는 그의 설정 상태에 있는 종래의 RRAM 셀의 저항성 유전체 층의 측단면도이다.
도 3은 출원인에 의해 발명되고 이전의 특허 출원에서 설명된 RRAM 셀의 측단면도이다.
도 4a 내지 도 4c는 도 3의 RRAM 셀을 형성하는 단계들을 도시한 측단면도들이다.
도 5a 내지 도 5c는 도 3의 RRAM 셀의 대안적인 실시예를 형성하는 단계들을 도시한 측단면도들이다.
도 6a는 그의 초기 상태에 있는 도 3의 RRAM 셀의 측단면도이다.
도 6b는 그의 형성된 상태에 있는 도 3의 RRAM 셀의 측단면도이다.
도 6c는 그의 재설정 상태에 있는 도 3의 RRAM 셀의 측단면도이다.
도 6d는 그의 설정 상태에 있는 도 3의 RRAM 셀의 측단면도이다.
도 7a는 RRAM 셀을 도시한다.
도 7b는 선택 트랜지스터를 갖는 RRAM 셀을 도시한다.
도 8은 RRAM 셀들의 어레이들 및 판독 및 기입 동작들을 수행하기 위한 회로를 포함하는 예시적인 다이(die)를 도시한다.
도 9는 RRAM 셀들의 어레이의 종래 기술의 아키텍처를 도시한다.
도 10은 RRAM 셀들의 어레이의 실시예를 도시한다.
도 11은 RRAM 셀들의 어레이의 다른 실시예를 도시한다.
도 12는 RRAM 셀들의 어레이의 다른 실시예를 도시한다.
도 13은 RRAM 셀들의 어레이의 다른 실시예를 도시한다.
도 14는 RRAM 셀들의 어레이의 다른 실시예를 도시한다.
도 15는 RRAM 셀들의 어레이의 다른 실시예를 도시한다.
도 16은 RRAM 셀들의 어레이의 다른 실시예를 도시한다.
도 17은 RRAM 셀들의 어레이의 다른 실시예를 도시한다.
도 18은 RRAM 셀들의 어레이의 다른 실시예를 도시한다.
도 19는 형성-동시-검증 회로(form-while-verify circuit)의 실시예를 도시한다.
도 20은 형성-동시-검증 회로의 다른 실시예를 도시한다.
도 21은 설정-동시-검증 회로(set-while-verify circuit)의 실시예를 도시한다.
도 22는 설정-동시-검증 회로의 다른 실시예를 도시한다.
도 23은 재설정-동시-검증 회로(reset-while-verify circuit)의 실시예를 도시한다.
도 24는 재설정-동시-검증 회로의 다른 실시예를 도시한다.
도 25는 RRAM 셀들의 어레이들에 대한 감지 아키텍처를 도시한다.
도 26은 RRAM 셀들의 어레이들에 대한 다른 감지 아키텍처를 도시한다.
도 27은 선택된 RRAM 셀과 함께 사용하기 위한 감지 증폭기의 실시예를 도시한다.
도 28은 선택된 RRAM 셀과 함께 사용하기 위한 감지 증폭기의 다른 실시예를 도시한다.
도 29는 선택된 RRAM 셀과 함께 사용하기 위한 전류 모니터의 실시예를 도시한다.
도 30은 선택된 RRAM 셀과 함께 사용하기 위한 전류 생성기의 실시예를 도시한다.
도 31은 기입 검증 하이브리드 알고리즘(write verify hybrid algorithm)을 도시한다.
도 32는 도 31의 기입 검증 하이브리드 알고리즘에 대한 예시적인 파형들을 도시한다.
도 33은 병행 기입 방법(concurrent write method)을 도시한다.
도 34는 병행 형성 방법(concurrent form method)을 도시한다.
도 35는 RRAM 셀들의 어레이의 실시예의 평면도 레이아웃을 도시한다.
도 36은 RRAM 셀들의 어레이의 다른 실시예의 평면도 레이아웃을 도시한다.
도 37은 RRAM 셀들의 어레이의 다른 실시예의 평면도 레이아웃을 도시한다.
도 7a는 RRAM 셀(700)의 실시예를 도시한다. RRAM 셀(700)은 상부 전극(710), 하부 전극(740), 저장소 층(720), 및 스위칭 층(730)을 포함한다. 일 실시예에서, 상부 전극(710) 및 하부 전극(740)은 TiN으로 구성되고, 저장소 층(720)은 Ti로 구성되고, 스위칭 층(730)은 HfOx로 구성된다. 대안에서, 상부 전극(710) 및 하부 전극(740)은 Pt, W, Ta, Al, Ru, 또는 Ir로 구성될 수 있다. 스위칭 층(730)은 TaOx, AlOx, 또는 Wox 등으로 구성될 수 있다. 스위칭 층(730)은 또한 임의의 단일 층 산화물로부터, 또는 Ti와 같은 산소 제거제 금속으로 구성되거나, 그것은 HfO2/Al2O3, HfO2/Hf/TaOx, 또는 HfO2/Ti/TiOx와 같은 상이한 산화물들 및 금속들을 조합한 다수의 층으로 구성될 수 있다.
도 7b에 도시된 바와 같이, RRAM 셀(700)은 선택기(750)에 연결되어(셀 선택 목적으로), RRAM 메모리 셀(비트-셀)을 생성한다. 이 도면에서, 선택기(750)는, 그의 드레인이 RRAM 셀(700)의 하부 전극(740)에 연결되고, 그의 게이트가 RRAM 셀(700)이 위치하는 어레이의 워드 라인(wordline)에 연결되고, 그의 소스가 어레이의 소스 라인(sourceline)에 연결되는 트랜지스터이다. RRAM 셀(700)의 상부 전극(710)은 어레이의 비트 라인에 연결된다. 선택기에 대한 대안적인 실시예들은 양방향 다이오드 또는 스위치를 포함할 수 있다.
앞서 논의된 바와 같이, RRAM 셀에서의 설정 동작은 셀에 "1"을 기입하기 위해 수행될 수 있고, 재설정 동작은 셀에 "0"을 기입하기 위해 수행될 수 있다.
표 1을 참조하면, 형성, 설정, 및 재설정 동작들을 수행하기 위해 다음의 예시적인 전압 및 전류가 메모리 셀(700)에 인가될 수 있다:
[표 1]
RRAM의 어레이가 생성될 때, 비트 라인들, 워드 라인들 및 소스 라인들은 형성, 설정, 또는 재설정 동작을 위한 셀들을 선택하고/하거나 형성, 설정, 또는 재설정 동작을 위한 셀들을 선택 해제하기 위해 이용될 수 있다. 워드 라인들, 소스 라인들 및 비트 라인들은 형성/설정/재설정/판독 동작을 위한 RRAM 메모리 셀들을 선택하기 위해 사용된다. 선택된 워드 라인은 RRAM 셀의 하부 전극을 형성/판독/설정 시에는 접지에 그리고 재설정 시에는 재설정 전압에 결합시키기 위해 사용된다. 선택된 비트 라인은 형성/설정/판독 동작에서는 형성/설정 바이어스를 제공하고 재설정 시에는 접지 레벨을 제공하기 위해 사용된다. 선택된 소스 라인은 형성/설정/판독 동작에서는 접지 레벨을 제공하고 재설정 동작에서는 재설정 바이어스를 제공하기 위해 사용된다. 선택되지 않은 단자들(SL/BL/WL)에 대해서는, 교란(원치 않는 셀 거동)을 방지하기 위해 적절한 억제 바이어스들이 사용된다. 이들 라인에 인가될 수 있는 전압 및 전류의 예들이 표 2 및 표 3에 제시되어 있다.
[표 2]
[표 3]
표 2 및 표 3의 어레이 동작 1 및 어레이 동작 2에서, READ 2는 READ 1의 역 판독(reversed read)인데, 이는 판독 동작 동안 BL 및 SL 단자들이 교환됨을 의미한다. 어레이 동작 1에서는, 형성 및 설정 동작을 위해 비트 라인에 그리고 재설정 동작을 위해 소스 라인에 하이(high) 전압이 인가된다. 어레이 동작 2에서는, 형성 및 설정 동작들을 위해 소스 라인에 그리고 재설정 동작을 위해 비트 라인에 하이 전압이 인가된다. 표 1 및 표 2에서, "FORM-V"는 전류 컴플라이언스로 전압 바이어스(고정, 램프, 또는 증가/감소 스텝)를 형성하는 것을 의미한다. "FORM-I"는 전압 컴플라이언스로 전류 바이어스(고정, 램프, 또는 증가/감소 스텝)를 형성하는 것을 의미한다. FORM-V 또는 FORM-I에서, 선택되지 않은 워드 라인들은 선택되지 않은 선택 트랜지스터들의 브레이크다운을 증가시키기 위해 바이어스 레벨에서 바이어스된다.
도 8은 본 명세서에 설명된 본 발명의 실시예들을 이용할 수 있는 RRAM 시스템의 실시예를 도시한다. 다이(800)는: 데이터를 저장하기 위한 메모리 어레이들(801, 802, 803, 및 804) - 각각의 메모리 어레이는 옵션으로 도 1 내지 도 7을 참조하여 전술된 메모리 셀들의 유형들 중 하나, 또는 RRAM 셀들의 다른 알려진 유형들을 이용함 -; 판독 또는 기입(즉, 형성, 설정 또는 재설정 동작을 위해 선택)되도록 각각 메모리 어레이들(801 및 802 또는 803 및 804) 내의 로우(row)에 액세스하기 위해 사용되는 로우 디코더 회로들(805 및 806); 판독 또는 기입되도록 각각 메모리 어레이들(801, 802, 803, 및 804) 내의 컬럼(column)에 액세스하기 위해 사용되는 컬럼 디코더 회로들(806, 807, 808, 및 809); 메모리 어레이들(801 및 803)로부터 데이터를 판독 또는 그에 데이터를 기입하기 위해 사용되는 감지 및 기입 회로(810) 및 메모리 어레이들(802 및 804)로부터 데이터를 판독 또는 그에 데이터를 기입하기 위해 사용되는 감지 및 기입 회로(811); 판독 및 기입 제어 로직(812); 판독 및 기입 아날로그 회로들(813); 리던던시와 같은 다양한 제어 기능들을 제공하기 위한 로직(814); 내장 자체 테스트(built-in self-testing)를 포함하여 테스트를 수행하기 위한 테스트 회로들(815); 및 다이(800)를 포함하는 칩 내의 다른 노드들에 연결하기 위한 인터페이스 핀들(816)을 포함한다.
이제 도 9 내지 도 18을 참조하여 도 8의 메모리 어레이들(801, 802, 803, 및 804)에 사용될 수 있는 상이한 어레이 아키텍처들이 설명될 것이다. 해당 어레이들 내의 RRAM 메모리 셀들은 도 1 내지 도 7의 셀 아키텍처 또는 다른 알려진 RRAM 셀 아키텍처들 중 임의의 아키텍처를 따를 수 있다.
도 9는 RRAM 메모리 어레이(900)의 종래 기술의 아키텍처를 도시한다. RRAM 메모리 셀들은 어레이(900) 내에서 로우들 및 컬럼들로 배열된다. 메모리 셀은 워드 라인(어레이(900) 내의 셀들의 로우를 활성화함) 및 비트 라인(어레이(900) 내의 셀들의 컬럼을 활성화함)을 활성화함으로써 선택된다. 이 아키텍처에서, 셀들의 인접한 로우들은 소스 라인을 공유한다. 예를 들어, 예시적인 셀들(901 및 902)은 둘 모두 소스 라인(908)(SL0으로 표시됨)에 결합된다. 셀(901)은 워드 라인(906)(WL0) 및 비트 라인(905)(BL0)에 결합되고, 셀(902)은 워드 라인(907)(WL1) 및 비트 라인(905)(BL1)에 결합된다. 여기서, 셀(901)은 선택(제어) 트랜지스터(903)에 결합되고, 셀(902)은 선택 트랜지스터(904)에 결합된다. 워드 라인(906)은 선택 트랜지스터(903)의 게이트를 제어하고, 워드 라인(907)은 트랜지스터(904)의 게이트를 제어한다. 이 구성은 "1T1R"구성으로 지칭될 수 있는데, 그 이유는 각각의 RRAM 셀마다 하나의 선택 트랜지스터가 있기 때문이다.
도 10은 개선된 어레이 아키텍처의 실시예를 도시한다. RRAM 어레이(1000)는 RRAM 어레이(900)와 동일한 요소들 중 많은 것을 포함하고, 해당 요소들은 여기서 다시 설명되지 않을 것이다. 어레이(900)와 달리, 어레이(1000)는 복수의 내장된 접지 요소(1001)를 포함한다. 여기서, 각각의 내장된 접지 요소(1001)는 사용자 어레이 메모리 데이터의 일부로서 실제로 사용되지 않는 선택 트랜지스터들 및 RRAM 셀들의 (더미) 컬럼을 포함한다. RRAM 셀들은 옵션으로 금속 또는 비아 층에 의해 단락된다. 대안적으로 RRAM 셀들은 제거될 수 있고 선택 트랜지스터의 드레인들이 어레이 접지 컬럼들에 직접 연결된다. 오히려, 해당 컬럼들은 어레이 접지로서의 역할을 하기 위해 함께 결합될 수 있는데, 이는 판독 또는 기입 동작 동안 소스 라인에 대한 바이어스를 공급하는 것을 의미한다. 이 구성은 "내장된 어레이 접지를 갖는 1T1R" 구성으로 지칭될 수 있는데, 그 이유는 각각의 RRAM 셀마다 1개의 선택 트랜지스터가 있고 또한 어레이에 내장된 접지 요소들이 있기 때문이다.
도 11은 개선된 어레이 아키텍처의 다른 실시예를 도시한다. RRAM 어레이(1100)는 RRAM 어레이(900)와 동일한 요소들 중 많은 것을 포함하고, 해당 요소들은 여기서 다시 설명되지 않을 것이다. 어레이(900)와 달리, 어레이(1100)는 셀들의 인접한 로우들의 각각의 쌍 사이에 격리 트랜지스터들의 로우(1101)를 포함한다. 격리 트랜지스터들의 각각의 로우(1101)는 셀들의 실제 동작에서 기능을 수행하지 않고, 대신에 단순히 셀들의 로우들의 쌍들 사이에 전기적 격리를 제공한다. 옵션으로, 각각의 로우(1101)는 선택적으로 로우(1101)를 접지로 풀링하는 스위치(1102)에 결합된다. 이 구성은 "1.5T1R" 구성으로 지칭될 수 있는데, 그 이유는 각각의 RRAM 셀마다 1.5개의 제어 트랜지스터가 있기 때문이다.
도 12는 개선된 어레이 아키텍처의 다른 실시예를 도시한다. RRAM 어레이(1200)는 RRAM 어레이(900)와 동일한 요소들 중 많은 것을 포함하고, 해당 요소들은 여기서 다시 설명되지 않을 것이다. 어레이(900)와 달리, 어레이(1200)는 복수의 내장된 접지 요소(1201)를 포함한다. 여기서, 각각의 내장된 접지 요소(1201)는 사용자 데이터의 기입 또는 판독에 실제로 사용되지 않는 제어 트랜지스터들 및 RRAM 셀들의 컬럼을 포함한다. 오히려, 해당 컬럼들은 접지로서의 역할을 하기 위해 함께 결합될 수 있다. 또한, 셀들의 각각의 컬럼은 단 하나의 비트 라인 대신에 (함께 결합되는) 비트 라인들의 쌍에 결합된다. 예를 들어, 도 12에 도시된 가장 왼쪽의 컬럼에서, 셀들의 컬럼은 비트 라인들(1202(BL0A) 및 1203(BL0B))에 결합되고, 여기서 비트 라인들(1202 및 1203)은 함께 결합된다. 이 구성은 "내장된 어레이 접지를 갖는 1T1R-BL 쌍" 구성으로 지칭될 수 있는데, 그 이유는 각각의 컬럼이 비트 라인 쌍에 연결되고, 어레이는 또한 내장된 접지 요소들을 포함하기 때문이다. 이 구성은 예를 들어 하나의 논리 메모리 비트 셀을 구현하기 위한 차동 RRAM 셀들(셀들(1223/1224))로서의 역할을 한다.
도 13은 개선된 어레이 아키텍처의 다른 실시예를 도시한다. RRAM 어레이(1300)는 RRAM 어레이(900)와 동일한 요소들 중 많은 것을 포함하고, 해당 요소들은 여기서 다시 설명되지 않을 것이다. 어레이(900)와 달리, 어레이(1300)는 인접한 로우들의 단 하나의 쌍 대신에 인접한 로우들의 2개의 쌍에 결합되는 소스 라인들을 이용한다. 소스 라인들은 워드 라인에 수직(직교)으로 이어진다. 따라서, 예시적인 소스 라인(1301)(SL0)은 처음 2개의 로우에서 4개의 셀 쌍뿐만 아니라 두 번째 2개의 로우에서 4개의 셀 쌍, 또는 총 8개의 셀에 결합된다. 이 구성은 "공유 직교 SL 1T1R" 구성으로 지칭될 수 있는데, 그 이유는 그것이 공유 직교 소스 라인들을 이용하기 때문이다.
도 14는 개선된 어레이 아키텍처의 다른 실시예를 도시한다. RRAM 어레이(1400)는 RRAM 어레이(900)와 동일한 요소들 중 많은 것을 포함하고, 해당 요소들은 여기서 다시 설명되지 않을 것이다. 어레이(900)와 달리, 어레이(1400)는 인접한 로우들의 단 하나의 쌍 대신에 인접한 로우들의 2개의 쌍에 결합되는 직교 소스 라인들을 이용한다. 따라서, 예시적인 소스 라인(1401)(SL0)은 처음 2개의 로우에서 4개의 셀 쌍뿐만 아니라 두 번째 2개의 로우에서 4개의 셀 쌍, 또는 총 8개의 셀에 결합된다. 또한, 인접한 로우들 내의 셀들의 각각의 쌍은 2 비트 대신에 1 비트의 데이터를 저장하기 위해 사용되고, 해당 셀들은 공통 워드 라인을 공유한다. 예를 들어, 셀 쌍(1402)이 도시되어 있다. 셀 쌍(1402)은 셀들(1403 및 1404) 및 선택 트랜지스터들(1405 및 1406)을 포함한다. 선택 트랜지스터들(1405 및 1406)은 각각 그들의 게이트들을 통해 워드 라인(1407)(WL0)에 연결된다. 이 구성은 "2T2R"구성으로 지칭될 수 있는데, 그 이유는 그것이 데이터의 하나의 비트를 함께 저장하는 각각의 2개의 RRAM 셀마다 2개의 트랜지스터를 이용하기 때문이다.
도 15는 개선된 어레이 아키텍처의 다른 실시예를 도시한다. RRAM 어레이(1500)는 RRAM 어레이(900)와 동일한 요소들 중 많은 것을 포함하고, 해당 요소들은 여기서 다시 설명되지 않을 것이다. 어레이(900)와 달리, 어레이(1500)는 소스 라인들을 전혀 이용하지 않고, 각각의 메모리 셀은 동일한 워드 라인에 결합된 2개의 제어 트랜지스터에 결합된다. 예를 들어, 예시적인 셀(1501)은 제어 트랜지스터들(1502 및 1503)에 결합된다. 제어 트랜지스터들(1502 및 1503)의 게이트들은 워드 라인(1504)(WL0)에 결합된다. 이 구성은 "2T1R" 구성으로 지칭될 수 있는데, 그 이유는 그것이 각각의 RRAM 셀마다 2개의 트랜지스터를 이용하기 때문이다.
도 16은 개선된 어레이 아키텍처의 다른 실시예를 도시한다. RRAM 어레이(1600)가 직교 소스 라인들을 이용하는 것을 제외하고는, RRAM 어레이(1600)는 도 15의 RRAM 어레이(1500)와 동일하다. 직교 소스 라인들의 방향은 비트 라인들의 방향과 동일하다. 구체적으로, RRAM 셀의 각각의 컬럼은 소스 라인을 공유한다. 예를 들어, 예시적인 셀(1601) 및 셀(1601)과 동일한 컬럼에 있는 모든 다른 셀들은 소스 라인(1602)(SL0)에 결합된다. 이 구성은 "2T1R-대칭"구성으로 지칭될 수 있는데, 그 이유는 그것이 각각의 RRAM 셀마다 2개의 트랜지스터를 이용하고 소스 라인과 대응하는 비트 라인 사이에 대칭 경로들을 포함하기 때문이다.
도 17은 개선된 어레이 아키텍처의 다른 실시예를 도시한다. RRAM 어레이(1700)는 RRAM 어레이(900)와 동일한 요소들 중 많은 것을 포함하고, 해당 요소들은 여기서 다시 설명되지 않을 것이다. 어레이(900)와 달리, 어레이(1700)는 인접한 로우들의 단 하나의 쌍 대신에 인접한 로우들의 2개의 쌍에 결합되는 소스 라인들을 이용한다. 또한 소스 라인은 워드 라인에 직교한다. 따라서, 예시적인 소스 라인(1710)(SL0)은 처음 2개의 로우에서 4개의 셀 쌍뿐만 아니라 두 번째 2개의 로우에서 4개의 셀 쌍, 또는 총 8개의 셀에 결합된다. 또한, 로우 내의 4개의 RRAM 셀은 동일한 제어 트랜지스터를 공유한다. 예를 들어, 예시적인 RRAM 셀들(1701, 1702, 1703, 및 1704)은 각각 그의 게이트가 워드 라인(1711)(WL0)에 결합되는 제어 트랜지스터(1705)에 결합된다. 제어 트랜지스터의 하나의 단자는 RRAM 셀들(1701, 1702, 1703, 및 1704)에 결합되고, 다른 단자는 소스 라인(1710)(SL0)에 결합된다. RRAM 셀들(1701, 1702, 1703, 및 1704)은 각각 비트 라인들(1706(BL0), 1707(BL1), 1708(BL2), 및 1709(BL3))에 결합된다. 이 구성은 "1T4RSLv" 구성으로 지칭될 수 있는데, 그 이유는 그것이 4개의 RRAM 셀마다 하나의 트랜지스터 및 하나의 소스 라인을 이용하기 때문이다.
도 18은 개선된 어레이 아키텍처의 다른 실시예를 도시한다. RRAM 어레이(1800)가 각각의 (논리) 메모리 비트마다 4개의 RRAM 셀을 사용하는 것을 제외하고는, RRAM 어레이(1800)는 도 17의 RRAM 어레이(700)와 동일하다. 예를 들어, 예시적인 셀들(1801, 1802, 1803, 및 1804)은 그들이 동일한 비트를 저장하도록 동일하게 동작된다. 그들은 동일한 비트 라인, 여기서 비트 라인(1805)(BL0A, BL0B, BL0C, 및 BL0D)에 결합된다. 이 구성은 "1 비트 = 1T4RSLv"로 지칭될 수 있는데, 그 이유는 그것이 하나의 비트를 저장하기 위해 4개의 셀, 하나의 제어 트랜지스터, 및 하나의 소스 라인을 이용하기 때문이다.
도 19는 RRAM 셀(1904)에 대해 형성 동작을 수행하고 형성 동작 동안 RRAM 셀 전류(Icell)를 목표 형성 전류(Iform_target)와 자동으로 그리고 연속적으로 비교함으로써 형성이 완료되면 자동으로 동작을 중단하는, 셀프-타임 폴딩 형성 전류 비교(self-timed folded form current comparison)를 사용하는 형성-동시-검증 회로(1900)를 도시한다. 형성-동시-검증 회로(1900)는 제어 PMOS 트랜지스터(1901), 형성 전압 공급 V_formsup(1960), 상부 컴플라이언스 전류 소스(top compliance current source) I_comp_top(1902), ymux(y-멀티플렉서) PMOS 트랜지스터(1903)(이는 RAM 셀(1904)이 위치하는 컬럼을 선택하기 위한 컬럼 디코더 회로의 일부이고, 대안적으로 ymux는 풀 CMOS 멀티플렉서일 수 있음), 선택 트랜지스터(1905), 포지티브 바이어스 스위치(1909), 접지 바이어스 스위치(1910), 인에이블링 NMOS 트랜지스터(1911), 캐스코딩(격리) PMOS 트랜지스터(1912), NMOS 트랜지스터들(1913 및 1914), 기준 전류 소스 I-FORMREF(1915), 인버터(1921), 및 인버터들(1916 및 1917)을 포함한다.
선택 트랜지스터(1905)는 동작 동안 RRAM 셀(1904)에서의 스위칭 전류를 제한하기 위해 RRAM 셀의 하부 전극 상의 형성 하부 컴플라이언스 전류(bottom compliance current), 예를 들어 0.0002-100uA를 미러링하는 미러 트랜지스터로서 그리고/또는 인에이블링(디코딩)으로서의 역할을 한다. 형성 동작 동안 RRAM 셀에서 흐르는 전류(따라서 필라멘트의 성장 레이트 및 크기)는 선택 트랜지스터(1905)에서의 하부 컴플라이언스 및 상부 컴플라이언스 전류(1902)에 의해 제한된다. 형성 동작 동안, 트랜지스터(1905)에서의 하부 전류 컴플라이언스 및/또는 상부 컴플라이언스 전류 I_comp_top(1902)은 고정, 램핑, 또는 스텝형 가변 증가/감소 전류 바이어스(전류 파형 성형)일 수 있다. PMOS 트랜지스터(1912)는 결과 전류(=I_comp_top - Icell)를 다이오드 NMOS 트랜지스터(1913)로 폴딩하는 캐스코딩 트랜지스터로서의 역할을 한다. PMOS 트랜지스터(1912)의 게이트에서의 바이어스는 노드 IO_W(1922)에서의 바이어스 전압을 결정한다.
형성 동작의 시작에서, DONEX(1930) 신호는 '0'이다. 이는 형성 전압 공급 V_formsup(1960)을 IO_W(1922) 및 비트 라인(1908)으로 전달하기 위해 PMOS 트랜지스터(1901)를 턴온한다. 형성 전압 공급 V_formsup(1960)은 형성 동작(전압 파형 성형) 동안 고정 전압, 램핑 전압, 또는 스텝형 가변 증가/감소 전압일 수 있다. 이 시점에서의 RRAM 셀(1904)은 매우 높은 저항을 갖는데(예를 들어, 메가 옴 범위에서), 이는 그것이 아직 필라멘트를 포함하지 않는다는 것을 의미하고, PMOS 트랜지스터(1903)는 이 시점에서 개방 회로에 연결되는 것으로 보인다. 따라서 IO_W(1922)에서의 전압은 빠르게 증가하기 시작한다. IO_W(1922)에서의 하이 전압은 결국 RRAM 셀(1904)에서 필라멘트가 형성되게 하고, 이 시점에서 RRAM 셀(1904)의 저항은 상당히 떨어지고, RRAM 셀(1904)을 통해 전류가 흐르기 시작한다. 이로 인해 NMOS 트랜지스터들(1913 및 1914)에서의 전류가 감소하기 시작한다. 한편, 형성 셀 전류가 목표에 가까이 도달하면 전류 소스(1915)는 인버터(1916)의 입력에서의 전압(1920)이 증가하게 한다(트랜지스터들(1913 및 1914)에서의 전류가 전류 소스(1915) 아래로 감소하도록 야기한다). 형성 셀 전류 목표에 도달하는 시점에서, 해당 전압은 '0' 상태에서 '1' 상태로 플립되어, 인버터(1917)의 출력도 '0'에서 '1'로 변하게 하여, 형성 동작이 완료되었음을 나타낸다. 이 시점에서, 필라멘트는 RRAM 셀의 하부에서 상부 전극을 효과적으로 단락시킨다. 그 상태의 변화는 PMOS 트랜지스터(1901)를 턴오프하고, 이는 차례로 형성 전압이 RRAM 셀(1904)에 인가되는 것을 중단한다. 형성된 셀의 저항률은 초기 순수한 형성되지 않은 셀에 비해 대략 5-100배 감소된다.
수치 예는 다음과 같다. 전류 소스 I_comp_top(1902)은 30uA로 설정된다. RRAM 셀의 초기 Icell은 0.1uA인 것으로 가정된다. 기준 전류 I-FORMREF(1915)는 10uA로 설정된다. 형성 목표 전류 Iform_target = I_comp_top - I-FORMREF(예를 들어, 30uA-10uA =~ 20uA)가 된다. 동작의 시작에서는, 전류 = 전류(1902) - Icell, 즉, = 30uA - 0.1uA = 29.9uA가 KCL(Kirchoff's Current Law) 법칙에 의해 다이오드 연결된 NMOS 트랜지스터(1913) 내로 흐른다. 이 전류는 미러 NMOS 트랜지스터(1914)로 미러링된다. 트랜지스터(1914)에서의 전류는 기준 형성 전류(1915)와 비교된다. 트랜지스터(1914)에서의 전류(29.9uA)가 기준 전류(1915)(10uA)보다 크기 때문에, 노드(1920) 상의 전압은 접지로 풀링되고, 따라서 신호 DONEx는 로우(low)이다. DONEx가 로우이면 PMOS 트랜지스터(1901)를 턴온하여, 형성 전압 공급(V_formsup(1960))이 IO_W(1922) 노드를 통해 비트 라인 BL(1903)로 전달되는 것을 가능하게 한다. 이 형성 공급 전압은 RRAM 셀(1904)을 시작하여 필라멘트의 형성을 시작한다. 필라멘트가 형성됨에 따라, RRAM 셀의 저항률이 감소하여, Icell이 0.1uA의 초기 전류로부터 증가하게 한다. Icell = 20uA인 시점에서, 전류는 트랜지스터(1913) 내로 흘러서 = 30uA - 20uA = 10uA가 된다. 이 시점에서, 전압(1920)은 증가하기 시작한다. Icell = 20.1uA인 시점에서, 전류는 트랜지스터(1913) 내로 흘러서 = 30uA - 20.1uA = 9.9uA가 된다. 이 시점에서, 전압(1920)은 증가하여, 예를 들어, 인버터(1916)의 트립 포인트보다 더 커져서, DONEX(1930) 신호가 하이가 되게 하여, PMOS 트랜지스터(1901)를 셧오프하고, 차례로 형성 공급 전압 V_formsup(1960)을 셧오프한다. 따라서, 비트 라인(1908) 상의 전압은 접지를 항해 급격히 감소하여, 형성 동작을 중단한다.
도 20은 RRAM 셀(2004)에 대해 형성 동작을 수행하고 형성 동작 동안 RRAM 셀의 (mux를 통해 결합된) 비트 라인 상의 전압을 목표 기준 형성 전압과 자동으로 그리고 연속적으로 비교함으로써 형성이 완료되면 자동으로 동작을 중단하는, 셀프-타임 비트 라인 전압 비교(self-timed bitline voltage comparison)를 사용하는 형성-동시-검증 회로(2000)를 도시한다. 형성-동시-검증 회로(2000)는 제어 PMOS 트랜지스터(2001), 상부 컴플라이언스 전류 소스 I_comp_top(2002), PMOS 트랜지스터(1903)(RAM 셀(2004)이 위치하는 컬럼을 선택하기 위한 컬럼 디코더 회로의 일부임), 선택 트랜지스터(2005), 포지티브 바이어스 스위치(2009), 접지 바이어스 스위치(2010), NMOS 트랜지스터(2011), 인버터(2015) 및 비교기(2012)를 포함한다. 비교기(2012)의 네거티브 입력은 기준 전압 VFORMREF(2021)이다. 선택 트랜지스터(2005)는 동작 동안 RRAM 셀(2004)에서의 AC 스위칭 전류를 제한하기 위해 RRAM 셀의 하부 전극 상의 형성 하부 컴플라이언스 전류를 미러링하는 미러 트랜지스터로서 그리고/또는 인에이블링(디코딩)으로서의 역할을 한다. 상부 컴플라이언스 전류(2002)는 RRAM 셀(2004)에 대한 목표 형성 전류 Icell을 결정한다. 회로(2000)는 회로(1900)에 대해 앞서 설명된 동일한 또는 유사한 컴포넌트들 또는 동작 세부 사항들(예컨대 전류 또는 전압 파형 성형) 중 많은 것을 포함하고, 해당 컴포넌트들 또는 동작 세부 사항들은 효율성을 위해 여기서 다시 설명되지 않을 것이다.
형성 동작의 시작에서, DONEX(2030) 신호는 '0'이다. 이는 (형성 전압 공급 V_formsup(1960)을 노드 IO_W(1922) 및 비트 라인(1908)으로 전달하기 위해) PMOS 트랜지스터(2001) 및 NMOS 트랜지스터(2011)를 턴온한다. 이 시점에서의 RRAM 셀(2004)은 매우 높은 저항을 갖고(예를 들어, 메가 옴), PMOS 트랜지스터(2003)는 이 시점에서 개방 회로에 연결되는 것으로 보인다. 따라서 노드 IO_W(2022)에서의 전압은 빠르게 증가하기 시작한다. IO_W에서의 하이 전압은 결국 RRAM 셀(2004)에서 필라멘트가 형성되게 하고, 이 시점에서 RRAM 셀(2004)의 저항은 상당히 떨어지고, RRAM 셀(2004)을 통해 전류가 흐르기 시작한다. 셀 전류 Icell이 컴플라이언스 전류 I_comp_top(2002)에 필적하게 도달하면, 전압 IO_W(2022)는 감소하기 시작한다. IO_W의 전압이 음으로 VFORMREF(2021) 아래로 초과할 때, 비교기(2012)의 출력 DONEX(2030)는 '0'에서 '1'로 플립되어, 형성 동작이 완료되었음을 나타낼 것이다. 이 시점에서 형성된 셀 전류 Icell은 컴플라이언스 전류 I_comp_top(2002)에 필적한다. 신호 DONEX의 그 상태의 변화는 PMOS 트랜지스터(2001)를 턴오프하고, 이는 차례로 형성 전압이 RRAM 셀(2004)에 인가되는 것을 중단한다.
대안적으로, 상부 컴플라이언스 전류(2002)는 저항기 또는 저항기로서의 역할을 하는 트랜지스터와 같은 저항기 부하로 대체될 수 있다.
도 21은 RRAM 셀(2108)에 대해 설정 동작을 수행하고 형성 동작 동안 RRAM 셀 전류(Icell)를 목표 설정 전류(Iset_target)와 자동으로 그리고 시간상 연속적으로 비교함으로써 설정이 완료되면 자동으로 동작을 중단하는, 셀프-타임 폴딩 설정 전류 비교(self-timed folded set current comparison)를 사용하는 설정-동시-검증 회로(2100)를 도시한다. 설정-동시-검증 회로(2100)는 도시된 구성에서 제어 PMOS 트랜지스터(2101), 설정 공급 전압 V-SETSUP(2160), 상부 컴플라이언스 전류 소스 IC_comp_top(2102), 네이티브 NMOS 트랜지스터(2103), 스위치들(2104 및 2105), 비교기(2106), ymux NMOS 트랜지스터(2107), 선택 트랜지스터(2109), 스위치들(2112 및 2113), NMOS 트랜지스터(2114), 캐스코딩 PMOS 트랜지스터(2115), 미러 NMOS 트랜지스터들(2116 및 2117), 전류 소스(2118), 인버터(2121), 및 인버터들(2119 및 2120)을 포함한다. 선택 트랜지스터(2109)는 설정 동작 동안 RRAM 셀(2108)에서의 스위칭 전류를 제한하기 위해 RRAM 셀의 하부 전극 상의 형성 하부 컴플라이언스 전류, 예를 들어 0.0002-100uA를 미러링하는 미러 트랜지스터로서 그리고/또는 인에이블링(디코딩)으로서의 역할을 한다. 설정 동작 동안 RRAM 셀에서 흐르는 전류(따라서 필라멘트의 성장 레이트 및 크기)는 선택 트랜지스터(2109)에서의 하부 컴플라이언스 및 상부 컴플라이언스 전류(2102)에 의해 제한된다. 설정 동작 동안, 트랜지스터(2109)에서의 하부 전류 컴플라이언스 및/또는 상부 컴플라이언스 전류 I_comp_top(2102)은 고정, 램핑, 또는 스텝형 가변 증가/감소 전류 바이어스(설정 전류 파형 성형)일 수 있다. PMOS 트랜지스터(2115)는 결과 전류(=I_comp_top - Icell)를 다이오드 NMOS 트랜지스터(2116)로 폴딩하는 캐스코딩 트랜지스터로서의 역할을 한다. PMOS 트랜지스터(2115)의 게이트에서의 바이어스는 노드 IO_W(2134)에서의 바이어스 전압을 결정한다.
설정 동작의 시작에서, DONEX(2142) 신호는 '0'이다. PMOS(2101)가 턴온되고, NMOS 트랜지스터(2114)가 턴온된다. 설정 전력 공급 V_setsup(2160)은 노드 IOW_S(2134)로 전달된다. 설정 전압 공급 V_SETSUP(2160)은 설정 동작 동안 고정 전압, 램핑 전압, 스텝형 가변 증가/감소 전압일 수 있다. 비교기(2106)는, 트랜지스터(2103)와의 폐루프 제어 액션에 의해, VSETREF_BL(2040)과 동일한 설정 바이어스 전압을 노드 IOW_(2132)에 중첩시킬 것이다. 그리고 이 전압은 비트 라인 BL(2138)에 전달되고, 이는 RRAM 셀(2108)의 상부 전극에 결합된다. 대안적으로, 비교기(2106)를 사용하는 대신에, 트랜지스터(2103)의 소스 팔로워 액션에 의해 노드 IOW(2132) 상에 설정 바이어스 전압을 중첩시키기 위해 트랜지스터(2103)의 게이트에 기준 클램프 전압 VCLAMP_BL(2162)(스위치(2104)에 의해 인에이블됨)이 인가될 수 있다. 대안적으로 VSETREF_BL(2140) 또는 VCLAMP_BL(2162) 중 어느 하나의 파형 전압 성형에 의해, BL(2212) 상의 설정 전압은 설정 동작 동안 고정 전압, 램핑 전압, 스텝형 가변 증가/감소 전압일 수 있고 이 시점에서의 RRAM 셀(2108)은 높은 저항, 예를 들어, 수백 킬로-옴을 갖고, 매우 낮은 전류, 예를 들어, 수백 nA 내지 몇 uA를 인출하는데, 이는 RRAM 셀이 (재설정 동작으로부터) 불완전한 또는 부분적인 필라멘트를 갖는다는 것을 의미한다. 어느 시점에서, BL 전압(2138)을 RRAM 셀(2108)에 인가하면 필라멘트의 나머지 개방 부분이 설정되기 시작한다. 이는 필라멘트가 불완전한 필라멘트에서 완전한 필라멘트로 크기가 성장하기 시작하는 것을 의미하는데, 이는 그것이 RRAM 셀의 하부 전극과 상부 전극 사이의 전도 경로를 전기적으로 완성하기 시작하고, RRAM(2108)의 저항이 낮아지고 RRAM(2108)이 더 큰 전류(Icell)를 인출하기 시작하는 것을 의미한다. 이로 인해 트랜지스터(2116 및 2117)에서의 폴딩된 전류(=Icomp_top(2102) - Icell)가 떨어지기 시작한다. 설정 셀 전류 Icell이 상부 컴플라이언스 전류 I_comp_top(2102)에 필적하게 도달하면, 트랜지스터(2116/2117)에서의 전류는 기준 전류 I-SETREF(2118) 아래로 떨어진다. 이 시점에서, 전류 소스(2118)는 인버터(2119)의 입력에서의 전압이 증가하게 한다. 어느 시점에서, 해당 전압은 '0' 상태에서 "1" 상태로 플립되어, 인버터(2120)의 출력도 '0'에서 '1'로 변하게 하여, 설정 동작이 완료되었음을 나타낸다. 그 상태의 변화는 PMOS 트랜지스터(2101)를 턴오프하고, 이는 차례로 V_SETSUP 전압(2160)이 RRAM 셀의 상부 전극에 인가되는 것을 중단한다.
도 22는 RRAM 셀(2208)에 대해 설정 동작을 수행하고 설정 동작 동안 RRAM 셀의 비트 라인에 결합된 전압을 목표 기준 설정 전압과 자동으로 그리고 연속적으로 비교함으로써 설정이 완료되면 자동으로 동작을 중단하는, 설정-동시-검증 회로(2200)를 도시한다. 설정-동시-검증 회로(2200)는 도시된 구성에서 제어 PMOS 트랜지스터(2201), 상부 컴플라이언스 전류 소스 I_comp_top(2202), 네이티브 NMOS 트랜지스터(2206), 스위치들(2203 및 2205), 비교기(2204), ymux NMOS 트랜지스터(2207), 선택 트랜지스터(2209), 스위치들(2212 및 2213), 스위치(2216), 인버터(2215), 스위치(2217), 및 비교기(2218)를 포함한다. 회로(2200)는 회로(2100)에 대해 앞서 설명된 동일한 또는 유사한 컴포넌트들 또는 동작 세부 사항들(예컨대 전류 또는 전압 파형 성형) 중 많은 것을 포함하고, 해당 컴포넌트들 또는 동작 세부 사항들은 효율성을 위해 여기서 다시 설명되지 않을 것이다.
설정 동작의 시작에서, 신호 DONEX(2230)는 '0'이다. 제어 PMOS(2201)가 턴온되고 설정 공급 전압 V_SETSUP(2260)을 노드 IOW_S(2234)로 전달한다. IOW_S(2234)에서의 전압은 증가하기 시작한다. 이 시점에서의 RRAM 셀(2208)은 높은 저항을 갖고 작은 또는 낮은 전류를 인출한다. 노드 IOW_S(2234) 상의 상승 전압은 노드 IOW(2232)가 비교기(2204)의 입력 상의 기준 레벨 VSETREF_BL(2240)에 의해 결정된 설정 바이어스 전압으로 증가하게 한다(스위치(2205)가 닫히고 스위치(2203)가 열린 경우). 이 전압 IOW(2232)는 ymux NMOS 트랜지스터(2207)를 통해 비트 라인 BL(2212)로 전달된다. 어느 시점에서, RRAM 셀(2208)의 상부 전극에 대한 설정 바이어스 전압의 인가가 충분히 높으면 필라멘트의 나머지 개방 부분이 설정되기 시작하고, RRAM(2208)의 저항이 낮아지고 RRAM(2208)이 더 큰 (Icell) 전류를 인출하기 시작한다. 목표 설정 셀 전류 Icell이 상부 컴플라이언스 전류 I_comp_top(2202)에 필적하게 도달하면, 이로 인해 IOW_S(2234) 상의 전압이 떨어지기 시작한다. 전압 IOW_S(2234)가 음으로 기준 전압 VSETREF(2221) 아래로 초과할 때, 비교기(2218)의 출력은 '0'에서 '1'로 플립되어, 설정 동작이 완료되었음을 나타낸다. 그 상태의 변화는 PMOS 트랜지스터(2201)를 턴오프하고, 이는 차례로 V_SETSUP 전압(2260)이 인가되는 것을 중단한다. 이로 인해 비트 라인 BL(2212) 상의 전압은 접지 레벨을 향해 떨어져서, 설정 동작을 중단한다.
대안적으로, 상부 컴플라이언스 전류(2202)는 저항기 또는 저항기로서의 역할을 하는 트랜지스터와 같은 저항기 부하로 대체될 수 있다.
도 23은 RRAM 셀(2302)에 대해 재설정 동작을 수행하고 재설정 동작 동안 RRAM 셀의 비트 라인에 결합된 전압을 목표 재설정 기준 전압과 자동으로 그리고 연속적으로 비교함으로써 재설정이 완료되면 자동으로 동작을 중단하는, 재설정-동시-검증 회로(2300)를 도시한다. 재설정-동시-검증 회로(2300)는 도시된 구성에서 ymux NMOS 트랜지스터(2301), 선택 트랜지스터(2303), 스위치들(2307 및 2308), NMOS 트랜지스터(2309), 재설정 부하 Rload(2342)(저항기 또는 저항기로서의 역할을 하는 트랜지스터 중 어느 하나), 및 비교기(2310)를 포함한다.
동작의 시작에서, RRAM 셀의 저항은 낮고(설정 동작 후), 신호 DONEX(2330)는 '0'이고, NMOS 스위치(2308)는 온이다. 비트 라인 BL(2306)은 접지를 향해 풀링된다. 재설정 전압 공급이 소스 라인(2305)에 인가되고 WL(2304)이 온인 상태에서 NMOS 트랜지스터(2303)를 통해 RRAM 셀(2302)의 하부 전극으로 전달된다. 재설정 전압 공급은 설정 동작 동안 고정 전압, 램핑 전압, 스텝형 가변 증가/감소 전압일 수 있다. 원래의 설정 상태로부터의 높은 셀 전류는 노드 IOW(2334)를 재설정 바이어스 레벨(=Icell*Rload)을 향해 풀링한다. 이 전압은 재설정 기준 전압 VRSTREF(2321)보다 크게 설정된다. 어느 시점에서, RRAM 셀(2302)은 재설정되고 그의 필라멘트의 일부가 파괴된다. RRAM 셀(2302)의 저항은 그 후 급격하게 올라간다. 이 시점에서 노드 IOW(2334)는, Rload(2342)에 의해 로우로 풀링되어, VRSTREF(2321) 레벨 아래로 떨어져서, DONEX(2330)를 '0'에서 '1'로 플립한다. 이는 차례로 스위치(2308)를 턴오프하고, 노드 IOW(2334)를 플로팅하여, 재설정 동작을 효과적으로 중단한다.
도 24는 RRAM 셀(2402)에 대해 재설정 동작을 수행하고 재설정 동작 동안 RRAM 셀 전류(Icell)를 목표 재설정 전류(Ireset_target)와 자동으로 그리고 연속적으로 비교함으로써 재설정이 완료되면 자동으로 동작을 중단하는, 재설정-동시-검증 회로(2400)를 도시한다. 재설정-동시-검증 회로(2400)는 도시된 구성에서 ymux NMOS 트랜지스터(2401), 선택 트랜지스터(2403), 스위치들(2405 및 2406), NMOS 트랜지스터들(2407, 2408, 및 2409), 전류 소스 I-RSTREF(2410), 인버터(2421), 및 인버터들(2411 및 2412)을 포함한다. 트랜지스터(2408)는 다이오드 연결되고 선택된 RRAM 셀의 비트 라인에 연결되고, 동작 동안 셀 전류를 직접 감지하는 역할을 한다.
동작의 시작에서, RRAM 셀의 저항은 낮고(설정 동작 후), 신호 DONEX(2430)는 '0'이고, NMOS 트랜지스터(2407)는 온이고, 노드 IOW를 다이오드로 연결된 NMOS 트랜지스터(2408)의 드레인/게이트에 연결한다. 비트 라인(2436)은 ymux NMOS 트랜지스터(2401)에 의해 IOW(2434)에 연결된다. 재설정 전압 공급이 소스 라인(2404)에 인가된다. 초기에 높은 전류 셀(설정 동작 후)은 감지 트랜지스터(2408)로 직접 흐르고 트랜지스터(2409)로 미러링된다. 이 전류는 기준 재설정 전류 I-RSTREF(2410)와 비교된다. 그의 초기 셀(설정) 전류가 기준 재설정 전류 I-RSTREF(2410)보다 크기 때문에, 노드(2440)는 접지로 풀링되어, DONEX(2430)를 '0'과 동일하게 효과적으로 풀링한다. 재설정 전압 공급이 RRAM 셀(2402)의 하부 전극에 결합된 후 어느 시점에서, RRAM 셀(2402)은 재설정되고 그의 필라멘트의 일부가 파괴된다. RRAM 셀(2402)의 저항은 그 후 급격하게 올라간다. 셀 전류가 기준 재설정 전류 I-RSTREF(2410)보다 작은 시점에서, 전류 소스(2410)는 노드(2440)(인버터(2411)의 입력 상의 전압)가 '0'에서 '1'로 플립되게 하여, 인버터(2412)의 출력도 '0'에서 '1'로 플립되게 하여, 재설정 동작의 종료를 나타낸다. 이는 트랜지스터(2407)를 턴오프하고, IOW(2434) 및 BL(2436)을 플로팅하여, 재설정 동작을 효과적으로 중단한다.
다른 실시예는 다이오드 연결된 트랜지스터를 사용하여 설정 또는 형성 동작 동안 직접 전류를 감지한다. 이 경우, 다이오드 연결된 PMOS가 선택된 RRAM 셀의 비트 라인에 연결된다. PMOS의 소스는 설정 또는 형성 전압 공급에 연결된다. 다이오드 연결된 PMOS에서의 전류는 전류 비교기로 미러링되어 설정/형성 기준 전류와 비교된다. 다이오드 연결된 PMOS에서의 전류가 기준 설정/형성 전류에 동등하게(in parity) 도달하면, 설정/형성 동작이 중단된다.
다른 실시예는 부하(저항기 또는 저항기로서의 역할을 하는 트랜지스터)를 사용하여 설정 또는 형성 동작 동안 직접 전류를 감지한다. 이 경우, 부하의 제1 단자가 선택된 RRAM 셀의 비트 라인에 연결된다. 부하의 제2 단자는 설정 또는 형성 전압 공급에 연결된다. 제1 단자 상의 전압은 동작을 자동으로 중단하기 위해 동작 동안 감지 노드로서의 역할을 한다.
도 25는 플래시 메모리 시스템(2500)(다이(800) 상에 구현될 수 있음)을 도시한다. 플래시 메모리 시스템(2500)은 어레이들(2501 및 2502)(도 8의 어레이들(801 및 803)에 대응함), 로우 디코더들(2503 및 2504)(로우 디코더들(805 및 806)에 대응함), 컬럼 디코더들(2505 및 2506)(컬럼 디코더들(806 및 808)에 대응함), 및 감지 회로(2510)(감지 회로(810)에 대응함)를 포함한다. 플래시 메모리 시스템(2500)은 기준 어레이(2509) 및 감지 회로 전류 기준(2508)을 추가로 포함한다.
어레이(2501) 내의 플래시 메모리 셀들의 각각의 컬럼이 비트 라인에 결합되어, 어레이(2501) 내의 모든 컬럼마다 하나의 비트 라인이 존재하게 된다. 유사하게, 어레이(2502) 내의 플래시 메모리 셀들의 각각의 컬럼이 비트 라인에 결합되어, 어레이(2502) 내의 모든 컬럼마다 하나의 비트 라인이 존재하게 된다. 컬럼 디코더들(2505 및 2506)은 선택된 어드레스에 대한 판독 동작 동안 선택된 비트 라인들을 감지 회로(2510)에 연결한다. 감지 회로(2510)는 복수의 감지 증폭기 회로(2507a, 2507b, … 2507n)를 포함하고, 여기서 n은 병행하여 판독될 수 있는 비트 라인들의 수이고 플래시 메모리 시스템(2500)의 IO 폭으로 지칭된다(전형적으로, n은 32 또는 64). 이들 감지 증폭기 회로는 총괄하여 감지 증폭기 회로들(2507)로 지칭될 것이다.
이 실시예에서, 기준 어레이(2509)는 어레이들(2501 및 2502)의 플래시 메모리 셀들과 구조가 동일하지만 실제로는 사용자 데이터를 저장하기 위해 사용되지 않는 더미 플래시 메모리 셀들의 어레이이다. 기준 어레이(2509)는 어레이들(2501 및 2502) 둘 모두를 감지하기 위한 판독 기준 바이어스를 생성하는 역할을 한다. 대안적인 실시예에서, 기준 어레이(2509)는 플래시 메모리 셀들이 없는 정규 기준 트랜지스터들을 포함한다. 이들 정규 기준 트랜지스터는 감지 회로(2510)에 상이한 트립 포인트들(즉, "1"과 "0"의 경계를 정하는 전류 또는 전압 레벨)을 제공하기 위해 상이하게 크기가 정해지고/정해지거나 바이어싱된다. 다른 대안적인 실시예에서, 기준 어레이(2509)는 플래시 메모리 셀들이 없는 정규 기준 저항기들을 포함한다. 이들 정규 기준 저항기는 감지 회로(2510)에 상이한 트립 포인트들을 제공하기 위해 상이하게 크기가 정해진다.
감지 회로 전류 기준(2508)은 더미 플래시 메모리 셀들 중 하나 이상에 결합되고 전류를 생성한다. 전류 미러 기법들을 사용하여, 해당 전류는 감지 증폭기 회로들(2507) 각각에서 미러링된다. 미러링된 기준 전류는 그 후 어레이(2501 또는 2502)로부터의 선택된 메모리 셀과 비교되어 선택된 메모리 셀에 저장된 데이터의 값을 나타내는 출력을 생성한다.
도 26은 다른 플래시 메모리 시스템(2600)(다이(800) 상에 구현될 수 있음)을 도시한다. 플래시 메모리 시스템(2600)은, 플래시 메모리 시스템(2500)과 같이, 어레이들(2501 및 2502), 로우 디코더들(2503 및 2504), 및 컬럼 디코더들(2505 및 2506)을 포함한다. 플래시 메모리 시스템(2600)은 기준 어레이들(2601 및 2602) 및 감지 회로(2603)를 추가로 포함한다.
어레이(2501) 내의 플래시 메모리 셀들의 각각의 컬럼이 비트 라인에 결합되어, 어레이(2501) 내의 모든 컬럼마다 하나의 비트 라인이 존재하게 된다. 유사하게, 어레이(2502) 내의 플래시 메모리 셀들의 각각의 컬럼이 비트 라인에 결합되어, 어레이(2502) 내의 모든 컬럼마다 하나의 비트 라인이 존재하게 된다. 컬럼 디코더들(2505 및 2506)은 선택된 어드레스에 대한 판독 동작 동안 선택된 비트 라인들을 감지 회로(2603)에 연결한다. 감지 회로(2603)는 복수의 감지 증폭기 회로(2604a, 2604b, … 2604n)를 포함하고, 여기서 n은 병행하여 판독될 수 있는 비트 라인들의 수이고 플래시 메모리 시스템(2600)의 IO 폭으로 지칭된다(전형적으로, n은 32 또는 64). 이들 감지 증폭기 회로는 총괄하여 감지 증폭기 회로들(2604)로 지칭될 것이다.
이 실시예에서, 기준 어레이들(2601 및 2602)은 둘 모두 어레이들(2501 및 2502)의 플래시 메모리 셀들과 구조가 동일하지만 실제로는 사용자 데이터를 저장하기 위해 사용되지 않는 더미 플래시 메모리 셀들의 어레이이다. 선택된 메모리 셀들이 어레이(2501)에 있을 때, 각각의 감지 증폭기 회로(2604)는 기준 어레이(2602) 내의 메모리 셀에 연결될 것이고, 여기서 해당 메모리 셀은 기준 메모리 셀로서의 역할을 할 것이다. 선택된 메모리 셀들이 어레이(2502)에 있을 때, 각각의 감지 증폭기 회로(2604)는 기준 메모리 셀로서의 역할을 할 기준 어레이(2601) 내의 메모리 셀에 연결될 것이다. 따라서, 플래시 메모리 시스템(2500)과 달리, 플래시 메모리 시스템(2600)은 감지 회로 전류 기준(2508) 또는 전류 미러들의 사용을 필요로 하지 않는다. 다른 대안적인 실시예에서, 기준 어레이들(2601 및 2602)은 플래시 메모리 셀들이 없는 정규 기준 트랜지스터들을 포함한다. 이들 정규 기준 트랜지스터는 감지 회로(2603)에 상이한 트립 포인트들을 제공하기 위해 상이하게 크기가 정해지고/정해지거나 바이어싱된다. 다른 대안적인 실시예에서, 기준 어레이들(2601 및 2602)은 플래시 메모리 셀들이 없는 정규 기준 저항기들을 포함한다. 이들 정규 기준 저항기는 감지 회로(2603)에 상이한 트립 포인트들을 제공하기 위해 상이하게 크기가 정해진다.
도 27은 감지 증폭기(2700)를 도시한다. 감지 증폭기(2700)는 데이터 판독 블록(2701), 기준 판독 블록(2702), 및 차동 증폭기(2703)를 포함한다.
데이터 판독 블록(2701)은 판독 동작을 위해 선택된 셀인 RRAM 셀(2711)에 연결된다. 데이터 판독 블록(2701)은 도시된 바와 같이 구성된 감지 부하 PMOS 트랜지스터들(2704, 2705, 및 2709), NMOS 네이티브 트랜지스터(2710), NMOS 트랜지스터들(2706 및 2707), 및 비교기(2708)를 포함한다. 트랜지스터(2710 및 2713)(그들의 게이트들이 노드(2724)에 연결됨)는 메모리 셀들의 비트 라인들로부터 감지 노드(2720) 및 기준 노드(2721)를 격리시키는 캐스코딩 트랜지스터로서의 역할을 한다. 트랜지스터들(2710 및 2713)과 함께 트랜지스터들(2704/2705/2706/2707)의 기능은 고정 비트 라인 판독 바이어스 전압을 부과하는 역할을 한다. 그것은 다음과 같이 비트 라인에 대해 클램핑 복제 트랜지스터로서 기준 트랜지스터를 복제함으로써 작용한다. 고정 판독 비트 라인 기준 전압, 예를 들어, 0.2v가 NMOS 트랜지스터(기준 트랜지스터)(2706)의 게이트에 부과되고, 이는 이 디바이스에서 고정 전류가 흐르는 결과를 야기한다. 이 전류는 다이오드 연결된 PMOS 트랜지스터(2704)로부터 PMOS 트랜지스터(2705)로 그리고 NMOS 트랜지스터(복제 트랜지스터)(2707)로 미러링된다. 기준 트랜지스터(2706) 및 복제 트랜지스터(2707)에서 동일한 전류가 흐르기 때문에, 복제 트랜지스터(2707)의 게이트는, 고정 판독 비트 라인 기준 전압인, 기준 트랜지스터(2706)의 게이트 전압과 동일해야 한다. 그리고 트랜지스터(2710)의 게이트 전압이 트랜지스터(2713)의 게이트 전압과 동일하기 때문에, 트랜지스터(2713)의 소스는 트랜지스터(2710)의 소스와 유사하다.
기준 판독 블록(2702)은 PMOS 트랜지스터(2712), 네이티브 NMOS 트랜지스터(2713), 및 기준 회로(2714)를 포함한다. 여기서 기준 회로(2714)는 기준 판독 셀 또는 기준 전류 소스를 포함할 수 있다.
차동 증폭기(2703)는 비교기를 함께 형성하는 입력 교차 결합된 PMOS 트랜지스터들(2715 및 2716) 및 입력 교차 결합된 NMOS 트랜지스터들(2717 및 2718), 및 NMOS 인에이블링 트랜지스터(2719)(이는 교차 결합된 NMOS 트랜지스터들(2717 및 2718)에 대한 과도 바이어스 테일 전류(transient bias tail current)로서의 역할도 함)를 포함한다.
동작 동안, 차동 증폭기 블록(2703)은 데이터 판독 블록(2701)에 의해 제공된 감지 노드(2720)와 기준 판독 블록(2702)에 의해 제공된 기준 노드(2721)를 비교하여 출력(2722)을 생성할 것이다. 기준 노드(2721)에서 인출된 판독 기준 전류가 감지 노드(2720)에서 인출된 메모리 셀 전류를 초과하면(선택된 RRAM 셀(2711)에 "0"이 저장되어 있음을 나타냄), 출력(2722)은 로우일 것이다. 기준 노드(2721)에서 인출된 판독 기준 전류가 감지 노드(2720)에서 인출된 메모리 셀 전류보다 작으면(선택된 메모리 RRAM 셀(2711)에 "1"이 저장되어 있음을 나타냄), 출력(2722)은 하이일 것이다.
도 28은 감지 증폭기(2800)를 도시한다. 감지 증폭기(2800)는 데이터 판독 블록(2801), 기준 판독 블록(2802), 및 차동 증폭기(2803)를 포함한다.
데이터 판독 블록(2801)은 판독 동작을 위해 선택된 셀인 RRAM 셀(2811)에 연결된다. 데이터 판독 블록(2801)은 감지 부하 PMOS 트랜지스터(2809) 및 NMOS 네이티브 트랜지스터(2810)를 포함한다. 데이터 판독 블록(2801)은 판독 동작 동안 비트 라인 바이어스를 제공하는 op amp(2826)를 추가로 포함한다. op amp(2826)는 PMOS 트랜지스터들(2804, 2805, 및 2806) 및 NMOS 트랜지스터들(2807 및 2808)을 포함한다. op amp(2826)는 트랜지스터(2806)의 게이트 전압을 트랜지스터(2905)의 게이트 전압(입력 판독 비트 라인 기준 전압과 동일함)과 동일하게 유지함으로써 비트 라인(2811) 상에 판독 비트 라인 기준 전압을 중첩시킬 것이다. 캐스코딩 트랜지스터들(2810 및 2813)은 주 어레이 비트 라인 및 기준 비트 라인 상에 유사한 소스 전압들을 유지하기 위해 동일한 게이트 전압을 갖는다.
기준 판독 블록(2802)은 PMOS 트랜지스터(2812), 네이티브 NMOS 트랜지스터(2813), 및 기준 회로(2814)를 포함한다. 여기서 기준 회로(2814)는 기준 판독 셀 또는 기준 전류 소스를 포함할 수 있다.
차동 증폭기(2803)는 비교기를 함께 형성하는 입력 교차 결합된 PMOS 트랜지스터들(2815 및 2816) 및 입력 교차 결합된 NMOS 트랜지스터들(2817 및 2818), 및 NMOS 인에이블링 트랜지스터(2821)를 포함한다. 차동 증폭기(2803)는 입력 NMOS 트랜지스터들(2819 및 2820) 및 바이어스 PMOS 트랜지스터들(2822, 2823, 2824, 및 2825)을 추가로 포함한다.
차동 증폭기(2803)는 커패시터(2826)에 의해 데이터 판독 블록(2801)에 결합되고, 차동 증폭기(2803)는 커패시터(2827)에 의해 기준 판독 블록(2802)에 결합된다.
동작 동안, 차동 증폭기 블록(2803)은 데이터 판독 블록(2801)에 의해 제공된 감지 노드(2827)와 기준 판독 블록(2802)에 의해 제공된 기준 노드(2828)를 비교하여 출력(2829)을 생성할 것이다. 기준 노드(2828)에서 인출된 판독 기준 전류가 감지 노드(2827)에서 인출된 메모리 셀 전류를 초과하면(선택된 RRAM 셀(2811)에 "0"이 저장되어 있음을 나타냄), 출력(2829)은 로우일 것이다. 기준 노드(2828)에서 인출된 판독 기준 전류가 감지 노드(2827)에서 인출된 메모리 셀 전류보다 작으면(선택된 메모리 RRAM 셀(2811)에 "1"이 저장되어 있음을 나타냄), 출력(2829)은 하이일 것이다.
도 29는 전류 측정(모니터) 유닛(2900)을 도시한다. 전류 측정 유닛(2900)은 누설 보상 PMOS 트랜지스터(2901), 스위치(2902), 커패시터(2903), 프리-차징(pre-charging) PMOS 트랜지스터(2904), 컬럼 디코더 ymux(Y-멀티플렉서)(2905), 선택된 RRAM 셀(2906), 버퍼 네이티브 NMOS 트랜지스터(2907), 및 비교기(2908)를 포함한다. 전류 측정 유닛(2900)은 램핑 레이트를 측정함으로써, 대략 수백 피코 암페어 내지 나노 암페어의 매우 작은 전류들을 검출할 수 있다. 구체적으로, 먼저 누설 보상 단계가 다음과 같이 수행된다. RRAM 셀(2906)은 오프(워드 라인은 오프)이고, PMOS 트랜지스터(2901)는 스위치(2902)가 닫힌 상태에서 PMOS 트랜지스터(2901)를 다이오드 연결함으로써 오프 상태에서 노드(2910) 상의 누설을 측정하기 위해 사용된다. 바이어스 드레인/게이트 전압은 트랜지스터(2901)에서 흐르는 누설 전류에 의해 확립된다. 그 후 스위치(2902)는 오프이고, 이 시점에서 트랜지스터(2901)는 그의 게이트 상에 바이어스 드레인/게이트 전압을 유지할 것이고, 따라서 높은 전력 공급으로부터 노드(2910)로 흐르는 누설 전류를 생성하여, 접지로 흐르는 노드(2910) 상의 오프 상태 누설을 효과적으로 상쇄할 것이다. 다음으로 선택된 ymux(2905)는 온이어서 노드(2910)를 RRAM 셀(2906)에 연결한다. 다음으로 PMOS 트랜지스터(2901)는 커패시터(2903)를 높은 기준 전압으로 충전하고, 그 후 PMOS 트랜지스터는 턴오프된다. 그 후 RRAM 셀(2906)에 의해 인출된 전류는 커패시터(2903)를 방전시킬 것이고, 특정 시점에서 노드(2910) 상의 전압은 비교기(2908)의 기준 전압(2912) 아래로 떨어져서, 비교기(2908)의 출력이 플립되게 할 것이다. 레이트는 공식 I = C*T/V에 의해, 따라서 전류가 결정될 수 있는 타이밍을 측정함으로써 RRAM 셀 전류를 결정한다. 예를 들어 1na = 10pF * 1V/10ms이다.
도 30은 넓은 범위, 예를 들어, 몇 nA 내지 100uA에서 형성 동작 동안 요구되는 I-form 전류를 생성하는 데 유용한 전류 생성기(3000)를 도시한다. 전류 생성기(3000)는 PMOS 트랜지스터(3001 및 3005) 및 NMOS 트랜지스터들(3002 및 3004)을 포함한다. 전류 생성기(3000)는 가변 PMOS 트랜지스터들(3003 및 3007) 및 가변 NMOS 트랜지스터(3006)를 추가로 포함하고, 여기서 폭-길이 비가 조정될 수 있다. 가변 PMOS 트랜지스터들(3003(m = 1 내지 100) 및 3007(m = 1 내지 100)) 및 가변 NMOS 트랜지스터(3006)(m = 1 내지 100)를 조정, 예컨대 트랜지스터의 폭 단위의 m 팩터를 인에이블링/트리밍함으로써, 출력 전류 IOut은 10,000만큼 큰 팩터에 의해 입력 전류 IIn의 증폭된 버전일 것이다.
도 31은 기입 검증 하이브리드 알고리즘(3100)을 도시한다. 먼저, ADDRESS X에 대해 DATA가 클록 입력된다(단계 3101). 기입 및 스트로브가 수행되기 전에 검증-판독이 수행된다(단계 3102). 검증-판독, 기입, 스트로브 제어는 내부 제어(예컨대 감지 제어 및 내부 설정/재설정/형성 바이어스 제어)와 예컨대 테스터로부터의 외부 제어(기입, 폴링 및 판독 명령 입력들을 위한 제어/어드레스/데이터 핀들로부터의)의 조합이다. 공급들(VSUPx, VREF, IREF)은 외부 또는 내부로부터 제공된다. 고정, 램핑, 스텝형 전류 및 전압 바이어스는 외부 공급 성형과 내부 아날로그 생성기의 조합에 의해 또는 내부 아날로그 생성기에 의해 행해진다. 상태 레지스터가 폴링된다(단계 3103). 상태 레지스터 내의 "Done" 비트가 "1"의 값을 나타낸다면, 동작이 완료되고, 시스템은 다음 DATA 및 ADDRESS 쌍이 클록 입력되는 것을 기다린다. "Done" 비트가 "0"을 나타낸다면, 시스템은 기입 동작을 수행하기 위해 처리한다(단계 3104). "Done" 비트는 내부 감지 회로에 의해 셀 전류가 목표에 도달하는 것을 검증하는 것의 결과이다(도 25 내지 도 29).
도 32는 도 31의 기입 검증 하이브리드 알고리즘(3100)에 대한 예시적인 파형들을 도시한다. 외부 공급들 VSUPx는 설정/재설정/형성 및 억제 바이어스들뿐만 아니라 아날로그 회로들(VREF, IREF)을 위한 공급을 제공하기 위해 제공된다. 제어/어드레스/데이터 핀들은 매크로에 일반적이다.
도 33은 병행 기입 방법(3300)을 도시한다. 병행 기입(형성/설정/재설정) 검증은 목표에 도달하는 RRAM 셀의 검증이 도 19 내지 도 24에 설명된 바와 같은, 기입 동작 동안에 자동으로 수행됨을 의미한다. 단계 3301에서, 시스템은 전류 Icell이 I target - I offset인지를 결정한다. 그렇다면, 시스템은 단계 3304로 진행한다. 그렇지 않다면, 시스템은 단계 3302로 진행한다. 단계 3302에서, 시스템은 병행 기입-검증 동작 동안 병행 기입-검증 Icell이 I target - I offset인지를 결정한다(기입 동작 동안 병행하여 검증). 그렇지 않다면, 시스템은 단계 3303으로 진행한다. 그렇다면, 시스템은 단계 3304로 진행한다. 단계 3303에서, 시스템은 기입 타이밍이 미리 결정된 타이밍을 초과하는지(타임 아웃 = 예 또는 아니오)를 결정한다. 그렇다면, 단계 3304로 진행한다. 그렇지 않다면, 시스템은 단계 3302를 반복한다. 단계 3304에서, 시스템은 Icell = Itarget +/- Imar(목표가 마진 내에 있음)를 검증한다. 그렇다면, 방법은 완료된다. 그렇지 않다면, 시스템은 단계 3305로 진행한다. 단계 3305에서, 시스템은 병행 기입-검증 Icell이 I target +/- I mar인지를 결정한다(기입 동작 동안 병행하여 검증). 그렇다면, 방법은 완료된다. 그렇지 않다면, 시스템은 단계 3306으로 진행한다. 단계 3306에서, 시스템은 기입 타이밍이 미리 결정된 타이밍을 초과하는지(타임 아웃 = 예 또는 아니오)를 결정한다. 그렇다면, 방법은 완료된다. 그렇지 않다면, 시스템은 단계 3305를 반복한다. 전술된 방법에서, 기입 전류 및/또는 전압 바이어스는 고정, 램프, 또는 조대(coarse) 및/또는 미세(fine) 증가/감소 스텝 펄스들로 구성될 수 있다. 또한 펄스 기입 타이밍은 가변 펄스 폭일 수 있다. 목표 셀 전류는 Ioffset에 대해 크고 Imar(Imargin)에 대해 작을 수 있다.
도 34는 검증-후-기입(verify-then-write)(형성/설정/재설정) 방법(3400)을 도시한다. 단계 3041에서, 시스템은 Icell = I target - I offset인지를 결정한다. 그렇다면, 시스템은 단계 3402로 진행한다. 그렇지 않다면, 시스템은 단계 3403으로 진행한다. 단계 3402에서, 시스템은 Icell = Itarget +/ Imar인지(목표 셀 전류가 허용 가능한 마진 내에 있음)를 결정한다. 그렇다면, 방법은 완료된다. 그렇지 않다면, 시스템은 단계 3404로 진행한다. 단계 3403에서, 시스템은 조대(crude) 증가 V/I/T = V/I/Tinit +V/I/Tinccrude(큰 전압, 전류, 및/또는 시간 펄스 스텝)를 기입한 다음 다시 단계 3401로 진행한다. 단계 3404에서, 시스템은 미세 증가 V/I/T = V/I/Tinit + V/I/Tincfine(미세 전압, 전류, 및/또는 시간 펄스 스텝)을 기입한 다음 다시 단계 3402로 진행한다.
도 35는 도 9에 도시된 어레이(900)에 대한 예시적인 레이아웃인, 예시적인 RRAM 셀 평면도 레이아웃(3500)을 도시한다. 예시적인 RRAM 셀(3504)은 비트 라인(3501)(BL0), 워드 라인(3502)(WL0) 및 소스 라인(3503)(SL0)에 결합된다. 비트 라인에서 상부 2개의 셀에 대한 확산 영역(3505a) 및 하부 2개의 셀에 대한 3505b가 분리된다. 확산(3506)은 2개의 인접한 로우 내의 셀들의 모든 소스 라인을 함께 연결한다.
도 36은 도 10에 도시된 어레이(1000)에 대한 예시적인 접지 라인 레이아웃 및 도 15에 도시된 어레이에 대한 예시적인 셀 레이아웃을 갖는, 예시적인 RRAM 셀 평면도 레이아웃(3600)을 도시한다. 예시적인 RRAM 셀(3604)은 비트 라인(3601)(BL0), 워드 라인(3602)(WL0) 및 소스 라인(3603)(SL0)에 결합된다. 어레이는 어레이 전체에 걸쳐 내장된, 접지 라인(3605)(도 10의 접지 라인에 대한 예시적인 레이아웃)과 같은 접지 라인들을 포함한다. 셀 레이아웃(3606)은 도 15에서의 셀(1501/1502/1503)에 대응한다.
도 37은 도 14에 도시된 어레이(1400)에 대한 예시적인 레이아웃인, 예시적인 RRAM 셀 평면도 레이아웃(3700)을 도시한다. 예시적인 RRAM 셀(3704)은 비트 라인(3701)(BL0), 워드 라인(3702)(WL0) 및 소스 라인(3703)(SL0)에 결합된다.
본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하려는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 그 사이에 배치되지 않음)와 "간접적으로 ~ 상에"(중간 재료들, 요소들 또는 공간이 그 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 그 사이에 배치되지 않음) 및 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 그 사이에 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 그 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 그 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (46)

  1. 비휘발성 메모리 시스템으로서,
    로우들 및 컬럼들로 조직된 저항성 랜덤 액세스 메모리(RRAM) 셀들의 어레이 - 각각의 셀은 상부 전극, 하부 전극, 및 상기 상부 전극과 하부 전극 사이의 스위칭 층을 포함함 -;
    복수의 비트 라인들 - 각각의 비트 라인은 RRAM 셀들의 컬럼에 결합됨 -;
    복수의 워드 라인들 - 각각의 워드 라인은 RRAM 셀들의 로우에 결합됨 -;
    복수의 소스 라인들 - 각각의 소스 라인은 RRAM 셀들의 2개의 인접한 로우들에 결합됨 -; 및
    상기 어레이 내의 선택된 RRAM 셀에 대해, 상기 선택된 RRAM 셀과 연관된 비트 라인, 워드 라인, 및 소스 라인에 전압들 또는 전류의 조합을 인가함으로써 형성 동작을 수행하고 상기 형성 동작이 완료될 때 상기 인가를 중단하기 위한 형성-동시-검증 회로(form-while-verify circuit)를 포함하는, 비휘발성 메모리 시스템.
  2. 제1항에 있어서, 상기 형성-동시-검증 회로는 전류 비교를 수행하는, 시스템.
  3. 제2항에 있어서, 상기 전류 비교는 폴딩 전류 비교(folded current comparison)인, 시스템.
  4. 제1항에 있어서, 상기 형성-동시-검증 회로는 전압 비교를 수행하는, 시스템.
  5. 제1항에 있어서, 상기 형성-동시-검증 회로는 상부 컴플라이언스 전류 소스(top compliance current source)를 포함하는, 시스템.
  6. 제1항에 있어서, 상기 형성-동시-검증 회로는 하부 컴플라이언스 전류 소스(bottom compliance current source)를 포함하는, 시스템.
  7. 제1항에 있어서, 상기 형성-동시-검증 회로는 조대 해상도(coarse resolution) 및 미세 해상도(fine resolution)로 기입 전류를 증가시키기 위한 회로를 포함하는, 시스템.
  8. 비휘발성 메모리 시스템으로서,
    로우들 및 컬럼들로 조직된 저항성 랜덤 액세스 메모리(RRAM) 셀들의 어레이 - 각각의 셀은 상부 전극, 하부 전극, 및 상기 상부 전극과 하부 전극 사이의 스위칭 층을 포함함 -;
    복수의 비트 라인들 - 각각의 비트 라인은 RRAM 셀들의 컬럼에 결합됨 -;
    복수의 워드 라인들 - 각각의 워드 라인은 RRAM 셀들의 로우에 결합됨 -;
    복수의 소스 라인들 - 각각의 소스 라인은 RRAM 셀들의 2개의 인접한 로우들에 결합됨 -; 및
    상기 어레이 내의 선택된 RRAM 셀에 대해, 상기 선택된 RRAM 셀과 연관된 비트 라인, 워드 라인, 및 소스 라인에 전압들 또는 전류의 조합을 인가함으로써 설정 동작을 수행하고 상기 설정 동작이 완료될 때 상기 인가를 중단하기 위한 설정-동시-검증 회로(set-while-verify circuit)를 포함하는, 비휘발성 메모리 시스템.
  9. 제8항에 있어서, 상기 설정-동시-검증 회로는 전류 비교를 수행하는, 시스템.
  10. 제9항에 있어서, 상기 전류 비교는 폴딩 전류 비교인, 시스템.
  11. 제8항에 있어서, 상기 설정-동시-검증 회로는 전압 비교를 수행하는, 시스템.
  12. 제8항에 있어서, 상기 설정-동시-검증 회로는 상부 컴플라이언스 전류 소스를 포함하는, 시스템.
  13. 제8항에 있어서, 상기 설정-동시-검증 회로는 하부 컴플라이언스 전류 소스를 포함하는, 시스템.
  14. 제8항에 있어서, 상기 설정-동시-검증 회로는 조대 해상도 및 미세 해상도로 기입 전류를 증가시키기 위한 회로를 포함하는, 시스템.
  15. 비휘발성 메모리 시스템으로서,
    로우들 및 컬럼들로 조직된 저항성 랜덤 액세스 메모리(RRAM) 셀들의 어레이 - 각각의 셀은 상부 전극, 하부 전극, 및 상기 상부 전극과 하부 전극 사이의 스위칭 층을 포함함 -;
    복수의 비트 라인들 - 각각의 비트 라인은 RRAM 셀들의 컬럼에 결합됨 -;
    복수의 워드 라인들 - 각각의 워드 라인은 RRAM 셀들의 로우에 결합됨 -;
    복수의 소스 라인들 - 각각의 소스 라인은 RRAM 셀들의 2개의 인접한 로우들에 결합됨 -; 및
    상기 어레이 내의 선택된 RRAM 셀에 대해, 상기 선택된 RRAM 셀과 연관된 비트 라인, 워드 라인, 및 소스 라인에 전압들 또는 전류의 조합을 인가함으로써 재설정 동작을 수행하고 상기 재설정 동작이 완료될 때 상기 인가를 중단하기 위한 설정-동시-검증 회로를 포함하는, 비휘발성 메모리 시스템.
  16. 제15항에 있어서, 상기 설정-동시-검증 회로는 전류 비교를 수행하는, 시스템.
  17. 제16항에 있어서, 상기 설정-동시-검증 회로는 상기 전류 비교를 수행하기 위한 다이오드 연결된 트랜지스터를 포함하는, 시스템.
  18. 제15항에 있어서, 상기 설정-동시-검증 회로는 전압 비교를 수행하는, 시스템.
  19. 제15항에 있어서, 상기 설정-동시-검증 회로는 조대 해상도 및 미세 해상도로 기입 전류를 증가시키기 위한 회로를 포함하는, 시스템.
  20. 비휘발성 메모리 시스템으로서,
    로우들 및 컬럼들로 조직된 저항성 랜덤 액세스 메모리(RRAM) 셀들의 어레이 - 각각의 셀은 상부 전극, 하부 전극, 및 상기 상부 전극과 하부 전극 사이의 스위칭 층을 포함함 -;
    복수의 비트 라인들 - 각각의 비트 라인은 RRAM 셀들의 컬럼에 결합됨 -;
    복수의 워드 라인들 - 각각의 워드 라인은 RRAM 셀들의 로우에 결합됨 -;
    복수의 소스 라인들 - 각각의 소스 라인은 RRAM 셀들의 2개의 인접한 로우들에 결합됨 -; 및
    상기 어레이 내의 선택된 RRAM 셀에 저장된 값을 판독하기 위한 감지 회로 - 상기 감지 회로는 상기 선택된 RRAM 셀에 의해 인출된 전류와 기준 회로에 의해 인출된 전류를 비교하기 위한 차동 증폭기를 포함함 - 를 포함하는, 비휘발성 메모리 시스템.
  21. 제20항에 있어서, 상기 기준 회로는 더미 기준 셀을 포함하는, 시스템.
  22. 제20항에 있어서, 상기 기준 회로는 RRAM 셀들의 제2 어레이 내의 기준 셀을 포함하고, 상기 RRAM 셀들의 제2 어레이는 사용자 데이터를 저장할 수 있는, 시스템.
  23. 제20항에 있어서, 상기 감지 회로는 상기 선택된 메모리 셀에 결합된 비트 라인에 복제 바이어스 전압을 인가하기 위한 바이어스 회로를 포함하는, 시스템.
  24. 비휘발성 메모리 시스템으로서,
    로우들 및 컬럼들로 조직된 저항성 랜덤 액세스 메모리(RRAM) 셀들의 어레이 - 각각의 셀은 상부 전극, 하부 전극, 및 상기 상부 전극과 하부 전극 사이의 스위칭 층을 포함함 -;
    복수의 비트 라인들 - 각각의 비트 라인은 RRAM 셀들의 컬럼에 결합됨 -;
    복수의 워드 라인들 - 각각의 워드 라인은 RRAM 셀들의 로우에 결합됨 -;
    복수의 소스 라인들 - 각각의 소스 라인은 RRAM 셀들의 2개의 인접한 로우들에 결합됨 -; 및
    선택된 셀에 대한 형성 동작 동안 상기 선택된 셀에 결합된 비트 라인에 인가된 전류를 모니터하기 위한 시간-기반 전류 모니터를 포함하는, 비휘발성 메모리 시스템.
  25. 저항성 랜덤 액세스 메모리(RRAM) 셀에 기입하는 방법으로서,
    상기 RRAM 셀을 통한 전류가 임계 값을 초과하는지를 검증하는 단계;
    상기 전류가 상기 임계 값을 초과하지 않는다면, 병행 기입-동시-검증 동작(concurrent write-while-verify operation)을 실행하는 단계를 포함하는, 방법.
  26. 제25항에 있어서, 상기 검증하는 단계는 전류 비교를 포함하는, 방법.
  27. 제26항에 있어서, 상기 전류 비교는 폴딩 전류 비교인, 방법.
  28. 제25항에 있어서, 상기 검증하는 단계는 전압 비교를 포함하는, 방법.
  29. 제25항에 있어서, 상기 검증하는 단계는 전류 비교를 수행하기 위해 비트 라인에 연결된 다이오드 연결된 트랜지스터를 사용하는 단계를 포함하는, 방법.
  30. 제25항에 있어서, 상기 병행 기입-동시-검증 동작은 조대 해상도 및 미세 해상도 제어들을 사용하여 기입 전류를 증가시키는 단계를 포함하는, 방법.
  31. 제25항에 있어서, 상기 병행 기입-동시-검증 동작은 고정 전압을 인가하는 단계를 포함하는, 방법.
  32. 제25항에 있어서, 상기 병행 기입-동시-검증 동작은 램핑 전압을 인가하는 단계를 포함하는, 방법.
  33. 제25항에 있어서, 상기 병행 기입-동시-검증 동작은 스텝형 증가들로 전압을 인가하는 단계를 포함하는, 방법.
  34. 제25항에 있어서, 상기 병행 기입-동시-검증 동작은 스텝형 감소들로 전압을 인가하는 단계를 포함하는, 방법.
  35. 제25항에 있어서, 상기 병행 기입-동시-검증 동작은 가변 기입 펄스 폭을 갖는 전압을 인가하는 단계를 포함하는, 방법.
  36. 저항성 랜덤 액세스 메모리(RRAM) 셀에 기입하는 방법으로서,
    상기 RRAM 셀을 통한 전류가 목표 값에 도달했는지를 검증하는 단계;
    그렇지 않다면, 기입 동작을 실행하는 단계;
    전류 비교를 사용하여 상기 기입 동작을 검증하는 단계를 포함하는, 방법.
  37. 제36항에 있어서, 상기 전류 비교는 폴딩 전류 비교인, 방법.
  38. 제36항에 있어서, 상기 검증하는 단계는 전류 비교를 수행하기 위해 비트 라인에 연결된 다이오드 연결된 트랜지스터를 사용하는 단계를 포함하는, 방법.
  39. 제36항에 있어서, 상기 실행하는 단계는 조대 해상도 및 미세 해상도 제어들을 사용하여 기입 전류를 증가시키는 단계를 포함하는, 방법.
  40. 제36항에 있어서, 병행 기입-동시-검증 동작은 고정 전압을 인가하는 단계를 포함하는, 방법.
  41. 제36항에 있어서, 병행 기입-동시-검증 동작은 램핑 전압을 인가하는 단계를 포함하는, 방법.
  42. 제36항에 있어서, 병행 기입-동시-검증 동작은 스텝형 증가들로 전압을 인가하는 단계를 포함하는, 방법.
  43. 제36항에 있어서, 병행 기입-동시-검증 동작은 스텝형 감소들로 전압을 인가하는 단계를 포함하는, 방법.
  44. 제36항에 있어서, 병행 기입-동시-검증 동작은 가변 기입 펄스 폭을 갖는 전압을 인가하는 단계를 포함하는, 방법.
  45. 제36항에 있어서, 상기 실행하는 단계는 하이브리드 제어를 이용하는, 방법.
  46. 제45항에 있어서, 상기 하이브리드 제어는 내부 제어 및 테스터로부터의 외부 제어를 포함하는, 방법.
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