CN111066086A - 用于写入到电阻式随机存取存储器单元阵列并从电阻式随机存取存储器单元阵列读取的电路 - Google Patents

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Abstract

本文公开了用于写入到电阻式随机存取存储器单元并从电阻式随机存取存储器单元读取的电路的许多实施方案。本文还公开了用于电阻式存取存储器单元阵列的各种架构和布局。

Description

用于写入到电阻式随机存取存储器单元阵列并从电阻式随机 存取存储器单元阵列读取的电路
技术领域
本文公开了用于写入到电阻式随机存取存储器单元并从电阻式随机存取存储器单元读取的电路的许多实施方案。本文还公开了用于电阻式存取存储器单元阵列的各种架构和布局。
背景技术
电阻式随机存取存储器(RRAM)是一种非易失性存储器。通常，RRAM存储器单元各自包括夹在两个导电电极之间的电阻电介质材料层。电介质材料通常是绝缘的。然而，通过跨电介质层施加适当的电压，可穿过电介质材料层形成传导路径(通常称为细丝)。一旦形成细丝，就可以通过跨电介质层施加适当的电压来进行“重置”(即断裂或破裂，产生跨RRAM单元的高电阻状态)和设定(即重新形成，产生跨RRAM单元的较低电阻状态)。根据电阻状态，低电阻状态和高电阻状态可用于指示“1”或“0”的数字信号，从而提供可存储一些信息的可再编程的非易失性存储器单元。
图1示出了RRAM存储器单元1的常规配置。存储器单元1包括夹在两个导电材料层之间的电阻电介质材料层2，两个导电材料层分别形成顶部电极3和底部电极4。
图2A至图2D示出了电介质材料层2的切换机制。具体地讲，图2A示出了在制造后处于其初始状态的电阻电介质材料层2，其中层2表现出相对较高的电阻。图2B示出了通过跨层2施加适当的电压而形成的穿过层2的导电细丝7。细丝7为穿过层2的导电路径，使得该层在其上表现出相对较低的电阻(因为细丝7相对较高的电导率)。图2C示出了通过跨层2施加“重置”电压而导致形成的细丝7中的破裂8。破裂8的区域具有相对较高的电阻，使得层2在其上表现出相对较高的电阻。图2D示出了通过跨层2施加“设定”电压而导致的破裂8的区域中细丝7的恢复。恢复的细丝7是指层2在其上表现出相对较低的电阻。在图2B和图2D的“形成”或“设定”状态中，层2的相对较低的电阻分别可表示数字信号状态(例如“1”)，并且在图2C的“重置”状态中，层2的相对较高的电阻可表示不同的数字信号状态(例如“0”)。RRAM单元1可反复地被“重置”和“设定”，因此它形成理想的可重新编程的非易失性存储器单元。
该类型的RRAM存储器单元的缺点之一是形成细丝所需的电压和电流相对较高(并且可显著高于设定和重置存储器单元所需的电压)。
为了解决该问题，申请人先前提交了美国专利申请14/582,089，该专利申请被公布为美国专利申请公开2016/0181517，并以引用方式并入本文。该申请提出了一种改进的RRAM存储器单元，其需要更低的电压和电流来形成该单元的细丝。具体地讲，该申请公开了一种几何增强RRAM单元，其中电极和电阻电介质层以降低形成该单元的导电细丝所需的电压的方式来配置。申请人已发现，通过在两个电极之间的一点处的电阻电介质层中提供尖锐拐角，显著降低了有效形成细丝所需的电压和电流。下文将参考图3至图6描述该设计。
图3示出了RRAM存储器单元10的一般结构，该RRAM存储器单元包括电阻电介质层12，该电阻电介质层分别具有以直角相交的细长的第一部分12a和第二部分12b。具体地讲，第一部分12a是细长的且水平地延伸，并且第二部分12b是细长的且竖直地延伸，使得两个部分12a和12b以尖锐拐角12c相交(即，电阻电介质层12具有“L”形)。第一电极14设置在水平层部分12a的上方且在竖直层部分12b的左侧。第二电极16设置在水平层部分12a的下方且在竖直层部分12b的右侧。因此，第一层部分12a和第二层部分12b中的每一者设置在电极14和16之间并且与电极14和16电接触。电极14和16可由适当导电的材料诸如W、Al、Cu、Ti、Pt、TaN、TiN等形成，并且电阻电介质层12由过渡金属氧化物诸如HfOx、TaOx、TiOx、WOx、VOx、CuOx或多层此类材料等构成。另选地，电阻电介质层12可为具有一个或多个过渡金属氧化物子层的离散子层复合物(例如，层12可为多个层：设置在TaOx层和HfOx层之间的Hf层)。已发现，与电介质层12为平面的情况相比，在尖锐拐角12c处穿过层12的细丝形成可在更低电压下发生，这是由于尖锐拐角12c处有增强的电场。
图4A至图4C示出了形成本发明RRAM存储器单元10及相关电路的步骤。该过程从在衬底18上形成选择晶体管开始。该晶体管包括衬底18中形成的源极/漏极区20/22以及设置在其间的沟道区上方且与该沟道区绝缘的栅极24。在漏极22上形成导电块26和28以及导电插塞30，如图4A所示。
在插塞30上方形成导电材料层32(例如，使用本领域熟知的光刻技术)。然后仅在导电材料层32的一部分上方形成导电材料块34。可通过等离子处理来使层32和块34相交的拐角变尖锐。然后，将过渡金属氧化物层36沉积在层32上以及块34的竖直部分上。之后是导电材料沉积和CMP回蚀以在层36上形成导电材料块38。所得结构示于图4B中。
在导电块38上形成导电插塞40。在插塞40上方形成导电线(例如，位线)42并且该导电线连接到该插塞。所得结构示于图4C中。层32和块34形成RRAM单元10的下电极16，层36形成该RRAM单元的电阻电介质层12，并且块38形成该RRAM单元的上电极14。图4C还包含RRAM存储器单元的示意性表示，其中RRAM单元对应于具有其选择晶体管的RRAM单元10，并且其中BL是电极42，WL是电极24，且SL是电极20。
图5A至图5C示出了形成本发明RRAM存储器单元10和相关电路的替代实施方案的步骤。如上所述，该过程从在衬底18上形成选择晶体管开始(在衬底18中形成源极/漏极区20/22，并且将栅极24设置在其间的沟道区上方且与该沟道区绝缘)。在漏极22上形成导电块44，如图5A所示。
在块44上方形成导电材料层46。将过渡金属氧化物层48沿着块46的竖直侧表面之一沉积在块46上并远离块46沉积。之后通过沉积和CMP回蚀来形成导电材料层50。所得结构示于图5B中。因此，存在材料46的尖锐顶端拐角46a，其指向层48/50的另一个尖锐顶端拐角交点。这增强了顶部拐角46a处的局域场，从而降低了必需的形成电压。
在导电层50上形成导电插塞52。在插塞52上方形成导电线(例如，位线)54并且该导电线连接到该插塞。所得结构示于图5C中。层46形成RRAM单元10的下电极16，层48形成该RRAM单元的电阻电介质层12，并且层50形成该RRAM单元的上电极14。
作为一个非限制性示例，图6A中示出了处于其初始状态的RRAM单元10。电极14和16由CU形成，并且电阻电介质层12由HfOx形成。为了如图6B所示的那样穿过尖锐拐角12c形成导电细丝56，跨电极14和16施加约3-6V的电压差。为了如图6C所示的那样通过形成细丝56中的破裂58来重置RRAM单元10，跨电极14和16施加约1-4V的电压差。为了如图6D所示的那样通过去除细丝56中的破裂58来设定RRAM单元10，跨电极16和14施加约1-4V的电压差(即，相对于形成和重置电压的反极性)。
虽然RRAM单元技术在现有技术中是已知的，但需要的是改进的阵列架构和布局。还需要的是用于相对于RRAM单元(诸如RRAM存储器单元1和10)执行读取和写入操作的改进电路。
发明内容
本文所公开的发明包括用于在电阻式随机存取存储器单元中执行写入和读取操作的电路的许多实施方案。本发明还包括用于电阻式随机存取存储器单元阵列的改进架构和布局。
附图说明
图1是常规电阻式随机存取存储器(RRAM)单元的侧面剖视图。
图2A是制造之后处于其初始状态的常规RRAM单元的电阻电介质层的侧面剖视图。
图2B是处于其形成状态的常规RRAM单元的电阻电介质层的侧面剖视图。
图2C是处于其重置状态的常规RRAM单元的电阻电介质层的侧面剖视图。
图2D是处于其设定状态的常规RRAM单元的电阻电介质层的侧面剖视图。
图3是申请人所发明且在先前专利申请中描述的RRAM单元的侧面剖视图。
图4A至图4C是示出形成图3的RRAM单元的步骤的侧面剖视图。
图5A至图5C是示出形成图3的RRAM单元的替代实施方案的步骤的侧面剖视图。
图6A是处于其初始状态的图3的RRAM单元的侧面剖视图。
图6B是处于其形成状态的图3的RRAM单元的侧面剖视图。
图6C是处于其重置状态的图3的RRAM单元的侧面剖视图。
图6D是处于其设定状态的图3的RRAM单元的侧面剖视图。
图7A描绘了RRAM单元。
图7B描绘了具有选择晶体管的RRAM单元
图8描绘了示例性管芯，该管芯包括RRAM单元的阵列及用于执行读取和写入操作的电路。
图9描绘了RRAM单元阵列的现有技术架构。
图10描绘了RRAM单元阵列的一个实施方案。
图11描绘了RRAM单元阵列的另一个实施方案。
图12描绘了RRAM单元阵列的另一个实施方案。
图13描绘了RRAM单元阵列的另一个实施方案。
图14描绘了RRAM单元阵列的另一个实施方案。
图15描绘了RRAM单元阵列的另一个实施方案。
图16描绘了RRAM单元阵列的另一个实施方案。
图17描绘了RRAM单元阵列的另一个实施方案。
图18描绘了RRAM单元阵列的另一个实施方案。
图19描绘了边形成边验证的电路的一个实施方案。
图20描绘了边形成边验证的电路的另一个实施方案。
图21描绘了边设定边验证的电路的一个实施方案。
图22描绘了边设定边验证的电路的另一个实施方案。
图23描绘了边重置边验证的电路的一个实施方案
图24描绘了边重置边验证的电路的另一个实施方案
图25描绘了用于RRAM单元阵列的感测架构。
图26描绘了用于RRAM单元阵列的另一个感测架构。
图27描绘了与所选择的RRAM单元一起使用的感测放大器的一个实施方案。
图28描绘了与所选择的RRAM单元一起使用的感测放大器的另一个实施方案。
图29描绘了与所选择的RRAM单元一起使用的电流监测器的一个实施方案。
图30描绘了与所选择的RRAM单元一起使用的电流发生器的一个实施方案。
图31描绘了写入验证混合算法。
图32描绘了用于图31的写入验证混合算法的示例性波形。
图33描绘了并行写入方法。
图34描绘了并行形成方法。
图35描绘了RRAM单元阵列的一个实施方案的顶视图布局。
图36描绘了RRAM单元阵列的另一个实施方案的顶视图布局。
图37描绘了RRAM单元阵列的另一个实施方案的顶视图布局。
具体实施方式
图7A描绘了RRAM单元700的一个实施方案。RRAM单元700包括顶部电极710、底部电极740、储层720和交换层730。在一个实施方案中，顶部电极710和底部电极740使用TiN来构造，储层720使用Ti来构造，并且交换层730使用HfOx来构造。在替代方案中，顶部电极710和底部电极740可使用Pt、W、Ta、Al、Ru或Ir来构造。交换层730可使用TaOx、AlOx或Wox等来构造。交换层730还可由任何单层氧化物构造，或使用除氧剂金属(诸如Ti)来构造，或其可使用将不同氧化物和金属组合在一起(诸如HfO2/Al2O3、HfO2/Hf/TaOx或HfO2/Ti/TiOx)的多个层来构造。
如图7B所示，RRAM单元700连接到选择器750(以用于单元选择目的)，从而创建RRAM存储器单元(位单元)。在该附图中，选择器750是一种晶体管，其漏极连接到RRAM单元700的底部电极740，其栅极连接到RRAM单元700所在阵列的字线，并且其源极连接到该阵列的源线。RRAM单元700的顶部电极710连接到阵列的位线。选择器的替代实施方案可包括双向二极管或开关。
如先前所讨论，可执行RRAM单元中的设定操作以将“1”写入到该单元，并且可执行重置操作以将“0”写入到该单元。
参考表1，可向存储器单元700施加以下示例性电压和电流以执行形成、设定和重置操作：
Figure BDA0002390380910000061
Figure BDA0002390380910000071
当创建RRAM阵列时，可利用位线、字线和源线来选择用于形成、设定或重置操作的单元，和/或不选择用于形成、设定或重置操作的单元。字线、源线和位线用于为形成/设定/重置/读取操作选择RRAM存储器单元。所选择的字线用于在形成/读取/设定中将RRAM单元的底部电极耦合到地，并且在重置中将RRAM单元的底部电极耦合到重置电压。所选择的位线用于在形成/设定/读取操作中提供形成/设定偏置，并且在重置中提供地电平。所选择的源线用于在形成/设定/读取操作中提供地电平，并且在重置操作中提供重置偏置。对于未选择的端子(SL/BL/WL)而言，适当的抑制偏置用于防止干扰(非期望的单元行为)。表2和表3中示出了可向这些线施加的电压和电流的示例：
Figure BDA0002390380910000072
Figure BDA0002390380910000081
Figure BDA0002390380910000082
在表2和表3的阵列操作1和阵列操作2中，读取2是读取1的反向读取，这意味着BL和SL端子在读取操作期间互换。在阵列操作1中，将高电压施加到位线以用于形成和设定操作，并且施加到源线以用于重置操作。在阵列操作2中，将高电压施加到源线以用于形成和设定操作，并且施加到位线以用于重置操作。在表1和表2中，“形成-V”意指使用具有电流顺从的电压偏置(固定、斜坡或递增/递减步骤)来形成。“形成-I”意指使用具有电压顺从的电流偏置(固定、斜坡或递增/递减步骤)来形成。在形成-V或形成-I中，使未选择的字线在偏置电平下偏置以增加未选择的选择晶体管的击穿。
图8描绘了可利用本文所述的本发明实施方案的RRAM系统的一个实施方案。管芯800包括：用于存储数据的存储器阵列801、802、803和804，每个存储器阵列任选地利用上文参考图1至图7描述的存储器单元的类型之一、或其他已知类型的RRAM单元；行解码器电路805和806，其分别用于访问存储器阵列801和802或者803和804中的行以从行中读取或写入到行(即，选择用于形成、设定或重置操作)；列解码器电路806、807、808和809，其分别用于访问存储器阵列801、802、803和804中的列以从列中读取或写入到列；感测和写入电路810，其用于从存储器阵列801和803读取数据或将数据写入到存储器阵列801和803；和感测和写入电路811，其用于从存储器阵列802和804读取数据或将数据写入到存储器阵列802和804；读取和写入控制逻辑812；读取和写入模拟电路813；用于提供各种控制功能(诸如冗余)的逻辑814；用于执行测试(包括内建自测试)的测试电路815；以及接口引脚816以连接到包含管芯800的芯片内的其他节点。
现在将参考图9至图18描述可用于图8中的存储器阵列801、802、803和804的不同阵列架构。这些阵列中的RRAM存储器单元可遵循图1至图7的单元架构或其他已知RRAM单元架构中的任何一者。
图9描绘了RRAM存储器阵列900的现有技术架构。RRAM存储器单元被布置成阵列900内的行和列。通过激活字线(这会激活阵列900内的一行单元)和位线(这会激活阵列900内的一列单元)来选择存储器单元。在该架构中，单元的相邻行共享源线。例如，示例性单元901和902均耦合到源线908(被标记为SL0)。单元901耦合到字线906(WL0)和位线905(BL0)，并且单元902耦合到字线907(WL1)和位线905(BL1)。此处，单元901耦合到选择(控制)晶体管903，并且单元902耦合到选择晶体管904。字线906控制选择晶体管903的栅极，并且字线907控制晶体管904的栅极。该配置可被称为“1T1R”配置，因为每个RRAM单元有一个选择晶体管。
图10描绘了改进的阵列架构的一个实施方案。RRAM阵列1000包括许多与RRAM阵列900相同的元件，并且此处将不再描述这些元件。与阵列900不同，阵列1000包括多个嵌入式接地元件1001。此处，每个嵌入式接地元件1001包括不实际用作用户阵列存储器数据一部分的一(虚拟)列RRAM单元和选择晶体管。RRAM单元任选地由金属或经由层短接。另选地，可去除RRAM单元并且选择晶体管的漏极直接连接到阵列接地列。相反，这些列可耦合在一起以充当阵列接地端，这意味着在读取或写入操作期间为源线提供偏置。该配置可被称为“具有嵌入式阵列接地端的1T1R”配置，因为每个RRAM单元有1个选择晶体管并且阵列中还有嵌入式接地元件。
图11描绘了改进的阵列架构的另一个实施方案。RRAM阵列1100包括许多与RRAM阵列900相同的元件，并且此处将不再描述这些元件。与阵列900不同，阵列1100包括每对相邻单元行之间的隔离晶体管行1101。隔离晶体管的每行1101在单元的实际操作中不执行功能，而是简单地提供各对单元行之间的电隔离。任选地，每行1101耦合到开关1102，该开关选择性地将行1101拉至地。该配置可被称为“1.5T1R”配置，因为每个RRAM单元有1.5个控制晶体管。
图12描绘了改进的阵列架构的另一个实施方案。RRAM阵列1200包括许多与RRAM阵列900相同的元件，并且此处将不再描述这些元件。与阵列900不同，阵列1200包括多个嵌入式接地元件1201。此处，每个嵌入式接地元件1201包括不实际用于用户数据的写入或读取的一列RRAM单元和控制晶体管。相反，这些列可耦合在一起以充当接地端。另外，每列单元耦合到一对位线(它们耦合在一起)而非仅一个位线。例如，在图12所示的最左列中，该单元列耦合到位线1202(BL0A)和1203(BL0B)，其中位线1202和1203耦合在一起。该配置可被称为“具有嵌入式阵列接地端的1T1R-BL对”配置，因为每列连接到位线对，并且该阵列还包含嵌入式接地元件。该配置充当例如差动RRAM单元(单元1223/1224)以实现一个逻辑存储器位单元。
图13描绘了改进的阵列架构的另一个实施方案。RRAM阵列1300包括许多与RRAM阵列900相同的元件，并且此处将不再描述这些元件。与阵列900不同，阵列1300利用耦合到两对相邻行而非仅一对相邻行的源线。这些源线与字线垂直地(正交)运行。因此，示例性源线1301(SL0)耦合到第一两行中的4个单元对以及第二两行中的4个单元对或总共8个单元。该配置可被称为“共享的正交SL 1T1R”配置，因为其利用共享的正交源线。
图14描绘了改进的阵列架构的另一个实施方案。RRAM阵列1400包括许多与RRAM阵列900相同的元件，并且此处将不再描述这些元件。与阵列900不同，阵列1400利用耦合到两对相邻行而非仅一对相邻行的正交源线。因此，示例性源线1401(SL0)耦合到第一两行中的4个单元对以及第二两行中的4个单元对或总共8个单元。另外，相邻行中的每对单元用于存储1位数据而非2位，并且这些单元共享公共字线。例如，描绘了单元对1402。单元对1402包括单元1403和1404以及选择晶体管1405和1406。选择晶体管1405和1406各自通过其栅极连接到字线1407(WL0)。该配置可被称为“2T2R”配置，因为其每两个RRAM单元(它们一起存储一位数据)利用两个晶体管。
图15描绘了改进的阵列架构的另一个实施方案。RRAM阵列1500包括许多与RRAM阵列900相同的元件，并且此处将不再描述这些元件。与阵列900不同，阵列1500根本不利用源线，并且每个存储器单元耦合到与相同字线耦合的两个控制晶体管。例如，示例性单元1501耦合到控制晶体管1502和1503。控制晶体管1502和1503的栅极耦合到字线1504(WL0)。该配置可被称为“2T1R”配置，因为其每个RRAM单元利用两个晶体管。
图16描绘了改进的阵列架构的另一个实施方案。RRAM阵列1600与图15中的RRAM阵列1500相同，不同的是RRAM阵列1600利用正交源线。正交源线的方向与位线的方向相同。具体地讲，每列RRAM单元共享源线。例如，示例性单元1601以及与单元1601相同的列中的所有其他单元耦合到源线1602(SL0)。该配置可被称为“2T1R-对称”配置，因为其每个RRAM单元利用两个晶体管并且包含源线与对应位线之间的对称路径。
图17描绘了改进的阵列架构的另一个实施方案。RRAM阵列1700包括许多与RRAM阵列900相同的元件，并且此处将不再描述这些元件。与阵列900不同，阵列1700利用耦合到两对相邻行而非仅一对相邻行的源线。另外，源线与字线正交。因此，示例性源线1710(SL0)耦合到第一两行中的4个单元对以及第二两行中的4个单元对或总共8个单元。另外，一行中的四个RRAM单元共享相同控制晶体管。例如，示例性RRAM单元1701、1702、1703和1704各自耦合到控制晶体管1705，其栅极耦合到字线1711(WL0)。控制晶体管的一个端子耦合到RRAM单元1701、1702、1703和1704，并且另一个端子耦合到源线1710(SL0)。RRAM单元1701、1702、1703和1704分别耦合到位线1706(BL0)、1707(BL1)、1708(BL2)和1709(BL3)。该配置可被称为“1T4RSLv”配置，因为其四个RRAM单元利用一个晶体管和一个源线。
图18描绘了改进的阵列架构的另一个实施方案。RRAM阵列1800与图17中的RRAM阵列700相同，不同的是RRAM阵列1800每个(逻辑)存储器位使用四个RRAM单元。例如，以相同方式对示例性单元1801、1802、1803和1804操作，以使得它们存储相同位。它们耦合到相同位线，此处为位线1805(BL0A、BL0B、BL0C和BL0D)。该配置可被称为“1位＝1T4RSLv”，因为其利用四个单元、一个控制晶体管和一个源线来存储一位。
图19描绘了使用自定时折返形成电流比较的边形成边验证的电路1900，其对RRAM单元1904执行形成操作并且通过在形成操作期间自动且连续地将RRAM单元电流(Icell)与目标形成电流(Iform_target)进行比较来在该形成完成后自动地停止该操作。边形成边验证的电路1900包括控制PMOS晶体管1901、形成电压电源V_formsup 1960、顶部顺从电流源I_comp_top 1902、ymux(y-多路复用器)PMOS晶体管1903(其是列解码器电路的一部分以便选择RAM单元1904所在的列，另选地ymux可为全CMOS多路复用器)、选择晶体管1905、正偏置开关1909、接地偏置开关1910、使能NMOS晶体管1911、共源共栅(隔离)PMOS晶体管1912、NMOS晶体管1913和1914、基准电流源I-FORMREF 1915、反相器1921以及反相器1916和1917。
选择晶体管1905充当使能(解码)晶体管和/或镜像晶体管以镜射RRAM单元的底部电极上的形成底部顺从电流(例如，0.0002-100μA)，从而在该操作期间限制RRAM单元1904中的开关电流。在形成操作期间，RRAM单元中流动的电流(因此细丝的增长速率和尺寸)受到选择晶体管1905中的顶部顺从电流1902和底部顺从电流的约束。在形成操作期间，晶体管1905中的顶部顺从电流I_comp_top 1902和/或底部顺从电流可为固定、斜坡或阶梯式可变递增/递减电流偏置(电流波形成形)。PMOS晶体管1912充当共源共栅晶体管以使所得的电流(＝I_comp_top–Icell)折返到二极管NMOS晶体管1913中。PMOS晶体管1912的栅极处的偏置确定节点IO_W 1922处的偏置电压。
在形成操作开始时，DONEX 1930信号为‘0’。这会使PMOS晶体管1901导通以将形成电压电源V_formsup 1960传递到IO_W 1922和位线1908中。形成电压电源V_formsup 1960在形成操作(电压波形成形)期间可为固定电压、斜坡电压或阶梯式可变递增/递减电压。RRAM单元1904在该时间点具有极高电阻(例如，在兆欧范围内)，这意味着其尚未包含细丝，并且PMOS晶体管1903在该时间点似乎连接到开路。因此IO_W1922处的电压开始迅速升高。IO_W 1922处的高电压最终使细丝在RRAM单元1904中形成，在该时间点RRAM单元1904的电阻显著下降，并且电流开始流过RRAM单元1904。这使NMOS晶体管1913和1914中的电流开始减小。同时，电流源1915使反相器1916的输入处的电压1920在达到与目标接近的形成单元电流后升高(从而引起晶体管1913和1914中的电流下降到低于电流源1915)。在达到形成单元电流目标的时间点，该电压从‘0’状态翻转到‘1’状态，从而使反相器1917的输出也从‘0’变化到‘1’，这代表形成操作已完成。在该时间点，细丝有效地使RRAM单元的底部电极短接到顶部电极。该状态变化会使PMOS晶体管1901截止，继而停止将形成电压施加到RRAM单元1904。所形成的单元的电阻率大约比初始原生未形成的单元减小5-100倍。
数值示例如下。将电流源I_comp_top 1902设定为30μA。将RRAM单元的初始Icell假定为0.1μA。将基准电流I-FORMREF 1915设定为10μA。形成目标电流Iform_target＝I_comp_top–I-FORMREF，例如30μA-10μA＝约20μA.在该操作开始时，电流＝电流1902–Icell，即，＝30μA–0.1μA＝29.9μA，通过KCL(基尔霍夫电流定律)定律流入与二极管相连的NMOS晶体管1913。将该电流镜射到镜像NMOS晶体管1914中。将晶体管1914中的电流与基准形成电流1915进行比较。由于晶体管1914中的电流(29.9μA)大于基准电流1915(10μA)，因此节点1920上的电压被拉至地，从而信号DONEx为低。DONEx为低会使PMOS晶体管1901导通，从而使形成电压电源(V_formsup 1960)能够传递经过IO_W 1922节点并到达位线BL 1903。该形成电源电压启动RRAM单元1904以开始形成细丝。当细丝正形成时，RRAM单元的电阻率降低，从而使Icell从0.1μA的初始电流增加。在Icell＝20μA的时间点，电流流入晶体管1913＝30μA–20μA＝10μA。在该时间点，电压1920开始升高。在Icell＝20.1μA的时间点，电流流入晶体管1913＝30μA–20.1μA＝9.9μA。在该时间点，电压1920升高到例如大于反相器1916的跳变点，从而使DONEX 1930信号变高，关断PMOS晶体管1901，继而关断形成电源电压V_formsup1960。因此，位线1908上的电压迅速降低到地电位，从而停止形成操作。
图20描绘了使用自定时位线电压比较的边形成边验证的电路2000，其对RRAM单元2004执行形成操作并且通过在形成操作期间自动且连续地将RRAM单元的位线(通过mux来耦合)上的电压与目标基准形成电压进行比较来在该形成完成后自动地停止该操作。边形成边验证的电路2000包括控制PMOS晶体管2001、顶部顺从电流源I_comp_top 2002、PMOS晶体管1903(其是列解码器电路的一部分以便选择RAM单元2004所在的列)、选择晶体管2005、正偏置开关2009、接地偏置开关2010、NMOS晶体管2011、反相器2015以及比较器2012。比较器2012的负输入是基准电压VFORMREF 2021。选择晶体管2005充当使能(解码)晶体管和/或镜像晶体管以镜射RRAM单元的底部电极上的形成底部顺从电流，从而在该操作期间限制RRAM单元2004中的AC开关电流。顶部顺从电流2002确定RRAM单元2004的目标形成电流Icell。电路2000包含先前针对电路1900描述的许多相同或类似部件或操作细节(诸如电流或电压波形成形)，并且为了效率起见，此处将不再描述这些部件操作细节。
在形成操作开始时，DONEX 2030信号为‘0’。这会使PMOS晶体管2001导通(以将形成电压电源V_formsup 1960传递到节点IO_W 1922和位线1908中)并使NMOS晶体管2011导通。RRAM单元2004在该时间点具有极高电阻(例如，兆欧)，并且PMOS晶体管2003在该时间点似乎连接到开路。因此节点IO_W 2022处的电压开始迅速升高。IO_W处的高电压最终使细丝在RRAM单元2004中形成，在该时间点RRAM单元2004的电阻显著下降，并且电流开始流过RRAM单元2004。一旦单元电流Icell达到与顺从电流I_comp_top 2002相当的值，电压IO_W2022就开始降低。当IO_W的电压在负方向上超出VFORMREF 2021以下时，比较器2012的输出DONEX 2030将从‘0’翻转到‘1’，这代表形成操作已完成。在该时间点，所形成的单元的电流Icell与顺从电流I_comp_top 2002相当。信号DONEX的该状态变化会使PMOS晶体管2001截止，继而停止将形成电压施加到RRAM单元2004。
另选地，顶部顺从电流2002可被替换为电阻器负载，诸如电阻器或充当电阻器的晶体管。
图21描绘了使用自定时折返设定电流比较的边设定边验证的电路2100，其对RRAM单元2108执行设定操作并且通过在形成操作期间自动地且时间上连续地将RRAM单元电流(Icell)与目标设定电流(Iset_target)进行比较来在该设定完成后自动地停止该操作。边设定边验证的电路2100包括所示配置的控制PMOS晶体管2101、设定电源电压V-SETSUP2160、顶部顺从电流源IC_comp_top 2102、原生NMOS晶体管2103、开关2104和2105、比较器2106、ymux NMOS晶体管2107、选择晶体管2109、开关2112和2113、NMOS晶体管2114、共源共栅PMOS晶体管2115、镜像NMOS晶体管2116和2117、电流源2118、反相器2121以及反相器2119和2120。选择晶体管2109充当使能(解码)晶体管和/或镜像晶体管以镜射RRAM单元的底部电极上的形成底部顺从电流(例如，0.0002-100μA)，从而在设定操作期间限制RRAM单元2108中的开关电流。在设定操作期间，RRAM单元中流动的电流(因此细丝的增长速率和尺寸)受到选择晶体管2109中的顶部顺从电流2102和底部顺从电流的约束。在设定操作期间，晶体管2109中的顶部顺从电流I_comp_top 2102和/或底部顺从电流可为固定、斜坡或阶梯式可变递增/递减电流偏置(设定电流波形成形)。PMOS晶体管2115充当共源共栅晶体管以使所得的电流(＝I_comp_top–Icell)折返到二极管NMOS晶体管2116中。PMOS晶体管2115的栅极处的偏置确定节点IO_W 2134处的偏置电压。
在设定操作开始时，DONEX 2142信号为‘0’。PMOS 2101导通，并且NMOS晶体管2114导通。设定电源V_setsup 2160传递到节点IOW_S 2134中。设定电压电源V_SETSUP 2160在设定操作期间可为固定电压、斜坡电压、阶梯式可变递增/递减电压。比较器2106通过用晶体管2103进行的闭环控制动作，将等于VSETREF_BL 2040的设定偏置电压叠加到节点IOW_2132中。并且该电压一直传递到位线BL 2138，该位线耦合到RRAM单元2108的顶部电极。另选地，并不使用比较器2106，而是基准箝位电压VCLAMP_BL 2162(由开关2104启用)可施加到晶体管2103的栅极以通过晶体管2103的源极跟随器动作将设定偏置电压叠加在节点IOW2132上。另选地，通过VSETREF_BL 2140或VCLAMP_BL 2162的波形电压成形，BL 2212上的设定电压在设定操作期间可为固定电压、斜坡电压、阶梯式可变递增/递减电压。RRAM单元2108在该时间点具有高电阻，例如数百个千欧，并且消耗极低电流，例如数百nA至几μA，这意味着RRAM单元具有不完整或部分的细丝(来自重置操作)。在某个时间点，向RRAM单元2108施加BL电压2138会使细丝的剩下开口部分开始设定。这意指细丝开始在尺寸上从不完整的细丝增长为完整的细丝，意味着其开始在电气上完成RRAM单元的底部电极与顶部电极之间的导电路径，并且RRAM 2108的电阻下降且RRAM 2108开始消耗更大电流(Icell)。这使晶体管2116和2117中的折返电流(＝Icomp_top 2102–Icell)开始下降。一旦设定单元电流Icell达到与顶部顺从电流I_comp_top 2102相当的值，晶体管2116/2117中的电流就降至基准电流I-SETREF 2118以下。在该时间点，电流源2118使反相器2119的输入处的电压升高。在某个时间点，该电压从‘0’状态翻转到‘1’状态，从而使反相器2120的输出也从‘0’变化到‘1’，这代表设定操作已完成。该状态变化会使PMOS晶体管2101截止，继而停止将V_SETSUP电压2160施加到RRAM单元的顶部电极。
图22描绘了边设定边验证的电路2200，其对RRAM单元2208执行设定操作并且通过在设定操作期间自动且连续地将耦合到RRAM单元的位线的电压与目标基准设定电压进行比较来在设定完成后自动地停止该操作。边设定边验证的电路2200包括所示配置的控制PMOS晶体管2201、顶部顺从电流源I_comp_top 2202、原生NMOS晶体管2206、开关2203和2205、比较器2204、ymux NMOS晶体管2207、选择晶体管2209、开关2212和2213、开关2216、反相器2215、开关2217以及比较器2218。电路2200包含先前针对电路2100描述的许多相同或类似部件或操作细节(诸如电流或电压波形成形)，并且为了效率起见，此处将不再描述这些部件或操作细节。
在设定操作开始时，信号DONEX 2230为‘0’。控制PMOS 2201导通并且将设定电源电压V_SETSUP 2260传递到节点IOW_S 2234中。IOW_S 2234处的电压开始升高。RRAM单元2208在该时间点具有高电阻并且消耗很少或低电流。节点IOW_S 2234上的电压上升使节点IOW 2232升高到由比较器2204的输入上的基准电平VSETREF_BL 2240确定的设定偏置电压(开关2205闭合且开关2203断开的情况)。该电压IOW 2232通过ymux NMOS晶体管2207传递到位线BL 2212。在某个时间点，向RRAM单元2208的顶部电极施加足够高的设定偏置电压会使细丝的剩下开口部分开始设定，并且RRAM 2208的电阻下降且RRAM 2208开始消耗更大(Icell)电流。一旦目标设定单元电流Icell达到与顶部顺从电流I_comp_top 2202相当的值，这就会使IOW_S 2234上的电压开始下降。当电压IOW_S 2234在负方向上超出基准电压VSETREF 2221以下时，比较器2218的输出从‘0’翻转到‘1’，这代表设定操作已完成。该状态变化会使PMOS晶体管2201截止，继而停止施加V_SETSUP电压2260。这使位线BL 2212上的电压朝地电平变化，从而停止设定操作。
另选地，顶部顺从电流2202可被替换为电阻器负载，诸如电阻器或充当电阻器的晶体管。
图23描绘了边重置边验证的电路2300，其对RRAM单元2302执行重置操作并且通过在重置操作期间自动且连续地将耦合到RRAM单元的位线的电压与目标重置基准电压进行比较来在重置完成后自动地停止该操作。边重置边验证的电路2300包括所示配置的ymuxNMOS晶体管2301、选择晶体管2303、开关2307和2308、NMOS晶体管2309、重置负载Rload2342(电阻器或充当电阻器的晶体管)以及比较器2310。
在该操作开始时，RRAM单元的电阻较低(在设定操作之后)，信号DONEX 2330为‘0’并且NMOS开关2308导通。位线BL 2306被拉向地。将重置电压电源施加到源线2305并且通过NMOS晶体管2303传递到RRAM单元2302的底部电极，其中WL 2304导通。重置电压电源在设定操作期间可为固定电压、斜坡电压、阶梯式可变递增/递减电压。来自初始设定状态的高单元电流将节点IOW 2334拉向重置偏置电平(＝Icell*Rload)，该电压被设定为大于重置基准电压VRSTREF 2321。在某个时间点，RRAM单元2302被重置并且其细丝的一部分被破坏。于是RRAM单元2302的电阻显著上升。在该时间点，被Rload 2342拉低的节点IOW 2334降至VRSTREF2321电平以下，从而将DONEX 2330从‘0’翻转到‘1’。这继而断开开关2308，使节点IOW 2334浮动，从而有效地停止重置操作。
图24描绘了边重置边验证的电路2400，其对RRAM单元2402执行重置操作并且通过在重置操作期间自动且连续地将RRAM单元电流(Icell)与目标重置电流(Ireset_target)进行比较来在重置完成后自动地停止该操作。边重置边验证的电路2400包括所示配置的ymux NMOS晶体管2401、选择晶体管2403、开关2405和2406、NMOS晶体管2407、2408和2409、电流源I-RSTREF 2410、反相器2421以及反相器2411和2412。晶体管2408与二极管相连并连接到所选择的RRAM单元的位线，并且用于在该操作期间直接感测单元电流。
在该操作开始时，RRAM单元的电阻较低(在设定操作之后)，信号DONEX 2430为‘0’并且NMOS晶体管2407导通，从而将节点IOW连接到与二极管相连的NMOS晶体管2408的漏极/栅极。位线2436通过ymux NMOS晶体管2401连接到IOW 2434。将重置电压电源施加到源线2404。最初高电流单元(在设定操作之后)直接流动到感测晶体管2408并且镜射到晶体管2409中。将该电流与基准重置电流I-RSTREF 2410进行比较。由于其初始单元(设定)电流大于基准重置电流I-RSTREF 2410，因此节点2440被拉至地，从而有效地将DONEX 2430拉至等于‘0’。在重置电压电源耦合到RRAM单元2402的底部电极之后的某个时间点，RRAM单元2402被重置并且其细丝的一部分被破坏。于是RRAM单元2402的电阻显著上升。在该时间点，单元电流小于基准重置电流I-RSTREF 2410，电流源2410使节点2440(反相器2411的输入上的电压)从‘0’翻转到‘1’，从而使反相器2412的输出也从‘0’翻转到‘1’，这代表重置操作结束。这继而使晶体管2407截止，使IOW 2434和BL 2436浮动，从而有效地停止重置操作。
另一个实施方案在设定或形成操作期间使用与二极管相连的晶体管来直接感测电流。在这种情况下，与二极管相连的PMOS连接到所选择的RRAM单元的位线。PMOS的源极连接到设定或形成电压电源。将与二极管相连的PMOS中的电流镜射到电流比较器中以与设定/形成基准电流进行比较。一旦与二极管相连的PMOS中的电流达到与基准设定/形成电流同等的值，设定/形成操作就停止。
另一个实施方案在设定或形成操作期间使用负载(电阻器或充当电阻器的晶体管)来直接感测电流。在这种情况下，负载的第一端子连接到所选择的RRAM单元的位线。负载的第二端子连接到设定或形成电压电源。第一端子上的电压在操作期间充当感测节点以自动地停止该操作。
图25描绘了闪存存储器系统2500(其可在管芯800上实现)。闪存存储器系统2500包括阵列2501和2502(对应于图8中的阵列801和803)、行解码器2503和2504(对应于行解码器805和806)、列解码器2505和2506(对应于列解码器806和808)以及感测电路2510(对应于感测电路810)。闪存存储器系统2500还包括基准阵列2509和感测电路电流基准2508。
阵列2501中的每列闪存存储器单元耦合到位线，使得阵列2501中的每一列有一个位线。类似地，阵列2502中的每列闪存存储器单元耦合到位线，使得阵列2502中的每一列有一个位线。列解码器2505和2506在对所选择的地址的读取操作期间将所选择的位线连接到感测电路2510。感测电路2510包括多个感测放大器电路2507a,2507b,…2507n，其中n是可并行读取的位线的数量并且被称为闪存存储器系统2500的IO宽度(通常，n为32或64)。这些感测放大器电路将被统称为感测放大器电路2507。
在该实施方案中，基准阵列2509是虚拟闪存存储器单元的阵列，其在结构上与阵列2501和2502的闪存存储器单元相同，但实际上不用于存储用户数据。基准阵列2509用于生成读取基准偏置以便感测阵列2501和2502两者。在一个替代实施方案中，基准阵列2509包括常规基准晶体管而没有闪存存储器单元。这些常规基准晶体管以不同方式定尺寸和/或偏置以便为感测电路2510提供不同跳变点(即，将“1”与“0”划分开来的电流或电压电平)。在另一个替代实施方案中，基准阵列2509包括常规基准电阻器而没有闪存存储器单元。这些常规基准电阻器以不同方式定尺寸以便为感测电路2510提供不同跳变点。
感测电路电流基准2508耦合到虚拟闪存存储器单元中的一者或多者并且生成电流。使用电流镜技术，将该电流镜射在每个感测放大器电路2507中。然后将镜射的基准电流与来自阵列2501或2502的所选择的存储器单元进行比较，以生成指示存储在所选择的存储器单元中的数据的值的输出。
图26描绘了另一个闪存存储器系统2600(其可在管芯800上实现)。与闪存存储器系统2500一样，闪存存储器系统2600包括阵列2501和2502、行解码器2503和2504以及列解码器2505和2506。闪存存储器系统2600还包括基准阵列2601和2602以及感测电路2603。
阵列2501中的每列闪存存储器单元耦合到位线，使得阵列2501中的每一列有一个位线。类似地，阵列2502中的每列闪存存储器单元耦合到位线，使得阵列2502中的每一列有一个位线。列解码器2505和2506在对所选择的地址的读取操作期间将所选择的位线连接到感测电路2603。感测电路2603包括多个感测放大器电路2604a,2604b,…2604n，其中n是可并行读取的位线的数量并且被称为闪存存储器系统2600的IO宽度(通常，n为32或64)。这些感测放大器电路将被统称为感测放大器电路2604。
在该实施方案中，基准阵列2601和2602均是虚拟闪存存储器单元的阵列，其在结构上与阵列2501和2502的闪存存储器单元相同，但实际上不用于存储用户数据。当所选择的存储器单元处于阵列2501中时，每个感测放大器电路2604将连接到基准阵列2602中的存储器单元，其中该存储器单元将充当基准存储器单元。当所选择的存储器单元处于阵列2502中时，每个感测放大器电路2604将连接到基准阵列2601中的存储器单元，该存储器单元将充当基准存储器单元。因此，与闪存存储器系统2500不同，闪存存储器系统2600不需要感测电路电流基准2508或电流镜的使用。在另一个替代实施方案中，基准阵列2601和2602包括常规基准晶体管而没有闪存存储器单元。这些常规基准晶体管以不同方式定尺寸和/或偏置以便为感测电路2603提供不同跳变点。在另一个替代实施方案中，基准阵列2601和2602包括常规基准电阻器而没有闪存存储器单元。这些常规基准电阻器以不同方式定尺寸以便为感测电路2603提供不同跳变点。
图27描绘了感测放大器2700。感测放大器2700包括数据读取块2701、基准读取块2702和差分放大器2703。
数据读取块2701连接到RRAM单元2711，该RRAM单元是所选择的用于读取操作的单元。数据读取块2701包括如图所示那样配置的感测负载PMOS晶体管2704、2705和2709、NMOS原生晶体管2710、NMOS晶体管2706和2707以及比较器2708。晶体管2710和2713(其栅极连接到节点2724)充当共源共栅晶体管以将感测节点2720和基准节点2721与存储器单元的位线隔离。晶体管2704/2705/2706/2707连同晶体管2710和2713一起的功能用于施加固定位线读取偏置电压。其工作方式是如下那样将基准晶体管复制为位线的箝位副本晶体管。将固定读取位线基准电压(例如，0.2v)施加在NMOS晶体管(基准晶体管)2706的栅极上，这使得固定电流在该设备中流动。将该电流从与二极管相连的PMOS晶体管2704镜射到PMOS晶体管2705中并且镜射到NMOS晶体管(副本晶体管)2707中。由于相同电流在基准晶体管2706和副本晶体管2707中流动，因此副本晶体管2707的栅极必须与基准晶体管2706的栅极电压相同，该栅极电压是固定读取位线基准电压。并且由于晶体管2710的栅极电压与晶体管2713的栅极电压相同，因此晶体管2713的源极与晶体管2710的源极类似。
基准读取块2702包括PMOS晶体管2712、原生NMOS晶体管2713和基准电路2714。此处基准电路2714可包括基准读取单元或基准电流源。
差分放大器2703包括输入交叉耦合PMOS晶体管2715和2716及输入交叉耦合NMOS晶体管2717和2718(它们一起形成比较器)，以及NMOS使能晶体管2719(其也充当交叉耦合NMOS晶体管2717和2718的瞬态偏置尾电流)。
在操作期间，差分放大器块2703将数据读取块2701所提供的感测节点2720与基准读取块2702所提供的基准节点2721进行比较以生成输出2722。如果基准节点2721处消耗的读取基准电流超过感测节点2720处消耗的存储器单元电流(这代表“0”存储在所选择的RRAM单元2711中)，则输出2722将为低。如果基准节点2721处消耗的读取基准电流小于感测节点2720处消耗的存储器单元电流(这代表“1”存储在所选择的存储器RRAM单元2711中)，则输出2722将为高。
图28描绘了感测放大器2800。感测放大器2800包括数据读取块2801、基准读取块2802和差分放大器2803。
数据读取块2801连接到RRAM单元2811，该RRAM单元是所选择的用于读取操作的单元。数据读取块2801包括感测负载PMOS晶体管2809和NMOS原生晶体管2810。数据读取块2801还包括运算放大器2826，其在读取操作期间提供位线偏置。运算放大器2826包括PMOS晶体管2804、2805和2806以及NMOS晶体管2807和2808。运算放大器2826将通过保持晶体管2806的栅极电压与晶体管2905的栅极电压(其等于输入读取位线基准电压)相同来将读取位线基准电压叠加在位线2811上。共源共栅晶体管2810和2813具有相同的栅极电压以在主阵列位线和基准位线上保持类似的源电压。
基准读取块2802包括PMOS晶体管2812、原生NMOS晶体管2813和基准电路2814。此处基准电路2814可包括基准读取单元或基准电流源。
差分放大器2803包括输入交叉耦合PMOS晶体管2815和2816及输入交叉耦合NMOS晶体管2817和2818(它们一起形成比较器)，以及NMOS使能晶体管2821。差分放大器2803还包括输入NMOS晶体管2819和2820以及偏置PMOS晶体管2822、2823、2824和2825。
差分放大器2803通过电容器2826耦合到数据读取块2801，并且差分放大器2803通过电容器2827耦合到基准读取块2802。
在操作期间，差分放大器块2803将数据读取块2801所提供的感测节点2827与基准读取块2802所提供的基准节点2828进行比较以生成输出2829。如果基准节点2828处消耗的读取基准电流超过感测节点2827处消耗的存储器单元电流(这代表“0”存储在所选择的RRAM单元2811中)，则输出2829将为低。如果基准节点2828处消耗的读取基准电流小于感测节点2827处消耗的存储器单元电流(这代表“1”存储在所选择的存储器RRAM单元2811中)，则输出2829将为高。
图29描绘了电流测量(监测)单元2900。电流测量单元2900包括泄漏补偿PMOS晶体管2901、开关2902、电容器2903、预充电PMOS晶体管2904、列解码器ymux(Y-多路复用器)2905、所选择的RRAM单元2906、缓冲原生NMOS晶体管2907以及比较器2908。电流测量单元2900可通过测量斜坡速率来检测大约数百皮安至纳安的极小电流。具体地讲，首先按如下方式进行泄漏补偿步骤。RRAM单元2906截止(字线截止)，PMOS晶体管2901用于在开关2902闭合的情况下通过二极管连接PMOS晶体管2901来测量截止状态下的节点2910上的泄漏。由晶体管2901中流动的泄漏电流建立偏置漏极/栅极电压。然后开关2902断开，在该时间点，晶体管2901将在其栅极上保持偏置漏极/栅极电压，因此产生从高功率电源流动到节点2910的泄漏电流，从而有效地消除向地流动的节点2910上的截止状态泄漏。接下来，所选择的ymux 2905导通，从而将节点2910连接到RRAM单元2906。接下来，PMOS晶体管2901将电容器2903充电至高基准电压，之后PMOS晶体管截止。然后RRAM单元2906所消耗的电流将使电容器2903放电，并且在某个时间点，节点2910上的电压将降至比较器2908的基准电压2912以下，从而使比较器2908的输出翻转。根据公式I＝C*T/V，该比率确定RRAM单元电流，因此通过测量时序，可确定电流。例如，1na＝10pF*1V/10ms。
图30描绘了电流发生器3000，其可用于生成形成操作期间所需的宽范围(例如，几nA至100μA)内的I-形成电流。电流发生器3000包括PMOS晶体管3001和3005以及NMOS晶体管3002和3004。电流发生器3000还包括可变PMOS晶体管3003和3007以及可变NMOS晶体管3006，其中可调节宽长比。通过调节可变PMOS晶体管3003(m＝1至100)和3007(m＝1至100)和可变NMOS晶体管3006(m＝1至100)，诸如启用/微调晶体管的宽度单位的m因子，输出电流IOut将为输入电流IIn以大至10,000的因子放大的版本。
图31描绘了写入验证混合算法3100。首先，对地址X的数据进行钟控(步骤3101)。在执行写入和选通之前执行验证-读取(步骤3102)。验证-读取、写入、选通控制是内部控制(诸如感测控制和内部设定/重置/形成偏置控制)和诸如来自测试仪的外部控制(来自用于写入、轮询和读取命令输入的控制/地址/数据引脚)的组合。从外部或内部提供这些电源(VSUPx,VREF,IREF)。固定、斜坡、阶梯式电流和电压偏置由外部电源成形和内部模拟发生器的组合或由内部模拟发生器完成。对状态寄存器进行轮询(步骤3103)。如果状态寄存器中的“完成”位指示“1”值，则操作完成，并且系统等待下一个数据和地址对被钟控。如果“完成”位指示“0”，则系统处理以执行写入操作(步骤3104)。“完成”位是内部感测电路(图25至图29)验证单元电流达到目标的结果。
图32描绘了用于图31的写入验证混合算法3100的示例性波形。提供外部电源VSUPx以便为设定/重置/形成和抑制偏置以及模拟电路提供电源(VREF,IREF)。控制/地址/数据引脚对于宏是通用的。
图33描绘了并行写入方法3300。并行写入(形成/设定/重置)验证意指在写入操作期间自动地完成RRAM单元达到目标的验证，诸如针对图19至图24描述。在步骤3301中，系统确定电流Icell是否为I target–I offset。如果是，则系统进行到步骤3304。如果否，则系统进行到步骤3302。在步骤3302中，系统确定在并行写入-验证操作期间并行写入-验证Icell是否为I target–I offset(在写入操作期间并行验证)。如果否，则系统进行到步骤3303。如果是，则系统进行到步骤3304。在步骤3303中，系统确定写入时序是否超过预定时序(超时＝是或否)。如果是，则进行到步骤3304。如果否，则系统重复步骤3302。在步骤3304中，系统验证Icell＝Itarget+/-Imar(目标在界限以内)。如果是，则该方法完成。如果否，则系统进行到步骤3305。在步骤3305中，系统确定并行写入-验证Icell是否为I target+/-I mar(在写入操作期间并行验证)。如果是，则该方法完成。如果否，则系统进行到步骤3306。在步骤3306中，系统确定写入时序是否超过预定时序(超时＝是或否)。如果是，则该方法完成。如果否，则系统重复步骤3305。在上述方法中，写入电流和/或电压偏置可由固定、斜坡或粗略和/或细微递增/递减阶跃脉冲构成。另外，脉冲写入时序可为可变脉冲宽度。目标单元电流对于Ioffset可较大，并且对于Imar(Imargin)可较小。
图34描绘了验证后写入(形成/设定/重置)方法3400。在步骤3041中，系统确定Icell是否等于I target–I offset。如果是，则系统进行到步骤3402。如果否，则系统进行到步骤3403。在步骤3402中，系统确定Icell是否等于Itarget+/Imar(目标单元电流在可接受的界限以内)。如果是，则该方法完成。如果否，则系统进行到步骤3404。在步骤3403中，系统写入粗略递增V/I/T＝V/I/Tinit+V/I/Tinccrude(大电压、电流和/或时间脉冲阶跃)，然后往回进行到步骤3401。在步骤3404中，系统写入细微递增V/I/T＝V/I/Tinit+V/I/Tincfine(细微电压、电流和/或时间脉冲阶跃)，并且往回进行到步骤3402。
图35描绘了示例性RRAM单元顶视图布局3500，其是图9所示的阵列900的示例性布局。示例性RRAM单元3504耦合到位线3501(BL0)、字线3502(WL0)和源线3503(SL0)。位线中的顶部两个单元的扩散区3505a和底部两个单元的扩散区3505b分开。扩散区3506将两个相邻行中的单元的所有源线连接在一起。
图36描绘了示例性RRAM单元顶视图布局3600，其具有图10所示的阵列1000的示例性接地线布局和图15所示的阵列的示例性单元布局。示例性RRAM单元3604耦合到位线3601(BL0)、字线3602(WL0)和源线3603(SL0)。该阵列包括接地线，诸如嵌入在整个阵列中的接地线3605(图10的接地线的示例性布局)。单元布局3606对应于图15中的单元1501/1502/1503。
图37描绘了示例性RRAM单元顶视图布局3700，其是图14所示的阵列1400的示例性布局。示例性RRAM单元3704耦合到位线3701(BL0)、字线3702(WL0)和源线3703(SL0)。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”(之间没有设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。同样，术语“邻近”包括“直接邻近”(两者间未设置中间材料、元件或空间)和“间接邻近”(两者间设置有中间材料、元件或空间)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (60)

1.一种非易失性存储器系统，包括：
被组织成行和列的电阻式随机存取存储器(RRAM)单元阵列，其中每个单元包括顶部电极、底部电极以及所述顶部电极与所述底部电极之间的交换层；
多个位线，每个位线耦合到一列RRAM单元；
多个字线，每个字线耦合到一行RRAM单元；和
多个源线，每个源线耦合到RRAM单元的两个相邻行；
其中每个RRAM单元能够通过向相关联的位线、字线和源线施加电压或电流的不同组合以改变所述RRAM单元的所述交换层来形成、设定和重置。
2.根据权利要求1所述的系统，其中所述阵列中的多列RRAM单元用作接地源并且不用于存储用户数据。
3.根据权利要求1所述的系统，其中RRAM单元的每对相邻行通过晶体管的隔离行来与RRAM单元的至少一个相邻对的相邻行分开。
4.根据权利要求1所述的系统，其中所述多个位线中的每一个耦合到附加位线以形成位线对。
5.根据权利要求4所述的非易失性存储器系统，其中所述阵列中的多列RRAM单元用作接地源并且不用于存储用户数据。
6.根据权利要求1所述的系统，其中每个RRAM单元耦合到一个选择器。
7.根据权利要求1所述的系统，其中每个RRAM单元耦合到两个选择器。
8.一种非易失性存储器系统，包括：
被组织成行和列的电阻式随机存取存储器(RRAM)单元阵列，其中每个单元包括顶部电极、底部电极以及所述顶部电极与所述底部电极之间的交换层；
多个位线，每个位线耦合到一列RRAM单元；
多个字线，每个字线耦合到一行RRAM单元；和
多个源线，每个源线耦合到RRAM单元的两对相邻行的一部分；
其中每个RRAM单元能够通过向相关联的位线、字线和源线施加电压或电流的不同组合以改变所述RRAM单元的所述交换层来形成、设定和重置。
9.根据权利要求8所述的系统，其中所述多个源线中的每一个与所述多个字线中的至少一个正交。
10.根据权利要求8所述的系统，其中RRAM单元的相邻行中共享字线的各对单元用于存储用户数据的一位。
11.一种非易失性存储器系统，包括：
被组织成行和列的电阻式随机存取存储器(RRAM)单元阵列，其中每个单元包括顶部电极、底部电极以及所述顶部电极与所述底部电极之间的交换层；
多个位线，每个位线耦合到一列RRAM单元；
多个字线，每个字线耦合到一行RRAM单元；和
多个源线，每个源线耦合到一列RRAM单元；
其中每个RRAM单元能够通过向相关联的位线、字线和源线施加电压或电流的不同组合以改变所述RRAM单元的所述交换层来形成、设定和重置。
12.一种非易失性存储器系统，包括：
被组织成行和列的电阻式随机存取存储器(RRAM)单元阵列，其中每个单元包括顶部电极、底部电极以及所述顶部电极与所述底部电极之间的交换层；
多个位线，每个位线耦合到一列RRAM单元；
多个字线，每个字线耦合到一行RRAM单元；和
多个局部源线，每个局部源线耦合到RRAM单元的两对相邻行的一部分；
其中每个RRAM单元能够通过向相关联的位线、字线和源线施加电压或电流的不同组合以改变所述RRAM单元的所述交换层来形成、设定和重置。
13.根据权利要求12所述的系统，其中所述阵列进一步被组织成由四个RRAM单元构成的组，其中由四个RRAM单元构成的每一组连接到一个选择晶体管。
14.一种非易失性存储器系统，包括：
被组织成行和列的电阻式随机存取存储器(RRAM)单元阵列，其中每个单元包括顶部电极、底部电极以及所述顶部电极与所述底部电极之间的交换层；
多个位线，每个位线耦合到两列或更多列RRAM单元；
多个字线，每个字线耦合到一行RRAM单元；和
多个源线，每个源线耦合到RRAM单元的两对相邻行的一部分；
其中每个RRAM单元能够通过向相关联的位线、字线和源线施加电压或电流的不同组合以改变所述RRAM单元的所述交换层来形成、设定和重置；并且
其中所述阵列中的四个RRAM单元用于存储所述阵列中存储的用户数据的每一位。
15.一种非易失性存储器系统，包括：
被组织成行和列的电阻式随机存取存储器(RRAM)单元阵列，其中每个单元包括顶部电极、底部电极以及所述顶部电极与所述底部电极之间的交换层；
多个位线，每个位线耦合到一列RRAM单元；
多个字线，每个字线耦合到一行RRAM单元；
多个源线，每个源线耦合到RRAM单元的两个相邻行；和
边形成边验证的电路，所述边形成边验证的电路用于通过以下方式对所述阵列中的所选择的RRAM单元执行形成操作：向与所述所选择的RRAM单元相关联的位线、字线和源线施加电压或电流的组合，并且在所述形成操作完成时停止所述施加。
16.根据权利要求15所述的系统，其中所述边形成边验证的电路执行电流比较。
17.根据权利要求16所述的系统，其中所述电流比较是折返电流比较。
18.根据权利要求15所述的系统，其中所述边形成边验证的电路执行电压比较。
19.根据权利要求15所述的系统，其中所述边形成边验证的电路包括顶部顺从电流源。
20.根据权利要求15所述的系统，其中所述边形成边验证的电路包括底部顺从电流源。
21.根据权利要求15所述的系统，其中所述边形成边验证的电路包括用于以粗略分辨率和细微分辨率递增写入电流的电路。
22.一种非易失性存储器系统，包括：
被组织成行和列的电阻式随机存取存储器(RRAM)单元阵列，其中每个单元包括顶部电极、底部电极以及所述顶部电极与所述底部电极之间的交换层；
多个位线，每个位线耦合到一列RRAM单元；
多个字线，每个字线耦合到一行RRAM单元；
多个源线，每个源线耦合到RRAM单元的两个相邻行；和
边设定边验证的电路，所述边设定边验证的电路用于通过以下方式对所述阵列中的所选择的RRAM单元执行设定操作：向与所述所选择的RRAM单元相关联的位线、字线和源线施加电压或电流的组合，并且在所述设定操作完成时停止所述施加。
23.根据权利要求22所述的系统，其中所述边设定边验证的电路执行电流比较。
24.根据权利要求23所述的系统，其中所述电流比较是折返电流比较。
25.根据权利要求22所述的系统，其中所述边设定边验证的电路执行电压比较。
26.根据权利要求22所述的系统，其中所述边设定边验证的电路包括顶部顺从电流源。
27.根据权利要求22所述的系统，其中所述边设定边验证的电路包括底部顺从电流源。
28.根据权利要求22所述的系统，其中所述边设定边验证的电路包括用于以粗略分辨率和细微分辨率递增写入电流的电路。
29.一种非易失性存储器系统，包括：
被组织成行和列的电阻式随机存取存储器(RRAM)单元阵列，其中每个单元包括顶部电极、底部电极以及所述顶部电极与所述底部电极之间的交换层；
多个位线，每个位线耦合到一列RRAM单元；
多个字线，每个字线耦合到一行RRAM单元；
多个源线，每个源线耦合到RRAM单元的两个相邻行；和
边设定边验证的电路，所述边设定边验证的电路用于通过以下方式对所述阵列中的所选择的RRAM单元执行重置操作：向与所述所选择的RRAM单元相关联的位线、字线和源线施加电压或电流的组合，并且在所述重置操作完成时停止所述施加。
30.根据权利要求29所述的系统，其中所述边设定边验证的电路执行电流比较。
31.根据权利要求30所述的系统，其中所述边设定边验证的电路包括用于执行所述电流比较的与二极管相连的晶体管。
32.根据权利要求29所述的系统，其中所述边设定边验证的电路执行电压比较。
33.根据权利要求29所述的系统，其中所述边设定边验证的电路包括用于以粗略分辨率和细微分辨率递增写入电流的电路。
34.一种非易失性存储器系统，包括：
被组织成行和列的电阻式随机存取存储器(RRAM)单元阵列，其中每个单元包括顶部电极、底部电极以及所述顶部电极与所述底部电极之间的交换层；
多个位线，每个位线耦合到一列RRAM单元；
多个字线，每个字线耦合到一行RRAM单元；
多个源线，每个源线耦合到RRAM单元的两个相邻行；和
用于读取所述阵列中的所选择的RRAM单元中存储的值的感测电路，所述感测电路包括差分放大器，所述差分放大器用于将所述所选择的RRAM单元所消耗的电流与基准电路所消耗的电流进行比较。
35.根据权利要求34所述的系统，其中所述基准电路包括虚拟基准单元。
36.根据权利要求34所述的系统，其中所述基准电路包括RRAM单元的第二阵列中的基准单元，其中RRAM单元的所述第二阵列能够存储用户数据。
37.根据权利要求34所述的系统，其中所述感测电路包括偏置电路，所述偏置电路用于向耦合到所述所选择的存储器单元的位线施加副本偏置电压。
38.一种非易失性存储器系统，包括：
被组织成行和列的电阻式随机存取存储器(RRAM)单元阵列，其中每个单元包括顶部电极、底部电极以及所述顶部电极与所述底部电极之间的交换层；
多个位线，每个位线耦合到一列RRAM单元；
多个字线，每个字线耦合到一行RRAM单元；
多个源线，每个源线耦合到RRAM单元的两个相邻行；和
基于时间的电流监测器，所述基于时间的电流监测器用于监测在对所选择的单元的形成操作期间向耦合到所述所选择的单元的位线施加的所述电流。
39.一种写入到电阻式随机存取存储器(RRAM)单元的方法，包括：
验证流过所述RRAM单元的电流是否超过阈值；
如果所述电流未超过所述阈值，则执行边写入边验证的并行操作。
40.根据权利要求39所述的方法，其中所述验证步骤包括电流比较。
41.根据权利要求40所述的方法，其中所述电流比较是折返电流比较。
42.根据权利要求39所述的方法，其中所述验证步骤包括电压比较。
43.根据权利要求39所述的方法，其中所述验证步骤包括使用连接到位线的与二极管相连的晶体管来执行电流比较。
44.根据权利要求39所述的方法，其中所述边写入边验证的并行操作包括使用粗略分辨率和细微分辨率控制来递增写入电流。
45.根据权利要求39所述的方法，其中所述边写入边验证的并行操作包括施加固定电压。
46.根据权利要求39所述的方法，其中所述边写入边验证的并行操作包括施加斜坡电压。
47.根据权利要求39所述的方法，其中所述边写入边验证的并行操作包括以阶梯式递增的方式施加电压。
48.根据权利要求39所述的方法，其中所述边写入边验证的并行操作包括以阶梯式递减的方式施加电压。
49.根据权利要求39所述的方法，其中所述边写入边验证的并行操作包括以可变写入脉冲宽度施加电压。
50.一种写入到电阻式随机存取存储器(RRAM)单元的方法，包括：
验证流过所述RRAM单元的电流是否已达到目标值；
如果未达到，则执行写入操作；
使用电流比较来验证所述写入操作。
51.根据权利要求50所述的方法，其中所述电流比较是折返电流比较。
52.根据权利要求50所述的方法，其中所述验证步骤包括使用连接到位线的与二极管相连的晶体管来执行电流比较。
53.根据权利要求50所述的方法，其中所述执行步骤包括使用粗略分辨率和细微分辨率控制来递增写入电流。
54.根据权利要求50所述的方法，其中所述边写入边验证的并行操作包括施加固定电压。
55.根据权利要求50所述的方法，其中所述边写入边验证的并行操作包括施加斜坡电压。
56.根据权利要求50所述的方法，其中所述边写入边验证的并行操作包括以阶梯式递增的方式施加电压。
57.根据权利要求50所述的方法，其中所述边写入边验证的并行操作包括以阶梯式递减的方式施加电压。
58.根据权利要求50所述的方法，其中所述边写入边验证的并行操作包括以可变写入脉冲宽度施加电压。
59.根据权利要求50所述的方法，其中所述执行步骤利用混合控制。
60.根据权利要求59所述的方法，其中所述混合控制包括内部控制和来自测试仪的外部控制。
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