CN114171084A - 电阻式内存装置、其操作方法及其内存晶胞阵列 - Google Patents
电阻式内存装置、其操作方法及其内存晶胞阵列 Download PDFInfo
- Publication number
- CN114171084A CN114171084A CN202010952236.0A CN202010952236A CN114171084A CN 114171084 A CN114171084 A CN 114171084A CN 202010952236 A CN202010952236 A CN 202010952236A CN 114171084 A CN114171084 A CN 114171084A
- Authority
- CN
- China
- Prior art keywords
- line voltage
- memory cell
- bit line
- resistive
- saturation current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011017 operating method Methods 0.000 title description 4
- 238000000034 method Methods 0.000 claims abstract description 34
- 238000006243 chemical reaction Methods 0.000 claims abstract description 27
- 239000001301 oxygen Substances 0.000 claims description 22
- 229910052760 oxygen Inorganic materials 0.000 claims description 22
- 230000004888 barrier function Effects 0.000 claims description 14
- 238000003860 storage Methods 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims 3
- 230000008569 process Effects 0.000 description 14
- -1 oxygen ions Chemical class 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000001514 detection method Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- 229910000480 nickel oxide Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000002407 reforming Methods 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0026—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
Landscapes
- Semiconductor Memories (AREA)
Abstract
本发明提供一种电阻式内存装置包括内存晶胞阵列、至少一虚置晶体管及控制电路。内存晶胞阵列包括多个内存晶胞。各内存晶胞包括电阻转换元件。虚置晶体管与电阻转换元件电性绝缘。控制电路耦接至内存晶胞阵列及虚置晶体管。控制电路用于提供第一位线电压、源极线电压及字线电压给虚置晶体管，以使虚置晶体管输出饱和电流。控制电路用于依据饱和电流决定驱动内存晶胞的第二位线电压的大小。另外，一种电阻式内存装置的操作方法及内存晶胞阵列亦被提出。
Description
技术领域
本发明涉及一种内存装置与内存装置的操作方法，更具体地说，涉及一种电阻式内存装置、电阻式内存装置的操作方法及其内存晶胞阵列。
背景技术
现行的电阻式随机存取内存(Resistive Random Access Memory，RRAM)的内存晶胞通常包括电阻转换元件与晶体管。电阻转换元件包括相对配置的上电极与下电极以及位于上电极与下电极之间的电阻转换层。晶体管具有连接到字线的栅极，连接到源极线的源极，连接到电阻转换元件的第一端的漏极。在电阻转换元件可反复地在高低电阻状态间切换以存储数据前，首先需进行通道形成(forming)的程序。形成程序包括经由晶体管对电阻转换元件提供一偏压，例如正偏压，使电流从上电极流至下电极，使得电阻转换层中产生氧空缺(oxygen vacancy)和氧离子(oxygen ion)而形成电流路径，使电阻转换元件自高阻态(high resistance state，HRS)变为低阻态(low resistance state，LRS)，以形成导电灯丝(filament)。通常，在所形成的灯丝中，邻近上电极处的部分的直径会小于邻近下电极处的部分的直径。之后，可对RRAM进行复位(reset)或设定(set)，使电阻转换元件分别切换为高阻态与低阻态，以完成数据的存储。此外，当对现行的RRAM进行复位时，包括经由晶体管对电阻转换元件提供与设定时极性相反的反向偏压，使电流从下电极流至上电极。此时，邻近上电极处的氧空缺与部分氧离子结合而中断电流路径，使得灯丝在邻近上电极处断开。当对现行的RRAM进行设定时，包括经由晶体管对电阻转换元件提供与形成程序时极性相同的偏压，使电流从上电极流至下电极。此时，邻近上电极处的氧离子脱离，重新形成氧空缺，使得灯丝在邻近上电极处重新形成。
一般而言，晶体管的驱动能力将影响自内存晶胞所读出的电流(简称晶胞电流)，然而在灯丝形成之前，并无法得知各内存晶胞中的晶体管的驱动能力，如此一来将无法准确地提供使电阻转换元件被写入至特定电阻状态所需的位线电压，导致现行的RRAM在形成程序与每次写入操作(包括复位与设定)中必须多次地调整位线电压来确保RRAM被写入至特定电阻状态，并且在每次写入操作时需重新调整位线电压，因此降低操作速度。此外，由于内存阵列中的多个晶体管往往存在制程变异，因此这些晶体管的驱动能力并不一致，从而需要配置额外的电路来避免相同操作下的晶胞电流的变异过大的问题，进而不利于RRAM的微型化。
发明内容
本发明提供一种电阻式内存装置、电阻式内存装置的操作方法及内存晶胞阵列，用于改善上述的现行RRAM操作速度低与不利于微型化的问题。
本发明的电阻式内存装置包括内存晶胞阵列、虚置晶体管及控制电路。内存晶胞阵列包括多个内存晶胞。各内存晶胞包括电阻转换元件。虚置晶体管与内存晶胞的电阻转换元件电性绝缘。控制电路耦接至内存晶胞阵列及虚置晶体管。控制电路用于提供第一位线电压、源极线电压及字线电压给虚置晶体管，以使虚置晶体管输出饱和电流。控制电路用于依据饱和电流决定驱动内存晶胞的第二位线电压的大小。
本发明的电阻式内存装置的操作方法包括：提供第一位线电压、源极线电压及字线电压给虚置晶体管，以判断虚置晶体管的饱和电流的大小；依据饱和电流的大小，决定提供至内存晶胞的第二位线电压的大小；以及依据所决定的第二位线电压来驱动内存晶胞，以使内存晶胞的晶胞电流大于目标电流值。
本发明的电阻式内存装置的内存晶胞阵列包括多个内存晶胞，各内存晶胞包括：下电极层、电阻转换层以及上电极层。电阻转换层配置在下电极层上，且包括多个导通条件不同的区域。上电极层配置在电阻转换层上，且用于接收位线电压。
在本发明的实施例中，控制电路通过未与内存晶胞电性连接的虚置晶体管可得知将与内存晶胞电性连接的晶体管元件的特性，从而能准确地对内存晶胞施加位线电压，以加快操作速度。并且，在本发明的一实施例中，电阻式内存装置的内存晶胞阵列可由多个电阻转换元件所组成，相较于现行的RRAM的内存晶胞阵列还需配置多个与电阻转换元件分别串接的晶体管，本发明的实施例有利于电阻式内存装置的微型化。
为了可更好地理解前述内容，如下参考附图详细地描述若干实施例。
附图说明
包含附图以提供对本公开的进一步理解，且附图并入本说明书中并构成本说明书的一部分。附图说明本公开的示范性实施例，且与描述一起用来解释本公开的原理。
图1示出本发明一实施例的电阻式内存装置的概要示意图；
图2示出图1实施例的内存晶胞阵列及虚置晶体管列的概要示意图；
图3示出图2实施例的内存晶胞及虚置晶体管内部的结构示意图；
图4示出本发明一实施例的电阻转换元件的概要示意图；
图5示出图4实施例的电阻转换层的导电区域的概要示意图；
图6A及图6B示出本发明一实施例的制作电阻转换层的概要流程图；
图7示出本发明一实施例的电阻式内存装置的操作方法的步骤流程图；
图8示出本发明另一实施例的电阻式内存装置的操作方法的步骤流程图；
图9示出本一实施例的斜坡电压的波形示意图。
附图标号说明
100：电阻式内存装置；
110：控制电路；
120：内存晶胞阵列；
130：感测电路；
140：电压产生电路；
210：内存晶胞；
212：电阻转换元件；
214：晶体管；
220：虚置晶体管；
230：虚置晶体管列；
310：上电极层；
320：电阻转换层；
330：下电极层；
410、420、430、440：区域；
900：斜坡电压；
Is：饱和电流；
Ic：晶胞电流；
S100、S110、S120、S201、S202、S203、S204、S205、S206、S207、S208、S610、S620：方法步骤；
S810、S820、S830：阶段；
VBL、VBLn：位线电压；
VSL、VSLn：源极线电压；
VWLn：字线电压；
WL：字线。
具体实施方式
图1示出本发明一实施例的电阻式内存装置的概要示意图。图2示出图1实施例的内存晶胞阵列及虚置晶体管列的概要示意图。图3示出图2实施例的内存晶胞及虚置晶体管内部的结构示意图。请参考图1至图3，本实施例的电阻式内存装置100包括控制电路110、内存晶胞阵列120、虚置晶体管(dummy transistor)220、感测电路130及电压产生电路140。控制电路110耦接至内存晶胞阵列120与虚置晶体管220。感测电路130及电压产生电路140耦接至控制电路110及内存晶胞阵列120。内存晶胞阵列120由多个内存晶胞210所组成。虚置晶体管220与内存晶胞210的电阻转换元件电性绝缘。虚置晶体管220的数量小于内存晶胞210的数量。在本实施例中，电阻式内存装置100包括多个虚置晶体管220，且这些虚置晶体管220排列成一列(column)而构成虚置晶体管列230。虚置晶体管列230可邻近地配置于内存晶胞阵列120的外侧，而与多个内存晶胞210排列成阵列。然而，虚置晶体管的数量与位置并不为此所限。在另一实施例中，电阻式内存装置100只有一个虚置晶体管220。在又一实施例中，多个虚置晶体管220排列成多个列与多个行(row)以构成虚置晶体管阵列。在一实施例中，虚置晶体管220可不与内存晶胞210邻近地配置，从而不与内存晶胞210排列成阵列。
在本实施例中，内存晶胞210由电阻转换元件212所组成，其实施方式可以由本技术领域的公知常识获致足够的教示、建议与实施说明。内存晶胞210的两端分别耦接至位线电压(第二位线电压)VBL及源极线电压VSL。在本实施例中，内存晶胞210经由耦接至字线WL的外部晶体管214耦接至源极线电压VSL。外部晶体管214设置于电阻式内存装置100的外部。在一实施例中，源极线电压VSL例如是接地电压。虚置晶体管220的两端分别耦接至位线电压(第一位线电压)VBLn及源极线电压VSLn，且栅极耦接至字线电压VWLn。虚置晶体管220用于模拟外部晶体管214，其制程条件或特性与外部晶体管214相同或相似。控制电路110用于对虚置晶体管220提供合适的位线电压VBLn、源极线电压VSLn与字线电压VWLn，以使虚置晶体管220输出饱和电流Is。感测电路130用于感测虚置晶体管220的饱和电流Is，并提供饱和电流Is至控制电路110。控制电路110依据饱和电流Is来决定驱动内存晶胞210的位线电压VBL的大小，以使内存晶胞210输出晶胞电流Ic。感测电路130用于感测晶胞电流Ic，并提供晶胞电流Ic至控制电路110，以验证形成程序或写入操作是否成功。于一实施例中，控制电路110依据如下表1的查找表来决定施加至内存晶胞210的位线电压VBL。查找表可以通过多个控制比特来储存，例如对应于饱和电流区间”>800”的位线电压VBL_1可储存于所述多个控制比特当中的一个选项比特(option bit)，以此类推。
表1
| 饱和电流区间(μA/μm) | 位线电压VBL(V) |
| >800 | VBL_1 |
| 600～800 | VBL_2 |
| 400～600 | VBL_3 |
| 200～400 | VBL_4 |
表1列出饱和电流区间及位线电压VBL之间的关系。在表1中，位线电压VBL_4>VBL_3>VBL_2>VBL_1。详细而言，控制电路110判断虚置晶体管220的饱和电流Is是落在表1所例示的饱和电流区间的哪一个，以对应地查找出用来驱动内存晶胞210所需的位线电压VBL。举例而言，若控制电路110判断虚置晶体管220的饱和电流Is是落在最大的饱和电流区间”>800”，表示虚置晶体管220的驱动能力较强。对应于此，当用于驱动内存晶胞210的外部晶体管214类似于上述的虚置晶体管220时，可以通过读出虚置晶体管220的饱和电流Is预测完成内存晶胞210的形成程序或设定时所需开启的灯丝路径的数量较少。因此，于形成程序或写入操作时，当内存晶胞210被通过类似于虚置晶体管220的外部晶体管驱动时，施加于内存晶胞210的初始位线电压被设定为VBL_1。反之，若控制电路110判断虚置晶体管220的饱和电流Is是落在最小的电流区间”200～400”，表示虚置晶体管220的驱动能力较弱。对应于此，当用于驱动内存晶胞210的外部晶体管类似于上述的虚置晶体管220时，可以通过读出虚置晶体管220的饱和电流Is预测完成内存晶胞210的形成程序或设定时所需开启的灯丝路径的数量较多。因此，于形成程序或写入操作时，当内存晶胞210被通过类似于虚置晶体管220的外部晶体管驱动时，施加于内存晶胞210的初始位线电压被设定为VBL_4。如此一来，本实施例可依据自虚置晶体管220所读出的饱和电流Is动态地调整初始位线电压，使内存晶胞210的写入操作(例如对内存晶胞210进行设定，使晶胞电流Ic大于默认的目标电流值(例如30微安培))可以有效率地执行，且节省电力的消耗。此外，通过本实施例所提供的电阻转换层，被动态地调整的初始位线电压可改变所开启的灯丝路径数量，可减低了关于晶体管饱和电流的限制。本实施例的电阻转换层的具体内容与制作方法将于后面详尽描述。
在本实施例中，电压产生电路140用于产生位线电压VBL及操作所需的其他电压至内存晶胞阵列120与虚置晶体管220。上表1记录了当虚置晶体管220所输出的饱和电流Is愈大，初始位线电压VBL愈小。然而，上表1中所例示的各项数值不用于限定本发明，且查找表也不限于是表1的形式。
在本实施例中，控制电路110可以是具运算能力的处理器。或者，控制电路110可以是通过硬件描述语言(Hardware Description Language，HDL)或是其他任意本领域具技术人员所熟知的数字电路的设计方式来进行设计，并通过现场可程序逻辑门阵列(FieldProgrammable Gate Array，FPGA)、复杂可程序逻辑装置(Complex Programmable LogicDevice，CPLD)或是特殊应用集成电路(Application-specific Integrated Circuit，ASIC)的方式来实现的硬件电路。
于另一未示出的实施例中，内存晶胞210具有串接的一晶体管元件与一电阻转换元件(1T1R)的结构，其中晶体管元件与虚置晶体管220相同。字线电压VWLn经由字线WL提供至内存晶胞210中的晶体管元件，且电阻转换元件经由晶体管元件耦接至源极线电压VSL。位于同一行的多个内存晶胞210中的晶体管元件与虚置晶体管220分别地耦接至同一条字线WL。然而，在虚置晶体管220不与内存晶胞210排列成阵列的情况下，内存晶胞210中的晶体管元件与任一虚置晶体管220是耦接至不同的字线WL。
在本实施例中，感测电路130及电压产生电路140的电路结构及其实施方式可以由本技术领域的公知常识获致足够的教示、建议与实施说明。
图4示出本发明一实施例的电阻转换元件的概要示意图。图5示出图4实施例的电阻转换层的概要示意图。请参照图4及图5，本实施例的电阻转换元件212包括上电极层310、电阻转换层320及下电极层330。电阻转换层320设置在上电极层310与下电极层330之间。上电极层310耦接至位线电压VBL。下电极层330耦接至源极线电压VSL。电阻转换层320可包括多个导通条件不同的区域。于本实施例中，电阻转换层320包括掺杂浓度(dopingconcentration)不相同的多个区域410、420、430、440，掺杂元素可为氧、氢、氮、氩或是铝等离子。电阻转换元件212可还包括阻障层与氧离子储存层，本发明不限于图4所例示者。阻障层的材料可包括氧化铝(AlxOy)、氧化钛(TixOy)、氧化钽(TaxOy)、氧化铪(HfxOy)、氧化镍(NixOy)、氧化锆(ZrxOy)或上述的组合。在一些实施例中，阻障层的材料为氧化铝。氧离子储存层可用于储存来自于电阻转换层320中的氧离子。氧离子储存层的材料可包括钛(Ti)、钽(Ta)、铪(Hf)、锆(Zr)。在一些实施例中，氧离子储存层的材料为钛。于一未示出的实施例中，电阻转换元件包括第一阻障层与第二阻障层，第一阻障层例如是配置在电阻转换层上，用于避免氧离子扩散。氧离子储存层例如是配置在第一阻障层上。第二阻障层例如是配置在氧离子储存层上。上电极层例如是配置在第二阻障层上。
上电极层310及下电极层330为良好的导体，两者的材料可以相同或不相同。上电极层310及下电极层330的材料可包括钛、钽、氮化钛、氮化钽、其他合适的导电材料或上述的组合。电阻转换层320的材料例如包括过渡金属氧化物(Transition Metal Oxide，TMO)。利用在上电极层310及下电极层330分别施加不同的电压可改变电阻转换元件212的阻值状态，以提供储存数据的功能。亦即，内存晶胞210至少具有两种阻值状态。
控制电路110驱动内存晶胞210的操作可以包括但不限于是形成程序、复位操作及设定操作。在本实施例中，控制电路110可对内存晶胞210进行形成程序。在此过程中，内存晶胞210两端的电极持续被施加偏压(即形成电压)，以对电阻转换层320产生一个外加电场。例如，依据表1，控制电路110可决定施加在上电极层310的位线电压VBL的大小。此外加电场会将电阻转换层320中的氧原子分离成氧离子及氧空缺。氧空缺在电阻转换层320中形成灯丝，作为电流传递路径。当外加电场超过临界值时，电阻转换层320会产生介电崩溃现象，从而由高阻态转变为低阻态。此种崩溃并非永久，其阻值仍可改变。在本实施例中，由于电阻转换层320包括掺杂浓度不相同的四个区域410、420、430、440，使得这些区域的导通条件不同，因此，依据施加在上电极层310的位线电压VBL的大小，可决定形成的导电通道的数量。于一实施例中，区域440的掺杂浓度大于区域430的掺杂浓度，区域430的掺杂浓度大于区域420的掺杂浓度，且区域420的掺杂浓度大于区域410的掺杂浓度。并且，位线电压VBL_1可驱动区域440导通，位线电压VBL_2可驱动区域430与440导通，位线电压VBL_3可驱动区域420、430与440导通，且位线电压VBL_4可驱动区域410、420、430与440导通。
图6A及图6B示出本发明一实施例的制作电阻转换层的概要流程图。请参考图6A及图6B，在本实施例中，例如是对电阻转换层320进行离子布植制程，使电阻转换层320具有掺杂浓度不相同的区域410、420、430、440。于离子布植制程中，可仅使用一或两道光罩来形成区域410、420、430、440。在步骤S610中，使用第一道光罩屏蔽区域410，以对区域420进行第一次离子布植制程。在步骤S620中，使用第二道光罩或将第一道光罩旋转90度以屏蔽区域410与420，以对区域430与440进行第二次离子布植制程。藉此，区域410、420、430、440的掺杂浓度不相同。
图7示出本发明一实施例的电阻式内存装置的操作方法的步骤流程图。请参考图1及图7，本实施例的电阻式内存装置的操作方法至少适用于图1的电阻式内存装置100，惟本发明并不加以限制。在步骤S100中，控制电路110提供合适的位线电压、源极线电压与字线电压给虚置晶体管220，以判断虚置晶体管220的饱和电流Is的大小。在步骤S110中，控制电路110依据饱和电流Is的大小，决定提供至内存晶胞210的位线电压VBL的大小。例如，控制电路110依据如表1的查找表来决定提供至内存晶胞210的位线电压VBL的大小，并且依据所决定的位线电压VBL的大小，来控制电压产生电路140产生并输出位线电压VBL给内存晶胞阵列120。接着，在步骤S120中，控制电路110依据所决定的位线电压VBL来驱动内存晶胞210，以使内存晶胞210的晶胞电流Ic大于目标电流值。
另外，本发明的实施例的电阻式内存装置的操作方法的具体细节可以由图1至图6B实施例的叙述中获致足够的教示、建议与实施说明。
图8示出本发明另一实施例的电阻式内存装置的操作方法的步骤流程图。请参考图1、图5及图8，本实施例的操作方法大致可区分为三个阶段，例如检测阶段S810、决定阶段S820及致动阶段S830。上述三个阶段仅用于例示说明，不用于限定本发明。在检测阶段S810，控制电路110可检测或测试出虚置晶体管220的性能，例如检测出虚置晶体管220的饱和电流Is的大小，以产生检测结果。在决定阶段S820，控制电路110依据检测结果及如表1的查找表来决定需要导通或打断电阻转换元件212中多少个区域才能使内存晶胞210的晶胞电流Ic大于或小于目标电流值。在致动阶段S830，控制电路110确保所导通的区域数量可使内存晶胞210的晶胞电流Ic大于目标电流值。
具体而言，在步骤S201中，控制电路110对虚置晶体管列230施加初始电压。所述初始电压包括字线电压、位线电压和/或源极线电压。在步骤S202中，感测电路130自虚置晶体管列230读取出多个虚置晶体管220的多个饱和电流Is。在步骤S203中，控制电路110判断并运算各虚置晶体管220的饱和电流，以产生虚置晶体管列230的饱和电流Is的中位数，以做为检测结果。于另一实施例中，控制电路110可将这些饱和电流Is进行运算，以获得这些饱和电流Is的平均值或多数值，以做为检测结果。接着，在决定阶段S820，控制电路110依据检测结果及查找表来决定驱动内存晶胞210的位线电压VBL。
在步骤S204中，控制电路110依据如表1的查找表来决定在形成操作中施加到内存晶胞210的位线电压VBL。在步骤S205中，控制电路110控制电压产生电路140依据步骤S204中所决定的位线电压VBL的大小，产生并输出位线电压VBL给内存晶胞210，使内存晶胞210输出晶胞电流Ic。在步骤S206中，感测电路130感测晶胞电流Ic，并提供晶胞电流Ic至控制电路110。
以执行形成操作为例，在步骤S207中，控制电路110判断所读出的内存晶胞210的晶胞电流Ic是否大于目标电流值。若是，则结束操作。若否，则在步骤S208中，控制电路110将位线电压VBL增加一预定值，并回到步骤S205以对内存晶胞210施加增加后的位线电压VBL。如图9所示，若步骤S207的结果为否，则下一次的位线电压VBL大于前一次的位线电压VBL，即斜坡(ramp)电压900，其波形仅用于例示说明，不用于限定本发明。其中，在位线电压VBL的方波之间还包括源极线电压VSL，且源极线电压VSL的准位不随所施加的次数而改变。在斜坡电压900中，位线电压VBL的初始准位可依据表1来决定。控制电路110重复执行步骤S205至S208，直至晶胞电流Ic大于目标电流值为止。因此，在致动阶段S830，控制电路110可确保所形成的一或多个导电信道可使内存晶胞210的晶胞电流Ic大于目标电流值。
于一实施例中，控制电路110还包括斜坡电压的自动停止电路，其被配置为判断增加后的晶胞电流Ic是否大于自动停止阈值，若是，则输出写入终止的结果，若否则继续增加位线电压到晶胞电流达到自动停止阈值。
综上所述，在本发明的实施例中，在形成程序或写入操作时，当内存晶胞被通过类似于虚置晶体管的晶体管驱动时，控制电路可检测或测试出虚置晶体管的元件性能，并且依据检测结果及查找表来决定用于驱动内存晶胞的位线电压的大小，以使内存晶胞的晶胞电流大于目标电流值。因此，控制电路可得知用来驱动内存晶胞的晶体管的特性，从而能准确地对内存晶胞施加位线电压，可加快内存晶胞的操作速度，且节省电力的消耗，另一方面也减低了关于晶体管饱和电流的限制。
本领域的技术人员将明白，在不脱离本公开的范围或精神的情况下，可对所公开的实施例进行各种修改和变化。鉴于前述内容，希望本公开涵盖属于所附权利要求和其等效物的范围内的本公开的修改和变化。
Claims (17)
1.一种电阻式内存装置，包括：
内存晶胞阵列，包括多个内存晶胞，各所述内存晶胞包括电阻转换元件；
至少一虚置晶体管，与所述电阻转换元件电性绝缘；以及
控制电路，耦接至所述内存晶胞阵列及所述至少一虚置晶体管，用于提供第一位线电压、源极线电压及字线电压给所述至少一虚置晶体管，以使所述至少一虚置晶体管输出饱和电流，以及依据所述饱和电流决定驱动所述内存晶胞的第二位线电压的大小。
2.根据权利要求1所述的电阻式内存装置，其中所述控制电路判断所述至少一虚置晶体管的所述饱和电流是在多个饱和电流区间的哪一个，以依据所述饱和电流区间所对应的所述第二位线电压来驱动所述内存晶胞。
3.根据权利要求2所述的电阻式内存装置，其中所述控制电路依据所决定的所述第二位线电压来驱动所述内存晶胞，以使所述内存晶胞的晶胞电流大于目标电流值。
4.根据权利要求1所述的电阻式内存装置，其中所述电阻转换元件包括多个导通条件不同的区域，所述第二位线电压用于驱动所述导通条件不同的区域的至少一者导通。
5.根据权利要求4所述的电阻式内存装置，其中所述电阻转换元件包括下电极层、电阻转换层、第一阻障层、氧离子储存层、第二阻障层及上电极层，所述电阻转换层配置在所述第一阻障层与所述下电极层之间，所述氧离子储存层配置在所述第一阻障层上，且所述上电极层配置在所述第二阻障层上。
6.根据权利要求4所述的电阻式内存装置，其中所述导通条件不同的区域的掺杂浓度不同。
7.根据权利要求4所述的电阻式内存装置，其中所述第二位线电压随着所述饱和电流的增加而减少。
8.根据权利要求1所述的电阻式内存装置，还包括：
感测电路，耦接至所述控制电路及所述至少一虚置晶体管，用于感测所述至少一虚置晶体管的所述饱和电流，并且输出所述饱和电流至所述控制电路；以及
电压产生电路，耦接至所述控制电路及所述内存晶胞阵列，用于产生并输出所述第二位线电压至所述内存晶胞阵列。
9.一种电阻式内存装置的操作方法，其中所述电阻式内存装置包括内存晶胞阵列及至少一虚置晶体管，所述内存晶胞阵列包括多个内存晶胞，各所述内存晶胞包括电阻转换元件，所述操作方法包括：
提供第一位线电压、源极线电压及字线电压给所述至少一虚置晶体管，以判断所述至少一虚置晶体管的饱和电流的大小，所述至少一虚置晶体管与所述电阻转换元件电性绝缘；
依据所述饱和电流的大小，决定提供至所述内存晶胞的第二位线电压的大小；以及
依据所决定的所述位线电压来驱动所述内存晶胞，以使所述内存晶胞的晶胞电流大于目标电流值。
10.根据权利要求9所述的电阻式内存装置的操作方法，其中依据所述饱和电流的大小，决定提供至所述内存晶胞的所述第二位线电压的大小的步骤包括：
依据查找表，决定所述第二位线电压的大小；以及
依据所决定的所述第二位线电压的大小，产生并输出所述第二位线电压。
11.根据权利要求10所述的电阻式内存装置的操作方法，其中所述查找表包括多个饱和电流区间与各所述饱和电流区间所对应的所述第二位线电压的关系。
12.根据权利要求9所述的电阻式内存装置的操作方法，其中各所述内存晶胞包括电阻转换元件，所述电阻转换元件包括多个导通条件不同的区域，所述第二位线电压用于驱动所述导通条件不同的区域的至少一者导通。
13.根据权利要求12所述的电阻式内存装置的操作方法，其中所述第二位线电压随着所述饱和电流的增加而减少。
14.一种电阻式内存装置的内存晶胞阵列，包括多个内存晶胞，各所述内存晶胞包括：
下电极层；
电阻转换层，配置在所述下电极层上，包括多个导通条件不同的区域；以及
上电极层，配置在所述电阻转换层上，用于接收位线电压。
15.根据权利要求14所述的电阻式内存装置的内存晶胞阵列，其中所述导通条件不同的区域的掺杂浓度不同。
16.根据权利要求15所述的电阻式内存装置的内存晶胞阵列，其中所述导通条件不同的区域被导通的数量随着所述位线电压的增加而增加。
17.根据权利要求16所述的电阻式内存装置的内存晶胞阵列，其中随着所述位线电压的减少，被导通所述导通条件不同的区域的掺杂浓度愈大。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010952236.0A CN114171084A (zh) | 2020-09-11 | 2020-09-11 | 电阻式内存装置、其操作方法及其内存晶胞阵列 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010952236.0A CN114171084A (zh) | 2020-09-11 | 2020-09-11 | 电阻式内存装置、其操作方法及其内存晶胞阵列 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114171084A true CN114171084A (zh) | 2022-03-11 |
Family
ID=80475363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010952236.0A Pending CN114171084A (zh) | 2020-09-11 | 2020-09-11 | 电阻式内存装置、其操作方法及其内存晶胞阵列 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114171084A (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140291598A1 (en) * | 2013-03-28 | 2014-10-02 | Intellectual Discovery Co., Ltd. | Resistive random access memory |
| CN105280811A (zh) * | 2014-07-03 | 2016-01-27 | 华邦电子股份有限公司 | 电阻式非易失性存储器装置及其制造方法 |
| US20170117038A1 (en) * | 2015-10-21 | 2017-04-27 | Winbond Electronics Corp. | Resistfv memory and operating method for performing a forming operation thereof |
| US20190123275A1 (en) * | 2017-10-20 | 2019-04-25 | SK Hynix Inc. | Resistance change memory device and method of manufacturing the same |
| TW201921356A (zh) * | 2017-09-11 | 2019-06-01 | 美商超捷公司 | 用於寫入至電阻式隨機存取記憶體單元陣列及從電阻式隨機存取記憶體單元陣列讀取之電路系統 |
| CN110114894A (zh) * | 2016-11-14 | 2019-08-09 | 合肥睿科微电子有限公司 | 采用定位掺杂的非易失性存储结构 |
| CN111223508A (zh) * | 2018-11-27 | 2020-06-02 | 华邦电子股份有限公司 | 存储器存储装置及其电阻式存储器元件成型方法 |
-
2020
- 2020-09-11 CN CN202010952236.0A patent/CN114171084A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140291598A1 (en) * | 2013-03-28 | 2014-10-02 | Intellectual Discovery Co., Ltd. | Resistive random access memory |
| CN105280811A (zh) * | 2014-07-03 | 2016-01-27 | 华邦电子股份有限公司 | 电阻式非易失性存储器装置及其制造方法 |
| US20170117038A1 (en) * | 2015-10-21 | 2017-04-27 | Winbond Electronics Corp. | Resistfv memory and operating method for performing a forming operation thereof |
| CN110114894A (zh) * | 2016-11-14 | 2019-08-09 | 合肥睿科微电子有限公司 | 采用定位掺杂的非易失性存储结构 |
| TW201921356A (zh) * | 2017-09-11 | 2019-06-01 | 美商超捷公司 | 用於寫入至電阻式隨機存取記憶體單元陣列及從電阻式隨機存取記憶體單元陣列讀取之電路系統 |
| US20190123275A1 (en) * | 2017-10-20 | 2019-04-25 | SK Hynix Inc. | Resistance change memory device and method of manufacturing the same |
| CN111223508A (zh) * | 2018-11-27 | 2020-06-02 | 华邦电子股份有限公司 | 存储器存储装置及其电阻式存储器元件成型方法 |
Non-Patent Citations (1)
| Title |
|---|
| 林殷茵等: "阻变存储器 器件、材料、机理、可靠性及电路", 31 August 2014, 科学出版社, pages: 9 - 12 * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8565004B2 (en) | Nonvolatile memory device and method for programming the same | |
| KR100648033B1 (ko) | 비대칭 영역 메모리 셀 | |
| US8869436B2 (en) | Resistive switching random access memory structure and method to recreate filament and recover resistance window | |
| KR100764343B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100668347B1 (ko) | 금속-절연체 천이막 저항체를 포함하는 반도체 메모리 소자 | |
| EP3101689A1 (en) | Resistive random access memory | |
| CN113257850B (zh) | 电阻式存储器胞及其相关的阵列结构 | |
| JP5270809B2 (ja) | 不揮発性記憶素子、及び不揮発性記憶装置 | |
| US7911833B2 (en) | Anti-parallel diode structure and method of fabrication | |
| KR20080031539A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| JP2008135752A (ja) | ドーパントを含む抵抗性メモリ素子及びその製造方法 | |
| US20230044537A1 (en) | Resistive random access memory array and operation method therefor, and resistive random access memory circuit | |
| CN111986720B (zh) | 随机存取记忆体单元及电阻式随机存取记忆体单元的操作方法 | |
| CN111091858B (zh) | 阻变存储阵列的操作方法 | |
| US10128313B2 (en) | Non-volatile memory device and structure thereof | |
| CN109427392B (zh) | 电阻式存储装置及其写入方法 | |
| US20130033922A1 (en) | Resistive-switching device capable of implementing multiary addition operation and method for multiary addition operation | |
| JP2009518843A (ja) | メモリマトリクスを有する電子回路 | |
| CN114171084A (zh) | 电阻式内存装置、其操作方法及其内存晶胞阵列 | |
| TWI737465B (zh) | 電阻式記憶體裝置及其操作方法 | |
| US20210201996A1 (en) | Rewrite method for variable resistance element, and non-volatile storage device using variable resistance element | |
| JP5418147B2 (ja) | 素子制御回路、スイッチング素子及び素子制御方法 | |
| US11972799B2 (en) | Filament forming method for resistive memory unit | |
| US20230354620A1 (en) | Resistive random-access memory using stacked technology | |
| WO2018063164A1 (en) | Diode based resistive random access memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |