JP5418147B2 - 素子制御回路、スイッチング素子及び素子制御方法 - Google Patents
素子制御回路、スイッチング素子及び素子制御方法 Download PDFInfo
- Publication number
- JP5418147B2 JP5418147B2 JP2009245654A JP2009245654A JP5418147B2 JP 5418147 B2 JP5418147 B2 JP 5418147B2 JP 2009245654 A JP2009245654 A JP 2009245654A JP 2009245654 A JP2009245654 A JP 2009245654A JP 5418147 B2 JP5418147 B2 JP 5418147B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage pulse
- pulse
- variable resistance
- voltage
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 46
- 238000011161 development Methods 0.000 description 15
- 150000002500 ions Chemical class 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 230000007704 transition Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 229910021645 metal ion Inorganic materials 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000003247 decreasing effect Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000001052 transient effect Effects 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000010949 copper Substances 0.000 description 3
- 238000003487 electrochemical reaction Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 206010021143 Hypoxia Diseases 0.000 description 1
- 238000000342 Monte Carlo simulation Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- -1 oxygen ion Chemical class 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
ここで、第1の電圧パルスおよび第2の電圧パルスのうちの、抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、当該セット動作における電圧パルスのパルス高よりも低く、抵抗変化素子の読出し動作において印加される電圧パルスのパルス高よりも高いことが好ましい。
ここで、第1の電圧パルスおよび第2の電圧パルスのうちの、抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、当該セット動作における電圧パルスのパルス高よりも低く、抵抗変化素子の読出し動作において印加される電圧パルスのパルス高よりも高いことが好ましい。
前記抵抗変化素子に直列に接続されたトランジスタをさらに有し、
前記トランジスタは、前記抵抗変化素子に前記第1の電圧パルスと前記第2の電圧パルスとを印加したときに前記抵抗変化素子を流れる電流を削減することが好ましい。
前記抵抗変化素子に前記第1の電圧パルスと前記第2の電圧パルスとを印加したときに前記抵抗変化素子を流れる電流に基づいて前記抵抗変化素子の抵抗値を検出する工程と、
検出された抵抗値が一定値となった場合には、前記抵抗変化素子に対する電圧パルスの印加を停止する工程とをさらに含むことが好ましい。
本発明の第1の実施形態に係る素子制御方法について、図面を参照して説明する。図1は、本実施形態に係る素子制御方法について説明するための図である。
一方、図2は、従来の素子制御方法と比較して、本実施形態に係る素子制御方法を説明するための図である。
えてもよい。
本発明の第2の実施形態に係る素子制御回路について、図面を参照して説明する。図4は、本実施形態に係る素子制御回路10の構成を示す図である。図4を参照すると、スイッチング素子は、素子制御回路10と、これによって制御される抵抗変化素子20を有する。素子制御回路10は、パルス印加回路12とトランジスタ14を有する。抵抗変化素子20の第1電極24にn型のトランジスタ14のドレイン電極Dが接続され、第2電極26にパルス印加回路12が接続されている。トランジスタ14のソース電極Sは接地されている。
本発明の第3の実施形態に係る素子制御方法について、図面を参照して説明する。図8は、本実施形態に係る素子制御方法について説明するための図である。
12 パルス印加回路
14 トランジスタ
20 抵抗変化素子
22 イオン伝導層
24 第1電極
26 第2電極
28 金属イオン
29 金属架橋
D ドレイン電極
G ゲート電極
m ワイブル係数
S ソース電極
Claims (13)
- バイポーラ型の抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるときに、該抵抗変化素子に第1の電圧パルスと該第1の電圧パルスとは極性の異なる第2の電圧パルスとを交互に印加するパルス印加回路を備え、
前記第1の電圧パルスおよび前記第2の電圧パルスのうちの、前記抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、前記セット動作における電圧パルスのパルス高よりも低く、前記抵抗変化素子の読出し動作において印加される電圧パルスのパルス高よりも高い、素子制御回路。 - 前記パルス印加回路は、前記抵抗変化素子に定常電圧を印加しつつ、前記第1の電圧パルスと前記第2の電圧パルスとを交互に印加する、請求項1に記載の素子制御回路。
- 前記パルス印加回路は、前記第1の電圧パルスと前記第2の電圧パルスとの間に、前記抵抗変化素子に第3の電圧パルスを印加する、請求項1または2に記載の素子制御回路。
- 前記パルス印加回路は、前記抵抗変化素子に前記第1の電圧パルスと前記第2の電圧パルスを印加したときに前記抵抗変化素子を流れる電流に基づいて、前記抵抗変化素子の抵抗値を検出し、検出された抵抗値が一定値となった場合には、前記抵抗変化素子に対する電圧パルスの印加を停止する、請求項1ないし3のいずれか1項に記載の素子制御回路。
- 前記抵抗変化素子に直列に接続されたトランジスタをさらに備え、
前記トランジスタは、前記抵抗変化素子に前記第1の電圧パルスと前記第2の電圧パルスとを印加したときに前記抵抗変化素子を流れる電流を削減する、請求項1ないし4のいずれか1項に記載の素子制御回路。 - 請求項1ないし5のいずれか1項に記載の素子制御回路と、
前記素子制御回路によって制御される抵抗変化素子と、を備える、スイッチング素子。 - 請求項6に記載のスイッチング素子を備える、プログラマブルロジック回路。
- 請求項7に記載のプログラマブルロジック回路を備える、電子機器。
- バイポーラ型の抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるときに、該抵抗変化素子に第1の電圧パルスと該第1の電圧パルスとは極性の異なる第2の電圧パルスとを交互に印加する工程を含み、
前記第1の電圧パルスおよび前記第2の電圧パルスのうちの、前記抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、前記セット動作における電圧パルスのパルス高よりも低く、前記抵抗変化素子の読出し動作において印加される電圧パルスのパルス高よりも高い、素子制御方法。 - 前記抵抗変化素子に定常電圧を印加しつつ、前記第1の電圧パルスと前記第2の電圧パルスとを交互に印加する工程を含む、請求項9に記載の素子制御方法。
- 前記第1の電圧パルスと前記第2の電圧パルスとの間に、前記抵抗変化素子に第3の電圧パルスを印加する工程をさらに含む、請求項9または10に記載の素子制御方法。
- 前記抵抗変化素子に前記第1の電圧パルスと前記第2の電圧パルスとを印加したときに前記抵抗変化素子を流れる電流に基づいて前記抵抗変化素子の抵抗値を検出する工程と、
検出された抵抗値が一定値となった場合には、前記抵抗変化素子に対する電圧パルスの印加を停止する工程とをさらに含む、請求項9ないし11のいずれか1項に記載の素子制御方法。 - 前記抵抗変化素子に対して前記第1の電圧パルスと前記第2の電圧パルスとを印加したときに前記抵抗変化素子を流れる電流を、前記抵抗変化素子に直列に接続されたトランジスタによって削減する工程をさらに含む、請求項9ないし12のいずれか1項に記載の素子制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009245654A JP5418147B2 (ja) | 2009-10-26 | 2009-10-26 | 素子制御回路、スイッチング素子及び素子制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009245654A JP5418147B2 (ja) | 2009-10-26 | 2009-10-26 | 素子制御回路、スイッチング素子及び素子制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011090755A JP2011090755A (ja) | 2011-05-06 |
JP5418147B2 true JP5418147B2 (ja) | 2014-02-19 |
Family
ID=44108868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009245654A Active JP5418147B2 (ja) | 2009-10-26 | 2009-10-26 | 素子制御回路、スイッチング素子及び素子制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5418147B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5184721B1 (ja) | 2011-08-10 | 2013-04-17 | パナソニック株式会社 | 抵抗変化型不揮発性記憶素子の書き込み方法 |
US9087770B2 (en) | 2013-03-20 | 2015-07-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4249992B2 (ja) * | 2002-12-04 | 2009-04-08 | シャープ株式会社 | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 |
JP5201138B2 (ja) * | 2007-06-15 | 2013-06-05 | 日本電気株式会社 | 半導体装置及びその駆動方法 |
JP2009146478A (ja) * | 2007-12-12 | 2009-07-02 | Sony Corp | 記憶装置および情報再記録方法 |
JP5672143B2 (ja) * | 2011-05-16 | 2015-02-18 | 日本電気株式会社 | 抵抗変化素子の制御方法、および、半導体装置 |
JP5184721B1 (ja) * | 2011-08-10 | 2013-04-17 | パナソニック株式会社 | 抵抗変化型不揮発性記憶素子の書き込み方法 |
-
2009
- 2009-10-26 JP JP2009245654A patent/JP5418147B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011090755A (ja) | 2011-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10163503B2 (en) | RRAM array with current limiting element to enable efficient forming operation | |
US8848421B2 (en) | Forming method of performing forming on variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device | |
JP5551769B2 (ja) | メモリ素子、積層体、メモリマトリックス及びそれらの動作方法 | |
US8995165B2 (en) | Resistive memory cell | |
WO2009145308A1 (ja) | 半導体装置、素子再生回路および素子再生方法 | |
Yu | Overview of resistive switching memory (RRAM) switching mechanism and device modeling | |
JP6094582B2 (ja) | 半導体装置およびプログラミング方法 | |
CN111986720B (zh) | 随机存取记忆体单元及电阻式随机存取记忆体单元的操作方法 | |
TW201320323A (zh) | 多位元電阻切換記憶體元件與陣列 | |
JP5201138B2 (ja) | 半導体装置及びその駆動方法 | |
Aziza et al. | ReRAM ON/OFF resistance ratio degradation due to line resistance combined with device variability in 28nm FDSOI technology | |
JP5418147B2 (ja) | 素子制御回路、スイッチング素子及び素子制御方法 | |
Jagath et al. | A comparative study on the performance of 1S-1R and Complementary resistive switching models | |
Lee et al. | Fabrication and characterization of nanoscale NiO resistance change memory (RRAM) cells with confined conduction paths | |
US11978509B2 (en) | Semiconductor memory devices with differential threshold voltages | |
JP2017037689A (ja) | 半導体装置およびスイッチセルの書き換え方法 | |
KR20160002027A (ko) | 저항변화 메모리를 이용한 실 난수 발생기 및 이의 동작방법 | |
Liu | Nonvolatile and Volatile resistive switching-characterization, modeling, memristive subcircuits | |
Chen et al. | BEOL-compatible bilayer reprogrammable one-time programmable memory for low-voltage operation | |
Kamalanathan | Kinetics of Programmable Metallization Cell Memory | |
US9112492B2 (en) | Non-volatile electronic logic module | |
JP2015005679A (ja) | スイッチング素子およびスイッチング素子のプログラム方法 | |
JP5672143B2 (ja) | 抵抗変化素子の制御方法、および、半導体装置 | |
JP5842912B2 (ja) | 抵抗記憶装置およびその書き込み方法 | |
Song et al. | An ultra-low power 3-terminal memory device with write capability in the off-state |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120907 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130723 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130924 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131022 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131104 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5418147 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |