JP2009146478A - 記憶装置および情報再記録方法 - Google Patents

Abstract

【課題】制御を要する電圧を減らし、周辺回路規模を小さくすることのできる記憶装置を提供する。
【解決手段】可変抵抗素子１０の電極１１にはビット線ＢＬＲを介して第１電源２１より第１パルス電圧（ＶＢＬＲ）、トランジスタ２０の制御端子２０ｃにはワード線ＷＬを介して第２電源２２よりセル選択用の第２パルス電圧（ＶＷＬ）、トランジスタ２０の第２入出力端子２０ｂにはビット線ＢＬＴを介して第３電源２３より第３パルス電圧（ＶＢＬＴ）がそれぞれ供給される。情報の再書き込み時において、調整回路２４により第３電源２３の電圧値（ＶＢＬＴ）を調整することにより、セル電圧およびセル電流を変更（減少または増加）する。
【選択図】図３

Description

本発明は、記憶素子およびスイチッング素子を有するメモリセルを備えた記憶装置に係り、特にベリファイ制御により再記録を行うための駆動源を有する記憶装置および情報再記録方法に関する。

コンピュータ等の情報機器においては、高速動作の可能な高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。しかし、ＤＲＡＭにおいては、電子機器に用いられる一般的な論理回路や信号処理回路などと比較して製造プロセスが複雑なため、製造コストが高いという問題がある。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作を行う必要がある。

そこで、電源を切っても情報の消えない不揮発性メモリとして、例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory；強誘電体メモリ）や、ＭＲＡＭ（Magnetoresistive Random Access Memory ；磁気記憶素子）などが提案されている。これらのメモリでは、電力を供給しなくても書き込んだ情報を長時間保持し続けることが可能であり、また、リフレッシュ動作を行う必要がないので、その分だけ消費電力を低減させることができる。しかし、ＦｅＲＡＭにおいては微細化が容易でないという問題があり、ＭＲＡＭにおいては書込み電流が大きいという問題があった（例えば、非特許文献１）。

そこで、データの書込み速度の高速化に適したメモリとして、例えば、図９および図１０に示したような新しいタイプの記憶装置が提案されている。

図９は、この記憶装置のメモリセル１００を表したものである。このメモリセル１００は、図１０に断面構造を表した可変抵抗素子１１０と、ＭＯＳトランジスタ１２０（スイッチング素子）とを備えている。可変抵抗素子１１０は、電極１１１、イオン源層１１２、高抵抗層１１３および電極１１４を積層して形成されたものである。電極１１１はビット線ＢＬＲ、電極１１４はＭＯＳトランジスタ１２０の一方の端子にそれぞれ電気的に接続されている。ＭＯＳトランジスタ１２０の他方の端子はビット線ＢＬＴ、ＭＯＳトランジスタ１２０のゲートはワード線ＷＬにそれぞれ電気的に接続されている。

この記憶装置では、イオン源層１１２から高抵抗層１１３に向かって電流が流れるように電極１１４および電極１１１に電圧を印加すると、高抵抗層１１３が低抵抗に変化してデータが書き込まれる。逆に、高抵抗層１１３からイオン源層１１２に向かって電流が流れるように電極１１４および電極１１１に電圧を印加すると、高抵抗層１１３が高抵抗に変化してデータが消去される。

この記憶装置では、従来の不揮発性メモリ等と比較して、単純な構造でメモリセルを構成することができるため素子のサイズ依存性がなく、かつ、大きい信号を得ることができるためスケーリングに強いという特長を有する。また、抵抗変化によるデータ書込み速度を例えば５ナノ秒程度と速くすることができ、しかも低電圧（例えば１Ｖ程度）かつ低電流（例えば２０μＡ程度）で動作させることができるという利点を有する。

日経エレクトロニクス，２００７．７．１６号，ｐ．９８

しかしながら、上記記憶装置では、従来方法で書き込みを行うようにすると、次のような問題が生じていた。すなわち、この種の記憶装置に最適な書き込みを行うためには、可変抵抗素子１１０に対して印加する電圧および電流を所定の範囲に制御する必要がある。図１１はその書き込み時の等価回路を表したものである。電圧の制御は主にＶＢＬＲ調整回路１２１によりビット線ＢＬＲの電圧（ＶＢＬＲ）、電流の制御は主にＶＷＬ調整回路１２２によりワード線ＷＬの電圧（ＶＷＬ）をそれぞれ調整することによってなされる。このように、従来方法によって最適な書き込みを行うためには、２つの電圧を制御するための調整回路が必要であり、これが周辺回路規模の増大を招く要因となっていた。

また、上記ＶＢＬやＶＷＬの制御はセル毎や、ある程度のセルを集合にしたブロック単位毎に、出荷前の初期設定として行う場合もあるが、セル毎に、書き込み動作毎に毎回調整する場合がある。後者の一般的な技術としてベリファイ読み出しと再書き込みを組み合わせる方法がある（以下，合わせて単にベリファイと呼ぶ）。すなわち、書き込み動作後にベリファイ読み出しを行い、低抵抗であったら書き込み成功として書き込み動作を終了し、高抵抗であったら書き込み失敗として再書き込みを行うものであり、このサイクルをある上限回数まで繰り返す。

書き込みが失敗した場合には、電圧および電流の最適条件が大きくなる方に変動していることが予想されるので、再書き込みを行う場合には、ＶＢＬ，ＶＷＬともに前回の書き込みよりも電圧を増加させて、書き込みの成功率を向上させる。このような複雑な制御を実現するには周辺回路の増大が不可避であるが、上記のように従来手法では２つの電圧を制御する必要があり、これが周辺回路規模の増大をさらに招くという問題があった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、制御を要する電圧を減らし、周辺回路規模を小さくすることのできる記憶装置および情報再記録方法を提供することにある。

本発明の記憶装置は、一対の電極を有し、前記電極への電圧印加により情報が記録される記憶素子と、第１，第２入出力端子および制御端子を有し、第１入出力端子が可変抵抗素子の一方の電極に接続されたスイッチング素子と、記憶素子の他方の電極に第１電圧を供給する第１電源と、スイッチング素子の制御端子に選択用の第２電圧を供給する第２電源と、スイッチング素子の第２入出力端子に第３電圧を供給する第３電源を含み、記憶素子に対して情報を記録する際に第３電圧の電圧値を変更する調整手段とを備えたものである。前記記憶素子としては、具体的には、電極間に異なる極性のパルス電圧が印加されることによりその抵抗値が可逆的に変化する不揮発性の可変抵抗素子である。

本発明の記憶装置では、調整手段により、スイッチング素子の第２の入出力端子に印加する電圧の大きさが制御され、これにより記憶素子へ印加される電圧および電流がともに増加または減少する。

本発明の情報再記録方法は、一対の電極を有し、前記電極への電圧印加により情報が記録される記憶素子と、第１，第２入出力端子および制御端子を有し、前記第１入出力端子が前記可変抵抗素子の一方の電極に接続されたスイッチング素子とを有する記憶装置の、前記記憶素子に対して情報の記録が正しく実行されたか否かを確認するベリファイ動作を行い、その結果に応じて再記録を行う情報再記録方法であって、ベリファイ動作後の再記録の度に、前記スイッチング素子の第２の入出力端子に印加する電圧の大きさを変更するものである。

本発明の記憶装置および情報再記録方法によれば、記憶素子に印加する電圧および電流を変更する際に、スイッチング素子の第２の入出力端子に印加する電圧のみの大きさを制御するようにしたので、スイッチング素子の制御端子の電圧値は変更することなく、１つの電圧を制御するだけで記憶素子に印加する電圧および電流を同時に制御することができる。すなわち、制御する電圧を減らすことかでき、周辺回路規模を小さくすることが可能になる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る記憶装置のメモリセル１を表したものである。メモリセル１は、記憶素子、例えば図２に示した可変抵抗素子１０と、スイッチング素子としてのＮチャネルＭＯＳ型のトランジスタ２０とを備えている。記憶装置は、このメモリセル１を記憶単位として、複数個マトリクス状に配置したものである。図３は、メモリセル１の書き込み動作時の等価回路を表したものである。

可変抵抗素子１０は、例えば、電極１１、イオン源層１２、高抵抗層（可変抵抗層）および電極１４を積層して形成されたものである。

電極１１，１４は、例えば、Ａｌ、Ｃｕ、Ｗなどの金属材料により構成されている。高抵抗層１３は、例えば、金属材料、希土類元素、これらの混合物の酸化物あるいは窒化物、または半導体材料からなり、後述するように２つの電極１１，１４間に電圧を印加することにより、電極１１，１４の間に生じる電場の向きに応じて抵抗値が変化する機能を有している。

イオン源層１２は、例えば、Ｃｕ、ＡｇおよびＡｌのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含んで構成されており、例えば、ＣｕＴｅＳｉ、ＧｅＳｂＴｅＳｉ、ＣｕＧｅＴｅＳｉ、ＡｇＧｅＴｅＳｉ、ＡｇＴｅＳｉ、ＡｌＴｅＳｉ、ＡｌＧｅＴｅＳｉ、ＺｒＴｅＡｌ、ＣｕＺｒＴｅＡｌ、ＣｕＳＳｉ、ＣｕＧｅＳＳｉ、ＣｕＳｅＳｉ、ＣｕＧｅＳｅＳｉ等からなる。

上記Ｃｕ、Ａｇは、陽イオンとなったときに、イオン源層１２内や、高抵抗層１３内を移動しやすい元素である。Ｔｅは、イオン源層１２の抵抗値を、可変抵抗素子１０がオンしたときの高抵抗層１３の抵抗値よりも小さくすることの可能な元素である。そのため、イオン源層１２において、カルコゲン元素としてＴｅを用いた場合には、抵抗値が大きく変化する部分を高抵抗層１３に限定することができ、メモリ動作の安定性を向上させることができる。また、イオン源層１２において、陽イオンとなる元素としてＣｕを用い、さらに、カルコゲン元素としてＴｅを用いた場合には、イオン源層１２の抵抗値を、可変抵抗素子１０がオンしたときの高抵抗層１３の抵抗値よりも十分に小さくすることができるので、メモリ動作の安定性をより向上させることができる。

また、上記Ａｌは可変抵抗素子１０が低抵抗状態から高抵抗状態へ切り替わるときに化学的に安定な酸化物を形成するものであり、これにより消去状態（高抵抗状態）の保持特性が改善される。Ｓｉは、イオン源層１２を非晶質化し、イオン源層１２の結晶化温度を上昇させることの可能な元素である。そのため、イオン源層１２にＳｉを適当量含有させた場合には、プロセス時に受ける熱などによる結晶化等の状態変化が抑制され、メモリ動作の安定性を向上させることができる。

イオン源層１２には、例えばＴｅＡｌＺｒＯｘのように、更にＯ（酸素）を含めるようにしてもよく、これによりデータの書き込み時の保持特性および抵抗値の制御性が向上する。

図３に示したように、可変抵抗素子１０の一方の電極１１はビット線ＢＬＲ、他方の電極１４はトランジスタ２０の第１入出力端子（ドレイン／ソース）２０ａにそれぞれ電気的に接続されている。トランジスタ２０の第２入出力端子（ソース／ドレイン）２０ｂはビット線ＢＬＴ、トランジスタ２０の制御端子２０ｃ（ゲート端子）はワード線ＷＬにそれぞれ電気的に接続されている。

可変抵抗素子１０の電極１１にはビット線ＢＬＲを介して第１電源２１より第１パルス電圧（ＶＢＬＲ）、トランジスタ２０の制御端子２０ｃにはワード線ＷＬを介して第２電源２２よりセル選択用の第２パルス電圧（ＶＷＬ）、また、トランジスタ２０の第２入出力端子２０ｂにはビット線ＢＬＴを介して第３電源２３より第３パルス電圧（ＶＢＬＴ）がそれぞれ供給されるようになっている。

ここで、本実施の形態では、第１電源２１および第２電源２２はそれぞれその書き込みの電圧値（パルス高さ）が一定の固定電圧源であるのに対し、第３電源２３はその電圧値を調整回路２４（調整手段）により変更できるものである。すなわち、情報の書き込み時において、トランジスタ２０の第２入出力端子２０ｂがソースとして作用する範囲内で、電圧値を任意に減少または増加させることが可能となっている。具体的には、例えば第３電源２３では電圧値（パルス高）の異なる複数の書き込み用ＤＣ電源を含む構成を有しており、その選択が調整回路２４によりなされる。なお、パルス電圧には、文字通りのパルス波形に限らず、例えばランプ状波形の電圧も含まれる。

次に、本実施の形態の記憶装置（メモリセル１）の動作について説明する。

（書き込み）
第１電源２１および第３電源２３により、電極１４に負電位（−電位）、電極１１に正電位（＋電位）をそれぞれ印加して、イオン源層１２から高抵抗層１３に向かって電流を流すと、イオン源層１２から、Ｃｕ、ＡｇおよびＡｌのうち少なくとも一種類の金属元素がイオン化して高抵抗層１３内を拡散していき、電極１４側で電子と結合して析出したり、あるいは、高抵抗層１３の内部に拡散した状態で留まる。その結果、高抵抗層１３の内部に上記金属元素を多量に含む電流パスが形成されたり、若しくは、高抵抗層１３の内部に上記金属元素による欠陥が多数形成され、高抵抗層１３の抵抗値が低くなる。このとき、イオン源層１２の抵抗値は、高抵抗層１３の書き込み前の抵抗値に比べて元々低いので、高抵抗層１３の抵抗値が低くなることにより、可変抵抗素子１０全体の抵抗値も低くなる（つまり、可変抵抗素子１０がオンする）。なお、このときの可変抵抗素子１０全体の抵抗が書込抵抗となる。その後、電極１１，１４に印加されている電位を零にして可変抵抗素子１０にかかる電圧を零にすると、可変抵抗素子１０の抵抗値が低くなった状態で保持される。このようにして情報の書き込みが行われる。

（消去）
次に、第１電源２１および第３電源２３により、電極１４に正電位（＋電位）、電極１１に負電位（−電位）をそれぞれ印加して、高抵抗層１３からイオン源層１２に向かって電流を流すと、高抵抗層１３内に形成されていた電流パス、あるいは不純物準位を構成する、上記金属元素がイオン化して、高抵抗層１３内を移動してイオン源層１２側に戻る。その結果、高抵抗層１３内から、電流パス若しくは欠陥が消滅して、高抵抗層１３の抵抗値が高くなる。このときイオン源層１２の抵抗値は元々低いので、高抵抗層１３の抵抗値が高くなることにより、可変抵抗素子１０全体の抵抗値も高くなる（つまり、可変抵抗素子１０がオフする）。なお、このときの可変抵抗素子１０全体の抵抗が消去抵抗となる。その後、電極１１，１４に印加されている電位を零にして可変抵抗素子１０にかかる電圧を零にすると、可変抵抗素子１０の抵抗値が高くなった状態で保持される。このようにして、書き込まれた情報の消去が行われる。

このような過程を繰返し行うことにより、可変抵抗素子１０に情報の書き込みと、書き込まれた情報の消去を繰り返し行うことができる。

このとき、例えば、可変抵抗素子１０全体の抵抗が書込抵抗となっている状態（低抵抗状態）を「１」の情報に、可変抵抗素子１０全体の抵抗が消去抵抗となっている状態（高抵抗状態）を「０」の情報に、それぞれ対応させると、電極１４に負電位を印加することによって、可変抵抗素子１０の情報を「０」から「１」に変え、電極１４に正電位を印加することによって、可変抵抗素子１０の情報を「１」から「０」に変えることができる。

また、この可変抵抗素子１０では、広範囲の抵抗値を保持できるものであり、例えば低抵抗から高抵抗へと変化させる際の消去電圧を制御して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって２値だけでなく多値記憶が可能となり、大容量化を実現することができる。

（読み出し）
上記のように記録された情報の読み出しを行う場合には、電極１４に書き込み動作が起きない程度の負電位を印加すると共に電極１１に正電位を印加、または逆に電極１４に消去動作が起きない程度の正電位を印加すると共に電極１１に負電位を印加して、イオン源層１２および高抵抗層１３に電流を流すと、書き込み状態の抵抗値，消去状態の抵抗値に対応した微小な電流が流れる。この電流値を、例えばメモリセルアレイの外部に設置したセンスアンプなどで検出することにより、可変抵抗素子１０が低抵抗状態（「１」）か、高抵抗状態（「０」）かを判別することができる。

このように、本実施の形態の可変抵抗素子１０では、電極１１、イオン源層１２、高抵抗層１３および電極１４を積層しただけの簡易な構造であるので、微細化しても情報の書き込みおよび消去を行うことができると共に、電力の供給がなくても、高抵抗層１３の抵抗値を保持することができるので、情報を長期に渡って保存することができる。また、読み出しによって高抵抗層１３の抵抗値が変化することはなく、リフレッシュ動作を行う必要がないので、その分だけ消費電力を低減することが可能である。

加えて、従来、ベリファイのような複雑な制御を実現するには周辺回路の増大が不可避であったが、本実施の形態では、周辺回路規模を小さくすることができる。以下、その点について説明する。

（ベリファイ）
前述のようにベリファイ動作では、書き込み動作後に読み出し（ベリファイ読み出し）を行い、可変抵抗素子１０が低抵抗であったら書き込み成功で書き込み動作を終了し、高抵抗であったら書き込み失敗として再書き込みを行う。そして、このサイクルをある上限回数まで繰り返す。

図４は、上記メモリセルの書き込み動作における、最適な印加電圧・電流の範囲を模式的に表わしたものである。ここで、セル印加電圧とは書き込み動作の初期でまだ抵抗値が高抵抗の状態におけるセル印加電圧であり、セル印加電流とは抵抗値が低抵抗に変化した後の状態におけるセル印加電流を意味する。最適な印加電圧・電流の範囲は各々の上限・下限で囲まれた四角形で模式的に表わせる。典型的なセルの範囲がａであり、上方にシフトした例がｂ、下方にシフトした例がｃである。このようなシフトはセル特有のセル間のばらつきで発生する場合もあるし、同一のセルでも繰返し動作による特性の変動で発生する場合もある。本実施の形態のメモリセルでは、このようなシフトは、電圧と電流に相関がある場合が多く、領域Ｄや領域Ｅのように電圧と電流が互いに逆方向の領域にシフトする場合は殆どない。

最適な印加電圧・電流の範囲がｂにシフトした場合には図の実線の矢印のように、セル印加電圧とセル印加電流をともにセンター条件より増加させて書き込みを行う必要があり、ｃにシフトした場合には図の破線の矢印のように、セル印加電圧とセル印加電流をともにセンター条件より減少させて再書き込みを行う必要がある。以下、本実施の形態での再書き込みの手法について、従来の手法と比較しつつ説明する。

まず、図９に示した従来のメモリセル１００では、セル印加電圧・電流は各々、以下のように近似できる。

ここで、Ｗ：チャネル幅、Ｌ：チャネル長、μs ：キャリアの表面移動度、Ｃｏｘ：単位面積当たりのゲート容量、Ｖｇ：ゲート電圧、Ｖｓ（＝０Ｖ）：ソース電圧、Ｖｔ：閾値電圧、である。セル印加電圧はＶＢＬそのものであり、セル印加電流はＶＷＬに依存する。

書き込みが失敗した場合には、図４のｂの領域に変動していることが予想されるので、再書き込みを行う場合には、図１２（Ａ），（Ｂ）に示したようにＶＢＬ，ＶＷＬともに前回の書き込みよりも電圧を増加させて、書き込みの成功率を向上させる。ＶＢＬｍｉｎ（ＶＷＬｍｉｎ）を初期値とし、サイクル上限４回、電圧上限ＶＢＬｍａｘ（ＶＷＬｍａｘ）までベリファイを行う例である。電圧は毎回、ΔＶＢＬ（ΔＶＷＬ）だけ増加させる。図中でベリファイ読み出しは図示していないが、ベリファイ読み出しは電圧パルスの印加後に挿入される。

このような複雑な制御を実現するには周辺回路の増大が不可避であるが、従来手法ではＶＷＬとＶＢＬの２つの電圧を制御する必要があり、周辺回路規模の増大をさらに招くという問題があった。

これに対して、本実施の形態では、ＶＷＬ，ＶＢＬＲの２つの電圧は固定値とし、ＶＢＬＴのみを変更可能とするもので、これによりセル印加電圧、電流ともに変更可能としたものである。

前述の図３は書き込み動作時の等価回路を表したものであり、第３電源２３の電圧値（ＶＢＬＴ）はトランジスタ２０の第２入出力端子２０ｂがソースとして作用する電圧範囲に設定されており、ＶＷＬ，ＶＢＬＲ，ＶＢＬＴの中で、ＶＢＬＴが最低電位になるよう電圧範囲が設定されている。

図３の等価回路では、セル印加電圧・電流は各々、以下のように近似できる。

ここで、Ｗ：チャネル幅、Ｌ：チャネル長、μs ：キャリアの表面移動度、Ｃｏｘ：単位面積当たりのゲート容量、Ｖｇ：ゲート電圧、Ｖｓ：ソース電圧、Ｖｔ：閾値電圧、である。

以上の近似式より明らかなように、ＶＷＬ，ＶＢＬＲの２つの電圧は固定値としてもＶＢＬＴのみを制御することで、セル印加電圧、電流ともに制御できることが分かる。

図４において、最適な印加電圧・電流の範囲がｂにシフトした場合には、本実施の形態では、図の実線の矢印のように、ＶＢＬＴのみを減少させることでセル印加電圧とセル印加電流を同時に増加させて書き込みを行い、ｃにシフトした場合には図の破線の矢印のように、ＶＢＬＴのみを増加させてセル印加電圧とセル印加電流を同時にセンター条件より減少させて書き込みを行う。

図５は、本実施の形態におけるベリファイ制御の一例の模式図を表したものである。図５（Ａ）はＶＢＬＴ、図５（Ｂ）はＶＢＬＴ−ＶＢＬＴ（セル印加電圧）、図５（Ｃ）はＶＷＬ−ＶＢＬＴ（＝Ｖｇ−Ｖｓ）をそれぞれ表している。書き込み動作後にベリファイ読み出しを行い、低抵抗であったら書き込み成功として書き込み動作を終了し、高抵抗であったら書き込み失敗として再書き込みを行う。このサイクルをある上限回数まで繰り返す。

書き込みが失敗した場合は、図４のｂの領域に変動していることが予想されるので、再書き込みを行う場合には、図５（Ａ）に示したようにＶＢＬＴの電圧を前回の書き込みよりも減少させて、等価的に書き込み電圧と電流を同時に増大させ、書き込みの成功率を向上させる。ここでは、ＶＢＬＴｍａｘを初期値とし、サイクル上限４回、電圧下限ＶＢＬｍｉｎ＝０Ｖまでベリファイを行う例としている。本実施の形態では、電圧は毎回ΔＶＢＬＴだけ増加させる。図中でベリファイ読み出しは図示していないが、ベリファイ読み出しは電圧パルスの印加後に挿入される。

このように本実施の形態では、ＶＢＬＴのみを制御することでセル印加電圧と電流を同時に制御できることから、複雑な制御が不要となり、周辺回路の構成を簡素化することができる。

以下、本発明の他の実施の形態について説明する。なお、第１の実施の形態と同一の構成要素についてはその説明を省略し、異なる部分についてのみ説明する。

［第２の実施の形態］
図６は図３の可変抵抗素子１０の接続を逆向きにしたメモリセル２の消去動作時の等価回路を表すものである。この場合、可変抵抗素子１０での電流の流れは書き込み時（図３）の場合とは逆向きになる。ここでは、セル印加電圧とは、抵抗値が高抵抗に変化した後の状態における電圧であり、セル印加電流とは消去動作の初期でまだ抵抗値が低抵抗の状態におけるセル印加電流に再定義される。その他は、第１の実施の形態（図３）と同様で、第３電源２３（ＶＢＬＴ）のみを制御することでセル印加電圧と電流を同時に制御できる。

［変形例］
以上の説明したメモリセル１，２では、ＮＭＯＳ構成のトランジスタ２０を用いたが、図７および図８に示したメモリセル３およびメモリセル４のように、ＰＭＯＳ構成のトランジスタ３０を用いてもよい。

図７はメモリセル３の書き込み動作時の等価回路を表している。ＶＢＬＴの電圧設定はトランジスタ３０のビット線ＢＬＴがソース端子として作用する電圧範囲に設定されている。すなわち、ＶＷＬ，ＶＢＬＲ，ＶＢＬＴの中で、ＶＢＬＴが最高電位になる電圧範囲である。本実施の形態においても、ＶＷＬ，ＶＢＬＲの２つの電圧は固定値で、ＶＢＬＴのみを制御する。ここで、セル印加電圧は以下のように近似できる。

その他は図３と同様で、ＶＢＬＴのみを制御することでセル印加電圧と電流を同時に制御できる。

図８はメモリセル４の消去動作時の等価回路を表すもので、可変抵抗素子１０の電流の流れは図７の場合とは逆向きになる。ここでは、セル印加電圧とは、抵抗値が高抵抗に変化した後の状態における電圧であり、セル印加電流とは消去動作の初期でまだ抵抗値が低抵抗の状態におけるセル印加電流に再定義される。その他は図７と同様で、ＶＢＬＴのみを制御することでセル印加電圧と電流を同時に制御できる。

以上、実施の形態および変形例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形可能である。例えば、上記実施の形態ではベリファイ制御について説明したが、本発明はベリファイ制御のみ限らず、個別に書き込み電圧を制御する場合にも適用可能である。

また、上記実施の形態では、１つの選択トランジスタに対して１つの可変抵抗素子１０を接続したメモリセル（所謂１Ｔ−１Ｒ型のメモリセル）を例に挙げて説明したが、本発明は１つの選択トランジスタに対して複数の可変抵抗素子１０を接続した構成のメモリセルについて適用することも可能である。

更に、可変抵抗素子１０の構造についても上記実施の形態のものに限らず、他の構成、例えば図２の断面構成において、イオン源層１２と高抵抗層１３との積層順序を逆にした構成としたもの、あるいはイオン源層１２を設ける代わりにイオン源層１２に用いられる金属元素を高抵抗層１３に含有させた構成のもの、更にはイオン源層１２に用いられる金属元素を電極に含有させて、電極がイオン源層１２を兼ねるようにした構成のものなどでもよく、本発明はこのような可変抵抗素子を用いた記憶装置のいずれにも適用可能である。

更には、記憶素子としてはこのような可変抵抗素子１０に限らず、その他の素子，例えば相変化メモリを用いることも可能であり、このようなメモリを用いた記憶装置としてもよい。

また、スイチッング素子としては、２つの入出力端子および制御端子を有するものであればよく、ＭＯＳトランジスタの他、バイポーラトランジスタを適用することも可能である。

本発明の一実施の形態に係る記憶装置（メモリセル）の回路構成図である。 図１に示したメモリセルの構成を表す断面図である。 図１に示したメモリセルの情報書き込み時の等価回路図である。 印加電圧・電流の最適範囲を説明するための特性図である。 ベリファイ制御を説明するための波形図である。 他の実施例に係るメモリセルの情報消去時の等価回路図である。 変形例に係るメモリセルの情報書き込み時の等価回路図である。 変形例に係るメモリセルの情報消去時の等価回路図である。 従来の記憶装置（メモリセル）の回路構成図である。 図９に示したメモリセルの構成を表す断面図である。 図９に示したメモリセルの情報書き込み時の等価回路図である。 ベリファイ制御を説明するための波形図である。

符号の説明

１，２，３，４…メモリセル、１０…可変抵抗素子、１１，１４…電極、１２…イオン源層、１３…高抵抗層、２０，３０…選択トランジスタ、２１…第１電源、２２…第１電源、２３…第３電源（可変）、２４…調整回路

Claims (10)

1. 一対の電極を有し、前記電極への電圧印加により情報が記録される記憶素子と、
   第１，第２入出力端子および制御端子を有し、前記第１入出力端子が前記可変抵抗素子の一方の電極に接続されたスイッチング素子と、
   前記記憶素子の他方の電極に第１電圧を供給する第１電源と、
   前記スイッチング素子の制御端子に選択用の第２電圧を供給する第２電源と、
   前記スイッチング素子の第２入出力端子に第３電圧を供給する第３電源を含み、前記記憶素子に対して情報を記録する際に前記第３電圧の電圧値を変更する調整手段と
   を備えたことを特徴とする記憶装置。
2. 前記記憶素子は、前記電極間に異なる極性のパルス電圧が印加されることによりその抵抗値が可逆的に変化する不揮発性の可変抵抗素子である
   ことを特徴とする請求項１記載の記憶装置。
3. 前記スイッチング素子はＭＯＳトランジスタであり、前記調整手段は、前記可変抵抗素子に対して情報を記録する際に、前記第３電圧の電圧値を、前記ＭＯＳトランジスタの第２入出力端子がソース端子として作用する範囲内で減少または増加させる
   ことを特徴とする請求項２に記載の記憶装置。
4. 前記調整手段は、前記記憶素子において情報の記録が正しく実行されたか否かを確認するベリファイ動作の結果に応じて再記録を行う度に、前記第３電圧の電圧値を変更する
   ことを特徴とする請求項３に記載の記憶装置。
5. 前記第１電圧および第２電圧の電圧値は変更しない
   ことを特徴とする請求項４に記載の記憶装置。
6. 前記可変抵抗素子は、前記電極間に高抵抗層を有し、前記高抵抗層に接する層内に、或いは前記高抵抗層内にイオン化が容易な金属元素を含有する
   ことを特徴とする請求項２に記載の記憶装置。
7. 前記金属元素は、Ｃｕ，ＡｇおよびＡｌのうちの少なくとも１種類の元素である
   ことを特徴とする請求項６に記載の記憶装置。
8. 前記高抵抗層に接する層内、或いは前記高抵抗層内に前記金属元素のイオン化を促進材料として、Ｓ，Ｓｅ，ＴｅおよびＯのうちの少なくとも１種類の元素を含む
   ことを特徴とする請求項６に記載の記憶装置。
9. 一対の電極を有し、前記電極への電圧印加により情報が記録される記憶素子と、第１，第２入出力端子および制御端子を有し、前記第１入出力端子が前記可変抵抗素子の一方の電極に接続されたスイッチング素子とを有する記憶装置の、前記記憶素子に対して情報の記録が正しく実行されたか否かを確認するベリファイ動作を行い、その結果に応じて再記録を行う情報再記録方法であって、
   ベリファイ動作後の再記録の度に、前記スイッチング素子の第２の入出力端子に印加する電圧の大きさを変更する
   ことを特徴とする情報再記録方法。
10. 前記記憶素子は、前記電極間に異なる極性のパルス電圧が印加されることによりその抵抗値が可逆的に変化する不揮発性の可変抵抗素子である
    ことを特徴とする請求項８記載の情報再記録方法。

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