CN101889311B - 存储装置及信息再记录方法 - Google Patents

Abstract

本发明提供了一种能够减少需要控制的电压的数目并能够减小外围电路尺寸的存储装置。从第一电源(21)通过位线BLR向可变电阻元件(10)的电极(11)供给第一脉冲电压(VBLR)。从第二电源(22)通过字线WL向晶体管(20)的控制端子(20c)供给用于选择单元的第二脉冲电压(VWL)。从第三电源(23)通过位线BLT向晶体管(20)的第二输入/输出端子(20b)供给第三脉冲电压(VBLT)。在重写信息时，通过调整电路(24)来调整第三电源(23)的电压值(VBLT)。从而，改变(增大或降低)了单元电压和单元电流。

Description

存储装置及信息再记录方法

技术领域

本发明涉及一种包括具有存储元件和开关元件的存储单元的存储装置，具体地，涉及一种具有用于通过检验控制再记录的驱动源的存储装置和一种信息再记录方法。

背景技术

在诸如计算机的信息设备中，能够高速运行的高密度DRAM(动态随机存取存储器)已经被广泛地使用。然而，在DRAM中，由于其制造工艺比用于电子设备的普通逻辑电路、普通信号处理电路等更复杂，所以存在制造成本高的问题。此外，由于DRAM是易失性存储器(其中，如果断开电源，那么信息不被保留)，所以需要频繁地执行刷新操作。

因此，作为在其中即使断开电源信息也被保留的非易失性存储器，例如，已经提出了FeRAM(铁电体随机存取存储器)、MRAM(磁阻随机存取存储器)等。在这些存储器中，即使不提供电源，也能够长时间保留写入的信息。此外，在这些存储器中，不需要执行刷新操作，所以能够相应地减少功耗。然而，在FeRAM中存在不易小型化的问题，而在MRAM中存在写入电流大的问题(例如，非专利文献1)。

因此，作为适于加快数据写入速度的存储器，例如，已经提出了在图9和图10中所示的新型存储装置。

图9示出了存储装置的存储单元100。该存储单元100包括可变电阻元件110(在图10中示出了其横截面结构)和MOS晶体管120(开关元件)。可变电阻元件110通过堆叠电极111、离子源层112、高电阻层113以及电极114来形成。分别地，电极111电连接至位线BLR，电极114电连接至MOS晶体管120的一个端子。分别地，MOS晶体管120的另一个端子电连接至位线BLT，MOS晶体管120的栅极电连接至字线WL。

在该存储装置中，当将电压施加至电极114和电极111使得电流从离子源层112流向高电阻层113时，高电阻层113的状态变为低电阻，数据被写入。相反地，当将电压施加至电极114和电极111使得电流从高电阻层113流向离子源层112时，高电阻层113的状态变为高电阻，数据被擦除。

与现有的非易失存储器等相比，该存储装置具有如下特点，即，由于能够由简单的结构构成存储单元，所以不存在元件尺寸依赖性，并且由于能够获得大信号，所以存储装置便于缩放。此外，存储装置具有如下优点，即，由于电阻变化，数据写入速度能够被加速到例如大约5纳秒，并且存储装置能够通过低电压(例如，大约1V)和低电流(例如，大约20μA)来操作。

非专利文献1：Nikkei Electronics，发行日期：2007年7月16日，第98页。

发明内容

然而，在上述存储装置中，当通过现有的方法执行写入时，出现以下的问题。即，为了对这种存储装置执行最佳写入，需要控制施加至可变电阻元件110的电压和电流使得电压和电流落入给定范围。图11示出了在其写入时的等效电路图。分别地，主要由VBLR调整电路121通过调整位线BLR的电压(VBLR)来执行电压控制，主要由VWL调整电路122通过调整字线WL的电压(VWL)来执行电流控制。如上所述，对于通过现有的方法执行最佳写入，用于控制两个电压的调整电路是必要的。这导致产生了引起外围电路尺寸增加的因素。

此外，在一些情况中，将控制前述的VBL和前述的VWL执行为每个单元或每个块单元(作为由多个单元组成的组)装配前的默认设置。在一些情况中，对每个单元和对每个写入操作执行调整。后一种情况的常用技术的实例包括在其中结合了校验读取和重写的方法(下文简单地统称为校验)。即，在这种方法中，在写入操作之后执行校验读取。在低电阻的情况下，确定写入成功并完成写入操作。同时，在高电阻的情况下，确定写入失败并执行重写。重复该循环直至完成了循环的某个上限数。

如果写入失败，可以预期的是，电压和电流的最佳条件已经变为更高的值。因此，在执行重写的情况下，相对于先前的写入电压，VBL和VWL两者都增大，从而提高写入成功率。为了实现这种复杂的控制，外围电路的增加是不可避免的。然而，如上所述，在现有技术中，需要控制两个电压，这导致了外围电路尺寸的进一步增加。

鉴于前述问题，本发明的目的在于提供减小必须控制的电压的数量并能够减小外围电路尺寸的存储装置和信息再记录方法。

本发明的存储装置包括：存储元件，其具有一对电极，并通过将电压施加至电极来将信息记录在其中；开关元件，其具有第一输入/输出端子、第二输入/输出端子和控制端子，其中，第一输入/输出端子连接至存储元件的一个电极；第一电源，将第一电压提供给存储元件的另一个电极；第二电源，将第二选用电压(selection-usevoltage)提供给开关元件的控制端子；以及调整装置，其包括将第三电压提供给开关元件的第二输入/输出端子的第三电源，并在存储元件上记录所述信息过程中改变第三电压的电压值。特别地，存储元件是非易失性可变电阻元件，其中，通过在电极之间施加具有不同极性的脉冲电压来可逆地改变其阻值。

在本发明的存储装置中，通过调整装置来控制施加至开关元件的第二输入/输出端子的电压的大小，从而增大或减小施加至存储元件的电压和电流。

本发明的信息再记录方法是这样一种信息再记录方法，该方法用于执行校验操作以检查在存储元件上是否正确地执行了信息记录，并根据存储装置中的校验操作的结果执行再记录，所述存储装置具有：存储元件，其具有一对电极并通过将电压施加至电极来将信息记录在其上；以及开关元件，其具有第一输入/输出端子、第二输入/输出端子和控制端子，其中，第一输入/输出端子连接至存储元件的一个电极。施加至开关元件的第二输入/输出端子的电压的大小每次在校验操作之后执行再记录时改变。

根据本发明的存储装置和信息再记录方法，当改变施加至存储元件的电压和电流时，仅控制施加至开关元件的第二输入/输出端子的电压的大小。因此，通过仅控制一个电压而不改变开关元件的控制端子的电压值，就能够同时控制施加至存储元件的电压和电流。即，能够减少要被控制的电压的数量，并能够减少外围电路尺寸。

附图说明

图1是根据本发明实施方式的存储装置(存储单元)的电路结构图。

图2是示出图1所示的存储单元的结构的横截面图。

图3是在图1所示的存储单元写入信息时的等效电路图。

图4是用于说明施加的电压和施加的电流的最佳范围的特征图。

图5是用于说明校验控制的波形图。

图6是在根据另一个实施方式的存储单元擦除信息时的等效电路图。

图7是在根据变形实施例的存储单元写入信息时的等效电路图。

图8是在根据变形实施例的存储单元擦除信息时的等效电路图。

图9是现有存储装置(存储单元)的电路结构图。

图10是示出图9所示的存储单元的结构的横截面图。

图11是图9所示的存储单元在信息写入时的等效电路图。

图12是用于说明校验控制的波形图。

具体实施方式

下文中，将参照附图对本发明的实施方式进行详细的描述。

[第一实施方式]

图1示出了根据本发明第一实施方式的存储装置的存储单元1。存储单元1包括诸如图2中示出的可变电阻元件10的存储器元件和作为开关元件的N沟道MOS型晶体管20。在该存储装置中，以矩阵形式设置作为存储单位的多个存储单元1。图3示出了存储单元1的写入操作时的等效电路。

例如，通过堆叠电极11、离子源层12、高电阻层(可变电阻层)13以及电极14来形成可变电阻元件10。

电极11和14由诸如Al、Cu和W的金属材料构成。高电阻层13由例如金属材料、稀土元素、由金属材料和稀土元素的混合物组成的氧化物或氮化物、或半导体材料来构成。如随后将要描述，高电阻层13具有如下功能，即，电阻值根据通过在两个电极11和14之间施加电压而在电极11和14之间产生的电场的方向而变化。

离子源层12包含例如金属元素Cu、Ag和Al中的至少一种以及硫族元素Te、S和Se中的至少一种。例如，离子源层12由CuTeSi、GeSbTeSi、CuGeTeSi、AgGeTeSi、AgTeSi、AlTeSi、AlGeTeSi、ZrTeAl、CuZrTeAl、CuSSi、CuGeSSi、CuSeSi、CuGeSeSi等组成。

前述Cu和Ag是当Cu和Ag变为阳离子时易于在离子源层12和高电阻层13中移动的元素。Te是当导通可变电阻元件10时能够实现使得离子源层12的电阻值小于高电阻层13的电阻值的元素。因此，在离子源层12中，在Te用作硫族元素的情况下，能够将电阻值极大地改变的部分限制在高电阻层13，并且能够改善存储器操作的稳定性。此外，在离子源层12中，在Cu用作变为阳离子的元素，而Te用作硫族元素的情况下，当导通可变电阻元件10时，离子源层12的电阻值能够充分地小于高电阻层13的电阻值。因此，在这种情况下，能够进一步改善存储器操作的稳定性。

此外，上述的Al是在可变电阻元件10的状态从低电阻变为高电阻时形成化学上稳定的氧化物的元素。从而，改善了擦除状态(高电阻状态)的保留特性。Si是能够实现离子源层12非晶化并提高离子源层12的结晶温度的元素。因而，在离子源层12中包含有适量Si的情况下，抑制了诸如由在处理时生成的热引起的结晶等的状态变化，并且能够改善存储器操作的稳定性。

离子源层12可以进一步包含O(氧)，诸如TeAlZrOx。从而，改善了写入数据时的保留特性和电阻值控制性。

如图3所示，分别地，可变电阻元件10的电极11电连接至位线BLR，而可变电阻元件10的电极14电连接至晶体管20的第一输入/输出端子(漏极/源极)20a。分别地，晶体管20的第二输入/输出端子(源极/漏极)20b电连接至位线BLT，而晶体管20的控制端子20c(栅极端子)电连接至字线WL。

从第一电源21通过位线BLR向可变电阻元件10的电极11供给第一脉冲电压(VBLR)。从第二电源22通过字线WL向晶体管20的控制端子20c供给用来选择单元的第二脉冲电压(VWL)。从第三电源23通过位线BLT向晶体管20的第二输入/输出端子20b供给第三脉冲电压(VBLT)。

这里，在本实施方式中，在第一电源21和第二电源22中，每个写入电压值(脉冲高度)是恒定的固定电压源，而在第三电源23中，电压值能够通过调整电路24(调整装置)改变。即，在写入信息时，能够在晶体管20的第二输入/输出端子20b用作源极的范围内任意减小或增加电压值。具体地，例如，第三电源23具有包括多个写入用DC电源的结构，这些DC电源具有不同的电压值(脉冲高度)，在其中由调整电路24来执行其选择。脉冲电压不限于具有字面意义上的脉冲波形的电压，还包括具有斜坡形波形的电压。

接下来，将给出本实施方式的存储装置(存储单元1)的操作的描述。

(写入)

从第一电源21和第三电源23分别将负电位(-电位)施加至电极14并将正电位(+电位)施加至电极11，从而电流从离子源层12流向高电阻层13。Cu、Ag和Al中的至少一种金属元素被电离并且从离子源层12扩散进入高电阻层13，与电子结合并在电极14侧析出，或在高电阻层13内保持扩散状态。结果，在高电阻层13的内部形成包含大量上述金属元素的电流通路，或在高电阻层13的内部形成由上述金属元素导致的大量缺陷，从而减小了高电阻层13的电阻值。此时，在写入之前与高电阻层13的电阻值相比，离子源层12的电阻值最初较低。因此，由于减小了高电阻层13的电阻值，所以还减小了整个可变电阻元件10的电阻值(即，导通了可变电阻元件10)。此时的整个可变电阻元件10的电阻变为写入电阻。之后，当施加至电极11和14的电位被设定为零，施加至可变电阻元件10的电压被设置为零时，可变电阻元件10的电阻值保持为低。如上所述，执行信息的写入。

(擦除)

接着，从第一电源21和第三电源23分别将正电位(+电位)施加至电极14并将负电位(-电位)施加至电极11，从而电流从高电阻层13流向离子源层12。组成在高电阻层13中形成的电流通路或杂质能级(impurity level)的上述金属元素被电离，其在高电阻层13中移动并返回到离子源层12侧。因此，电流通路或缺陷从高电阻层13的内部消失，高电阻层13的电阻值增大。此时，离子源层12的电阻值最初是低的。因此，随着高电阻层13的电阻值增大，整个可变电阻元件10的电阻值也增大(即，截止了可变电阻元件10)。此时的整个可变电阻元件10的电阻变为擦除电阻。之后，当将施加至电极11和14的电位设定为零，施加至可变电阻元件10的电压被设置为零时，可变电阻元件10的电阻值被保持为高。如上所述，写入信息被擦除。

通过重复上述步骤，能够重复地执行将信息写入可变电阻元件10和擦除写入信息。

此时，例如，在整个可变电阻元件10的电阻是写入电阻(低电阻状态)的状态对应于信息“1”，而整个可变电阻元件10的电阻是擦除电阻(高电阻状态)的状态对应于信息“0”的情况下，通过将负电位施加至电极14能够将可变电阻元件10的信息从“0”变成“1”，而通过将正电位施加至电极14能够将可变电阻元件10的信息从“1”变成“0”。

此外，在可变电阻元件10中，能够保持宽范围的电阻值。例如，在控制从低电阻变为高电阻的过程中的擦除电压以产生高电阻状态和低电阻状态之间的中间状态的情况下，能够稳定地保持该状态。因此，不仅能够存储两个值还可以存储多个值，从而实现了高容量。

(读取)

在读取如上所述所记录的信息的情况下，将不发生写入操作的程度的负电位施加至电极14，而将正电位施加至电极11。或者，相反地，将不发生删除操作的程度的正电位施加至电极14，而将负电位施加至电极11。从而，电流流向离子源层12和高电阻层13。结果，对应于写入状态的电阻值和擦除状态的电阻值的微弱电流流动。通过例如设置在存储单元阵列外部的传感放大器来检测该电流值。从而，能够确定可变电阻元件10是处于低电阻状态(“1”)还是处于高电阻状态(“0”)。

如上所述，该实施方式的可变电阻元件10具有一个简单的结构，在该结构中，仅层叠电极11、离子源层12、高电阻层13和电极14。因此，即使在小型化的情况下，也能够写入和擦除信息。此外，即使没有供给电能，也能够保持高电阻层13的电阻值。因此能够长期保留信息。此外，由于读取并不改变高电阻层13的电阻值，并且无需执行刷新操作，因此能够相应地减小功耗。

此外，在过去，为了实现诸如校验的复杂控制，外围电路的增加是不可避免的。然而，在本实施方式中，能够减小外围电路尺寸。关于这点，以下将给出描述。

(校验)

如上所述，在校验操作中，在写入操作之后，执行读取(校验读取)。如果可变电阻元件10的状态是低电阻，那么确定写入成功并完成写入操作。同时，如果可变电阻元件10的状态是高电阻，那么确定写入失败并执行重写入。重复该循环直到完成循环的某上限数。

图4示意性地示出在存储单元的前述写入操作中的施加电压和施加电流的最佳范围。在图中，单元施加电压指在电阻值是高电阻的状态下写入操作的初期的单元施加电压，而单元施加电流指在电阻值变为低电阻的状态下的单元施加电流。可以用由每个上限和每个下限包围的矩形来示意性地示出施加电压和施加电流的最佳范围。区域a表示典型的单元区域，区域b表示向上移动的实例，而区域c表示向下移动的实例。这样的移动可由单元中的每个单元的固有振动而导致产生，或可由(甚至在同一单元的情况下的)重复操作引起的特性变化而产生。在本实施方式的存储单元中，通常存在这样的情况，即，在这样的移动中，电压与电流相关联。因此，电压和电流在彼此相对的方向上移至诸如区域D和区域E的每个区域的情况几乎不会发生。

在施加电压和施加电流的最佳范围移至区域b的情况下，如图中实线箭头所示，需要通过相对于中心条件的单元施加电压和单元施加电流增加单元施加电压和单元施加电流来执行写入。在施加电压和施加电流的最佳范围移至区域c的情况下，如图中虚线箭头所示，需要通过相对于中心条件的单元施加电压和单元施加电流减小单元施加电压和单元施加电流来执行重写。下文将对比现有方法给出本实施方式的重写方法的描述。

首先，在图9示出的现有存储单元100中，单元施加电压和单元施加电流能够分别由下式近似表示。

[数学式1]

单元施加电压≈VBL  …(1)

单元施加电流≈1/2·W/LμsCox(Vg-Vs-Vt)²＝1/2·W/LμsCox(VWL-Vt)²  …(2)

其中，W表示沟道宽度，L表示沟道长度，μs表示载流子表面迁移率，Cox表示每个单位面积的栅极电容，Vg表示栅极电压，Vs(＝0V)表示源极电压以及Vt表示阈值电压。单元施加电压为VBL本身，而单元施加电流取决于VWL。

如果写入失败，可以预期的是，施加电压和施加电流的范围已变为图4中的区域b。因此，在执行重写的情况下，如图12(A)和(B)所示，相对于先前的写入中的VBL和VWL增大电压VBL和VWL以提高写入成功率。这是在VBLmin(VWLmin)是初始值，循环的上限数是4以及电压上限是VBL max(VWL max)的条件下执行的校验的实例。电压每次增加ΔVBL(ΔVWL)。在图中，未示出校验读取。校验读取插入在施加电压脉冲之后。

为了实现这种复杂控制，外围电路的增加是不可避免的。然而，在现有技术中，需要控制两电压VWL和VBL，这导致了外围电路尺寸的进一步增加的问题。

然而，在本实施例中，两电压VWL和VBL是固定值，只有VBLT能够被改变。因此，能够改变单元施加电压和单元施加电流两者。

上述图3示出了在写入操作时的等效电路图。将第三电源23的电压值(VBLT)设置在其中晶体管20的第二输入/输出端子20b用作源极的电压范围内。在VWL、VBLR和VBLT中，设置电压范围使得VBLT变为最低电势。

在图3的等效电路中，单元施加电压和单元施加电流能够分别由下式近似表示。

[数学式2]

单元施加电压≈VBLR-VBLT  …(3)

单元施加电流≈1/2·W/LμsCox(Vg-Vs-Vt)²＝1/2·W/LμsCox(VWL-VBLT-Vt)²  …(4)

其中，W表示沟道宽度，L表示沟道长度，μs表示载流子表面迁移率，Cox表示每个单位面积的栅极电容，Vg表示栅极电压，Vs(＝0V)表示源极电压以及Vt表示阈值电压。

如前述近似式子所证明，可以发现，即使两电压VWL和VBLR是固定值，通过仅控制VBLT，也能够控制单元施加电压和单元施加电流。

在施加电压和施加电流的最佳范围移至图4中的区域b的情况下，在本实施方式中，如图中实线箭头所示，通过仅降低VBLT而同时增加单元施加电压和单元施加电流来执行写入。在施加电压和施加电流的最佳范围移至区域c的情况下，如图中虚线箭头所示，通过仅增大VBLT而相对于中心条件的单元施加电压和单元施加电流同时减小单元施加电压和单元施加电流来执行写入。

图5示出了本实施方式中的校验控制的实例的示意图。分别地，图5(A)示出VBLT，图5(B)示出VBLR-VBLT(单元施加电压)以及图5(C)示出VWL-VBLT(＝Vg-Vs)。在写入操作之后，执行校验读取。在低电阻的情况下，确定写入成功并完成写入操作。同时，在高电阻的情况下，确定写入失败并执行重写。重复该循环直至完成了循环的某个上限数。

如果写入失败，可以预期，施加电压和单元施加电流的最佳范围已改变为图4中的区域b。因此，在执行重写的情况下，如图5(A)所示，电压VBLT相对于先前的写入中的电压VBLT减小，从而写入电压和写入电流以同样的方式(equivalent fashion)同时增大以提高写入成功率。这是在其中VBLTmax是初始值，循环的上限数是4以及电压下限VBL min是0V的条件下执行的校验的实例。在本实施方式中，电压每次增加ΔVBLT。在图中，未示出校验读取。校验读取插入在施加电压脉冲之后。

如上所述，在本实施方式中，通过仅控制VBLT能够同时控制单元施加电压和单元施加电流。因此，不需要复杂控制，并且能够简化外围电路结构。

将给出本发明的另一实施方式的描述。对于与第一实施方式的元件相同的那些元件，将省略其描述，将只给出不同点的描述。

[第二实施方式]

图6示出在存储单元2的擦除操作时的等效电路，其中，可变电阻元件10的连接与图3中是相反的。在这种情况下，可变电阻元件10中的电流流动与写入时(图3)的情况的电流流动是相反的。这里，单元施加电压是在电阻值变为高电阻之后的状态下的电压。单元施加电流被重新定义为在电阻值仍是低电阻的状态下的擦除操作的初期的单元施加电流。其他的与第一实施方式(图3)的相似，并且通过仅控制第三电源23(VBLT)能够同时控制单元施加电压和单元施加电流。

[变形实例]

在上述存储单元1和存储单元2中，使用了NMOS晶体管20。然而，如在图7和图8所示的存储单元3和存储单元4中，可使用PMOS晶体管30。

图7示出了在存储单元3的写入操作时的等效电路。将VBLT的电压设置设定在其中晶体管30的位线BLT用作源极端子的电压范围内。即，在VWL、VBLR和VBLT中，设置电压范围使得VBLT变为最高电位。在本实施方式中，两电压VWL和VBLR是固定值，并也仅控制VBLT。单元施加电压能够由下式近似表示。

[数学式3]

单元施加电压≈VBLT-VBLR…(5)

其他的与第一实施方式(图3)中的相似，并且通过仅控制VBLT能够同时控制单元施加电压和单元施加电流。

图8示出在存储单元4的擦除操作时的等效电路，其中，它的可变电阻元件10中的电流流动与图7的电流流动是相反的。在这种情况下，单元施加电压是在电阻值变为高电阻之后的状态下的电压，单元施加电流被重新定义为在电阻值仍是低电阻的状态下的擦除操作的初期的单元施加电流。其他的与图7中的相似，并且通过仅控制VBLT能够同时控制单元施加电压和单元施加电流。

已参照实施方式和变形实例描述了本发明。然而，本发明不局限于上述实施方式等，而是可以进行各种变形。例如，在上述实施方式中，已给出了校验控制的描述。然而，本发明不仅能够应用于校验控制，还能够应用于写入电压的单独控制。

此外，在上述实施方式中，已给出了其中一个可变电阻元件10连接到一个选择晶体管的存储单元(所谓1T-1R型存储单元)的描述。然而，本发明适用于其中多个可变电阻元件10连接到一个选择晶体管的存储单元。

此外，可变电阻元件10的结构不限于上述实施方式的结构。可使用其他结构，例如，其中在图2的横截面结构中将离子源层12和高电阻层13的堆叠顺序颠倒的结构、其中用于离子源层12的金属元素包含在高电阻层13而代替设置离子源层12的结构以及其中用于离子源层12的金属元素包含在电极中并且电极还用作离子源层12的结构。本发明适用于使用该可变电阻元件的任意存储装置。

此外，存储元件不限于可变电阻元件10，还可以使用诸如相变存储器的其他元件。可配置使用这样的存储元件的存储装置。

此外，作为开关元件，可使用具有两个输入/输出端子和控制端子的任意开关元件。除MOS晶体管之外，还可使用双极性晶体管。

Claims (9)

1.一种存储装置，包括：

存储元件，其具有一对电极并通过将电压施加至所述电极来将信息记录在其中；

开关元件，其具有第一输入/输出端子、第二输入/输出端子和控制端子，其中，所述第一输入/输出端子连接至所述存储元件的一个电极；

第一电源，将恒定的第一电压提供给所述存储元件的另一个电极；

第二电源，将恒定的第二选用电压提供给所述开关元件的所述控制端子；以及

调整装置，其包括将第三电压提供给所述开关元件的所述第二输入/输出端子的第三电源，并于在所述存储元件上记录信息过程中改变所述第三电压的电压值，其中，所述存储元件是非易失性可变电阻元件，其中，通过在所述电极之间施加具有不同极性的脉冲电压来可逆地改变其阻值，

其中，所述开关元件是MOS晶体管，并且

所述调整装置于在所述可变电阻元件上记录所述信息的过程中在所述MOS晶体管的所述第二输入/输出端子用作源极端子的范围内降低或增加第三电压的电压值；

其中，所述第三电源具有包括多个写入用DC电源的结构，这些DC电源具有不同的电压值，由所述调整装置来执行所述不同的电压值的选择。

2.根据权利要求1所述的存储装置，其中，所述调整装置每次在根据检查在所述存储元件上是否正确地执行了信息记录的检验操作的结果来执行再记录时改变所述第三电压的所述电压值。

3.根据权利要求2所述的存储装置，其中，所述第一电压的电压值和所述第二电压的电压值是不变的。

4.根据权利要求1所述的存储装置，其中，所述存储元件在所述电极之间还具有高电阻层，以及与所述高电阻层相接触并含有容易电离的金属元素的离子源层。

5.根据权利要求1所述的存储装置，其中，所述存储元件在所述电极之间具有高电阻层，并且在所述高电阻层中含有容易电离的金属元素。

6.根据权利要求4所述的存储装置，其中，所述金属元素为Cu、Ag和Al中的至少一种元素。

7.根据权利要求4所述的存储装置，其中，S、Se、Te和O中的至少一种元素包含在与所述高电阻层接触的层中或包含在所述高电阻层中。

8.根据权利要求4所述的存储装置，其中，在将所述脉冲电压施加在所述电极之间的情况下，被电离的金属元素从所述离子源层移动到所述高电阻层，并从而减小所述存储元件的电阻。

9.一种再记录信息的方法，所述方法用于执行校验操作以检查在存储元件上是否正确地执行了信息记录，并根据所述校验操作的结果在存储装置中执行再记录，所述存储装置具有：所述存储元件，其具有一对电极并通过将电压施加至所述电极来将所述信息记录在其上；开关元件，其具有第一输入/输出端子、第二输入/输出端子和控制端子，其中，所述第一输入/输出端子连接至所述存储元件的一个电极；第一电源，将恒定的第一电压提供给所述存储元件的另一个电极；第二电源，将恒定的第二选用电压提供给所述开关元件的所述控制端子；以及调整装置，其包括将第三电压提供给所述开关元件的所述第二输入/输出端子的第三电源，并于在所述存储元件上记录信息过程中改变所述第三电压的电压值，其中，所述存储元件是非易失性可变电阻元件，其中，通过在所述电极之间施加具有不同极性的脉冲电压来可逆地改变其阻值；其中，所述开关元件是MOS晶体管，并且所述调整装置于在所述可变电阻元件上记录所述信息的过程中在所述MOS晶体管的所述第二输入/输出端子用作源极端子的范围内降低或增加第三电压的电压值，其中

施加至所述开关元件的所述第二输入/输出端子的电压的大小每次在所述校验操作之后执行再记录时改变；

其中，所述第三电源具有包括多个写入用DC电源的结构，这些DC电源具有不同的电压值，由所述调整装置来执行所述不同的电压值的选择。

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