CN100479057C - 非易失性半导体存储装置及其控制方法 - Google Patents

非易失性半导体存储装置及其控制方法 Download PDF

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Abstract

本发明提供一种非易失性半导体存储装置及其控制方法。非易失性半导体存储装置包括：存储器阵列(101)，其在半导体基片上，在行方向及列方向分别配置多个连接由基于电应力的电阻变化来存储信息的可变电阻元件的一端与选择晶体管的漏极而形成的存储单元；电压开关电路(110)，其切换对与存储单元连接的源极线及位线施加的写入电压、删除电压及读出电压；脉冲电压施加电路(108)。上述脉冲电压施加电路(108)，在经由电压开关电路(110)，对与存储器阵列(101)内的写入或删除对象的存储单元连接的位线及源极线施加与位线及源极线分别对应的写入电压或删除电压的状态下，对与该存储单元连接的选择晶体管的栅电极所连接的字线施加写入用或删除用电压脉冲。

Description

非易失性半导体存储装置及其控制方法
技术领域
本发明涉及具有在半导体基片上，在行方向及列方向分别配置多个连接由基于电压施加的电阻变化来存储信息的可变电阻元件的一端与选择晶体管的漏极而形成的存储单元的存储器阵列而成的非易失性半导体存储装置及其控制方法，具体地说涉及写入或删除时对存储单元的电压施加方法。
背景技术
近年来，正步入可随时随地获取信息并自由携带的时代。随着以便携电话及PDA(面向个人的便携型信息通信设备)为代表的移动设备的普及，可以随时随地访问各种信息。然而，移动设备的电池寿命、对信息的访问速度等移动设备的性能尚不充分，提高其性能的要求没有止境。尤其是，电池寿命是决定移动设备的使用方便性的主要性能之一，因而强烈要求针对移动设备的构成要素的低电耗化。
作为这种关键设备之一，非易失性半导体存储器越发显得重要。移动设备在激活动作状态下，实行逻辑功能的逻辑电路的电耗处于支配地位，而在待机状态下，存储器装置的电耗则处于支配地位。该待机状态下的电耗，对基于移动设备电池的驱动时间的长时间化已成为一个重要因素。通过采用非易失性半导体存储器，在该待机状态下不必对非易失性半导体存储器提供电力，因而可使电耗降至极限。
非易失性半导体存储器中，闪速存储器及FeRAM(FerroelectricRandom Access Memory)等许多已实用化，但它们在高速性、耐改写性以及电耗等方面有着折衷的关系，因而寻求满足所有要求规格的理想的非易失性半导体存储器的研究开发正在进行之中。若干种采用新材料的非易失性半导体存储器已被提出，RRAM(Resistance RandomAccess Memory)是其中有希望的候选品之一。由于RRAM具有高速性、大容量性、低电耗性等高潜能，因而其未来前途被期待。
有关RRAM，在公开文献1(Zhuang，H.H.等，“Novel ColossalMagnetoresistive Thin Film Nonvolatile Resistance Random AccessMemory(RRAM)”，IEDM，论文号7.5，2002年12月)中，详细介绍了对具有有着Pr1-xCaxMnO3(0＜x＜1，以下简称「PCMO」)这种超大磁阻(CMR：colossal magnetoresistance)以及高温超导(HTSC：hightemperature super conductivity)性的钙钛石型晶体结构的含有锰的氧化物材料施加电压脉冲，由此来使电阻值变化。
图13表示具体的特性，纵轴表示电阻值，横轴表示脉冲施加次数，该图表示在±5V电压下，对膜厚100nm的PCMO施加100毫微秒的脉冲时的电阻值变化。通过施加脉冲，电阻值在1kΩ与1MΩ之间变化，100次以上可逆地发生高达3位的大电阻值变化。图14中，纵轴表示电阻值，横轴表示4V、5毫微秒的脉冲施加次数，该图表示上述可变电阻元件中，电阻值按照脉冲施加次数而模拟性变化，不仅可设置低电阻状态(比如1kΩ以下)及高电阻状态(100kΩ以上)这2种状态，还可在这中间设置任意的电阻状态。因此，通过在比如10kΩ至1MΩ之间，在比如图17所示的范围内将电阻值分为4个状态，可实现多值化，并可实现位成本的降低。人们期待着通过将这种可变电阻元件用作存储器载体，来实现理想的高速大容量非易失性半导体存储器。
然而，根据公开文献2(Hsu，S.T.等，“Charge Transport Propertyin Non-Volatile Resistor Random Access Memory(RRAM)”，Non-Volatile Semiconductor Memory Workshop 2003，pp.97-98，2003年2月)，如果纵轴表示电流的对数值(LogI)，横轴表示电压的平方根(√V)，绘制出高电阻状态及低电阻状态的各状态下的电流(I)-电压(V)特性的曲线图，则上述可变电阻元件的电传导特性将如图15及图16所示，显示出一种大致为线性的特性。根据这一结果，可以说高电阻状态及低电阻状态的电传导呈现一种普而-夫伦克而(Poole-Frenkele)型非线形电传导特性。
上述可变电阻元件的普而-夫伦克而型电传导特性中，电流值I与电压V的关系以I∝Exp(√V)来表示。这表明电流·电压特性具有非常大的非线形性，少量的电压变化便能引起大的电流量变化。即，如果从可变电阻元件的低电阻状态(以下称RL)向高电阻状态(以下称RH)变化的写入阈值电压，或者从高电阻状态向低电阻状态变化的删除阈值电压中有离差，则在将同一电压施加到可变电阻元件，来进行写入或删除时，流经可变电阻元件的电流量中会产生非常大的离差，写入或删除时的电耗将增大。
发明内容
本发明鉴于上述问题点，其目的在于，提供一种可抑制写入或删除时的电耗增大，同时可靠地实现存储单元的写入及删除的，而且存储单元构成为具有由基于电压施加的电阻变化来存储信息的可变电阻元件的非易失性半导体存储装置及其控制方法。
旨在达到上述目的的本发明涉及的非易失性半导体存储装置至少具有：存储器阵列，其在半导体基片上，在行方向及列方向分别配置多个连接由基于电应力的电阻变化来存储信息的可变电阻元件的一端与选择晶体管的漏极而形成的存储单元；字线，其与同一行中的多个上述存储单元的上述选择晶体管的栅极连接；源极线，其与同一行或同一列中的多个上述存储单元的上述选择晶体管的源极连接；位线，其与同一列中的多个上述存储单元的上述可变电阻元件的另一端连接；控制电路，其进行上述存储单元中信息的写入、删除以及读出的控制；电压开关电路，其切换对上述源极线及上述位线施加的写入电压、删除电压及读出电压；读出电路，其从上述存储单元进行信息的读出，此外还具有脉冲电压施加电路，其在经由上述电压开关电路，对与上述存储器阵列内的写入或删除对象的上述存储单元连接的上述位线及上述源极线施加与上述位线及上述源极线分别对应的上述写入电压或删除电压的状态下，对与该存储单元连接的上述字线施加写入用或删除用电压脉冲。
旨在达到上述目的的本发明涉及的非易失性半导体存储装置控制方法中，非易失性半导体存储装置至少具有存储器阵列，其在半导体基片上，在行方向及列方向，分别配置多个连接由基于电应力的电阻变化来存储信息的可变电阻元件的一端与选择晶体管的漏极而形成的存储单元；字线，其与同一行中多个上述存储单元的上述选择晶体管的栅极连接；源极线，其与同一行或同一列中多个上述存储单元的上述选择晶体管的源极连接；位线，其与同一列中多个上述存储单元的上述可变电阻元件的另一端连接；控制电路，其进行上述存储单元中信息的写入、删除以及读出的控制；电压开关电路，其切换对上述源极线及上述位线施加的写入电压、删除电压及读出电压；读出电路，其从上述存储单元进行信息的读出，在该控制方法中，在经由上述电压开关电路，对与上述存储器阵列内写入或删除对象的上述存储单元连接的上述位线及上述源极线施加与上述位线及上述源极线分别对应的上述写入电压或删除电压的状态下，对与该存储单元连接的上述字线施加写入用或删除用电压脉冲，进行写入或删除动作。
最好，本发明涉及的非易失性半导体存储装置及其控制方法中，在对上述字线施加写入用或删除用电压脉冲的场合下，在写入时发生被调整为写入用的电压值的电压脉冲，在删除时发生被调整为删除用的电压值的电压脉冲。
最好，本发明涉及的非易失性半导体存储装置及其控制方法中，上述电压脉冲的电压值，被设定为在被施加到上述写入或删除对象的上述存储单元的上述选择晶体管栅极的场合下，从施加到上述位线及上述源极线的上述写入电压或上述删除电压的电压差绝对值减去了该选择晶体管的漏极-源极间电压的电压值，大于对上述可变电阻元件写入所必需的写入阈值电压或删除所必需的删除阈值电压。
最好，本发明涉及的非易失性半导体存储装置及其控制方法中，上述电压脉冲的电压值，被设定为在被施加到上述写入或删除对象的上述存储单元的上述选择晶体管栅极的场合下，该选择晶体管在上述电压脉冲施加期间中的至少一个时期在饱和区动作。
本发明涉及的非易失性半导体存储装置及其控制方法中，将施加到上述位线及上述源极线的上述写入电压或上述删除电压，施加到上述位线或上述源极线及上述字线，将施加到上述字线的电压脉冲，施加到未施加上述写入电压或上述删除电压的上述源极线或上述位线，在写入或删除时，即使更替上述位线与上述字线的关系，或者上述源极线与上述字线的关系，也可具有与上述本发明涉及的非易失性半导体存储装置及其控制方法同样的效果。
附图说明
图1是表示本发明涉及的非易失性半导体存储装置一实施方式的整体结构的框图。
图2是模式地表示本发明涉及的非易失性半导体存储装置中所用的存储单元的结构的断面图。
图3是表示本发明涉及的非易失性半导体存储装置中所用的存储器阵列的一结构示例的电路图。
图4是表示本发明涉及的非易失性半导体存储装置中所用的存储器阵列的其它结构示例的电路图。
图5是表示图3所示的存储器阵列主要部分的配置的概略图。
图6是表示图4所示的存储器阵列主要部分的配置的概略图。
图7是说明本发明涉及的非易失性半导体存储装置中所用的存储单元的写入·删除动作的等效电路图。
图8是说明本发明涉及的非易失性半导体存储装置中所用的存储单元的写入·删除动作的等效电路图。
图9是具体说明本发明涉及的非易失性半导体存储装置中所用的存储单元的写入动作的等效电路图。
图10是表示本发明涉及的非易失性半导体存储装置中所用的存储单元的写入动作中栅电压依存性的说明图。
图11是具体说明本发明涉及的非易失性半导体存储装置中所用的存储单元的删除动作的等效电路图。
图12是表示本发明涉及的非易失性半导体存储装置中所用的存储单元的删除动作中栅电压依存性的说明图。
图13是表示可变电阻元件的开关特性的特性图。
图14是表示可变电阻元件的开关特性的特性图。
图15是表示可变电阻元件的低电阻状态中非线形电流-电压特性的特性图。
图16是表示可变电阻元件的高电阻状态中非线形电流-电压特性的特性图。
图17是表示将可变电阻元件用于多值存储单元场合下多值电平的范围的说明图。
图18是表示本发明涉及的非易失性半导体存储装置的控制方法一实施方式中的存储单元写入顺序的流程图。
图19是表示本发明涉及的非易失性半导体存储装置的控制方法一实施方式中的存储单元删除顺序的流程图。
图20是表示本发明涉及的非易失性半导体存储装置的其它实施方式的整体结构的框图。
图21是表示本发明涉及的非易失性半导体存储装置的控制方法的其它实施方式中存储单元写入顺序的流程图。
图22是表示本发明涉及的非易失性半导体存储装置的控制方法的其它实施方式中存储单元删除顺序的流程图。
具体实施方式
以下基于附图，对本发明涉及的非易失性半导体存储装置及其控制方法(以下适宜地称为「本发明装置」及「本发明方法」)的一实施方式作以说明。
(实施方式1)
图1表示本发明装置100的框图。本发明装置100在存储器阵列101内存储信息，存储器阵列101采用一种配置多个存储单元的结构，可在存储器阵列101内的存储单元中存储、读出信息。
在从地址线102输入的地址所对应的存储器阵列101内的特定存储单元中存储信息，该信息通过数据线103，输出到外部装置。字线解码器104，选择与输入到地址线102的信号对应的存储器阵列101的字线，位线解码器105选择与输入到地址线102的地址信号对应的存储器阵列101的位线，源极线解码器106选择与输入到地址线102的地址信号对应的存储器阵列101的源极线。控制电路109进行存储器阵列101的写入、删除及读出的控制。控制电路109，基于从地址线102输入的地址信号、从数据线103输入的数据输入(写入时)、从控制信号线111输入的控制输入信号，来控制字线解码器104、位线解码器105、源极线解码器106、电压开关电路110、脉冲电压施加电路108，以控制存储器阵列101的读出、写入及删除动作。在图1所示的示例中，控制电路109具有作为未图示的一般地址缓冲电路、数据输入输出缓冲电路、控制输入缓冲电路的功能。
电压开关电路110提供存储器阵列101的读出、写入及删除时所必需的位线及源极线的电压。Vcc是装置的供应电压，Vss是接地电压，Vpp是写入或删除用电压。脉冲电压施加电路108，对字线解码器选择的字线提供脉冲电压。脉冲电压施加电路108，还具有可对1个以上的字线同时施加同一脉冲电压的功能，此外还具有可对2个以上的字线同时施加不同的电压电平的脉冲电压的功能。从存储器阵列101，通过位线解码器105及读出电路107，来进行数据读出。读出电路107判定数据状态，将其结果传送给控制电路109，并向数据线103输出。
图2表示构成存储器阵列101的存储单元11的断面模式图。如图2所示，存储单元11形成为：将漏极区3与下部电极7电连接，并串联连接选择晶体管6与可变电阻元件10，其中，选择晶体管6由在半导体基片1上制作的源极区2、漏极区3、在栅氧化膜4上形成的栅电极5来组成，可变电阻元件10通过在下部电极7与上部电极9之间裹夹由电压施加来改变电阻值的可变电阻材料8而成。上部电极9与成为位线的金属配线12连接，栅电极5与字线连接，源极区与成为源极线的扩散层或金属配线13连接。
可变电阻元件10，是一种由电压施加来使电阻变化，在电压施加解除后，仍可保持变化了的电阻，由此可通过该电阻变化来存储数据的非易失性存储元件，是一种由含有锰的钙钛石型晶体结构的氧化物来形成的CMR(Colossal Magnetoresistance)存储元件，作为可变电阻材料8，采用通过MOCVD法、旋覆法、激光消蚀、溅射法等，使比如以Pr1-xCaxMnO3，La1-xCaxMnO3(PCMO)，或者La1-x-yCaxPbyMnO3(但x＜1，y＜1，x+y＜1)来表达的任意物质，比如Pr0.7Ca0.3MnO3，La0.65Ca0.35MnO3、La0.65Ca0.175Pb0.175MnO3等氧化锰膜成膜而作成的薄膜。
由于可变电阻元件10的电阻变化可高达3位以上，因而即使将电阻值分割为多个区域，并对各区域定义不同的信息，也可以充分判别各信息，所以可存储1位(2值)以上的多值信息。此外上述列举的可变电阻材料具有非线形的电流-电压特性。具体地说，显示出一种在传统技术项中说明的普而-夫伦克而(Poole-Frenkele)型非线形电传导特性。
图3及图4模式地表示存储器阵列101的构成。在两种构成中存储器阵列101构成为：在m个位线(BL1～BLm)与n个字线(WL1～WLn)的交点，配置m×n个存储单元11。图3是一种n个源极线(SL1～SLn)与字线平行配置的构成，图4是一种m个源极线(SL1～SLm)与位线平行配置的构成。图5是图3所示的源极线与字线平行的存储器阵列101的一部分(4个单元)的配置概略图，图6是图4所示的源极线与位线平行的存储器阵列的一部分(2个单元)的配置概略图，在图5、图6中，单元数各异但具有大致相同的面积。此外虽然图2所示的存储单元的断面结构与图5、图6的任意一个配置均不直接对应，但通过基于图2所示的存储单元的断面结构来变更位线或源极线的配线，可以与图5、图6的各存储单元的配置相适合。
在利用一般的MOS集成电路制造方法来制作存储单元11的场合下，在源极线SL与字线WL平行的存储器阵列(图5)中，可由扩散层来形成源极线SL。另一方面，在源极线SL与位线BL平行的存储器阵列(图6)中，不能由扩散层来形成源极线SL，有必要在源极扩散区中设置触点，并按每2个单元来与金属层的源极线SL连接，而且有必要在位线BL与位线BL之间形成源极线SL，因而单元面积增大。
不过，在源极线SL与位线BL平行的存储器阵列(图6)中，由于在写入及删除时，只需对选择单元的位线BL与源极线SL的任一方施加写入或删除电压Vpp，对另一方施加接地电压Vss，对字线施加后述的脉冲电压即可，因而具有在写入与删除时可采用相同的控制方法，并可共用写入及删除用外围电路的优点。
在利用图3的存储器阵列，对选择单元的源极线施加Vpp来进行删除的场合下，由于字线通用的同一行非选择单元的选择晶体管6处于通路状态，而且对该源极区2施加Vpp，所以有必要对非选择单元的整个位线施加Vpp，以使电压不施加到可变电阻元件10，因而控制变得复杂。虽然可采用任意的存储器阵列构成，但如采用单元面积小的图3阵列，在制造成本方面是有利的。此外不论源极线的延长方向如何，存储器阵列的构成不限于图3、图4例示的构成，即使采用将上述2个构成变形了的构成也行。
接下来，对本发明装置100的控制方法作以说明。表1表示存储单元11的写入、删除时各端子的电压条件。在写入时，对上部电极施加Vpp，对源极区施加Vss，对栅电极施加后述的电压振幅Vwp的电压脉冲后，当使选择晶体管6处于通路状态时，对可变电阻元件10施加从低电阻状态变为高电阻状态的写入阈值电压转换电压以上的正电压，从低电阻状态变为高电阻状态(将上部电极高于下部电极的高电压场合下的电压极性设为正)。在删除时，与写入时相反，对上部电极施加Vss，对源极区施加Vpp，对栅电极施加电压振幅Vwe的电压脉冲，当使选择晶体管6处于通路状态时，对可变电阻元件10施加绝对值大于删除阈值电压的负电压，从高电阻状态变为低电阻状态。
[表1]
  栅电极   上部电极   源极区
  写入   Vwp   Vpp   Vss
  删除   Vwe   Vss   Vpp
接下来利用图7所示的存储单元11的等效电路图，对本发明装置100的控制方法作以说明。选择晶体管6与可变电阻元件10串联连接，选择晶体管6的源极区2与可变电阻元件10的上部电极9分别连接到图2的电压开关电路110，在写入或删除时，Vpp(写入或删除电压)与Vss(接地电压)被有选择地施加。选择晶体管6的栅电极5可与脉冲电压施加电路108连接，对栅电极5施加脉冲幅度为t秒，电压振幅为Vwp或Vwe的脉冲电压。
在选择晶体管6通路的状态下，选择晶体管6可等效地作为通路电阻值Ron的电阻元件17来动作，可由图8所示的等效电路来表示。图8中，可变电阻元件10的电阻值以Rr来表达，分别用Vds及Vr来表示选择晶体管6即电阻元件17。
当选择晶体管6在饱和区动作时，漏极电流对源极-漏极电压Vds的变化不显示出大的变化，元件电阻17可近似地作为恒流元件来使用，而在线形区(非饱和区)动作时，漏极电流随着源极-漏极电压的变化而变化。
在向存储单元11写入时，首先，对上部电极9施加写入电压Vpp，对源极区2施加接地电压Vss。对上部电极9施加Vpp后，施加到电阻元件17的电压Vr由算式(1)来表示，施加到选择晶体管6的漏极-源极之间的电压Vds由算式(2)来表示，上部电极9与源极区2之间的电压差(Vpp-Vss)被分压成Vr与Vds。
Vr＝Vpp×Rr/(Rr+Ron)……(1)
Vds＝Vpp×Ron/(Rr+Ron)……(2)
通过由施加到栅电极5的脉冲电压的电压振幅Vwp来调整算式(1)及算式(2)的通路电阻Ron，可如算式(1)所示来控制施加到可变电阻元件10的电压Vr，因而将按照大于写入阈值电压而且尽量接近于写入阈值电压的电压被施加到可变电阻元件10的原则来调整了的电压振幅Vwp的电压脉冲施加到栅电极5。Vr是与流经选择晶体管6的漏极电流相同的电流在可变电阻元件10中流动时，施加到上部电极9与下部电极7之间的电压。这里，如果不必要地增大电压振幅Vwp，致使通路电阻Ron过低，则不仅会对可变电阻元件10施加更超过写入阈值电压的电压，而且还将造成写入时的漏极电流增加，从而使写入时的电耗增大的结果。
存储单元11的删除场合，基本想法与写入场合相同。但由于涉及删除的存储单元11的可变电阻元件10的电阻值处于高电阻状态，因而与写入时相比可以用小的漏极电流，来对可变电阻元件10施加删除阈值电压。因此，选择晶体管6的通路电阻Ron可设定得比写入时大，而且施加到栅电极5的脉冲电压的电压振幅Vwe有必要设定得低于写入时的电压振幅Vwp。
以下，利用图9～图12，对施加到选择晶体管6的栅电极5的脉冲电压写入时的电压振幅Vwp及删除时的电压振幅Vwe各自的调整作具体说明。图9分别表示写入时图7的存储单元11各端子的施加电压Vpp，、Vss、Vwp；选择晶体管6的漏极-源极电压Vds、漏极电流以及通路电阻Ron；可变电阻元件10的低电阻状态下的电阻Rr0及两端电压Vr0。作为用于存储单元11的写入·删除试验的样本示例，电压Vpp、Vss、Vwp分别为5V、0V、5.5V，选择晶体管6的Vds、漏极电流、通路电阻Ron分别为3.6V、1.95mA、1.8kΩ，可变电阻元件10的电阻Rr0及两端电压Vr0分别为720Ω、1.4V。在该样本示例中，当脉冲电压的电压振幅Vwp为5.5V时，超过写入阈值电压的电压1.4V被施加到可变电阻元件10，电阻值从720Ω变为高电阻状态。
图10表示写入动作中电压振幅Vwp的依存性。图中表示从左端向右向来重复写入·删除动作场合下的存储单元11的合成电阻值(Rr+Ron)的变化。但对位线施加1V以下的规定的读出电压，并排除不必要的写入及删除动作，来进行上述合成电阻值的测定。图中，P1～P8表示写入动作，E1～E3表示删除动作。其中Vpp、Vss均为5V和0V，脉冲电压的脉冲幅度为100毫微秒。图中，在P1～P8、E1～E3的各标记下的括号内，表示各动作的脉冲电压的电压振幅Vwp、Vwe的电压值。P1、E1、P2、E2是写入·删除试验中所用的样本能否正常进行写入·删除的动作确认。在P3～P7的写入动作中，边按0.5V增量使电压振幅Vwp从3.0V依次增加到5.5V边施加脉冲电压，其结果是，可在电压振幅Vwp为5.5V的条件下确认写入。E3及P8是电压振幅Vwp依存性调查后的动作确认。这样可看出，当电压振幅Vwp为5V以下时，超过写入阈值电压的电压1.4V不被施加到可变电阻元件10，电阻值不从低电阻状态(720Ω)变为高电阻状态。但由于当电压振幅Vwp为5V时确认出中间的写入，因而通过如后所述，来精度良好地控制电压振幅Vwp，可以进行多值存储。
图11分别表示删除时图7的存储单元11各端子的施加电压Vpp、Vss、Vwe；选择晶体管6的漏极-源极电压Vds、漏极电流、通路电阻Ron；可变电阻元件10在高电阻状态下的电阻Rr1及两端电压Vr1。作为用于存储单元11的写入·删除试验的样本示例，电压Vpp、Vss、Vwe分别为5V、0V、3.5V，选择晶体管6的Vds、漏极电流、通路电阻Ron分别为3.7V、645μA、5.7kΩ，可变电阻元件10的电阻Rr1及两端电压Vr1(绝对值)分别为1.95kΩ、1.3V。在该样本示例中，当脉冲电压的电压振幅Vwe为3.5V时，超过删除阈值电压的电压1.4V(绝对值)被施加到可变电阻元件10，电阻值从1.95kΩ变为低电阻状态。
图12表示删除动作中电压振幅Vwe的依存性。图中表示从左端向右向来重复写入·删除动作场合下存储单元11的合成电阻值(Rr+Ron)的变化。但对位线施加1V以下的规定的读出电压，并排除不必要的写入及删除动作，来进行上述合成电阻值的测定。图中，P1～P3表示写入动作，E1～E7表示删除动作。其中Vpp、Vss均为5V和0V，脉冲电压的脉冲幅度为100毫微秒。图中，在P1～P3、E1～E7的各标记下的括号内，表示各动作的脉冲电压的电压振幅Vwp、Vwe的电压值。P1、E1、P2是写入·删除试验中所用的样本能否正常进行写入·删除的动作确认。在E2～E7的删除动作中，边按0.5V增量使电压振幅Vwe从1.0V依次增加到3.5V边施加脉冲电压，其结果是，在电压振幅Vwe为3.5V时可确认删除。P3是电压振幅Vwe依存性调查后的写入动作确认。这样可看出，当电压振幅Vwe为3V以下时，超过删除阈值电压的电压1.3V(绝对值)不被施加到可变电阻元件10，电阻值不从高电阻状态(1.95kΩ)变为低电阻状态。
这里，如果假设被施加了脉冲电压的选择晶体管6在饱和区动作，则栅电压便处于支配地位，即使漏极-源极电压Vds变化，也会流动大致稳定的漏极电流，因而可进行恒流写入，可按脉冲电压的电压振幅Vwp或Vwe来调整漏极电流，使施加到可变电阻元件6的Vr的电压值变化。而在选择晶体管6在非饱和区动作的场合下，尽管漏极-源极电压Vds处于支配地位，不能进行恒流写入，但当漏极-源极电压Vds大到某种程度后，由于线形性瓦解，漏极电流由栅电压的变化而变化，因而可按脉冲电压的电压振幅Vwp或Vwe来调整漏极电流，使施加到可变电阻元件6的Vr电压值变化。
因此可以说，对选择晶体管6的栅电极5施加脉冲电压时的动作区最好是饱和区。尤其在图11所示的删除时，由于伴随着删除动作，可变电阻元件10的电阻值降低，漏极电流与初始状态相比增大，因而最好能由恒流动作来抑制电耗的增加。因此，即使在比如删除动作开始时不处于饱和区，随着可变电阻元件10的电阻值变化，漏极-源极电压Vds也会增加，成为饱和状态，并可由恒流动作来抑制删除时的电耗。
不过，在栅长L＜1μm以下的短沟道晶体管中，在被称为「EarlySaturation」的传统长沟道晶体管的非线性区，载波速度饱和，即使在该非线性区，也存在对于漏极-源极电压Vds的变化，漏极电流的变化较小的区域，这一点已为人知，因而最好考虑在上述的饱和状态下，还实质性包含该EarlySaturation区。
此外作为脉冲电压的脉冲幅度，在图10、图12的样本示例中，设为100毫微秒。对该脉冲幅度，应按照可变电阻元件10的特性来采用最佳值，但如果参考上述非专利文献1的数据，则最好是比如100毫微秒，可以在10毫微秒以上100μ秒以下的范围内进行适宜选择。如果以100μ秒以下的脉冲幅度来结束写入、删除动作，则与目前的闪速存储器的写入时间相比是很快的。
以上，对于在本发明装置及本发明方法中，在写入及删除时，分别独立调整施加到存储单元11的选择晶体管6的栅电极5的脉冲电压电压振幅Vwp及Vwe，由此来进行写入及删除动作作了说明。这里，还考虑一种下述控制方法：即，在写入及删除时将脉冲电压的电压振幅设为同电压，对施加到位线或源极线的写入或删除电压Vpp进行调整，从而分别在写入及删除时，将适当的电压施加到可变电阻元件10。
不过，在该其它控制方法中，在选择晶体管6在饱和区动作的场合下，由于即使使Vpp变化，流经可变电阻元件10的电流量也不会有大的变化，因而施加到可变电阻元件10的电压也没有大变化。在基于上述Vpp控制的写入方法中，存在着由于可变电阻元件10的写入及删除阈值电压的离差，而不能进行写入及删除的可能性。
因此在本发明方法中，由于控制选择晶体管6的栅极电压，来使选择晶体管6的漏极电流变化，因而可对应该施加到可变电阻元件10的必要的电压进行适当控制。因此，可控制脉冲电压的电压振幅Vwp及Vwe，使得存储单元11中不流通过量的电流，而且对可变电阻元件10精度良好地施加只超过写入及删除阈值电压并接近写入及删除阈值电压的电压。
如上所述，由于可高精度地控制应施加到可变电阻元件10的必要电压，因而本发明方法对电流-电压特性具有非线形特性的可变电阻元件特别有效。此外由于可通过使写入时脉冲电压的电压振幅Vwp的大小变化，来高精度地调节施加到可变电阻元件10的电压，因而本发明方法对在对电阻值的离差有较大制约的1个存储单元中写入1位以上的多值信息的多值存储单元，可提供一种特别有效的写入方法。
接下来，对针对图1所示的本发明装置100的存储器阵列101的写入及删除时的位线、源极线、字线的电压施加条件作以说明。
在存储器阵列101具有图3所示的存储器阵列构成场合下的写入时，首先，经由位线解码器105及电压开关电路110，对所选择的位线施加写入电压Vpp，对非选择的位线施加接地电压Vss，经由源极线解码器106及电压开关电路110，对全部源极线施加接地电压Vss。然后从脉冲电压施加电路108，经由字线解码器104，对所选择的字线施加电压振幅Vwp的脉冲电压。
在同图3所示的存储器阵列构成的删除时，首先，经由位线解码器105及电压开关电路110，对所选择的位线施加接地电压Vss，对非选择的位线施加删除电压Vpp，利用源极线解码器106及电压开关电路110，对所选择的源极线施加删除电压Vpp，对非选择的源极线施加接地电压Vss。然后从脉冲电压施加电路108，经由字线解码器104，对所选择的字线施加电压振幅Vwe的脉冲电压。
在存储器阵列101具有图4所示的存储器阵列构成场合下的写入时，首先，经由位线解码器105及电压开关电路110，对所选择的位线施加写入电压Vpp，对非选择的位线施加接地电压Vss，经由源极线解码器106及电压开关电路110，对全部源极线施加接地电压Vss。然后从脉冲电压施加电路108，经由字线解码器104，对所选择的字线施加电压振幅Vwp的脉冲电压。
在同图4所示的存储器阵列构成的删除时，首先，经由位线解码器105及电压开关电路110，对全部位线施加接地电压Vss，经由源极线解码器106及电压开关电路110，对所选择的源极线施加删除电压Vpp，对非选择的源极线施加接地电压Vss。然后从脉冲电压施加电路108，经由字线解码器104，对所选择的字线施加电压振幅Vwe的脉冲电压。
以上说明了在图3、图4所示的源极线的配置方法各异的2种存储器阵列构成的任意一种中，均可对本发明装置的存储器阵列101进行写入及删除。这里，施加脉冲电压的字线虽然有1个即可，但为了提高本发明装置的写入速度(写入流通量)，也可以对2个以上的字线同时施加。在施加脉冲电压的字线为2个以上的场合下，通过使脉冲电压的电压振幅Vwp变化来施加，可以同时将不同电平的信息写入到上述多值存储单元。
接下来，对控制选择晶体管6的栅极电压，从而适当控制应施加到可变电阻元件10的必要电压的具体方法作以说明。
如图18的流程图所示，在对存储器阵列101内的任意存储单元11写入数据的场合下，首先在步骤W1，对与存储单元11连接的位线施加Vpp，对源极线施加Vss。接下来在步骤W2，在对与存储单元11连接的字线施加Vwp的脉冲电压后，读出存储单元11的电流值或电阻值(可变电阻元件与晶体管的合成电阻)，检验(检验)是否处于规定的电流值(Iw)以下或电阻值(Rw)以上(步骤W3)，间接地判定可变电阻元件10的电阻是否达到规定的范围内(写入状态)。如果达到上述范围内，则结束写入(步骤W5)。而在未达到上述条件的场合下，使字线电压Vwp只增加ΔV(步骤W4)，再次进行脉冲电压施加(步骤W2)，然后进行同样的检验(步骤W3)。重复该动作，进行电压脉冲施加(步骤W2)及检验(步骤W3)，直至达到规定的范围内为止，写入动作由此而结束。
利用图10的测定结果(P4～P7)，对上述方法作具体说明。图10表示施加到选择晶体管6的栅电极5的脉冲电压写入时的电压振幅Vwp与施加后的读出电阻值的关系。
首先，在施加位线电压Vpp＝5.0V、源极线电压Vss＝0V后，对字线施加脉冲电压Vwp＝4.0V。然后，进行电阻值(可变电阻元件与选择晶体管的合成电阻)的读出，由于未达到规定的电阻值(比如Rw＝50kΩ)以上，因而使Vwp只增加0.5V，并以Vwp＝4.5V来再次施加。由于未达到规定的电阻值，因而设为Vwp＝5.0V，来再次施加，由于仍然未达到规定的电阻值(Rw＝50kΩ)以上，因而施加Vwp＝5.5V，由于达到了规定的电阻值，因而写入结束。
对于删除动作，可以以与写入同样的序列来进行。如图19的流程图所示，在删除存储器阵列101内任意的存储单元11的数据的场合下，首先在步骤E1，对与存储单元11连接的位线施加Vss，对源极线施加Vpp。接下来，在步骤E2，在对与存储单元11连接的字线施加Vwe的脉冲电压后，读出存储单元11的电流值或电阻值(可变电阻元件与选择晶体管的合成电阻)，检验(检验)是否处于规定的电流值(Ie)以上或电阻值(Re)以下(步骤E3)，间接地判定可变电阻元件10的电阻是否达到规定的范围内(删除状态)。如果达到上述范围内，则结束删除(步骤E5)。而在未达到上述条件的场合下，使字线电压Vwe只增加ΔV(步骤E4)，再次进行脉冲电压施加(步骤E2)，然后进行同样的检验(步骤E3)。重复该动作，进行电压脉冲施加(步骤E2)及检验(步骤E3)，直至达到规定的范围内为止，删除动作由此而结束。
利用图12的测定结果(E5～E7)，对上述方法作具体说明。图12表示施加到选择晶体管6的栅电极5的脉冲电压删除时的电压振幅Vwe与施加后的读出电阻值的关系。
首先，在施加位线电压Vss＝0V、源极线Vpp＝5.0V后，对字线施加脉冲电压Vwe＝2.5V。然后进行电阻值(可变电阻元件与选择晶体管的合成电阻)的读出，由于未达到规定的电阻值(Re＝20kΩ)以下，因而使Vwe只增加0.5V，并以Vwe＝3.0V来再次施加。在施加后的读出动作中，由于未达到规定的电阻值，因而设为Vwe＝3.5V来施加，由于达到了规定的电阻值，因而删除结束。
(实施方式2)
在上述实施方式1的本发明装置及本发明方法中，对于在写入及删除时，分别独立调整施加到存储单元11的选择晶体管6的栅电极5的脉冲电压电压振幅Vwp及Vwe，由此来进行写入及删除动作做了说明。在实施方式1中，按施加到栅电极5的脉冲电压的脉冲幅度，来规定存储单元11成为写入或删除动作状态的期间。与此相对，在实施方式2的本发明装置及本发明方法中，对与写入或删除对象的存储单元连接的位线与源极线任意一方施加脉冲电压，这样，在实施方式1中施加到位线与源极线之间的写入电压或删除电压被以脉冲状来施加，其间对与写入或删除对象的存储单元连接的字线施加规定的字线电压，按施加到位线与源极线任意一方的脉冲电压的脉冲幅度，来规定存储单元11成为写入或删除动作状态的期间。在该场合下，在对选择晶体管6的栅电极5施加了最佳电压(字线电压)的状态下，成为对可变电阻元件10的上部电极9或选择晶体管6的源极区2施加脉冲电压。由于在施加该脉冲电压的期间内，可使各部(字线、位线、源极线)的电压条件与实施方式1中脉冲电压施加中的电压条件相同，因而可得到与实施方式1同样的结果。但是在重视电压脉冲的上升时间的情况下，与对字线施加脉冲电压的实施方式1相比，可以说对负荷容量小的位线施加脉冲电压的实施方式2更佳。
图20表示实施方式2涉及的本发明装置200的框图。在实施方式2中，脉冲电压施加电路208对由位线解码器105选择的位线或由源极线解码器106选择的源极线提供脉冲电压。脉冲电压施加电路208，还具有可对1个以上的位线或源极线施加同一脉冲电压的功能，此外还具有可对2个以上的位线或源极线同时施加不同电压电平的脉冲电压的功能。经由脉冲电压施加电路208，电压开关电路110的写入电压或删除电压被施加到未施加脉冲电压一方的位线或源极线。经由电压开关电路110，由字线解码器104将规定的字线电压(写入时：Vwp，删除时：Vwe)施加到字线，但不作为规定写入或删除期间的脉冲电压来施加。其它的电路构成与实施方式1相同，对相同功能的电路附加相同的符号。此外，字线电压用的电压开关电路，可以由与切换位线及源极线的写入电压、删除电压的电压开关电路不同的其它电路来构成。图20中为了简化，将两个电路合并成1个来记载。
接下来，对针对图20所示的本发明装置200的存储器阵列101的写入及删除时的位线、源极线、字线的电压施加条件作以说明。
在存储器阵列101具有图3所示的存储器阵列构成场合下的写入时，首先，经由字线解码器104及电压开关电路110，对所选择的字线施加写入电压Vwp，对非选择的字线施加接地电压Vss，经由源极线解码器106及电压开关电路110，对全部源极线施加接地电压Vss。然后从脉冲电压施加电路208，经由位线解码器，对所选择的位线施加电压振幅Vpp的脉冲电压。
在同图3所示的存储器阵列构成的删除时，首先，经由位线解码器105及电压开关电路110，对所选择的位线施加接地电压Vss，对非选择的位线施加删除电压Vpp，利用字线解码器104及电压开关电路110，对所选择的字线施加删除电压Vwe，对非选择的字线施加接地电压Vss。然后从脉冲电压施加电路208，经由源极线解码器106，对所选择的源极线施加电压振幅Vpp的脉冲电压。
在存储器阵列101具有图4所示的存储器阵列构成场合下的写入时，首先，经由字解码器104及电压开关电路110，对所选择的字线施加写入电压Vwp，对非选择的字线施加接地电压Vss，经由源极线解码器106及电压开关电路110，对全部源极线施加接地电压Vss。然后从脉冲电压施加电路208，经由位线解码器105，对所选择的位线施加电压振幅Vpp的脉冲电压。
在同图4所示的存储器阵列构成的删除时，首先，经由位线解码器105及电压开关电路110，对全部位线施加接地电压Vss，经由字线解码器104及电压开关电路110，对所选择的字线施加删除电压Vwe，对非选择的字线施加接地电压Vss，经由源极线解码器106及电压开关电路110，对非选择的源极线施加接地电压Vss。然后从脉冲电压施加电路208，经由源极线解码器106，对所选择的源极线施加电压振幅Vpp的脉冲电压。
以上说明了在图3、图4所示的源极线的配置方法各异的2种存储器阵列构成的任意一种中，均可对本发明装置的存储器阵列101进行写入及删除。这里，施加脉冲电压的位线或源极线虽然有1个即可，但为了提高本发明装置的写入速度(写入流通量)，也可以对2个以上的位线或源极线同时施加。在写入时，在施加字线电压的字线为2个以上的场合下，通过使字线电压的电压振幅Vwp变化来施加，可以同时将不同电平的信息写入到上述多值存储单元。
接下来，对实施方式2的本发明方法中，控制施加到与写入或删除对象的存储单元连接的位线或源极线的脉冲电压，从而适当控制应施加到可变电阻元件10的必要电压的具体方法作以说明。
如图21的流程图所示，在对存储器阵列101内的任意存储单元11写入数据的场合下，首先在步骤W1，对与存储单元11连接的字线施加Vwp，对源极线施加Vss。接下来在步骤W2，在对与存储单元11连接的位线施加Vpp的脉冲电压后，读出存储单元11的电流值或电阻值(可变电阻元件与晶体管的合成电阻)，检验(检验)是否处于规定的电流值(Iw)以下或电阻值(Rw)以上(步骤W3)，间接地判定可变电阻元件10的电阻是否达到规定的范围内(写入状态)。如果达到上述范围内，则写入便结束(步骤W5)。而在未达到上述条件的场合下，在步骤W1将在步骤W4使字线电压Vwp只增加ΔV的电压施加到字线后，再次对位线进行脉冲电压施加(步骤W2)，然后进行同样的检验(步骤W3)。重复该动作，进行字线电压施加(步骤W1)和电压脉冲施加(步骤W2)及检验(步骤W3)，直至达到规定的范围内为止，写入动作由此而结束。
对于删除动作，可以以与写入同样的序列来进行。如图22的流程图所示，在删除存储器阵列101内任意存储单元11的数据的场合下，首先在步骤E1，对与存储单元11连接的字线施加Vwe，对位线施加Vss。接下来在步骤E2，在对与存储单元11连接的源极线施加Vpp的脉冲电压后，读出存储单元11的电流值或电阻值(可变电阻元件与选择晶体管的合成电阻)，检验(检验)是否处于规定的电流值(Ie)以下或电阻值(Re)以上(步骤E3)，间接地判定可变电阻元件10的电阻是否达到规定的范围内(删除状态)。如果达到上述范围内，则删除结束(步骤E5)。而在未达到上述条件的场合下，在步骤E1将在步骤E4使字线电压Vwe只增加ΔV的电压施加到字线后，再次对源极线进行脉冲电压施加(步骤E2)，然后进行同样的检验(步骤E3)。重复该动作，进行字线电压施加(步骤E1)和电压脉冲施加(步骤E2)及检验(步骤E3)，直至达到规定的范围内为止，删除动作由此而结束。
(其它实施方式)
在上述各实施方式中，存储单元11按图2及图7所示来构成，但存储单元11也可以构成为：将选择晶体管6的源极区2与可变电阻元件10的下部电极7电连接，将上部电极9与源极线连接，将漏极区3与位线连接，来更替选择晶体管6与可变电阻元件1O的配置。通过这种配置的更替，上部电极9与漏极区3之间的电压差(Vpp-Vss)被分压成可变电阻元件10两端的电压Vr与源极-漏极电压Vds，这一状况在正常状态下与图2及图7所示的存储单元构成相同。
此外本发明装置及本发明方法，不限于上述的作为可变电阻材料来采用了PCMO等含有锰的钙钛石型晶体结构的氧化物的PRAM，也可容易地用于以电阻值由电压施加而变化的元件作为存储器载体，来构成存储单元的非易失性半导体存储装置。
上述实施方式中具体例示的电压值、电阻值、电流值不过是用于提示样本示例，该电压值、电阻值、电流值不限于这些具体示例。
如同上述的详细说明所示，根据本发明涉及的非易失性半导体存储装置及其控制方法，在对位线与源极线施加了电压后，通过调节施加到字线的脉冲电压的电压振幅，可高精度地调节施加到可变电阻元件的电压。其结果是，在写入、删除时，可不对可变电阻元件施加过量的电压，可以以少量的电流量来进行写入、删除。此外由于可高精度地调节施加到可变电阻元件的电压，因而可变电阻元件的电阻值也可得到高精度的控制，可提供一种用于对电阻值的离差有较大制约的，在1个存储单元中存储2位以上的多值信息的多值存储单元的最佳非易失性半导体存储装置及其控制方法。
此外根据本发明涉及的非易失性半导体存储装置及其控制方法，通过采用检验动作，可容易地调整在写入、删除时施加的字线电压振幅。其结果是，可高精度地调节施加到可变电阻元件的电压，在写入、删除时，可不对可变电阻元件施加过量的电压，可以以少量的电流量来进行写入、删除。
尽管结合具体实施方式对本发明作了说明，但应认识到，业内人士在不背离本发明的精神及范围的前提下可进行各种修正及变动。因此本发明应以权利要求书来衡量。

Claims (36)

1.一种非易失性半导体存储装置，具有：
存储器阵列，其在半导体基片上，在行方向及列方向分别配置多个连接由基于电应力的电阻变化来存储信息的可变电阻元件的一端与选择晶体管的漏极而形成的存储单元；
字线，其与同一行中的多个上述存储单元的上述选择晶体管的栅极连接；
源极线，其与同一行或同一列中的多个上述存储单元的上述选择晶体管的源极连接；
位线，其与同一列中的多个上述存储单元的上述可变电阻元件的另一端连接；
控制电路，其进行上述存储单元中信息的写入、删除以及读出的控制；
电压开关电路，其对上述源极线及上述位线施加的写入电压、删除电压、读出电压及接地电压进行切换；
读出电路，其从上述存储单元进行信息的读出；
脉冲电压施加电路，其针对上述位线和上述源极线，经由上述电压开关电路，对与上述存储器阵列内的写入或删除对象的上述存储单元连接的上述位线和上述源极线中的一方施加上述写入电压或删除电压，对另一方施加接地电压，在该状态下，对与该存储单元连接的上述字线施加写入用或删除用电压脉冲。
2.权利要求1中记载的非易失性半导体存储装置，其中，
上述脉冲电压施加电路在写入时发生被调整为写入用的电压值的电压脉冲，在删除时发生被调整为删除用的电压值的电压脉冲。
3.权利要求2中记载的非易失性半导体存储装置，其中，
上述脉冲电压施加电路所发生的上述电压脉冲的电压值，被设定为在被施加到上述写入或删除对象的上述存储单元的上述选择晶体管栅极的场合下，从施加到上述位线及上述源极线的上述写入电压或上述删除电压的电压差绝对值减去了该选择晶体管的漏极-源极间电压的电压值，大于对上述可变电阻元件写入所必需的写入阈值电压或删除所必需的删除阈值电压。
4.权利要求2中记载的非易失性半导体存储装置，其中，
上述电压脉冲的电压值，被设定为在被施加到上述写入或删除对象的上述存储单元的上述选择晶体管栅极的场合下，该选择晶体管在上述电压脉冲施加期间中的至少一个时期在饱和区动作。
5.权利要求1中记载的非易失性半导体存储装置，其中，
上述脉冲电压施加电路，具有可将上述电压脉冲同时施加到1个以上的上述字线的功能。
6.权利要求1中记载的非易失性半导体存储装置，其中，
上述脉冲电压施加电路，具有在写入时，可将分别各异的电压值的上述脉冲电压同时施加到至少2个上述字线的功能。
7.权利要求1中记载的非易失性半导体存储装置，其中，
上述可变电阻元件，由含有锰的钙钛石型晶体结构的氧化物来形成。
8.权利要求1中记载的非易失性半导体存储装置，其中，
上述可变电阻元件的电流-电压特性，具有普而-夫伦克而型非线形电传导特性。
9.权利要求1中记载的非易失性半导体存储装置，其中，
在上述存储单元内，上述源极线与上述位线互相平行配置。
10.权利要求1中记载的非易失性半导体存储装置，其中，
在上述存储单元内，上述源极线与上述字线互相平行配置。
11.权利要求1中记载的非易失性半导体存储装置，其中，
上述可变电阻元件，可存储可读出的2值以上的信息。
12.一种非易失性半导体存储装置，具有：
存储器阵列，其在半导体基片上，在行方向及列方向，分别配置多个连接由基于电应力的电阻变化来存储信息的可变电阻元件的一端与选择晶体管的漏极而形成的存储单元；
字线，其与同一行中多个上述存储单元的上述选择晶体管的栅极连接；
源极线，其与同一行或同一列中多个上述存储单元的上述选择晶体管的源极连接；
位线，其与同一列中多个上述存储单元的上述可变电阻元件的另一端连接；
控制电路，其进行上述存储单元中信息的写入、删除以及读出的控制；
电压开关电路，其对上述字线和上述源极线及上述位线施加的写入电压、删除电压、读出电压及接地电压进行切换；
读出电路，其从上述存储单元进行信息的读出；
脉冲电压施加电路，其经由上述电压开关电路，对与上述存储器阵列内的写入或删除对象的上述存储单元连接的上述位线和上述源极线中的任一方和上述字线分别施加上述接地电压、上述写入电压或删除电压，在该状态下，对与该存储单元连接的未施加上述接地电压的上述位线及上述源极线的另一方施加写入用或删除用电压脉冲。
13.权利要求12中记载的非易失性半导体存储装置，其中，
上述脉冲电压施加电路，具有可将上述电压脉冲同时施加到1个以上的上述位线或上述源极线的功能。
14.权利要求12中记载的非易失性半导体存储装置，其中，
向上述字线施加上述写入电压的单元具有在写入时，可将分别各异的电压值的上述写入电压同时施加到至少2个上述字线的功能。
15.权利要求12中记载的非易失性半导体存储装置，其中，
上述可变电阻元件，由含有锰的钙钛石型晶体结构的氧化物来形成。
16.权利要求12中记载的非易失性半导体存储装置，其中，
上述可变电阻元件的电流-电压特性，具有普而-夫伦克而型非线形电传导特性。
17.权利要求12中记载的非易失性半导体存储装置，其中，
在上述存储单元内，上述源极线与上述位线互相平行配置。
18.权利要求12中记载的非易失性半导体存储装置，其中，
在上述存储单元内，上述源极线与上述字线互相平行配置。
19.权利要求12中记载的非易失性半导体存储装置，其中，
上述可变电阻元件，可存储可读出的2值以上的信息。
20.一种非易失性半导体存储装置控制方法，其中，
上述非易失性半导体存储装置至少具有：
存储器阵列，其在半导体基片上，在行方向及列方向，分别配置多个连接由基于电应力的电阻变化来存储信息的可变电阻元件的一端与选择晶体管的漏极而形成的存储单元；
字线，其与同一行中多个上述存储单元的上述选择晶体管的栅极连接；
源极线，其与同一行或同一列中多个上述存储单元的上述选择晶体管的源极连接；
位线，其与同一列中多个上述存储单元的上述可变电阻元件的另一端连接；
控制电路，其进行上述存储单元中信息的写入、删除以及读出的控制；
电压开关电路，其对上述源极线及上述位线施加的写入电压、删除电压、读出电压及接地电压进行切换；
读出电路，其从上述存储单元进行信息的读出，
在写入或删除动作中，针对上述位线和上述源极线，经由上述电压开关电路，对与上述存储器阵列内写入或删除对象的上述存储单元连接的上述位线和上述源极线中的一方施加上述写入电压或删除电压，对另一方施加接地电压，在该状态下，对与该存储单元连接的上述字线施加写入用或删除用电压脉冲。
21.权利要求20中记载的控制方法，包括
第1工序，其在经由上述电压开关电路，对与上述存储器阵列内写入或删除对象的上述存储单元连接的上述位线及上述源极线施加与上述位线及上述源极线分别对应的上述写入电压或删除电压的状态下，对与该存储单元连接的上述字线施加写入用或删除用电压脉冲；
第2工序，其判定上述存储单元内上述可变电阻元件的电阻是否达到规定范围内；
第3工序，其在上述电阻未达到上述规定范围的场合下，在不同于上述第1工序的电压施加条件下，再次进行上述第1工序的电压施加；
第4工序，其重复上述第2工序及上述第3工序直至上述电阻达到上述规定范围内为止。
22.权利要求21中记载的控制方法，其中，
上述第3工序中上述电压脉冲的电压振幅，大于上述第1工序。
23.权利要求20中记载的控制方法，其中，
在对上述字线施加写入用或删除用电压脉冲的场合下，在写入时发生被调整为写入用的电压值的电压脉冲，在删除时发生被调整为删除用的电压值的电压脉冲。
24.权利要求23中记载的控制方法，其中，
上述电压脉冲的电压值，被设定为在被施加到上述写入或删除对象的上述存储单元的上述选择晶体管栅极的场合下，从施加到上述位线及上述源极线的上述写入电压或上述删除电压的电压差绝对值减去了该选择晶体管的漏极-源极间电压的电压值，大于对上述可变电阻元件写入所必需的写入阈值电压或删除所必需的删除阈值电压。
25.权利要求23中记载的控制方法，其中，
上述电压脉冲的电压值，被设定为在被施加到上述写入或删除对象的上述存储单元的上述选择晶体管栅极的场合下，该选择晶体管在上述电压脉冲施加期间中的至少一个时期在饱和区动作。
26.权利要求20中记载的控制方法，其中，
向上述字线施加上述电压脉冲的单元，将上述电压脉冲同时施加到1个以上的上述字线。
27.权利要求20中记载的控制方法，其中，
向上述字线施加上述电压脉冲的单元，在写入时将从多个电压值中各别选择的电压值的上述电压脉冲同时施加到2个以上的上述字线。
28.权利要求20中记载的控制方法，其中，
上述可变电阻元件，可存储可读出的2值以上的信息。
29.权利要求20中记载的控制方法，其中，
上述电压脉冲的脉冲时间幅度为100微秒以下，10毫微秒以上。
30.一种非易失性半导体存储装置控制方法，其中，
上述非易失性半导体存储装置至少具有：
存储器阵列，其在半导体基片上，在行方向及列方向，分别配置多个连接由基于电应力的电阻变化来存储信息的可变电阻元件的一端与选择晶体管的漏极而形成的存储单元；
字线，其与同一行中多个上述存储单元的上述选择晶体管的栅极连接；
源极线，其与同一行或同一列中多个上述存储单元的上述选择晶体管的源极连接；
位线，其与同一列中多个上述存储单元的上述可变电阻元件的另一端连接；
控制电路，其进行上述存储单元中信息的写入、删除以及读出的控制；
电压开关电路，其对上述字线和上述源极线及上述位线施加的写入电压、删除电压、读出电压及接地电压进行切换；
读出电路，其从上述存储单元进行信息的读出，
在写入或删除动作中，经由上述电压开关电路，对与上述存储器阵列内写入或删除对象的上述存储单元连接的上述位线和上述源极线中的任一方和上述字线分别施加上述接地电压、上述写入电压或删除电压，在该状态下，对与该存储单元连接的未施加上述接地电压的上述位线及上述源极线的另一方施加写入用或删除用电压脉冲。
31.权利要求30中记载的控制方法，其中，
对上述位线或上述源极线施加上述电压脉冲的单元，将上述电压脉冲同时施加到1个以上的位线或源极线。
32.权利要求30中记载的控制方法，其中，
对上述字线施加上述写入电压的单元，在写入时将从多个电压值中各别选择的电压值的上述写入电压同时施加到至少2个上述字线。
33.权利要求30中记载的控制方法，包括
第1工序，其在经由上述电压开关电路，对与上述存储器阵列内写入或删除对象的上述存储单元连接的上述位线及上述源极线的任一方和上述字线施加分别对应的上述写入电压或删除电压的状态下，对与该存储单元连接的未施加上述写入电压或删除电压的上述位线或上述源极线施加写入用或删除用电压脉冲；
第2工序，其判定上述存储单元内上述可变电阻元件的电阻是否达到规定范围内；
第3工序，其在上述电阻未达到上述规定范围的场合下，在不同于上述第1工序的电压施加条件下，再次进行上述第1工序的电压施加；
第4工序，其重复上述第2工序及上述第3工序直至上述电阻达到上述规定范围内为止。
34.权利要求33中记载的控制方法，其中，
上述第3工序中施加到上述字线的电压，大于上述第1工序。
35.权利要求30中记载的控制方法，其中，
上述可变电阻元件，可存储可读出的2值以上的信息。
36.权利要求30中记载的控制方法，其中，
上述电压脉冲的脉冲时间幅度为100微秒以下，10毫微秒以上。
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