CN103165172B - 混合存储器件及其控制方法、制备方法 - Google Patents

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Abstract

本发明公开了一种混合存储器件及其控制方法、制备方法。该混合存储器件包括：铁电存储单元；及形成于铁电存储单元的漏极之上的阻变存储单元；混合存储器件在两种存储模式间切换：在第一种存储模式中，阻变存储单元作为存储模块，铁电存储单元作为选通模块；在第二种存储模式中，阻变存储单元处于低阻态，铁电存储单元作为存储模块。本发明综合利用了FeRAM存储方式和RRAM存储方式的优点，在单块芯片上实现了两种不同的存储方式，从而可以满足不同方式的存储需要。

Description

混合存储器件及其控制方法、制备方法
技术领域
本发明涉及微电子行业存储器技术领域，尤其涉及一种可以实现两种存储方式-铁电存储方式和阻变存储方式相结合的混合存储器件及其控制方法、制备方法。
背景技术
目前的半导体存储器市场，以挥发性的动态随机存储器(DRAM)和静态随机存储器(SRAM)及非挥发性的“闪存”存储器(Flash)为代表。随着移动存储设备、手机通信设备以及数码相机等各种便携式数码产品的发展与普及，市场对非易失性数据存储的需求进一步增加，为了提高存储密度和数据存储可靠性，基于传统浮栅结构的Flash存储器正面临着严峻挑战。为此，业界对下一代非挥发性半导体存储器技术进行了大量的研究，多种新型存储器技术得到了飞速发展。如铁电存储器和阻变存储器是目前最具有代表性的两个研究方向。
铁电存储器是利用铁电体的铁电效应来实现信息存储的。图1A为现有技术铁电存储器第一状态的结构示意图。图1B为现有技术铁电存储器第二状态的结构示意图。如图1A及1B所示，铁电存储器包括：硅衬底101；源端102；漏端103，氧化硅层104；铁电存储层105，电极106。图1A中正向的剩余极化代表二进制存储中的“1”信息(如图1A所示)。图1B中反向的剩余极化代表二进制存储中的“0”信息(如图1B所示)。铁电存储器的工作原理如下：利用铁电薄膜取代常规场效应晶体管中的栅介质层，通过栅极极化状态实现对源-漏电流的调制，使沟道导通或关闭来实现对信息的存储与读取。铁电存储器具有低压、低功耗和快速的写入特性，可靠性(如：耐久性＞1012个周期)，使得FeRAM成为便携式系统和智能卡的理想存储技术，但由于基于电容电荷的信号会随着技术节点的减小而变弱，这使得高密度大容量铁电存储器很难制造。
同时基于阻变材料的阻变存储器也被广泛地研究，阻变存储器件RRAM主要是利用某些薄膜材料在电激励的作用下会出现不同电阻状态(高、低阻态)的转变现象来进行数据的存储。目前RRAM的存储单元结构主要是一个晶体管一个RRAM(1T1R)或一个晶体管n个RRAM(1TnR)和一个二极管一个RRAM(1D1R)结构。而在本发明中，选择1TnR结构。图2A为现有技术阻变存储器的结构示意图。如图2A所示，阻变存储器包括：衬底201，下电极202，阻变层203，上电极204。阻变存储器可以为单极器件，双极器件或无极器件，其中，单极器件可以在单一方向的偏压下实现电阻的高低转变，而双极器件需要在不同方向的偏压下实现电阻的高低转变，无极器件指的是可以在任一方向的偏压下实现电阻的高低转变。
图2B为现有技术单极阻变存储器件的工作原理示意图。如图2B所示，205为SET过程，206为RESET过程，207为限流过程。图2C为现有技术双极阻变存储器件的工作原理示意图。如图2C所示，208为SET过程，209为RESET过程。具体的：写1时，施加SET电压使其转变为低阻态，写0时施加RESET电压使其转变为高阻态，读取时施加读电压(一般都很小，在0.2v左右)。研究发现RRAM具有写入电压低，写入擦除时间短，非破坏性读取，结构简单，所需面积小等优点，而且因为它的高速，也可以代替传统的DRAM，因此RRAM已经被越来越多的人所关注。
在系统级芯片(System on a Chip，简称Soc)领域中，存储体系上包括SRAM、DRAM、Flash等存储结构，而DRAM、Flash都需要不同的工艺流程，成本很高，致使Soc的成本很难降低。
在实现本发明的过程中，申请人意识到现有技术存在如下技术缺陷：传统的存储阵列只能实现一种存储方式，不能根据用户需要灵活选择。
发明内容
(一)要解决的技术问题
为解决上述的一个或多个问题，本发明提供了一种结合铁电存储器的高可靠性和阻变存储器的高密度设计出一种混合存储器件及其控制方法、制备方法，以实现存储方式的灵活选择。
(二)技术方案
根据本发明的一个方面，提供了一种混合存储器件。该混合存储器件包括：铁电存储单元；及形成于铁电存储单元的漏极之上的阻变存储单元；铁电存储单元的栅极作为混合存储器件的字线；阻变存储单元的下电极与铁电存储单元的漏极相连接，阻变存储单元的上电极作为混合存储器件的位线；混合存储器件在两种存储模式间切换：在第一种存储模式中，阻变存储单元作为存储模块，铁电存储单元作为选通模块；在第二种存储模式中，阻变存储单元处于低阻态，铁电存储单元作为存储模块。
根据本发明的再一个方面，还提供了一种混合存储器件的控制方法，用于控制上述的混合存储器件，包括：根据在混合存储器件的字线和位线的电压和方向，确定该混合存储器件处于第一种存储模式或第二种存储模式，及在确定的存储模式下的编程、擦除或读取操作。
根据本发明的又一个方面，还提供了一种混合存储器件的制备方法，用于制备上述的混合存储器件，包括：在半导体衬底上形成浅槽隔离；在形成浅槽隔离的半导体衬底上依次沉积铁电存储单元的氧化层、铁电存储层和电极材料层；对电极材料层、铁电存储层和氧化层进行刻蚀，并在刻蚀之后露出的衬底处进行掺杂，形成铁电存储单元的源极和漏极；在铁电存储单元的漏极上依次沉积阻变存储单元的下电极层、阻变存储层和上电极层。
(三)有益效果
本发明混合存储器件及其控制方法、制备方法综合利用了FeRAM存储方式和RRAM存储方式的优点，在单块芯片上实现了两种不同的存储方式，从而可以满足不同方式的存储需要，提高了性能，降低了成本，而且它的制备过程与传统的微电子工艺相兼容，利于广泛推广和应用。
附图说明
图1A为现有技术铁电存储器第一状态的结构示意图；
图1B为现有技术铁电存储器第二状态的结构示意图；
图2A为现有技术阻变存储器的结构示意图；
图2B为现有技术单极阻变存储器件的工作原理示意图；
图2C为现有技术双极阻变存储器件的工作原理示意图；
图3A为本发明实施例混合存储器件的连接关系示意图；
图3B为本发明实施例混合存储器件的结构示意图；
图4为本发明实施例混合存储器件控制方法的流程图；
图5为多个本发明实施例混合存储器件组成存储阵列的示意图；
图6为本发明实施例混合存储器件制备方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于所述值。
在本发明的一个示例性实施例中，提出一种混合存储器件。图3A为本发明实施例混合存储器件的连接关系示意图。如图3A所示，本实施例混合存储器件包括：阻变存储单元(RRAM单元)和铁电存储单元(FeRAM单元)；RRAM单元形成于FeRAM单元的漏极之上。其中，混合存储子单元可在两种存储模式间切换：RRAM单元作为存储模块，FeRAM单元作为选通模块；或RRAM单元处于低阻态，FeRAM单元作为存储模块。
图3B为本发明实施例混合存储器件的结构示意图。以下结合图3B，分别对FeRAM单元和RRAM单元进行介绍。铁电存储单元可以为MFIS(metal-ferroelectric-insulator-silicon)结构或者MFMIS(metal-ferroelectric-metal-insulator-silicon)结构。如图3B所示，FeRAM单元包括：衬底；源极301和漏极302，形成于衬底沟道区的两侧；氧化硅层、铁电存储层、电极层(共同标记为303)，依次形成与衬底沟道区的上方。阻变存储单元可以为单极器件、双极器件或无极器件，其包括：下电极，形成于铁电存储单元的漏极上方；铁电存储层，形成于铁电存储单元的漏极上方；上电极，形成与铁电存储层的上方。此外，如图3B所示，本实施例混合存储子单元中，RRAM单元的一电极与FeRAM单元的漏极相连接；RRAM单元与电极相对应的另一电极作为混合存储子单元的位线(BL)；以及FeRAM单元的栅极作为混合存储子单元的字线(WL)。
对于本实施例的混合存储器件而言，电极材料、铁电存储材料、阻变存储材料均可以选择已有的材料。其中，电极的材料可以选取贵重金属Pt、Ag、Pd；CMOS工艺中常用的金属W、Ti、Al、Cu；金属氧化物LaAlO3、SrRuO3以及多晶Si材料。铁电存储单元中铁电存储层的材料选自以下材料中的至少一种：PbTiO3；Pb(Zr1-xTix)O3，其中0＜x＜1；SrTiO3；LiNbO3；Bi4Ti3O12；BaTiO3。RRAM的阻变层材料可以是钙钛矿氧化物：SrTiO3、SrZrO3、LiNbO3、BaTiO3等过渡金属二元氧化物：ZrO2、Nb2O5、Ta2O5、Al2O3、CoO、VO2、ZnO等；固态电解质：SiO2、WO3等，有机物：、PVK(聚乙烯咔唑)、Alq3(8-羟基喹啉铝)等有类似性质的材料。
本实施例提出了一种多功能通用式的混合存储器件的设计方案，通过在一个存储阵列中融合FeRAM与RRAM的存储技术，既可以实现RRAM单元的高速低压存储，也可以实现FeRAM单元的高密度高可靠性的存储，不同存储方式的切换可根据不同的存储环境通过外部软件控制来实现。以下将介绍该混合存储器件的控制方法。
根据本发明的另一个方面，还提出了一种混合存储器件的控制方法。图4为本发明实施例混合存储器件控制方法的流程图。如图4所示，本实施例包括：
步骤S402，获取外部环境的需要；
步骤S404，是否为高密度低压存储，如果是，执行步骤S412，否则，执行步骤S406；
步骤S406，选择为FeRAM存储方式；
步骤S408，对所有的RRAM单元进行Reset，使其进入低阻态；
步骤S410，相应的FeRAM单元执行读写/擦出操作，流程结束；
步骤S412，选择为RRAM存储方式
步骤S414，FeRAM单元作为选通管；
步骤S416，相应的RRAM单元执行读写/擦出操作，流程结束。
图5为多个本发明实施例混合存储器件组成存储阵列的示意图。现以图5为例，对本发明实施例混合存储器件控制方法进行说明。图5中，501为列译码器，502为多路选择器，503为SL(source line)，504为阻变存储单元，505为CTM存储单元，506为字线，507为位线，508为行译码器，509为写驱动，510为读出放大器，511为输入输出，512为工作模式信号。
本实施例步骤S416中，当外部环境需要高密度低压存储方式时，系统选择RRAM作为存储单元，工作模式信号来控制具体的操作状态。其中FeRAM单元作为选通管，WL加合适电压使FeRAM单元的源漏导通或截止。编程的时候，WL施加合适电压Vpass使源漏导通，在BL上施加编程电压Vset(通常1～2V，因材料而定)，擦除的时候，WL施加合适电压Vpass使源漏导通，在BL上施加相应的擦除电压Vreset，读取时，WL施加合适电压Vpass使源漏导通，在BL上施加读取电压Vread(一般为0.2V)进行读取。
本实施例步骤S410中，当需要FeRAM作为存储单元的时候，先按照上边操作模式将RRAM单元初始化为低阻态，工作模式信号来控制具体的操作状态。选取相应字线施加写脉冲Vpulse，BL浮空，铁电薄膜被极化，源漏导通为“1”态。若再施加反向写脉冲-Vpulse，则沟道关闭为“0”态。读取信息时，在相应位线上施加读电压Vread，WL浮空，根据源漏电流的大小即可读出所存储的信息。
通过本实施例的方法，实现了对上述实施例混合存储器件的控制。
在本发明的再一个示例性实施例中，还提供了一种混合存储器件的制备方法。图6为本发明实施例混合存储器件制备方法的流程图。如图5所示，本实施例包括：
步骤S602，选取合适的衬底；
该衬底可以为硅，锗或者其他有类似性质的半导体材料
步骤S604，在上述衬底上形成浅槽隔离(Shallow Trench Isolation，简称STI)；
步骤S606，在衬底上依次淀积FeRAM单元的氧化层、铁电存储层和电极材料；
本步骤中，氧化层由热氧化或原子层堆积(ALD)方法制备，其厚度为2～10nm；其材料可以为二氧化硅，氧化铝，氧化铪，或者其他有类似性质的二元氧化物或多元氧化物。铁电存储层由磁控溅射法、脉冲激光沉积等方法制备，其厚度为60～400nm；其材料可以选择为PbTiO3，Pb(Zr1-xTix)O3(其中0＜x＜1)，SrTiO3，LiNbO3，Bi4Ti3O12，BaTiO3等。电极由电子束蒸发方法制备，其厚度为70～300nm；其材料可以为Pt、Ag、Pd、W、Ti、Al、Cu、LaAlO3、SrRuO3以及多晶Si等材料。
步骤S608，对上述的电极材料层、铁电存储层和氧化层进行刻蚀，并在刻蚀之后露出的衬底处进行掺杂，形成铁电存储单元的源漏结构。
步骤S610，采用与S608步骤配套的掩模版，依次在FeRAM单元的漏端上方淀积RRAM单元的下电极、阻变层和上电极；
本步骤中，RRAM单元阻变层由原子层堆积、磁控溅射、电子书蒸发等方法制备，其厚度为5～50nm不等，其材料可以选择为SrTiO3、SrZrO3、LiNbO3、BaTiO3、ZrO2、Nb2O5、Ta2O5、Al2O3、CoO、VO2、ZnO、SiO2、WO3、AIDCN、PVK、PS等有类似性质的材料。电极的选择和步骤S4的一致。此外，下电极和上电极由电子束蒸发方法制备，其厚度为70～300nm。
步骤S612，从FeRAM单元的漏端(RRAM单元的下电极)，源端以及RRAM单元的上电极引出电极，形成字线和位线。其中，RRAM单元的上电极作为混合存储子单元的位线(BL)；以及FeRAM单元的栅极作为混合存储子单元的字线(WL)。
综上所述，本发明混合存储器件及其控制方法、制备方法综合利用了FeRAM存储器件和RRAM存储器件的优点，在单块芯片上实现了两种不同的存储方式，从而可以满足不同方式的存储需要，提高了性能，降低了成本，而且它的制备过程与传统的微电子工艺相兼容，利于广泛推广和应用。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种混合存储器件，其特征在于，包括：铁电存储单元；及形成于所述铁电存储单元的漏极之上的阻变存储单元；
所述混合存储器件在两种存储模式间切换：在第一种存储模式中，所述阻变存储单元作为存储模块，所述铁电存储单元作为选通模块；在第二种存储模式中，所述阻变存储单元处于低阻态，所述铁电存储单元作为存储模块。
2.根据权利要求1所述的混合存储器件，其特征在于，所述铁电存储单元为MFIS结构或者MFMIS结构，其包括：
衬底；
源极和漏极，形成于所述衬底沟道区的两侧；
氧化硅层、铁电存储层、电极层，依次形成与所述衬底沟道区的上方。
3.根据权利要求2所述的混合存储器件，其特征在于，所述铁电存储单元中铁电存储层的材料选自以下材料中的至少一种：PbTiO3；Pb(Zr1-xTix)O3，其中0<x<1；SrTiO3；LiNbO3；Bi4Ti3O12；BaTiO3。
4.根据权利要求1所述的混合存储器件，其特征在于：所述阻变存储单元为单极器件、双极器件或无极器件，其包括：
下电极，形成于所述铁电存储单元的漏极上方；
阻变存储层，形成于所述下电极的漏极上方；
上电极，形成与所述铁电存储层的上方。
5.根据权利要求4所述的混合存储器件，其特征在于，所述阻变存储单元中阻变存储层的材料选自以下材料中的至少一种：SrTiO3、SrZrO3、LiNbO3、BaTiO3、ZrO2、Nb2O5、Ta2O5、Al2O3、CoO、VO2、ZnO、SiO2、WO3、AIDCN、PVK、PS。
6.根据权利要求1至5中任一项所述的混合存储器件，其特征在于，
所述铁电存储单元的栅极作为所述混合存储器件的字线；
所述阻变存储单元的下电极与所述铁电存储单元的漏极相连接，所述阻变存储单元的上电极作为混合存储器件的位线。
7.一种混合存储器件的控制方法，其特征在于，用于控制权利要求6所述的混合存储器件，包括：
根据在所述混合存储器件的字线和位线的电压和方向，确定该混合存储器件处于第一种存储模式或第二种存储模式，及在确定的存储模式下的编程、擦除或读取操作。
8.根据权利要求7所述的混合存储器件控制方法，其特征在于，所述确定该混合存储器件处于第一种存储模式或第二种存储模式，及在确定的存储模式下的编程、擦除和读取操作的步骤，包括：
在字线施加电压Vpass，使铁电存储单元的源漏导通，该混合存储器件处于第一种存储模式；
在所述第一种存储模式下，在位线上施加编程电压Vset，进行阻变存储单元的编程操作；在位线上施加擦除电压Vreset，进行阻变存储单元的擦除操作；在位线上施加读取电压Vread，进行阻变存储单元的读取操作。
9.根据权利要求7所述的混合存储器件控制方法，其特征在于，所述确定该混合存储器件处于第一种存储模式或第二种存储模式，及在确定的存储模式下的编程、擦除和读取操作的步骤，包括：
将RRAM单元初始化为低阻态，该混合存储器件处于第二种存储模式；
在所述第二种存储模式下，在字线施加写电压脉冲Vpulse，位线浮空，源漏导通为“1”态，进行铁电存储单元的编程操作；施加一反向电压脉冲-Vpulse，则沟道关闭为“0”态，从而进行铁电存储单元的擦除操作；或在位线上施加一读电压Vread，字线浮空，进行铁电存储单元的读取操作。
10.一种混合存储器件的制备方法，其特征在于，用于制备权利要求1至5中任一项所述的混合存储器件，包括：
在半导体衬底上形成浅槽隔离；
在形成浅槽隔离的半导体衬底上依次沉积铁电存储单元的氧化层、铁电存储层和电极材料层；
对所述电极材料层、铁电存储层和氧化层进行刻蚀，并在刻蚀之后露出的衬底处进行掺杂，形成铁电存储单元的源极和漏极；
在所述铁电存储单元的漏极上依次沉积阻变存储单元的下电极层、阻变存储层和上电极层。
11.根据权利要求10所述的混合存储器件的制备方法，其特征在于，所述衬底为硅衬底或锗衬底。
12.根据权利要求10所述的混合存储器件的制备方法，其特征在于，所述对电极材料层、铁电存储层和氧化层进行刻蚀步骤中应用的掩模版，与在所述铁电存储单元的漏极上依次沉积阻变存储单元的下电极层、阻变存储层和上电极层的掩模版相对应。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3090196A1 (fr) * 2018-12-18 2020-06-19 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’une memoire ferroelectrique et procede de co-fabrication d’une memoire ferroelectrique et d’une memoire resistive

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150124517A (ko) * 2014-04-28 2015-11-06 에스케이하이닉스 주식회사 전자 장치
CN107591178B (zh) * 2016-07-06 2021-01-15 展讯通信（上海）有限公司 静态随机存储器阵列的字线抬升方法及装置
WO2020154845A1 (zh) * 2019-01-28 2020-08-06 中国科学院微电子研究所 存储器
WO2020154843A1 (zh) * 2019-01-28 2020-08-06 中国科学院微电子研究所 融合型存储器
WO2020154844A1 (zh) * 2019-01-28 2020-08-06 中国科学院微电子研究所 融合型存储器的写入、擦除方法
US10811092B1 (en) 2019-08-16 2020-10-20 Winbond Electronics Corp. RRAM with plurality of 1TnR structures
CN110544742B (zh) * 2019-08-29 2022-03-29 华中科技大学 一种铁电相变混合存储单元、存储器及操作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005025914A (ja) * 2003-06-12 2005-01-27 Sharp Corp 不揮発性半導体記憶装置及びその制御方法
WO2009107409A1 (ja) * 2008-02-28 2009-09-03 ローム株式会社 強誘電体メモリ装置
CN101807596A (zh) * 2010-01-21 2010-08-18 复旦大学 一种自对准半导体存储器结构及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005025914A (ja) * 2003-06-12 2005-01-27 Sharp Corp 不揮発性半導体記憶装置及びその制御方法
WO2009107409A1 (ja) * 2008-02-28 2009-09-03 ローム株式会社 強誘電体メモリ装置
CN101807596A (zh) * 2010-01-21 2010-08-18 复旦大学 一种自对准半导体存储器结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3090196A1 (fr) * 2018-12-18 2020-06-19 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’une memoire ferroelectrique et procede de co-fabrication d’une memoire ferroelectrique et d’une memoire resistive

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