WO2009107409A1 - 強誘電体メモリ装置 - Google Patents

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WO2009107409A1
WO2009107409A1 PCT/JP2009/050150 JP2009050150W WO2009107409A1 WO 2009107409 A1 WO2009107409 A1 WO 2009107409A1 JP 2009050150 W JP2009050150 W JP 2009050150W WO 2009107409 A1 WO2009107409 A1 WO 2009107409A1
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WO
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ferroelectric
data
ferroelectric memory
memory cell
bit line
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PCT/JP2009/050150
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French (fr)
Inventor
啓明 木村
貴昭 淵上
敬和 藤森
Original Assignee
ローム株式会社
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    • G—PHYSICS
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    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Definitions

  • the present invention relates to a ferroelectric memory device, and more particularly to a ferroelectric memory device that adjusts the capacity of a bit line to which a memory cell is connected.
  • a ferroelectric memory (FRAM: Ferroelectric Random Access Memory (FRAM: registered trademark)) uses a hysteresis characteristic of a ferroelectric capacitor, so that non-volatile storage data (for example, retention performance of about 10 years) is achieved. For example, an excellent characteristic of high-speed data writing performance of about several tens of ns is realized.
  • a ferroelectric capacitor is used as a simple capacitance element, and dynamic random access memory (DRAM: Dynamic Random Access Memory) mode operation that retains data by the charge is performed and the power is shut off.
  • DRAM Dynamic Random Access Memory
  • the hysteresis characteristic is not used during normal operation, the operation speed can be increased by reducing the driving capacity, and polarization inversion does not occur, so that deterioration of device characteristics can be suppressed. effective.
  • BL Bit Line
  • the FRAM mode a large BL capacity is required to read the residual polarization charge. It becomes. Due to this trade-off, the BL capacity can be reduced only within the range in which the FRAM mode can be operated, and thus there is a limit to speeding up.
  • An object of the present invention is to provide a load capacity adjustment cell on a BL and separately set the capacity on the BL in the DRAM mode and the FRAM mode, thereby increasing the speed by reducing the BL capacity in the DRAM mode, and the FRAM mode. It is an object of the present invention to provide a ferroelectric memory device capable of ensuring both of the BL capacitances.
  • a plurality of bit lines arranged in a column direction, a plurality of word lines orthogonal to the bit lines and arranged in a row direction, and the bit lines A plurality of plate lines arranged in a row direction, orthogonal to the bit lines, a bit line control line arranged in a row direction, the plurality of bit lines, the plurality of word lines, and the plate line
  • a ferroelectric capacitor having one electrode connected to the plate line, a source connected to the other electrode of the ferroelectric capacitor, a drain connected to the bit line, and a gate connected to the word line.
  • a ferroelectric memory cell comprising a memory cell transistor, a load capacitor disposed at an intersection of the plurality of bit lines and the bit line control line, and having one electrode connected to a ground potential; and
  • a ferroelectric memory device comprising a load capacitance adjustment cell comprising a load capacitance adjustment transistor having a source connected to the other electrode, a drain connected to the bit line, and a gate connected to the bit line control line.
  • the load capacity adjustment cell is provided on the BL, and the capacity on the BL is separately set in the DRAM mode and the FRAM mode, thereby reducing the BL capacity in the DRAM mode. It is possible to achieve both high speed and BL capacity securing in the FRAM mode.
  • ferroelectric memory device of the present invention during normal operation, it operates in a DRAM operation mode with a small capacity load for high-speed operation, and in power-on / off, it operates in FRAM operation mode for holding data during the power-off period. Can be made.
  • the operating speed can be increased to the same level as the SRAM.
  • ferroelectric memory device of the present invention it is possible to speed up the data saving process when the power is shut off.
  • the ferroelectric memory device of the present invention it is possible to suppress the deterioration of the characteristics of the ferroelectric device due to the reduction in the number of polarization inversions.
  • FIG. 1 is a schematic block configuration diagram of a ferroelectric memory device according to a first embodiment of the present invention.
  • FIG. 1 is a schematic block configuration diagram of one bank of a ferroelectric memory device according to a first embodiment of the present invention.
  • FIG. 1 is a schematic circuit configuration diagram of a ferroelectric memory cell and a load capacitance adjustment cell along a bit line BL of the ferroelectric memory device according to the first embodiment of the present invention.
  • FIG. 5 is another detailed schematic block diagram of one bank of the ferroelectric memory device according to the first embodiment of the present invention.
  • FIG. 3 is a timing chart for explaining the outline of the operation of the ferroelectric memory device according to the first embodiment of the present invention.
  • FIG. 1 is a circuit configuration diagram for explaining a read operation of a ferroelectric memory cell during normal operation (DRAM operation mode) in the ferroelectric memory device according to the first embodiment of the present invention
  • FIG. 4 is a diagram for explaining an access time represented as a delay time of a data signal DS with respect to an address signal AD in a normal operation (DRAM operation mode) in the ferroelectric memory device according to the first embodiment of the present invention.
  • FIG. 1 is a schematic circuit configuration diagram for explaining a DRAM read operation of a ferroelectric memory cell during normal operation (DRAM operation mode) of the ferroelectric memory device according to the first embodiment of the present invention;
  • FIG. 3 is an operation explanatory diagram on hysteresis characteristics for explaining a DRAM read operation of a ferroelectric memory cell during normal operation (DRAM operation mode) of the ferroelectric memory device according to the first embodiment of the present invention
  • FIG. 3 is a circuit configuration diagram for explaining the operation of the ferroelectric memory cell during the power-on operation (FRAM operation mode), which is an operation example of the ferroelectric memory device according to the first embodiment of the present invention.
  • FIG. 6 is an operation example of the ferroelectric memory device according to the first embodiment of the present invention, and is a simulation result of load capacitance dependence of a data read voltage of a ferroelectric memory cell in an FRAM operation mode.
  • FIG. 3 is a schematic circuit configuration diagram for explaining an FRAM read operation of the ferroelectric memory cell in the FRAM operation mode of the ferroelectric memory device according to the first embodiment of the present invention.
  • FIG. 3 is an operation explanatory diagram on hysteresis characteristics for explaining an FRAM read operation of the ferroelectric memory cell in the FRAM operation mode of the ferroelectric memory device according to the first embodiment of the present invention.
  • FIG. 3 is a circuit configuration diagram for explaining the operation of the ferroelectric memory cell during the refresh operation, which is an operation example of the ferroelectric memory device according to the first embodiment of the present invention.
  • FIG. 3 is a schematic circuit configuration diagram for explaining an FRAM read operation of the ferroelectric memory cell in the FRAM operation mode of the ferroelectric memory device according to the first embodiment of the present invention.
  • FIG. 2 is an operation example of the ferroelectric memory device according to the first embodiment of the present invention, where (a) an operation waveform diagram of the ferroelectric memory cell during a refresh operation, and (b) data is held only with a charge charge.
  • Operation explanatory diagram on hysteresis characteristics during normal operation DRAM operation mode
  • FRAM operation mode Data write operation
  • (e) is an explanatory diagram of the operation on the hysteresis characteristic in the normal operation (DRAM operation mode) in which data is held by both the charge charge and the residual polarization charge.
  • FIG. 3 is an operation timing chart of one bank of the ferroelectric memory device according to the first embodiment of the present invention.
  • the ferroelectric memory device 10 As shown in FIG. 1, the ferroelectric memory device 10 according to the first embodiment of the present invention includes a plurality of banks 18 11 , 18 12 ,..., 18 n1 , 18 n2 , a peripheral circuit unit 14, And an SRAM interface (I / F) unit 16. SRAMI / F unit 16, a plurality of banks 18 11, 18 12, ..., a 18 n1, 18 n of the connection with the external, there is provided an SRAM interface compatible to the outside.
  • SRAMI / F unit 16 a plurality of banks 18 11, 18 12, ..., a 18 n1, 18 n of the connection with the external, there is provided an SRAM interface compatible to the outside.
  • the peripheral circuit unit 14 shows other components other than the SRAM I / F unit 16 and the plurality of banks 18 11 , 18 12 ,..., 18 n1 , 18 n2 .
  • the plurality of banks 18 11 , 18 12 ,..., 18 n1 , 18 n constitute independent ferroelectric memories, and write, read, and hold data in units of each bank.
  • one bank 18 of the ferroelectric memory device 10 according to the first embodiment is adjacent to the FRAM cell array units 24a and 24b and the FRAM cell array units 24a and 24b in the column direction.
  • Row decoders 20a, 20b, 20c, 20d, row decoders 20a, 20c, and Disposed adjacent to the amplifiers and column decoder 28, and a pre-decoder 30 receives an address signal AD.
  • the sense amplifier and column decoder 28 outputs a data signal DS.
  • a plurality of word lines WL and a plurality of plate lines PL are extended in the row direction from the word line / plate line (WL / PL) drivers 22a and 22b to the FRAM cell array unit 24a.
  • a plurality of word lines WL and a plurality of plate lines PL are extended in the row direction from the word line / plate line (WL / PL) drivers 22c and 22d to the FRAM cell array unit 24b.
  • bit line capacitance control line BLC is extended in the row direction from the word line / plate line (WL / PL) drivers 22a and 22b to the load capacitance adjustment array unit 26a.
  • bit line capacitance control lines BLC are extended in the row direction from the word line / plate line (WL / PL) drivers 22c and 22d to the load capacitance adjustment array unit 26b.
  • a plurality of bit lines BL in the FRAM cell array units 24 a and 24 b are extended in the column direction and connected to a common sense amplifier and a sense amplifier 38 in the column decoder 28.
  • Ferroelectric memory cells 32 are arranged in a matrix in the FRAM cell array units 24a and 24b, and load capacitance adjustment cells 34 are arranged in the load capacitance adjustment array units 26a and 26b.
  • FIG. 2 an example in which the FRAM cell array unit is divided into two is shown, but one may be used. In the example shown in FIG. 2, an example is shown in which two row decoders and two WL / PL drivers are arranged in the row direction for one FRAM cell array unit. Also good.
  • the schematic circuit configuration of the ferroelectric memory cell 32 and the load capacitance adjusting cell 34 along the bit line BL is arranged in the column direction as shown in FIG.
  • the ferroelectric capacitor C F and the memory cell transistor are arranged at the intersection of the bit line capacitance control line BLC arranged in the row direction and orthogonal to the plurality of bit lines BL, the plurality of word lines WL, and the plate line PL.
  • Q of M ferroelectric memory cells 32 are arranged at intersections of a plurality of bit lines BL and the bit line capacitor control line BLC, load capacity adjustment and the load capacitance C L consisting load capacitor adjustment transistor Q L And a le 34.
  • One electrode of the ferroelectric capacitor C F is connected to a plate line PL.
  • the other electrode of the ferroelectric capacitor C F is connected to the source of the memory cell transistor Q M.
  • the drain of the memory cell transistor Q M is connected to the bit line BL.
  • the gate of the memory cell transistor Q M is connected to the word line WL.
  • One electrode of the load capacitor C L is connected to the ground potential.
  • the other electrode of the load capacitance C L is connected to the source of the load capacitance adjustment transistor Q L.
  • the drain of the load capacitance adjustment transistor Q L is connected to the bit line BL.
  • the gate of the load capacitance adjustment transistor Q L is connected to the bit line capacitance control line BLC.
  • the ferroelectric capacitor C F includes at least one ferroelectric thin film.
  • the charge is charged in the ferroelectric capacitor C F, or is held by the residual polarization charges of the internal ferroelectric thin film.
  • a load capacitance switching unit 36 is arranged for the ferroelectric memory cell 32 to adjust the capacitance value of the bit line BL. ing.
  • the load capacitance switching unit 36 includes a bit line capacitance control line BLC, a load capacitance adjustment cell 34 including a load capacitance C L and a load capacitance adjustment transistor Q L , and a sense connected to the bit line BL. an amplifier 38 composed of a bit line capacitance C B.
  • the load capacitance adjusting transistor Q L becomes conductive, the capacitance value of the bit line BL is increased to a larger C B + C L.
  • the load capacitance adjusting transistor Q L is turned off, the capacitance value of the bit line BL is maintained the state of small-capacity C B.
  • the load capacity adjustment cell 34 can be configured with the same structure as the ferroelectric memory cell 32 for data retention.
  • the load capacitance C L can be obtained by connecting one or a plurality of the same structures as the ferroelectric memory cell 32 including the memory cell transistor Q M and the ferroelectric capacitor C F in parallel. Therefore, since the load capacitance adjustment cell 34 is connected to BL via the load capacitance adjustment transistor Q L only in the FRAM mode, the configuration can be simplified.
  • FIG. 4 Another detailed schematic block configuration example of one bank 18 of the ferroelectric memory device 10 according to the present embodiment is, for example, as shown in FIG. 4, FRAM cell array units 25a and 25b, and FRAM cell array unit 25a.
  • Common sense amplifier and column decoder 28 arranged adjacent to 25b in the column direction, WL / PL drivers 22a and 22b arranged adjacent to the FRAM cell array unit 25a in the row direction, and FRAM cell array unit WL / PL drivers 22c and 22d arranged adjacent to 25b in the row direction, row decoders 20a and 20b arranged in the column direction adjacent to WL / PL drivers 22a and 22b, and WL / PL driver And row decoders 20c and 20d arranged in the column direction adjacent to 22c and 22d.
  • a predecoder 30a is provided adjacent to the row decoders 20a and 20c, the sense amplifier and the column decoder 28, and receives the address signal AD.
  • a predecoder 30b is provided adjacent to the row decoders 20b and 20d and the sense amplifier and column decoder 28 and receives the address signal AD.
  • the sense amplifier and column decoder 28 is connected to the input / output control unit 40. Further, a memory control sequencer 42 is arranged in the bank 18.
  • the load capacitance adjustment cell 34 With configuring the load capacitance adjustment cell 34 with the same structure as the data holding ferroelectric memory cell 32, the FRAM cell array units 25a and 25b can easily realize a configuration including the load capacitance adjustment array units 26a and 26b therein. is doing.
  • the load capacitance adjustment cell 34 the same structure as the ferroelectric memory cell 32, process variations at the time of fabrication can be reduced.
  • the present invention is not limited to this, and the load capacity adjustment cell 34 may be configured differently from the ferroelectric memory cell 32.
  • the memory control sequencer 42 receives an address signal AD [15:10], a clock signal CLK, a read request signal RD, a write request signal WR, and a refresh request signal REF.
  • the memory control sequencer 42 outputs an output control signal OE, an input control signal WE, a sense amplifier control signal SAE, a plate line control signal PLC, a word line control signal WLC, and a bit line capacity control signal BLCC.
  • bit line capacitance control lines BLC [2: 0] are connected to the load capacitance adjustment array unit 26a in the FRAM cell array unit 25a.
  • a plurality of word lines WLB [127: 0], a plurality of plate lines PLB [127: 0], and a bit line capacitance control line BLC [2] from the WL / PL drivers 22c and 22d to the FRAM cell array unit 25b. : 0] is stretched in the row direction.
  • the bit line capacitance control lines BLC [2: 0] are connected to the load capacitance adjustment array unit 26b in the FRAM cell array unit 25b.
  • the plurality of bit lines BLT [63: 0] and #BLT [63: 0] in the FRAM cell array unit 25a are extended in the column direction and connected to the sense amplifiers in the sense amplifier and the column decoder 28.
  • the plurality of bit lines BLB [63: 0] and #BLT [63: 0] in the FRAM cell array unit 25b are extended in the column direction and connected to the sense amplifier and the sense amplifier of the column decoder 28.
  • Ferroelectric memory cells 32 are arranged in a matrix in the FRAM cell array units 25a and 25b, and load capacitance adjustment cells 34 are provided in the load capacitance adjustment array units 26a and 26b in the FRAM cell array units 25a and 25b, respectively. Has been placed.
  • a plate line control signal PLC, a word line control signal WLC, and a bit line capacitance control signal BLCC [2: 0] are input to the row decoders 20a to 20d.
  • the row address signal AR [7: 0] is input from the predecoder 30a to the row decoders 20a and 20c. Similarly, the row address signal AR [7: 0] is input from the predecoder 30b to the row decoders 20b and 20d. Entered.
  • the input / output control unit 40 receives an output control signal OE, an input control signal WE, and a write data signal WDL [15: 0].
  • the read data signal RDL [15: 0] is output from the input / output control unit 40.
  • the schematic circuit configuration of the ferroelectric memory cell 32 and the load capacitance adjustment cell 34 along the bit line BL is expressed in the same manner as in FIG.
  • a load capacitance switching unit 36 is arranged for the ferroelectric memory cell 32 to adjust the capacitance value of the bit line BL.
  • Load capacitor adjustment cell 34 is composed of the same structure as the ferroelectric memory cell 32 for storing data and a plurality are connected in parallel the memory cell transistor Q M and a ferroelectric capacitor C F a ferroelectric memory cell 32 Thus, the load capacity C L is obtained.
  • the period T1 from the timing t0 to t1 is in the normal operation state.
  • the ferroelectric memory cell does not cause polarization inversion and has a small change in charge amount ⁇ Q during random access because of a small capacity drive. Therefore, high-speed operation in the DRAM operation mode is possible. Random access operations at the time of DRAM writing and reading with the data “1” and data “0” being held can be executed at high speed.
  • a period T3 between timings t2 and t3 is a power-off period.
  • data “1” written by the charge charge or data “0” written by polarization inversion is held in the FRAM write operation mode.
  • the ferroelectric memory cell does not undergo polarization reversal and has a small change in charge amount ⁇ Q due to small capacity driving. Therefore, high-speed operation in the DRAM operation mode is possible.
  • the ferroelectric memory cell can hold data not only as a charge charge but also as a residual polarization charge. In this case, the data is nonvolatile and can be read out in the DRAM operation mode.
  • DRAM read operation In the ferroelectric memory device according to the present embodiment, the reading operation of the ferroelectric memory cell during normal operation (DRAM operation mode) will be described with reference to the circuit configuration shown in FIG.
  • Each of the ferroelectric memory cells 32 connected on the same bit line BL includes a memory cell transistor Q M and ferroelectric capacitors C F1 , C F2 , C F3 .
  • the values of the ferroelectric capacitors C F1 , C F2 , C F3 ... are small when the polarization inversion state is not generated, and are large when the polarization inversion state is generated. That is, when the polarization inversion state occurs according to the operating point on the hysteresis characteristic of the ferroelectric capacitor, the accumulated charge amount is large, so that the read operation takes time (FRAM read mode). In the case where no occurrence occurs, the amount of stored charge is small, so that the read operation is performed at high speed (DRAM read mode).
  • the word line WL is set to the high level while the plate line PL is set to the ground level (GND)
  • the charge Q accumulated in the ferroelectric capacitor C F1 is swept out onto the bit line BL.
  • the load capacity adjustment cell 34 in the load capacity switching unit 36 does not work during the DRAM read operation because the bit line capacity control line BLC is at a low level.
  • the access time of the ferroelectric memory device according to the present embodiment is expressed as a delay time of the data signal DS with respect to the address signal AD during normal operation (DRAM operation mode) as shown in FIG.
  • the access time at the normal operation is about 9.8 nsec. Since the access time during normal operation of the conventional FRAM is about 75 nsec, the ferroelectric memory device according to the present embodiment has an access time comparable to that of the SRAM.
  • the DRAM read operation will be described with reference to the schematic circuit configuration diagram shown in FIG. 8 and the operation explanatory diagram on the hysteresis characteristic shown in FIG.
  • the bit line capacity control line BLC is set to the high level, so that the charge Q swept onto the bit line BL is increased.
  • the bit line capacitance (C B + C L ) is charged, and the potential change is amplified through the sense amplifier 38.
  • FIG. 11 shows a simulation result of the relationship between the read voltage V out and the load capacitance C L in the FRAM read mode.
  • the read voltage V out is approximately 0.40 V (DRAM read mode).
  • the load capacitance adjustment cell 34 is operated to add the load capacitance C L and the bit line capacitance is increased to (C B + C L ), as shown by P1, the read voltage V out is about 0. It is about 63V, and the signal amount is increased by about 1.5 times (FRAM read mode).
  • FRAM operation mode by adjusting the load capacitance C L, it is possible to ensure the amount of signal read-out voltage V out.
  • the FRAM read operation will be described with reference to the schematic circuit configuration diagram shown in FIG. 12 and the operation explanatory diagram on the hysteresis characteristic shown in FIG.
  • the load capacitance adjustment transistor Q L of the load capacitance adjustment cell 34 is turned on, and the capacitance value of the bit line BL is (C B + C L ) Is adjusted to a large capacity state.
  • the change amount of charge in the FRAM read operation of data “1” is represented by ⁇ Q L
  • the change amount of charge in the FRAM read operation of data “0” is represented by ⁇ Q S.
  • the amount of change in electric charge ( ⁇ Q L ⁇ Q S ) between the operating point B and the operating point D is large.
  • a period T1 between timings t0 and t1 indicates a data holding state.
  • the storage state of data “1” is at an operating point A where V DD is applied, due to hysteresis characteristics.
  • the accumulation state of data “0” is at the operating point B where the ground potential GND is applied due to hysteresis characteristics.
  • a period T2 between timings t1 and t2 indicates a DRAM read operation.
  • a high level voltage is applied to the word line WL while the potential of the plate line PL is at the ground level, the accumulation state of the data “1” at the operating point A and the data “0” at the operating point B due to hysteresis characteristics.
  • a slight potential change occurs on the bit line BL as shown in the period T1 between timings t1 and t2.
  • a period T3 between timings t2 and t3 indicates a data write operation in the FRAM operation mode.
  • the state of data "1" is the voltage V DD is applied
  • the operating point A is shifted to the operating point B at the GND level.
  • the state of data “0” shifts from the operating point B at the GND level to the operating point C to which the negative voltage ⁇ V DD is applied.
  • a period T4 between timings t3 and t4 also indicates the data write operation state in the FRAM operation mode.
  • FIG. 15A when the high level voltage V DD applied to the plate line PL is returned to GND while the high level voltage is applied to the word line WL, the state shown in FIG. Thus, the state of data “1” shifts from the operating point B at the GND level to the operating point A to which the voltage V DD is applied. On the other hand, the state of data “0” shifts from the operating point C to which the negative voltage ⁇ V DD is applied to the operating point D at the GND level.
  • a period T5 between timings t4 and t5 indicates a data holding state.
  • the storage state of data “1” is at the operating point A where V DD is applied, due to the hysteresis characteristics of the ferroelectric memory cell.
  • the accumulation state of data “0” is at the operating point D where the ground potential GND is applied due to the hysteresis characteristics of the ferroelectric memory cell.
  • the period T1 from the timing t0 to the time t1 can hold data only by the charge charge
  • the period T5 from the timing t4 to the time t5 can hold the data by both the charge charge and the residual polarization charge. It is said. While the data held as the charge charge is refreshed, the data is held as the residual polarization.
  • a period U1 between timings t0 and t1 indicates a data holding state during normal operation.
  • the accumulation state of the data “1” is at the operating point A where V DD is applied due to hysteresis characteristics.
  • the accumulation state of data “0” is at the operating point B where the ground potential GND is applied due to the hysteresis characteristics of the ferroelectric memory cell.
  • a period U3 between timings t6 and t13 indicates a data refresh operation in the FRAM operation mode.
  • a period from timing t9 to t11 indicates a data write operation in the FRAM operation mode.
  • V DD high level voltage
  • the data “1” state is changed to the voltage V DD. Shift from the operating point A to which the voltage is applied to the operating point B at the GND level.
  • the state of data “0” shifts from the operating point B at the GND level to the operating point C to which the negative voltage ⁇ V DD is applied.
  • the period of the timing t11 to t13 also indicates the data write operation in the FRAM operation mode.
  • the data “1” state is obtained. from the operating point B of the GND level, it shifts the operating point a the voltage V DD is applied.
  • the state of data “0” shifts from the operating point C to which the negative voltage ⁇ V DD is applied to the operating point D at the GND level.
  • a period from timing t13 to t15 indicates a data holding state.
  • the accumulation state of data “1” is at the operating point A where V DD is applied, due to hysteresis characteristics.
  • the accumulation state of data “0” is at the operating point D to which the ground potential GND is applied due to hysteresis characteristics.
  • a data write operation is performed as remanent polarization while refreshing data. Note that a period U4 between timings t14 and t15 corresponds to a power-off period.
  • a period U5 between timings t15 and t21 indicates a data read operation in the FRAM operation mode.
  • the word line control signal WLC is turned on, the plate line control signal PLC is turned on, and the potential of the word line WL becomes high level.
  • the bit line capacitance control signal BLCC is turned on, and the potential of the bit line capacitance control line BLC becomes high level.
  • a period after timing t21 indicates a data holding state during normal operation. Similar to the period U1 between the timings t0 and t1, the accumulation state of the data “1” is at the operating point A where V DD is applied due to hysteresis characteristics. On the other hand, the accumulation state of data “0” is at the operating point B where the ground potential GND is applied due to the hysteresis characteristics of the ferroelectric memory cell.
  • the load capacity adjustment cell is provided on the BL, and the capacity on the BL is set separately in the DRAM mode and the FRAM mode, thereby increasing the speed by reducing the BL capacity in the DRAM mode.
  • the BL capacity can be secured in the FRAM mode.
  • the DRAM during normal operation, can be operated in a DRAM operation mode with a small capacity load for high-speed operation, and in power-on / off, it can be operated in the FRAM operation mode for holding data during the power-off period. it can.
  • the load capacitance adjustment cell can be configured with the same structure as the ferroelectric memory cell for holding data, and is connected to the BL via the access transistor only in the FRAM mode, so that the configuration is simple.
  • the target ferroelectric memory cell in order to shorten the time for saving data (FRAM mode writing) that occurs when the power is shut down, the target ferroelectric memory cell is changed in the refresh cycle during normal operation (DRAM mode). Since the data is retained not only as the charge charge but also as the residual polarization charge, the data is nonvolatile and can be read in the DRAM mode. In this case, for example, when the refresh cycle and 10m sec, the number of polarization inversion in one second becomes 10 2 times. Therefore, since 3 years is about 10 8 seconds, there is no problem in durability even if polarization inversion is performed during refresh.
  • ferroelectric memory cell when a DRAM mode read / write is performed on a ferroelectric memory cell after a refresh cycle, the ferroelectric memory cell retains data only with a charge charge.
  • the data access location in the ferroelectric memory device tends to concentrate on the local portion, and the DRAM mode read is less likely to occur after the refresh cycle, so data is actually saved when the power is shut off.
  • Ferroelectric memory cells can be limited to only a local portion, and a significant increase in speed can be achieved compared to saving all ferroelectric memory cell data.
  • the operation speed can be increased to the same level as the SRAM.
  • the present embodiment it is possible to reduce the number of polarization inversions and suppress the deterioration of the characteristics of the ferroelectric device as compared with the FRAM that performs the polarization inversions every time.
  • the ferroelectric memory device according to the embodiment of the present invention can be applied to a wide range of fields such as a nonvolatile memory and an LSI embedded memory.

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Abstract

　ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立する。 　列方向に配置された複数のビット線ＢＬと、行方向に配置された複数のワード線（ＷＬ、複数のプレート線ＰＬおよびビット線容量制御線ＢＬＣと、複数のビット線ＢＬと複数のワード線ＷＬおよび複数のプレート線ＰＬの交差部に配置され、強誘電体キャパシタＣFとメモリセルトランジスタＱMからなる強誘電体メモリセル（３２）と、複数のビット線ＢＬとビット線容量制御線ＢＬＣの交差部に配置され、負荷容量ＣLと負荷容量調整トランジスタＱLからなる負荷容量調整セル（３４）とを備える強誘電体メモリ装置。

Description

強誘電体メモリ装置
　本発明は、強誘電体メモリ装置に関し、特に、メモリセルが接続されるビット線の容量を調整する強誘電体メモリ装置に関する。
　強誘電体メモリ（ＦＲＡＭ：Ferroelectric Random Access Memory（ＦＲＡＭ：登録商標））は、強誘電体キャパシタが有するヒステリシス特性を用いることで、記憶データの不揮発性（例えば、約１０年程度の保持性能）と、例えば、約数１０ｎｓ程度の高速データ書込み性能という優れた特性を実現している。
　一方、強誘電体キャパシタのヒステリシス特性の制御には、比較的大きい容量を駆動する必要があるため、そのままでは、例えば、数ｎｓ程度のアクセスタイムを有するスタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）レベルの高速動作を実現することは難しい。また、分極反転を繰り返す毎に徐々に強誘電体キャパシタの特性が劣化するため、データ書き換え回数が１キャパシタあたり１０14回程度に制限されてしまうという問題点があった。
　これを解決するために、通常動作時は、強誘電体キャパシタを単なる容量素子として使用し、充電電荷によってデータを保持するダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Random Access Memory）モード動作を行い、電源遮断時のみ、ヒステリシス特性を利用してデータを不揮発化するＦＲＡＭモード動作を行うという方法がある（例えば、特許文献１および特許文献２参照。）。
　この方法では、通常動作時はヒステリシス特性を利用せず、駆動する容量を低減することで動作の高速化を図ることができ、また、分極反転も生じないため、デバイスの特性劣化を抑制できるという効果がある。
　ＤＲＡＭモードでは、メモリセルが接続されるビット線（ＢＬ：Bit Line）の容量が小さいほど高速動作に有利となるが、一方で、ＦＲＡＭモードでは、残留分極電荷を読み出すために大きなＢＬ容量が必要となる。このトレードオフによりＦＲＡＭモードが動作可能な範囲でしかＢＬ容量を小さくすることができないため、高速化に限界がある。
　電源オフ期間中もデータを保持する場合は、電源遮断時、ＤＲＡＭモードで動作しているメモリセルに対してＦＲＡＭモードでデータ書込みを行い、データを不揮発化する必要がある。このため、メモリサイズが大きくなるにつれて、電源遮断時に必要なＦＲＡＭモード動作時間が長くなってしまう。
特開平０６－１２５０５６号公報 特開平０８－２０３２６６号公報
　ＢＬ容量が不変な場合、ＤＲＡＭモードおよびＦＲＡＭモード両方で動作可能な範囲内で容量値を設定する必要がある。このため、ＢＬ容量低減によって、高速化を図るには限度があった。混載メモリ用途におけるＦＲＡＭの課題は、アクセス速度の向上にあるが、容量負荷が大きい不揮発（ＦＲＡＭ）動作では高速化が困難である。
　本発明の目的は、ＢＬ上に負荷容量調整セルを設け、ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立することができる強誘電体メモリ装置を提供することにある。
　また、本発明の目的は、通常動作時には、高速動作のため容量負荷が小さいＤＲＡＭ動作モードで動作させ、電源オン/オフ時には、電源オフ期間のデータ保持のためＦＲＡＭ動作モードで動作させる強誘電体メモリ装置を提供することにある。
　上記目的を達成するための本発明の一態様によれば、列方向に配置された複数のビット線と、前記ビット線に直交し、行方向に配置された複数のワード線と、前記ビット線に直交し、行方向に配置された複数のプレート線と、前記ビット線に直交し、行方向に配置されたビット線制御線と、前記複数のビット線と前記複数のワード線および前記プレート線の交差部に配置され、一方の電極を前記プレート線に接続された強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極にソース,前記ビット線にドレイン,前記ワード線にゲートを接続されたメモリセルトランジスタからなる強誘電体メモリセルと、前記複数のビット線と前記ビット線制御線の交差部に配置され、一方の電極を接地電位に接続された負荷容量と、前記負荷容量の他方の電極にソース,前記ビット線にドレイン,前記ビット線制御線にゲートを接続された負荷容量調整トランジスタからなる負荷容量調整セルとを備えることを特徴とする強誘電体メモリ装置が提供される。
　本発明の強誘電体メモリ装置によれば、ＢＬ上に負荷容量調整セルを設け、ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立することができる。
　本発明の強誘電体メモリ装置によれば、通常動作時には、高速動作のため容量負荷が小さいＤＲＡＭ動作モードで動作させ、電源オン/オフ時には、電源オフ期間のデータ保持のためＦＲＡＭ動作モードで動作させることができる。
　本発明の強誘電体メモリ装置によれば、ＳＲＡＭと同程度の動作速度の高速化が図ることができる。
　また、本発明の強誘電体メモリ装置によれば、電源遮断時のデータ退避処理の高速化を図ることができる。
　また、本発明の強誘電体メモリ装置によれば、分極反転回数低減による、強誘電体デバイスの特性劣化を抑制することができる。
本発明の第１の実施の形態に係る強誘電体メモリ装置の模式的ブロック構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の１つのバンクの模式的ブロック構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置のビット線ＢＬに沿う強誘電体メモリセルと負荷容量調整セルの模式的回路構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の１つのバンクの別の詳細な模式的ブロック構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の動作の概略を説明するタイミングチャート図。 本発明の第１の実施の形態に係る強誘電体メモリ装置において、通常動作時（ＤＲＡＭ動作モード）の強誘電体メモリセルの読出し動作を説明するための回路構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置において、通常動作時（ＤＲＡＭ動作モード）のアドレス信号ＡＤに対するデータ信号ＤＳの遅延時間として表されるアクセス時間を説明する図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の通常動作時（ＤＲＡＭ動作モード）の強誘電体メモリセルのＤＲＡＭ読出し動作を説明するための模式的回路構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の通常動作時（ＤＲＡＭ動作モード）の強誘電体メモリセルのＤＲＡＭ読出し動作を説明するためのヒステリシス特性上の動作説明図。 本発明の第１の実施の形態に係る強誘電体メモリ装置のの動作例であって、電源オン動作時（ＦＲＡＭ動作モード）の強誘電体メモリセルの動作説明のための回路構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の動作例であって、ＦＲＡＭ動作モードの強誘電体メモリセルのデータ読出し電圧の負荷容量依存性のシミュレーション結果。 本発明の第１の実施の形態に係る強誘電体メモリ装置のＦＲＡＭ動作モードの強誘電体メモリセルのＦＲＡＭ読出し動作を説明するための模式的回路構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置のＦＲＡＭ動作モードの強誘電体メモリセルのＦＲＡＭ読出し動作を説明するためのヒステリシス特性上の動作説明図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の動作例であって、リフレッシュ動作時の強誘電体メモリセルの動作説明のための回路構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の動作例であって、（ａ）リフレッシュ動作時の強誘電体メモリセルの動作波形図、（ｂ）充電電荷でのみデータを保持する通常動作時（ＤＲＡＭ動作モード）のヒステリシス特性上の動作説明図、（ｃ）データ書込み動作時（ＦＲＡＭ動作モード）のヒステリシス特性上の動作説明図、（ｄ）データ書込み動作時（ＦＲＡＭ動作モード）のヒステリシス特性上の動作説明図、（ｅ）充電電荷および残留分極電荷の両方でデータを保持する通常動作時（ＤＲＡＭ動作モード）のヒステリシス特性上の動作説明図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の１バンクの動作タイミングチャート図。
符号の説明
１０…強誘電体メモリ装置
１４…周辺回路部
１６…ＳＲＡＭインタフェース（Ｉ／Ｆ）部
１８,１８11,１８12,…,１８n1,１８n2…バンク（Bank）
２０ａ,２０ｂ,２０ｃ,２０ｄ…行デコーダ
２２,２２ａ,２２ｂ,２２ｃ,２２ｄ…ＷＬ／ＰＬドライバ
２４ａ,２４ｂ,２５ａ,２５ｂ…ＦＲＡＭセルアレイ部
２６…負荷容量調整アレイ部
２８…センスアンプおよび列デコーダ
３０…プリデコーダ
３２…強誘電体メモリセル
３４…負荷容量調整セル
３６…負荷容量切替部
３８…センスアンプ（ＳＡ）
４０…入出力制御部（ＩＯ）
４２…メモリ制御シーケンサ
ＢＬＣ…ビット線容量制御線
ＣF,ＣF1,ＣF2,ＣF3…強誘電体キャパシタ
ＣS…強誘電体キャパシタＣFの値
ＣB…ビット線容量
ＣL…負荷容量
ＶS…強誘電体キャパシタＣFに蓄積される電圧
ＶB…ビット線ＢＬの電圧
ＢＬ,＃ＢＬ,ＢＬＴ,ＢＬＢ…ビット線
ＷＬ,ＷＬＴ,ＷＬＢ…ワード線
ＰＬ,ＰＬＴ,ＰＬＢ…プレート線
ＡＤ…アドレス信号
ＤＳ…データ信号
ＡＲ…行アドレス信号
ＡＣ…列アドレス信号
ＲＤＬ…読出しデータ信号
ＷＤＬ…書込みデータ信号
ＷＬＣ…ワード線制御信号
ＰＬＣ…プレート線制御信号
ＢＬＣＣ…ビット線容量制御信号
ＳＡＥ…センスアンプ制御信号
ＯＥ…出力制御信号
ＷＥ…入力制御信号
ＲＤ…読出し要求信号
ＷＲ…書込み要求信号
ＲＥＦ…リフレッシュ要求信号
ＣＬＫ…クロック信号
　次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（強誘電体メモリ装置）
　本発明の第１の実施の形態に係る強誘電体メモリ装置１０は、図１に示すように、複数のバンク１８11,１８12,…,１８n1,１８n2と、周辺回路部１４と、ＳＲＡＭインタフェース（Ｉ／Ｆ）部１６とを備える。ＳＲＡＭＩ／Ｆ部１６は、複数のバンク１８11,１８12,…,１８n1,１８nを外部と接続する際に、外部に対してＳＲＡＭ互換のインタフェースを提供するものである。
。周辺回路部１４は、ＳＲＡＭＩ／Ｆ部１６および複数のバンク１８11,１８12,…,１８n1,１８n2以外の他の構成要素を示す。複数のバンク１８11,１８12,…,１８n1,１８nは、それぞれが独立した強誘電体メモリを構成し、各バンク単位でデータの書込み、読出し、保持を実施する。
（バンクの構成例１）
　第１の実施の形態に係る強誘電体メモリ装置１０の１つのバンク１８は、例えば、図２に示すように、ＦＲＡＭセルアレイ部２４ａ・２４ｂと、ＦＲＡＭセルアレイ部２４ａ・２４ｂに列方向に隣接してそれぞれ配置された負荷容量調整アレイ部２６ａ・２６ｂと、負荷容量調整アレイ部２６ａ・２６ｂに列方向に隣接して共通に配置されたセンスアンプおよび列デコーダ２８と、ＦＲＡＭセルアレイ部２４ａ、２４ｂに行方向に隣接して配置されたワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ａ・２２ｂ、２２ｃ・２２ｄと、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ａ・２２ｂ、２２ｃ・２２ｄにそれぞれ列方向に隣接して配置された行デコーダ２０ａ・２０ｂ、２０ｃ・２０ｄと、行デコーダ２０ａ・２０ｃおよびセンスアンプおよび列デコーダ２８に隣接して配置され、アドレス信号ＡＤを受信するプリデコーダ３０とを備える。センスアンプおよび列デコーダ２８は、データ信号ＤＳを出力する。
　ワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ａ・２２ｂからＦＲＡＭセルアレイ部２４ａに対しては、複数のワード線ＷＬおよび複数のプレート線ＰＬが行方向に延伸されている。同様に、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ｃ・２２ｄからＦＲＡＭセルアレイ部２４ｂに対しては、複数のワード線ＷＬおよび複数のプレート線ＰＬが行方向に延伸されている。
　また、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ａ・２２ｂから負荷容量調整アレイ部２６ａに対しては、ビット線容量制御線ＢＬＣが行方向に延伸されている。同様に、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ｃ・２２ｄから負荷容量調整アレイ部２６ｂに対しては、ビット線容量制御線ＢＬＣが行方向に延伸されている。
　ＦＲＡＭセルアレイ部２４ａ・２４ｂ内の複数のビット線ＢＬは、列方向に延伸され、共通のセンスアンプおよび列デコーダ２８内のセンスアンプ３８に接続されている。
　ＦＲＡＭセルアレイ部２４ａ・２４ｂ内には、強誘電体メモリセル３２がマトリックス状に配置され、負荷容量調整アレイ部２６ａ・２６ｂ内には、負荷容量調整セル３４が配置されている。
　図２に示す例では、ＦＲＡＭセルアレイ部が２つに分割された例を示したが、１つであってもよい。また、図２に示す例では、１つのＦＲＡＭセルアレイ部に対して、行方向に配置される行デコーダ、ＷＬ／ＰＬドライバは２個ずつ配置された例を示したが、１つずつであってもよい。
　本実施の形態に係る強誘電体メモリ装置において、ビット線ＢＬに沿う強誘電体メモリセル３２と負荷容量調整セル３４の模式的回路構成は、図３に示すように、列方向に配置された複数のビット線ＢＬと、ビット線ＢＬに直交し、行方向に配置された複数のワード線ＷＬと、ビット線ＢＬに直交し、行方向に配置された複数のプレート線ＰＬと、ビット線ＢＬに直交し、行方向に配置されたビット線容量制御線ＢＬＣと、複数のビット線ＢＬと複数のワード線ＷＬおよびプレート線ＰＬの交差部に配置され、強誘電体キャパシタＣFとメモリセルトランジスタＱMからなる強誘電体メモリセル３２と、複数のビット線ＢＬとビット線容量制御線ＢＬＣの交差部に配置され、負荷容量ＣLと負荷容量調整トランジスタＱLからなる負荷容量調整セル３４とを備える。
　強誘電体キャパシタＣFの一方の電極は、プレート線ＰＬに接続される。強誘電体キャパシタＣFの他方の電極は、メモリセルトランジスタＱMのソースに接続される。メモリセルトランジスタＱMのドレインは、ビット線ＢＬに接続される。メモリセルトランジスタＱMのゲートは、ワード線ＷＬに接続される。
　負荷容量ＣLの一方の電極は、接地電位に接続される。負荷容量ＣLの他方の電極は、負荷容量調整トランジスタＱLのソースに接続される。負荷容量調整トランジスタＱLのドレインは、ビット線ＢＬに接続される。負荷容量調整トランジスタＱLのゲートは、ビット線容量制御線ＢＬＣに接続される。
　強誘電体キャパシタＣFは、少なくとも１つの強誘電体薄膜を備える。
　強誘電体メモリセル３２内のデータは、強誘電体キャパシタＣFに充電される電荷、あるいは、強誘電体薄膜内部の残留分極電荷によって保持される。
　本実施の形態に係る強誘電体メモリ装置においては、図３に示すように、強誘電体メモリセル３２に対して、負荷容量切替部３６を配置して、ビット線ＢＬの容量値を調整している。
　負荷容量切替部３６は、図３に示すように、ビット線容量制御線ＢＬＣと、負荷容量ＣLと負荷容量調整トランジスタＱLからなる負荷容量調整セル３４と、ビット線ＢＬに接続されるセンスアンプ３８と、ビット線容量ＣBとから構成される。
　ビット線容量制御線ＢＬＣをハイレベルにすることで、負荷容量調整トランジスタＱLが導通状態となり、ビット線ＢＬの容量値はＣB＋ＣLの大容量に増加される。一方、ビット線容量制御線ＢＬＣをローレベルにすることで、負荷容量調整トランジスタＱLがオフ状態となり、ビット線ＢＬの容量値はＣBの小容量の状態が維持される。
　負荷容量調整セル３４は、データ保持用の強誘電体メモリセル３２と同じ構造で構成可能である。例えば、メモリセルトランジスタＱMと強誘電体キャパシタＣFからなる強誘電体メモリセル３２と同じ構造を一つ又は複数個並列接続することによって、負荷容量ＣLを得ることもできる。したがって、負荷容量調整セル３４は、ＦＲＡＭモード時のみ負荷容量調整トランジスタＱLを介してＢＬに接続されるため、構成を簡単化することができる。
（バンクの構成例２）
　本実施の形態に係る強誘電体メモリ装置１０の１つのバンク１８の別の詳細な模式的ブロック構成例は、例えば、図４に示すように、ＦＲＡＭセルアレイ部２５ａ・２５ｂと、ＦＲＡＭセルアレイ部２５ａ・２５ｂに列方向に隣接して配置された共通のセンスアンプおよび列デコーダ２８と、ＦＲＡＭセルアレイ部２５ａに対して行方向に隣接して配置されたＷＬ／ＰＬドライバ２２ａ・２２ｂと、ＦＲＡＭセルアレイ部２５ｂに対して行方向に隣接して配置されたＷＬ／ＰＬドライバ２２ｃ・２２ｄと、ＷＬ／ＰＬドライバ２２ａ・２２ｂに隣接して列方向に配置された行デコーダ２０ａ・２０ｂと、ＷＬ／ＰＬドライバ２２ｃ・２２ｄに隣接して列方向に配置された行デコーダ２０ｃ・２０ｄとを備える。さらに、行デコーダ２０ａ・２０ｃおよびセンスアンプおよび列デコーダ２８に隣接して配置され、アドレス信号ＡＤを受信するプリデコーダ３０ａを備える。さらにまた、行デコーダ２０ｂ・２０ｄおよびセンスアンプおよび列デコーダ２８に隣接して配置され、アドレス信号ＡＤを受信するプリデコーダ３０ｂを備える。
　センスアンプおよび列デコーダ２８は、入出力制御部４０に接続されている。さらに、バンク１８内には、メモリ制御シーケンサ４２が配置されている。負荷容量調整セル３４をデータ保持用の強誘電体メモリセル３２と同じ構造で構成することによって、ＦＲＡＭセルアレイ部２５ａ・２５ｂは、負荷容量調整アレイ部２６ａ・２６ｂを内部に含む構成を容易に実現している。また、負荷容量調整セル３４を強誘電体メモリセル３２と同じ構造にすることで、作製時のプロセスばらつきを低減することができる。ただし、これに限るものではなく、負荷容量調整セル３４を強誘電体メモリセル３２と別の構成としてもよい。
　メモリ制御シーケンサ４２には、アドレス信号ＡＤ[１５：１０]、クロック信号ＣＬＫ、読出し要求信号ＲＤ、書込み要求信号ＷＲおよびリフレッシュ要求信号ＲＥＦが入力される。
　メモリ制御シーケンサ４２からは、出力制御信号ＯＥ、入力制御信号ＷＥ、センスアンプ制御信号ＳＡＥ、プレート線制御信号ＰＬＣ、ワード線制御信号ＷＬＣおよびビット線容量制御信号ＢＬＣＣが出力される。
　ＷＬ／ＰＬドライバ２２ａ・２２ｂからＦＲＡＭセルアレイ部２５ａに対しては、複数のワード線ＷＬＴ[１２７：０]、複数のプレート線ＰＬＴ[１２７：０]およびビット線容量制御線ＢＬＣ[２：０]が行方向に延伸されている。ビット線容量制御線ＢＬＣ[２：０]は、ＦＲＡＭセルアレイ部２５ａ内の負荷容量調整アレイ部２６ａに接続される。
　同様に、ＷＬ／ＰＬドライバ２２ｃ・２２ｄからＦＲＡＭセルアレイ部２５ｂに対しては、複数のワード線ＷＬＢ[１２７：０]、複数のプレート線ＰＬＢ[１２７：０]およびビット線容量制御線ＢＬＣ[２：０]が行方向に延伸されている。ビット線容量制御線ＢＬＣ[２：０]は、ＦＲＡＭセルアレイ部２５ｂ内の負荷容量調整アレイ部２６ｂに接続される。
　ＦＲＡＭセルアレイ部２５ａ内の複数のビット線ＢＬＴ[６３：０]および＃ＢＬＴ[６３：０]は、列方向に延伸され、センスアンプおよび列デコーダ２８内のセンスアンプに接続されている。
　同様に、ＦＲＡＭセルアレイ部２５ｂ内の複数のビット線ＢＬＢ[６３：０] および＃ＢＬＴ[６３：０]は、列方向に延伸され、センスアンプおよび列デコーダ２８のセンスアンプに接続されている。
　ＦＲＡＭセルアレイ部２５ａ・２５ｂ内には、強誘電体メモリセル３２がマトリックス状に配置され、それぞれＦＲＡＭセルアレイ部２５ａ・２５ｂ内の負荷容量調整アレイ部２６ａ・２６ｂ内には、負荷容量調整セル３４が配置されている。
　行デコーダ２０ａ～２０ｄには、プレート線制御信号ＰＬＣ、ワード線制御信号ＷＬＣおよびビット線容量制御信号ＢＬＣＣ[２：０]が入力される。
　プリデコーダ３０ａから行デコーダ２０ａ・２０ｃには、行アドレス信号ＡＲ[７：０]が入力され、同様に、プリデコーダ３０ｂから行デコーダ２０ｂ・２０ｄには、行アドレス信号ＡＲ[７：０]が入力される。
　入出力制御部４０には、出力制御信号ＯＥ、入力制御信号ＷＥおよび書込みデータ信号ＷＤＬ[１５：０]が入力される。
　入出力制御部４０からは、読出しデータ信号ＲＤＬ[１５：０]が出力される。
　図４のバンク１８の構成例２においても、ビット線ＢＬに沿う強誘電体メモリセル３２と負荷容量調整セル３４の模式的回路構成は、図３と同様に表される。強誘電体メモリセル３２に対して、負荷容量切替部３６を配置して、ビット線ＢＬの容量値を調整している。
　負荷容量調整セル３４は、データ保持用の強誘電体メモリセル３２と同じ構造で構成され、メモリセルトランジスタＱMと強誘電体キャパシタＣFからなる強誘電体メモリセル３２を複数個並列接続することによって、負荷容量ＣLを得ている。
　図４に示す１つのバンク１８の構成例２においては、ＦＲＡＭセルアレイ部が２つに分割された例を示したが、１つであってもよい。また、図４に示す１つのバンク１８の構成においては、１つのＦＲＡＭセルアレイ部に対して、行方向に配置される行デコーダ、ＷＬ／ＰＬドライバは２個ずつ配置された例を示したが、１つずつであってもよい。
（動作タイミングチャート）
　本実施の形態に係る強誘電体メモリ装置の動作の概略を図５に示すタイミングチャートを用いて説明する。
（ａ）まず、タイミングｔ０～ｔ１の期間Ｔ１は、通常動作状態にある。強誘電体メモリセルは、分極反転は生じず、小容量駆動のため、ランダムアクセス時の電荷量の変化ΔＱも小さい。したがって、ＤＲＡＭ動作モードによる高速の動作が可能である。データ“１”とデータ“０”の保持状態のＤＲＡＭ書込み、読出し時のランダムアクセス動作は、高速に実行可能である。
（ｂ）次に、タイミングｔ１において電源オフの制御信号を受信する。
（ｃ）次に、タイミングｔ１～ｔ２の期間Ｔ２は、ＦＲＡＭ書込み状態にある。強誘電体メモリセルは、分極反転が生じ、大容量駆動のため、ＦＲＡＭ書込み時の電荷量の変化ΔＱも大きい。したがって、ＦＲＡＭ書込み動作モードによる中速の動作が可能である。
（ｄ）次に、タイミングｔ２～ｔ３の期間Ｔ３は、電源オフ期間である。強誘電体メモリセルには、ＦＲＡＭ書込み動作モードにより、充電電荷によって書き込まれたデータ“１”あるいは分極反転によって書き込まれたデータ“０”が保持される。
（ｅ）次に、タイミングｔ３～ｔ４の期間Ｔ４は、ＦＲＡＭ読出し状態にある。ＦＲＡＭ読出し動作モードにより、充電電荷によって書き込まれたデータ“１”がＤＲＡＭモードで読み出され、あるいは分極反転によって書き込まれたデータ“０”がＦＲＡＭ読出し動作モードによって読み出される。このＦＲＡＭ読出し動作モードによる読出しの場合、分極反転状態から大容量駆動により読み出される。ＦＲＡＭ読出し時の電荷量の変化ΔＱも大きい。したがって、タイミングｔ３～ｔ４の期間Ｔ４は、ＦＲＡＭ動作モードによる中速の動作が可能である。
（ｆ）次に、タイミングｔ４以降の期間Ｔ５は、通常動作状態にある。強誘電体メモリセルは、分極反転は生じず、小容量駆動のため、電荷量の変化ΔＱも小さい。したがって、ＤＲＡＭ動作モードによる高速の動作が可能である。一方、強誘電体メモリセルは、充電電荷のみならず、残留分極電荷としてもデータを保持している状態とすることも可能である。この場合、データは不揮発化されており、かつ、ＤＲＡＭ動作モードによる読出しも可能である。
（ＤＲＡＭ読出し動作）
　本実施の形態に係る強誘電体メモリ装置において、通常動作時（ＤＲＡＭ動作モード）の強誘電体メモリセルの読出し動作を、図６に示す回路構成を参照して説明する。
　同一のビット線ＢＬ上に接続される強誘電体メモリセル３２は、それぞれメモリセルトランジスタＱMと強誘電体キャパシタＣF1,　ＣF2,　ＣF3…を備える。強誘電体キャパシタＣF1,　ＣF2,　ＣF3…の値は、分極反転状態を生じていない場合には小さく、分極反転状態を生じている場合には大きい。すなわち、強誘電体キャパシタのヒステリシス特性上の動作点に応じて、分極反転状態を生じている場合には蓄積電荷量が大きいため、読出し動作に時間を要する（ＦＲＡＭ読出しモード）が、分極反転状態を生じていない場合には蓄積電荷量が小さいため、高速に読出し動作が行われる（ＤＲＡＭ読出しモード）。
　ＤＲＡＭ読出し動作においては、強誘電体キャパシタのヒステリシス特性上の動作点において、強誘電体キャパシタの容量が小さい部分を使用する。
　プレート線ＰＬを接地レベル（ＧＮＤ）にした状態で、ワード線ＷＬをハイレベルにすると、強誘電体キャパシタＣF1に蓄積されていた電荷Ｑは、ビット線ＢＬ上に掃き出される。負荷容量切替部３６内の負荷容量調整セル３４は、ＤＲＡＭ読出し動作時においては、ビット線容量制御線ＢＬＣがローレベルにされているため働かない。
　ビット線ＢＬ上に掃き出された電荷Ｑは、ビット線容量ＣBを充電し、その電位変化がセンスアンプ３８を介して増幅される。
　本実施の形態に係る強誘電体メモリ装置のアクセス時間は、図７に示すように、通常動作時（ＤＲＡＭ動作モード）のアドレス信号ＡＤに対するデータ信号ＤＳの遅延時間として表される。
　例えば、０．３５μｍＣＭＯＳ技術により製造した本実施の形態に係る強誘電体メモリ装置において、電源電圧を３．３Ｖで動作させた結果、通常動作時のアクセス時間は、約９．８ｎｓｅｃ程度である。従来のＦＲＡＭにおける通常動作時のアクセス時間は、約７５ｎｓｅｃ程度であることから、本実施の形態に係る強誘電体メモリ装置においては、ＳＲＡＭと同程度のアクセス時間が得られている。
　ＤＲＡＭ読出し動作を、図８に示す模式的回路構成図および図９に示すヒステリシス特性上の動作説明図を用いて説明する。
　ＤＲＡＭ動作モードにおいては、ビット線容量制御線ＢＬＣをローレベルにすることで、負荷容量調整セル３４の負荷容量調整トランジスタＱLがオフ状態となり、ビット線ＢＬの容量値はＣBの小容量の状態が維持される。この場合、図９に示すように、強誘電体メモリセル３２の強誘電体キャパシタは、ヒステリシス特性上の動作点ＡとＢの状態にある。すなわち、“１”が蓄積されている場合には、Ｓ＝１の状態（動作点Ａ）にある。一方、“０”が蓄積されている場合には、Ｓ＝０の状態（動作点Ｂ）にある。動作点Ａと動作点Ｂの間の電荷の変化量ΔＱは小さい。
　ＤＲＡＭ動作モードにおける強誘電体キャパシタＣFの値をＣSとし、強誘電体キャパシタＣFに蓄積される電圧をＶSとすると、ΔＱ＝ＣS・ＶSの電荷量保存の法則により、ビット線ＢＬの電圧ＶB＝ΔＱ／（ＣS＋ＣB）＝ＣS・ＶS／（ＣS＋ＣB）で表される
　ビット線ＢＬの電圧ＶBは、ＣSとＣBの大きさで決まる。ＣBが小さい方が信号振幅が大きくなり、高速動作に適する。
（ＦＲＡＭ読出し動作）
　本実施の形態に係る強誘電体メモリ装置において、ＦＲＡＭ動作モードの強誘電体メモリセルの読出し動作を、図１０に示す回路構成を参照して説明する。
　ＦＲＡＭ読出し動作においては、強誘電体キャパシタのヒステリシス特性上の動作点において、強誘電体キャパシタの容量変化が大きい部分を使用する。
　ワード線ＷＬをハイレベルにした状態で、プレート線ＰＬをハイレベルにすると、強誘電体キャパシタＣF1に蓄積されていた電荷Ｑは、ビット線ＢＬ上に掃き出される。負荷容量切替部３６内の負荷容量調整セル３４は、ＦＲＡＭ読出しモードにおいては、ビット線容量制御線ＢＬＣがハイレベルにされるため、ビット線ＢＬ上に掃き出された電荷Ｑは、増加されたビット線容量（ＣB＋ＣL）を充電し、その電位変化がセンスアンプ３８を通じて増幅される。
　ＦＲＡＭ読出しモードの読出し電圧Ｖoutと負荷容量ＣLとの関係のシミュレーション結果を図１１に示す。ビット線容量がＣBのみの場合には、Ｐ０で示すように、読出し電圧Ｖoutは、約０．４０Ｖ程度である(ＤＲＡＭ読出しモード)。一方、負荷容量調整セル３４を動作させて負荷容量ＣLを加え、ビット線容量を（ＣB＋ＣL）に増加した場合には、Ｐ１で示すように、読出し電圧Ｖoutは、約０．６３Ｖ程度となり、信号量は約１．５倍に上昇している(ＦＲＡＭ読出しモード)。ＦＲＡＭ動作モードにおいては、負荷容量ＣLを調整することによって、読出し電圧Ｖoutの信号量を確保することができる。
　ＦＲＡＭ読出し動作を、図１２に示す模式的回路構成図および図１３に示すヒステリシス特性上の動作説明図を用いて説明する。
　ＦＲＡＭ読出し動作においては、ビット線容量制御線ＢＬＣをハイレベルにすることで、負荷容量調整セル３４の負荷容量調整トランジスタＱLがオン状態となり、ビット線ＢＬの容量値は（ＣB＋ＣL）の大容量の状態に調整される。この場合、図１３に示すように、強誘電体メモリセル３２の強誘電体キャパシタは、ヒステリシス特性上の動作点ＢとＤの状態にある。すなわち、“１”が蓄積されている場合には、Ｓ＝１の状態（動作点Ｂ）にある。一方、“０”が蓄積されている場合には、Ｓ＝０の状態（動作点Ｄ）にある。データ“１”のＦＲＡＭ読出し動作における電荷の変化量は、ΔＱLで表され、データ“０”のＦＲＡＭ読出し動作における電荷の変化量は、ΔＱSで表される。動作点Ｂと動作点Ｄの間の電荷の変化量（ΔＱL－ΔＱS）は大きい。
　ＦＲＡＭ読出し動作モードにおける強誘電体キャパシタＣFの値をＣSとし、強誘電体キャパシタＣFに蓄積される電圧をＶSとすると、ΔＱ＝ＣS・ＶSの電荷量保存の法則により、
プレート線ＰＬの電圧が接地電位（ＧＮＤ）からＶDDまで上昇することにより、ΔＱ＝ＣS・ＶS＝ＣB・（ＶDD－ＶS）が成立する。したがって、強誘電体キャパシタＣFに蓄積される電圧ＶS＝ＣB・ＶDD／（ＣS＋ＣB）が成立する。ここで、負荷容量調整トランジスタＱLがオン状態となり、ビット線ＢＬの容量値は（ＣB＋ＣL）の大容量の状態に調整されることによって、ＶS＝(ＣB＋ＣL)・ＶDD／（ＣS＋ＣB＋ＣL）が成立する。
　ＦＲＡＭ読出し動作モードにおいては、強誘電体キャパシタＣFに電圧を印加して、出力電荷の差を見ることによって、読出し動作が実施される。強誘電体キャパシタＣFに十分な電圧を印加するには、大きなビット線容量ＣBが必要であり、負荷容量調整トランジスタＱLがオン状態となり、ビット線ＢＬの容量値を（ＣB＋ＣL）の大容量の状態に調整することによって、大きなビット線容量を確保することができる。
（リフレッシュ動作）
　　本実施の形態に係る強誘電体メモリ装置において、強誘電体メモリセルのリフレッシュ動作を図１４に示す回路構成および図１５（ａ）に示す動作波形を用いて説明する。また、充電電荷でのみデータを保持する強誘電体メモリセルのヒステリシス特性上の動作は、図１５（ｂ）に示すように表され、データ書込み動作時（ＦＲＡＭ動作モード）のヒステリシス特性上の動作は、図１５（ｃ）および図１５（ｄ）に示すように表され、充電電荷および残留分極電荷の両方でデータを保持するヒステリシス特性上の動作は、図１５（ｅ）に示すように表される。
（ａ）まず、タイミングｔ０～ｔ１の期間Ｔ１は、データ保持状態を示す。データ“１”の蓄積状態は、ヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、ヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｂにある。
（ｂ）次に、タイミングｔ１～ｔ２の期間Ｔ２は、ＤＲＡＭ読出し動作を示す。プレート線ＰＬの電位を接地レベルの状態で、ワード線ＷＬにハイレベルの電圧を印加すると、ヒステリシス特性上、動作点Ａにあるデータ“１”の蓄積状態および動作点Ｂにあるデータ“０”の蓄積状態に応じて、タイミングｔ１～ｔ２の期間Ｔ１に示すように、ビット線ＢＬ上に微小な電位変化が発生する。
（ｃ）次に、タイミングｔ２～ｔ３の期間Ｔ３は、ＦＲＡＭ動作モードのデータ書込み動作を示す。図１４に示すように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬにハイレベルの電圧ＶDDを印加すると、データ“１”の状態は、電圧ＶDDが印加された動作点Ａから、ＧＮＤレベルの動作点Ｂにシフトする。一方、データ“０”の状態は、ＧＮＤレベルの動作点Ｂから、負電圧－ＶDDが印加された動作点Ｃにシフトする。動作点Ａから動作点Ｂへのシフトの場合には、ＤＲＡＭ書込みモードに相当し強誘電体メモリセルのキャパシタは小さいため、電位変化は小さく、電荷の変化量も小さく、高速動作が可能である。一方、動作点Ｂから動作点Ｃへのシフトの場合には、ＦＲＡＭ書込みモードに相当し強誘電体メモリセルのキャパシタは大きいため、電位変化は大きく、電荷の変化量も大きく、データ書込みに時間を要する。
（ｄ）次に、タイミングｔ３～ｔ４の期間Ｔ４も、ＦＲＡＭ動作モードのデータ書込み動作状態を示す。図１５（ａ）に示すように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬに印加されたハイレベルの電圧ＶDDをＧＮＤの戻すと、図１５（ｄ）に示すように、データ“１”の状態は、ＧＮＤレベルの動作点Ｂから、電圧ＶDDが印加された動作点Ａにシフトする。一方、データ“０”の状態は、負電圧－ＶDDが印加された動作点Ｃから、ＧＮＤレベルの動作点Ｄにシフトする。動作点Ｂから動作点Ａへのシフトの場合には、強誘電体メモリセルのキャパシタは小さいため、電位変化は小さく、電荷の変化量も小さく、高速動作が可能である。一方、動作点Ｃから動作点Ｄへのシフトの場合も、強誘電体メモリセルのキャパシタは小さいため、電位変化は小さく、電荷の変化量も小さく、高速動作が可能である。
（ｅ）次に、タイミングｔ４～ｔ５の期間Ｔ５は、データ保持状態を示す。データ“１”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｄにある。
　このように、タイミングｔ０～ｔ１の期間Ｔ１は、充電電荷でのみデータ保持を可能としていたのに対して、タイミングｔ４～ｔ５の期間Ｔ５は、充電電荷および残留分極電荷の両方でデータ保持を可能としている。充電電荷として保持しているデータのリフレッシュを行いつつ、残留分極としてもデータを保持している状態にしている。
（強誘電体メモリ装置の１バンクの動作タイミングチャート）
　本実施の形態に係る強誘電体メモリ装置の１つのバンクとして、図４に示されたバンクの構成例２の動作タイミングチャートは、図１６に示すように表される。
―データ保持―
（ａ）まず、タイミングｔ０～ｔ１の期間Ｕ１は、通常動作時のデータ保持状態を示す。図１５（ｂ）に示したように、データ“１”の蓄積状態は、ヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｂにある。
―ＤＲＡＭ読出し動作―
　タイミングｔ１～ｔ５の期間Ｕ２において、ＤＲＡＭ動作モードのデータ読出し動作を実線で示す。
（ｂ）タイミングｔ１において、アドレス信号ＡＤが投入され、同時に読出し要求信号ＲＤがハイレベルとなる。
（ｃ）次に、タイミングｔ２において、ワード線制御信号ＷＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。ここで、プレート線ＰＬの電位は接地レベルであり、ワード線ＷＬにハイレベルの電圧を印加することで、ヒステリシス特性上、ＶDDが印加された動作点Ａにあるデータ“１”の蓄積状態および接地電位ＧＮＤが印加された動作点Ｂにあるデータ“０”の蓄積状態に応じて、タイミングｔ２～ｔ３の期間の実線で示すように、ビット線ＢＬ,ＢＬ＃上に微小な電位変化が発生する。
（ｄ）次に、タイミングｔ３において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのラッチアップ動作によって、ビット線ＢＬ,ＢＬ＃の電位は、電圧レベルが確定する。ビット線ＢＬ＃上に現れる電圧は、参照電圧である。
（ｅ）次に、タイミングｔ４において、出力制御信号ＯＥがオンになると、読出しデータ信号ＲＤＬが、図４の入出力制御部４０から出力される。
―ＤＲＡＭ書込み動作―
　タイミングｔ１～ｔ５の期間Ｕ２において、ＤＲＡＭ動作モードのデータ書込み動作を点線で示す。
（ｆ）タイミングｔ１において、アドレス信号ＡＤが投入され、同時に読出し書込み要求信号ＷＲがハイレベルとなる。
（ｇ）次に、タイミングｔ２において、入力制御信号ＷＥがオンになり、ワード線制御信号ＷＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。ここで、プレート線ＰＬの電位は接地レベルであり、ワード線ＷＬにハイレベルの電圧を印加することで、タイミングｔ２～ｔ３の期間に点線で示すように、ＤＲＡＭ書込み動作によって、ビット線ＢＬ,ＢＬ＃上に大きな電位変化が発生する。
（ｈ）次に、タイミングｔ３において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのラッチアップ動作によって、ビット線ＢＬ,ＢＬ＃の電位は、電圧レベルが確定する。ビット線ＢＬ＃上に現れる電圧は、参照電圧である。
―ＦＲＡＭ動作モードのデータリフレッシュ動作―
　タイミングｔ６～ｔ１３の期間Ｕ３は、ＦＲＡＭ動作モードのデータリフレッシュ動作を示す。
（ｉ）タイミングｔ６において、リフレッシュ要求信号ＲＥＦがオンになる。
（ｊ）次に、タイミングｔ７において、ワード線制御信号ＷＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。ここで、プレート線ＰＬの電位は接地レベルであり、ワード線ＷＬにハイレベルの電圧を印加することで、タイミングｔ７～ｔ８の期間に示すように、ビット線ＢＬ,ＢＬ＃上に微小な電位変化が発生する。
（ｋ）次に、タイミングｔ８において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのラッチアップ動作によって、ビット線ＢＬ,ＢＬ＃の電位は、電圧レベルが確定する。ビット線ＢＬ＃上に現れる電圧は、参照電圧である。
（ｌ）タイミングｔ９～ｔ１１の期間は、ＦＲＡＭ動作モードのデータ書込み動作を示す。図１５（ｃ）に示したように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬにハイレベルの電圧ＶDDを印加すると、データ“１”の状態は、電圧ＶDDが印加された動作点Ａから、ＧＮＤレベルの動作点Ｂにシフトする。一方、データ“０”の状態は、ＧＮＤレベルの動作点Ｂから、負電圧－ＶDDが印加された動作点Ｃにシフトする。
（ｍ）次に、タイミングｔ１１～ｔ１３の期間も、ＦＲＡＭ動作モードのデータ書込み動作を示す。図１５（ｄ）に示したように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬに印加されたハイレベルの電圧ＶDDをＧＮＤの戻すと、データ“１”の状態は、ＧＮＤレベルの動作点Ｂから、電圧ＶDDが印加された動作点Ａにシフトする。一方、データ“０”の状態は、負電圧－ＶDDが印加された動作点Ｃから、ＧＮＤレベルの動作点Ｄにシフトする。
―データ保持および電源遮断期間―
　タイミングｔ１３～ｔ１５の期間は、データ保持状態を示す。図１５（ｅ）に示したように、データ“１”の蓄積状態は、ヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、ヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｄにある。タイミングｔ１３～ｔ１５のうち電源投入している期間は、充電電荷および残留分極電荷の両方でデータ保持を可能としている。データをリフレッシュしつつ、残留分極としてデータ書込み動作を行っている。尚、タイミングｔ１４～ｔ１５の間の期間Ｕ４は、電源遮断期間に相当する。
―ＦＲＡＭ動作モードのデータ読出し動作―
　タイミングｔ１５～ｔ２１の間の期間Ｕ５は、ＦＲＡＭ動作モードのデータ読出し動作を示す。
（ｎ）タイミングｔ１５において、読出し要求信号ＲＤがハイレベルとなる。
（ｏ）次に、タイミングｔ１６において、ワード線制御信号ＷＬＣがオンになり、プレート線制御信号ＰＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。同時に、ビット線容量制御信号ＢＬＣＣがオンになり、ビット線容量制御線ＢＬＣの電位がハイレベルとなる。ワード線ＷＬにハイレベルの電圧を印加した状態で、ビット線容量制御線ＢＬＣにハイレベルの電圧を印加することで、負荷容量調整トランジスタＱLがオンされ、ビット線ＢＬの容量は、ＣB＋ＣLになる。
（ｐ）次に、タイミングｔ１７において、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬの電位をハイレベルにすると、タイミングｔ１７～ｔ１８の期間に示すように、ビット線ＢＬ,ＢＬ＃上に微小な電位変化が発生する。
（ｑ）次に、タイミングｔ１８において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのラッチアップ動作によって、ビット線ＢＬ,ＢＬ＃の電位は、電圧レベルが確定する。ビット線ＢＬ＃上に現れる電圧は、参照電圧である。
―データ保持―
（ｒ）タイミングｔ２１以降の期間は、通常動作時のデータ保持状態を示す。タイミングｔ０～ｔ１の期間Ｕ１と同様に、データ“１”の蓄積状態は、ヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｂにある。
　本発実施の形態によれば、ＢＬ上に負荷容量調整セルを設け、ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立することができる。
　本発実施の形態によれば、通常動作時には、高速動作のため容量負荷が小さいＤＲＡＭ動作モードで動作させ、電源オン/オフ時には、電源オフ期間のデータ保持のためＦＲＡＭ動作モードで動作させることができる。
　本発実施の形態によれば、負荷容量調整セルはデータ保持用の強誘電体メモリセルと同じ構造で構成可能であり、ＦＲＡＭモード時のみアクセストランジスタを介してＢＬに接続するため、構成を簡単化することができる。
　また、本発実施の形態によれば、電源遮断時に発生するデータ退避（ＦＲＡＭモード書込み）時間短縮のため、通常動作（ＤＲＡＭモード）時のリフレッシュサイクルにおいて、対象となる強誘電体メモリセルを、充電電荷のみならず、残留分極電荷としてもデータを保持している状態とするため、データは不揮発化されており、かつ、ＤＲＡＭモードでの読出しも可能である。この場合、例えばリフレッシュサイクルを１０ｍ秒とすると、１秒間の分極反転の回数は、１０2回となる。したがって、３年間が約１０8秒であるので、リフレッシュ時に分極反転を行っても、耐久性に問題はない。
　また、本発実施の形態によれば、リフレッシュサイクル後の強誘電体メモリセルに対して、ＤＲＡＭモード読出し/書込みが行われると、その強誘電体メモリセルは充電電荷でのみデータを保持している状態となるが、強誘電体メモリ装置内へのデータアクセス箇所は、局所部分に集中する傾向があり、リフレッシュサイクル後にＤＲＡＭモード読出しがかかる確率は低いため、実際に電源遮断時にデータ退避を行う強誘電体メモリセルは局所部分のみに限定でき、全強誘電体メモリセルデータ退避と比較して、大幅な高速化を図ることができる。
　したがって、本発実施の形態によれば、ＳＲＡＭと同程度の動作速度の高速化が図ることができる。
　また、本発実施の形態によれば、電源遮断時のデータ退避処理の高速化を図ることができる。
　また、本発実施の形態によれば、毎回分極反転行うＦＲＡＭと比較して、分極反転回数を低減して、強誘電体デバイスの特性劣化を抑制することができる。
[その他の実施の形態]
　上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
　このように、本発明はここでは記載していない様々な実施の形態などを含む。
　本発明の実施の形態に係る強誘電体メモリ装置は、不揮発性メモリ、ＬＳＩ混載（エンベデッド）メモリなど幅広い分野に適用可能である。

Claims (8)

  1. 　列方向に配置された複数のビット線と、
    　前記ビット線に直交し、行方向に配置された複数のワード線と、
    　前記ビット線に直交し、行方向に配置された複数のプレート線と、
    　前記ビット線に直交し、行方向に配置されたビット線制御線と、
    　前記複数のビット線と前記複数のワード線および前記プレート線の交差部に配置され、一方の電極を前記プレート線に接続された強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極にソース,前記ビット線にドレイン,前記ワード線にゲートを接続されたメモリセルトランジスタからなる強誘電体メモリセルと、
    　前記複数のビット線と前記ビット線制御線の交差部に配置され、一方の電極を接地電位に接続された負荷容量と、前記負荷容量の他方の電極にソース,前記ビット線にドレイン,前記ビット線制御線にゲートを接続された負荷容量調整トランジスタからなる負荷容量調整セルと
    　を備えることを特徴とする強誘電体メモリ装置。
  2. 　前記強誘電体キャパシタは、少なくとも１つの強誘電体薄膜を備えることを特徴とする請求項１に記載の強誘電体メモリ装置。
  3. 　前記強誘電体メモリセル内のデータは、前記強誘電体キャパシタに充電される電荷、あるいは、前記強誘電体薄膜内部の残留分極電荷によって保持されることを特徴とする請求項２に記載の強誘電体メモリ装置。
  4. 　前記強誘電体メモリセルが接続される前記ビット線の容量を調整することを特徴とする請求項１に記載の強誘電体メモリ装置。
  5. 　前記負荷容量調整セルは、前記強誘電体メモリセル内のデータを読み出す際、前記強誘電体キャパシタに充電される充電電荷で保持される場合と、前記強誘電体薄膜内部の残留分極電荷によって保持される場合とで、前記ビット線の容量を切り換えることを特徴とする請求項３に記載の強誘電体メモリ装置。
  6. 　前記強誘電体キャパシタに充電される充電電荷で保持される場合、リフレッシュ動作時に、前記強誘電体薄膜内部の残留分極電荷としてもデータを保持することを特徴とする請求項５に記載の強誘電体メモリ装置。
  7. 　電源遮断後に、前記強誘電体薄膜内部の残留分極電荷としてデータを保持していないメモリセルに対して、前記強誘電体薄膜内部の残留分極電荷としてデータを保持することを特徴とする請求項５に記載の強誘電体メモリ装置。
  8. 　電源投入後に、前記強誘電体薄膜内部の残留分極電荷としてデータを保持しているメモリセルに対し、前記強誘電体キャパシタに充電される充電電荷としてデータを保持することを特徴とする請求項５に記載の強誘電体メモリ装置。
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