JP5189887B2 - 強誘電体メモリ装置およびその動作方法 - Google Patents

Description

本発明は、強誘電体メモリ装置およびその動作方法に関し、特に、メモリセルが接続されるビット線の容量を調整する強誘電体メモリ装置において、リフレッシュ動作の遅延なく（リフレッシュペナルティーなく）各メモリサイクルの間にメモリセルへのランダムなアクセスが可能な強誘電体メモリ装置およびその動作方法に関する。

強誘電体メモリ（ＦＲＡＭ：Ferroelectric Random Access Memory（ＦＲＡＭ：登録商標））は、強誘電体キャパシタが有するヒステリシス特性を用いることで、記憶データの不揮発性（例えば、約１０年程度の保持性能）と、例えば、数１０ｎｓ程度の高速データ書込み性能という優れた特性を実現している。

一方、強誘電体キャパシタのヒステリシス特性の制御には、比較的大きい容量を駆動する必要があるため、そのままでは、例えば、数ｎｓ程度のアクセスタイムを有するスタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）レベルの高速動作を実現することは難しい。また、分極反転を繰り返す毎に徐々に強誘電体キャパシタの特性が劣化するため、データ書き換え回数が１キャパシタあたり１０¹⁴回程度に制限されてしまうという問題点があった。

これを解決するために、通常動作時は、強誘電体キャパシタを単なる容量素子として使用し、充電電荷によってデータを保持するダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Random Access Memory）モード動作を行い、電源遮断時のみ、ヒステリシス特性を利用してデータを不揮発化するＦＲＡＭモード動作を行うという方法がある（例えば、特許文献１および特許文献２参照。）。

この方法では、通常動作時はヒステリシス特性を利用せず、駆動する容量を低減することで動作の高速化を図ることができ、また、分極反転も生じないため、デバイスの特性劣化を抑制できるという効果がある。

ＤＲＡＭモードでは、メモリセルが接続されるビット線（ＢＬ：Bit Line）の容量が小さいほど高速動作に有利となるが、一方で、ＦＲＡＭモードでは、残留分極電荷を読み出すために大きなＢＬ容量が必要となる。このトレードオフによりＦＲＡＭモードが動作可能な範囲でしかＢＬ容量を小さくすることができないため、高速化に限界がある。

電源オフ期間中もデータを保持する場合は、電源遮断時、ＤＲＡＭモードで動作しているメモリセルに対してＦＲＡＭモードでデータ書込みを行い、データを不揮発化する必要がある。このため、メモリ容量が大きくなるにつれて、電源遮断時に必要なＦＲＡＭモード動作時間が長くなってしまう。

さらに、リフレッシュサイクル中は外部からアクセスができないという制約（リフレッシュペナルティー）により、ＳＲＡＭと同様には取り扱うことができず互換性がないため、データ転送レートが劣化するという問題点がある。

メモリを複数のバンクに分けて構成し、外部アクセス要求対象のバンク以外をリフレッシュするという方法を用いると、ある程度リフレッシュペナルティーは軽減できるが、ある特定バンクＡに集中してアクセス要求が発生した場合は、その特定バンクＡをリフレッシュする際に外部アクセスが拒否されるため、リフレッシュペナルティーが発生してしまう。

これを解決する方法として、メモリ内部にキャッシュメモリを用意し、外部からのアクセス要求に対してキャッシュがヒットした（メモリセルアレイはアクセスされない）時にリフレッシュ動作を行うことで、リフレッシュサイクルを完全に隠蔽する技術が提案されている（例えば、特許文献３参照。）。特許文献３においては、半導体メモリのリフレッシュの影響を受けないようにする読出し／書込みバッファ及びその動作方法が開示されている。
特開平０６−１２５０５６号公報 特開平０８−２０３２６６号公報 特表２００２−５２６８８２号公報

ＢＬ容量が不変な場合、ＤＲＡＭモードおよびＦＲＡＭモード両方で動作可能な範囲内
で容量値を設定する必要がある。このため、ＢＬ容量低減によって、高速化を図るには限度があった。混載メモリ用途におけるＦＲＡＭの課題は、アクセス速度の向上にあるが、容量負荷が大きい不揮発（ＦＲＡＭ）動作では高速化が困難である。

また、上記特許文献３の技術は、リフレッシュサイクルタイムが、メモリアクセスタイムよりも短くなければ適用できないという制約がある。これは、キャッシュによって確保できるリフレッシュ可能期間（メモリアレイが非アクセス状態の期間）は、１メモリアクセスタイム分のみのためである。

本発明の目的は、ＢＬ上に負荷容量調整セルを設け、ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立することができ、外部アクセス要求に影響を与えず、かつメモリアクセスタイムとは無関係にリフレッシュ可能期間を設定することが可能な強誘電体メモリ装置およびその動作方法を提供することにある。

上記目的を達成するための本発明の一態様によれば、強誘電体メモリからなるメモリセルアレイを備える複数のメモリバンクと、前記メモリバンクとバス接続され、前記メモリバンクのデータをコピーするためのキャッシュバンクと、前記メモリバンクおよび前記キャッシュバンクのアクセス及びリフレッシュをするためのメモリバンク／キャッシュ制御シーケンサとを備え、リフレッシュ動作の遅延なく各メモリサイクルの間に前記強誘電体メモリへのランダムなアクセス制御が可能であり、前記強誘電体メモリは、少なくとも１つの強誘電体薄膜を備える強誘電体キャパシタを含み、前記強誘電体メモリセル内のデータは、前記強誘電体キャパシタに充電される電荷、あるいは、前記強誘電体薄膜内部の残留分極電荷によって保持され、前記強誘電体キャパシタに充電される充電電荷で保持される場合、リフレッシュ動作時に、前記強誘電体薄膜内部の残留分極電荷としてもデータを保持することを特徴とする強誘電体メモリ装置が提供される。

本発明の他の態様によれば、強誘電体メモリからなるメモリセルアレイを備える複数のメモリバンクと、前記メモリバンクとバス接続され、前記メモリバンクのデータをコピーするためのキャッシュバンクと、前記メモリバンクおよび前記キャッシュバンクのアクセス及びリフレッシュをするためのメモリバンク／キャッシュ制御シーケンサとを備え、前記強誘電体メモリは、少なくとも１つの強誘電体薄膜を備える強誘電体キャパシタを含む強誘電体メモリ装置の動作方法において、リフレッシュを行う際は、リフレッシュ対象メモリセルもしくはメモリブロックに保持されているデータを予め前記キャッシュバンクにコピーするステップと、リフレッシュ処理中に当該メモリブロックに外部アクセス要求があった場合は、前記キャッシュバンク内のデータを使用し、リフレッシュ処理を継続するステップと、リフレッシュ終了後は、前記キャッシュバンクのデータを当該メモリブロックに書き戻すステップとを有し、前記強誘電体メモリセル内のデータは、前記強誘電体キャパシタに充電される電荷、あるいは、前記強誘電体薄膜内部の残留分極電荷によって保持され、前記強誘電体キャパシタに充電される充電電荷で保持される場合、リフレッシュ動作時に、前記強誘電体薄膜内部の残留分極電荷としてもデータを保持する強誘電体メモリ装置の動作方法が提供される。

本発明の他の態様によれば、強誘電体メモリからなるメモリセルアレイを備える複数のメモリバンクと、前記メモリバンクとバス接続され、前記メモリバンクのデータをコピーするためのキャッシュバンクと、前記メモリバンクおよび前記キャッシュバンクのアクセス及びリフレッシュをするためのメモリバンク／キャッシュ制御シーケンサとを備え、リフレッシュ動作の遅延なく各メモリサイクルの間に前記強誘電体メモリへのランダムなアクセス制御が可能であり、前記強誘電体メモリは、列方向に配置された複数のビット線と、前記ビット線に直交し、行方向に配置された複数のワード線と、前記ビット線に直交し、行方向に配置された複数のプレート線と、前記ビット線に直交し、行方向に配置されたビット線制御線と、前記複数のビット線と前記複数のワード線および前記プレート線の交差部に配置され、一方の電極を前記プレート線に接続された強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極にソースまたはドレインの一方,前記ビット線にソースまたはドレインの他方,前記ワード線にゲートを接続されたメモリセルトランジスタからなる強誘電体メモリセルと、前記複数のビット線と前記ビット線制御線の交差部に配置され、一方の電極を接地電位に接続された負荷容量と、前記負荷容量の他方の電極にソースまたはドレインの一方,前記ビット線にソースまたはドレインの他方,前記ビット線制御線にゲートを接続された負荷容量調整トランジスタからなる負荷容量調整セルとを備え、前記強誘電体キャパシタは、少なくとも１つの強誘電体薄膜を備え、前記負荷容量調整セルは、前記強誘電体メモリセル内のデータを読み出す際、前記強誘電体キャパシタに充電される充電電荷で保持される場合と、前記強誘電体薄膜内部の残留分極電荷によって保持される場合とで、前記ビット線の容量を切り換える強誘電体メモリ装置が提供される。

本発明によれば、ＢＬ上に負荷容量調整セルを設け、ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立することができる。

また、本発明によれば、通常動作時には、高速動作のため容量負荷が小さいＤＲＡＭ動作モードで動作させ、電源オン/オフ時には、電源オフ期間のデータ保持のためＦＲＡＭ動作モードで動作させ、電源遮断時のデータ退避処理の高速化が可能であり、かつ外部アクセス要求に影響を与えず、かつメモリアクセスタイムとは無関係にリフレッシュ可能期間を設定可能な強誘電体メモリ装置を提供することができる。

本発明によれば、リフレッシュサイクルタイムがメモリアクセスタイムより長い場合でも、リフレッシュ処理を完全に隠蔽することができる強誘電体メモリ装置の動作方法を提供することができる。また、外部アクセス要求に影響を与えず、かつメモリアクセスタイムとは無関係にリフレッシュ可能期間を設定可能な強誘電体メモリ装置を提供することができる。

本発明によれば、分極反転回数低減による、強誘電体デバイスの特性劣化を抑制することができ、かつリフレッシュ動作を完全に隠蔽することができる強誘電体メモリ装置の動作方法を提供することができる。

次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

[第１の実施の形態]
（強誘電体メモリ装置）
本発明の第１の実施の形態に係る強誘電体メモリ装置１０は、図１に示すように、複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃と、キャッシュメモリＡで構成されるキャッシュバンク２０と、バス切替部２２と、入出力制御部２４と、キャッシュメモリＢ２６と、バッファ制御回路２８とを備える。

複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃は、それぞれが独立した強誘電体メモリを構成し、各メモリバンク単位でデータの書込み、読出し、保持を実施する。

複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃およびキャッシュバンク２０は、バンクメモリデータバスを介してバス切替部２２に接続されている。

同様に、キャッシュメモリＢ２６とバス切替部２２は、互いに接続されて、キャッシュデータを送受信する。

バス切替部２２は、入出力制御部２４に接続され、複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃およびキャッシュバンク２０からのバンクメモリデータと、キャッシュメモリＢ２６からのキャッシュデータを切り替える。

入出力制御部２４は、複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃を外部と接続する際に、外部に対してＳＲＡＭ互換のインタフェースを提供するものであり、外部データを送受信する。

バッファ制御回路２８は、外部アクセス要求信号およびメモリアドレス信号を受信し、キャッシュ制御信号をキャッシュメモリＢ２６に送信する。またヒット／ミスヒット信号をキャッシュメモリＢ２６から受信し、バンク制御信号ＢＣＳを複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃およびキャッシュバンク２０に送信する。

１ＭビットのＦＲＡＭを構成する場合、複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃はそれぞれ、例えば、１６ｋビットのメモリ容量を備える。キャッシュバンク２０も、例えば、１６ｋビットのメモリ容量を備える。

強誘電体メモリ装置１０がアクセスされた場合には、対象となるメモリアドレスを有するメモリバンクにアクセスするのではなく、まずキャッシュメモリＢ２６に対象となるデータがあるか否かがチェックされる。キャッシュメモリＢ２６は、対象となるデータがあるか否かを判定する判定回路２７を有している。キャッシュメモリＢ２６に対象データがある場合（キャッシュヒット）には、高速アクセス可能なキャッシュメモリＢ２６にアクセスされる。キャッシュメモリＢ２６に対象データがない場合（キャッシュミス）は、読み出しの場合には対象のメモリバンクへとアクセスする。また、書込みの場合、キャッシュミスでキャッシュメモリＢ２６のデータを書き直す場合もある。この場合、今までキャッシュメモリＢ２６に記憶されていたデータを元のメモリバンクに書き戻す作業をライトバックと呼ぶ。

キャッシュバンク２０は、メモリバンクのリフレッシュの際に、メモリバンクのデータを退避するために用いる。強誘電体メモリ装置１０は、メモリバンク０−６３と同じサイズのキャッシュバンク２０を有しているので、データの退避が容易である。キャッシュバンク２０は、各メモリバンクと同じ構成を有しているので、動作タイミングを合わせるのが容易である。また、バス配線して信号を共用するのも容易である。強誘電体メモリ装置１０は、メモリバンク０−６３とキャッシュバンク２０との間でデータコピー等に用いるための専用のバス配線キャッシュ読出し信号ラインＣＲＤＬ、キャッシュ書込み信号ラインＣＷＤＬを有している。

（バンクの構成例）
本実施の形態に係る強誘電体メモリ装置１０の１つのメモリバンク１８の詳細な模式的ブロック構成例は、例えば、図５に示すように表される。すなわち、ＦＲＡＭセルアレイ部４４ａ・４４ｂと、ＦＲＡＭセルアレイ部４４ａ・４４ｂに列方向に隣接して配置された共通のセンスアンプおよび列デコーダ５０と、ＦＲＡＭセルアレイ部４４ａに対して行方向に隣接して配置されたＷＬ／ＰＬドライバ４２ａと、ＦＲＡＭセルアレイ部４４ｂに対して行方向に隣接して配置されたＷＬ／ＰＬドライバ４２ｃと、ＷＬ／ＰＬドライバ４２ａに隣接して列方向に配置された行デコーダ４０ａと、ＷＬ／ＰＬドライバ４２ｃに隣接して列方向に配置された行デコーダ４０ｃとを備える。

さらに、行デコーダ４０ａ・４０ｃおよびセンスアンプおよび列デコーダ５０に隣接して配置されるプリデコーダ４８を備える。

さらに、ＦＲＡＭセルアレイ部４４ａ・４４ｂ、行デコーダ４０ａ・４０ｃおよびセンスアンプおよび列デコーダ５０およびプリデコーダ４８の周辺には、例えば、マルチプレクサ４６と、メモリバンク制御シーケンサ３３、マルチプレクサ５２・デマルチプレクサ５４、およびＩ／Ｏドライバ２５が配置される。

なお、より詳細には、本実施形態のメモリバンク１８には、さらにＢＬＣ（負荷容量調整アレイ部）６６ａ・６６ｂと、行デコーダ４０ｂ・４０ｄおよびＷＬ／ＰＬドライバ４２ｂ・４２ｄを備えているが、図５には示していない。後で別途図２を参照して説明する。

センスアンプおよび列デコーダ５０は、Ｉ／Ｏドライバ２５に接続されている。

メモリバンク制御シーケンサ３３には、クロック信号ＣＬＫ、メモリバンク読出し要求信号ＢＲＤｎ[ｉ]、メモリバンク書込み要求信号ＢＷＲｎ[ｉ]、およびメモリバンクリフレッシュ要求信号ＢＲＥＦｎが供給される。

メモリバンク制御シーケンサ３３からは、出力制御信号ＯＥ、入力制御信号ＷＥ、センスアンプ制御信号ＳＡＥ、ワード線制御信号ＷＬＣ、およびプレート線制御信号ＰＬＣが出力される。

センスアンプ制御信号ＳＡＥは、センスアンプおよび列デコーダ５０に供給される。

プリデコーダ４８には、アドレス信号Ａ[９：０]およびリフレッシュ／コピー選択アドレス信号ＲＥＦＡが、マルチプレクサ４６を介して、供給される。

Ｉ／Ｏドライバ２５には、マルチプレクサ５２・デマルチプレクサ５４が接続されている。

マルチプレクサ５２の入力には、キャッシュ書込み信号ラインＣＷＤＬ[１５：０]およびデータ書込み信号ラインＤＷＤＬ[１５：０]が接続され、マルチプレクサ５２の出力からは書込みデータ信号ＷＤＬがＩ／Ｏドライバ２５に供給される。

Ｉ／Ｏドライバ２５には、出力制御信号ＯＥ、入力制御信号ＷＥが供給される。

Ｉ／Ｏドライバ２５からの読出しデータ信号ＲＤＬは、デマルチプレクサ５４に供給され、デマルチプレクサ５４の出力は、キャッシュ読出し信号ラインＣＲＤＬ[１５：０]およびデータ読出し信号ラインＤＲＤＬ[１５：０]に接続される。

また、マルチプレクサ５２およびデマルチプレクサ５４には、バスセレクト信号ＢＢＵＳ[ｉ]が供給される。

ＷＬ／ＰＬドライバ４２ａからＦＲＡＭセルアレイ部４４ａに対しては、複数のワード線ＷＬ０[１２７：０]、複数のプレート線ＰＬ０[１２７：０]およびビット線容量制御線ＢＬＣ[２：０]（図示は省略）が行方向に延伸されている。ここで、図示は省略されているが、ビット線容量制御線ＢＬＣ[２：０]は、ＦＲＡＭセルアレイ部４４ａ内の負荷容量調整アレイ部６６ａに接続される。

同様に、ＷＬ／ＰＬドライバ４２ｃからＦＲＡＭセルアレイ部４４ｂに対しては、複数のワード線ＷＬ１[１２７：０]、複数のプレート線ＰＬ１[１２７：０]およびビット線容量制御線ＢＬＣ[２：０]（図示は省略）が行方向に延伸されている。ここで、図示は省略されているが、ビット線容量制御線ＢＬＣ[２：０]は、ＦＲＡＭセルアレイ部４４ｂ内の負荷容量調整アレイ部６６ｂに接続される。

ＦＲＡＭセルアレイ部４４ａ内の複数のビット線ＢＬ０[６３：０]およびＢＬ０ｎ[６３：０]は、列方向に延伸され、センスアンプおよび列デコーダ５０内のセンスアンプ６２に接続されている。

同様に、ＦＲＡＭセルアレイ部４４ｂ内の複数のビット線ＢＬ１[６３：０]およびＢＬ１ｎ[６３：０]は、列方向に延伸され、センスアンプおよび列デコーダ５０のセンスアンプ６２に接続されている。

ＦＲＡＭセルアレイ部４４ａ・４４ｂ内には、強誘電体メモリセル６０がマトリックス状に配置され、それぞれＦＲＡＭセルアレイ部４４ａ・４４ｂ内の負荷容量調整アレイ部６６ａ・６６ｂ（図示は省略）内には、負荷容量調整セル６４が配置されている。

行デコーダ４０ａ・４０ｃには、プレート線制御信号ＰＬＣ、ワード線制御信号ＷＬＣおよびビット線容量制御信号ＢＬＣＣ[２：０]（図示は省略）が入力される。

プリデコーダ４８から行デコーダ４０ａ・４０ｃには、行アドレス信号ＡＲ[７：０] （図示は省略）が入力される。

図５のメモリバンク１８の構成例においても、ビット線ＢＬに沿う強誘電体メモリセル６０と負荷容量調整セル６４の模式的回路構成は、図３と同様に表される。強誘電体メモリセル６０に対して、負荷容量切替部６６を配置して、ビット線ＢＬの容量値を調整している。

負荷容量調整セル６４は、データ保持用の強誘電体メモリセル６０と同じ構造で構成され、メモリセルトランジスタＱ_Mと強誘電体キャパシタＣ_Fからなる強誘電体メモリセル６０を複数個並列接続することによって、負荷容量Ｃ_Lを得ている。

ここでは、図示を省略しているが、図２の回路構成と同様に、負荷容量調整セル６４をデータ保持用の強誘電体メモリセル６０と同じ構造で構成することによって、ＦＲＡＭセルアレイ部４４ａ・４４ｂは、負荷容量調整アレイ部６６ａ・６６ｂを内部に含む構成を容易に実現している。また、負荷容量調整セル６４を強誘電体メモリセル６０と同じ構造にすることで、作製時のプロセスばらつきを低減することができる。ただし、これに限るものではなく、負荷容量調整セル６４を強誘電体メモリセル６０と別の構成としてもよい。

１ＭビットＦＲＡＭを構成する場合、ＦＲＡＭセルアレイ部４４ａ・４４ｂのメモリ容量は、例えば、それぞれ、６４bit×１２８wordのメモリ容量となる。

次に、図５では省略したＢＬＣ（負荷容量調整アレイ部）６６ａ・６６ｂと、行デコーダ４０ｂ・４０ｄおよびＷＬ／ＰＬドライバ４２ｂ・４２ｄを含めて、メモリバンク１８について説明をする。

メモリバンク１８は、例えば、図２に示すように、ＦＲＡＭセルアレイ部４４ａ・４４ｂと、ＦＲＡＭセルアレイ部４４ａ・４４ｂに列方向に隣接してそれぞれ配置された負荷容量調整アレイ部６６ａ・６６ｂと、負荷容量調整アレイ部６６ａ・６６ｂに列方向に隣接して共通に配置されたセンスアンプおよび列デコーダ５０と、ＦＲＡＭセルアレイ部４４ａ、４４ｂに行方向に隣接して配置されたワード線／プレート線（ＷＬ／ＰＬ）ドライバ４２ａ・４２ｂ、４２ｃ・４２ｄと、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ４２ａ・４２ｂ、４２ｃ・４２ｄにそれぞれ列方向に隣接して配置された行デコーダ４０ａ・４０ｂ、４０ｃ・４０ｄと、行デコーダ４０ａ・４０ｃおよびセンスアンプおよび列デコーダ５０に隣接して配置され、アドレス信号ＡＤを受信するプリデコーダ４８とを備える。センスアンプおよび列デコーダ５０は、データ信号ＤＳを出力する。

ワード線／プレート線（ＷＬ／ＰＬ）ドライバ４２ａ・４２ｂからＦＲＡＭセルアレイ部４４ａに対しては、複数のワード線ＷＬおよび複数のプレート線ＰＬが行方向に延伸されている。同様に、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ４２ｃ・４２ｄからＦＲＡＭセルアレイ部４４ｂに対しては、複数のワード線ＷＬおよび複数のプレート線ＰＬが行方向に延伸されている。

また、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ４２ａ・４２ｂから負荷容量調整アレイ部６６ａに対しては、ビット線容量制御線ＢＬＣが行方向に延伸されている。同様に、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ４２ｃ・４２ｄから負荷容量調整アレイ部６６ｂに対しては、ビット線容量制御線ＢＬＣが行方向に延伸されている。

ＦＲＡＭセルアレイ部４４ａ・４４ｂ内の複数のビット線ＢＬは、列方向に延伸され、共通のセンスアンプおよび列デコーダ５０内のセンスアンプ６２に接続されている。

ＦＲＡＭセルアレイ部４４ａ・４４ｂ内には、強誘電体メモリセル６０がマトリックス状に配置され、負荷容量調整アレイ部６６ａ・６６ｂ内には、負荷容量調整セル６４が配置されている。

図２に示す例では、ＦＲＡＭセルアレイ部が２つに分割された例を示したが、１つであってもよい。また、図２に示す例では、１つのＦＲＡＭセルアレイ部に対して、行方向に配置される行デコーダ、ＷＬ／ＰＬドライバは２個ずつ配置された例を示したが、１つずつであってもよい。

本実施の形態に係る強誘電体メモリ装置において、ビット線ＢＬに沿う強誘電体メモリセル６０と負荷容量調整セル６４の模式的回路構成は、図３に示すように、列方向に配置された複数のビット線ＢＬと、ビット線ＢＬに直交し、行方向に配置された複数のワード線ＷＬと、ビット線ＢＬに直交し、行方向に配置された複数のプレート線ＰＬと、ビット線ＢＬに直交し、行方向に配置されたビット線容量制御線ＢＬＣと、複数のビット線ＢＬと複数のワード線ＷＬおよびプレート線ＰＬの交差部に配置され、強誘電体キャパシタＣ_FとメモリセルトランジスタＱ_Mからなる強誘電体メモリセル６０と、複数のビット線ＢＬとビット線容量制御線ＢＬＣの交差部に配置され、負荷容量Ｃ_Lと負荷容量調整トランジスタＱ_Lからなる負荷容量調整セル６４とを備える。

強誘電体キャパシタＣ_Fの一方の電極は、プレート線ＰＬに接続される。強誘電体キャパシタＣ_Fの他方の電極は、メモリセルトランジスタＱ_Mのソースまたはドレインの一方に接続される。メモリセルトランジスタＱ_Mのソースまたはドレインの他方は、ビット線ＢＬに接続される。メモリセルトランジスタＱ_Mのゲートは、ワード線ＷＬに接続される。

負荷容量Ｃ_Lの一方の電極は、接地電位に接続される。負荷容量Ｃ_Lの他方の電極は、負荷容量調整トランジスタＱ_Lのソースまたはドレインの一方にに接続される。負荷容量調整トランジスタＱ_Lのソースまたはドレインの他方は、ビット線ＢＬに接続される。負荷容量調整トランジスタＱ_Lのゲートは、ビット線容量制御線ＢＬＣに接続される。

強誘電体キャパシタＣ_Fは、少なくとも１つの強誘電体薄膜を備える。

強誘電体メモリセル６０内のデータは、強誘電体キャパシタＣ_Fに充電される電荷、あるいは、強誘電体薄膜内部の残留分極電荷によって保持される。

本実施の形態に係る強誘電体メモリ装置においては、図３に示すように、強誘電体メモリセル６０に対して、負荷容量切替部６６を配置して、ビット線ＢＬの容量値を調整している。

負荷容量切替部６６は、図３に示すように、ビット線容量制御線ＢＬＣと、負荷容量Ｃ_Lと負荷容量調整トランジスタＱ_Lからなる負荷容量調整セル６４と、ビット線ＢＬに接続されるセンスアンプ６２と、ビット線容量Ｃ_Bとから構成される。

ビット線容量制御線ＢＬＣをハイレベルにすることで、負荷容量調整トランジスタＱ_Lが導通状態となり、ビット線ＢＬの容量値はＣ_B＋Ｃ_Lの大容量に増加される。一方、ビット線容量制御線ＢＬＣをローレベルにすることで、負荷容量調整トランジスタＱ_Lがオフ状態となり、ビット線ＢＬの容量値はＣ_Bの小容量の状態が維持される。

負荷容量調整セル６４は、データ保持用の強誘電体メモリセル６０と同じ構造で構成可能である。例えば、メモリセルトランジスタＱ_Mと強誘電体キャパシタＣ_Fからなる強誘電体メモリセル６０と同じ構造を一つ又は複数個並列接続することによって、負荷容量Ｃ_Lを得ることもできる。したがって、負荷容量調整セル６４は、ＦＲＡＭモード時のみ負荷容量調整トランジスタＱ_Lを介してＢＬに接続されるため、構成を簡単化することができる。

（１ＭビットＦＲＡＭの構成例）
本発明の第１の実施の形態に係る強誘電体メモリ装置の具体的構成例として、１ＭビットＦＲＡＭの模式的ブロック構成は、図４に示すように、複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃、およびキャッシュバンク２０と、アドレスバッファ３０と、メモリバンク／キャッシュ制御シーケンサ３２と、対象となるデータがあるか否かを判定する判定回路２７を有するキャッシュメモリＢ２６と、バスバッファ＆レジスタ３４・３６と、マルチプレクサ３８・４０・４２と、入出力制御部（Ｉ／Ｏドライバ）２４とを備える。クロック信号ＣＬＫは、各モジュールに供給される。

複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃、およびキャッシュバンク２０は、キャッシュ読出し信号ラインＣＲＤＬ[１５：０]、キャッシュ書込み信号ラインＣＷＤＬ[１５：０]、データ読出し信号ラインＤＲＤＬ[１５：０]、およびデータ書込み信号ラインＤＷＤＬ[１５：０]に接続されている。

バスバッファ＆レジスタ３４は、データ書込み信号ラインＤＷＤＬ[１５：０]に接続され、バスバッファ＆レジスタ３６は、データ読出し信号ラインＤＲＤＬ[１５：０]に接続される。

アドレスバッファ３０およびメモリバンク／キャッシュ制御シーケンサ３２にアドレス信号ＡＤＤＲ[１５：０]およびアドレスイネーブル信号ＡＥｎが入力される。

また、メモリバンク／キャッシュ制御シーケンサ３２には、出力制御信号ＯＥｎ、入力制御信号ＷＥｎ、メモリ有効信号ＣＥｎ、およびキャッシュメモリＢ２６から送信されるキャッシュヒット信号ＨＩＴが入力される。

また、複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃、およびキャッシュバンク２０には、アドレスバッファ３０よりアドレス信号Ａ[９：０]が入力される。

また、複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃、およびキャッシュバンク２０には、メモリバンク／キャッシュ制御シーケンサ３２より、メモリバンク読出し要求信号ＢＲＤｎ[６４：０]、メモリバンク書込み要求信号ＢＷＲｎ[６４：０]、バスセレクト信号ＢＢＵＳ[６４：０]、およびリフレッシュ／コピー選択アドレス信号ＲＥＦＡが入力される。

また、複数のメモリバンク１８₀,１８₁,…,１８₆₂,１８₆₃には、メモリバンク／キャッシュ制御シーケンサ３２より、メモリバンクリフレッシュ要求信号ＢＲＥＦｎが供給される。

さらに、例えば、ＳＲＡＭ等で構成されるキャッシュメモリＢ２６には、アドレスバッファ３０よりアドレス信号Ａ[１５：０]が入力され、メモリバンク／キャッシュ制御シーケンサ３２より、キャッシュ読出し要求信号ＣＲＤｎおよびキャッシュ書込み要求信号ＣＷＤｎが入力される。

バスバッファ＆レジスタ３６には、マルチプレクサ３８・４２が接続され、バスバッファ＆レジスタ３４には、マルチプレクサ３８・４０が接続される。

マルチプレクサ４２には、バスバッファ＆レジスタ３６からの出力信号およびキャッシュメモリＢ２６からの出力信号が供給される。マルチプレクサ４２からの出力信号は、Ｉ／Ｏドライバ２４に供給される。Ｉ／Ｏドライバ２４は、外部回路と入出力データ信号ＩＯを送受信している。

マルチプレクサ４０には、Ｉ／Ｏドライバ２４からの出力信号およびキャッシュメモリＢ２６からの出力信号が供給される。マルチプレクサ４０からの出力信号は、マルチプレクサ３８およびバスバッファ＆レジスタ３６に供給される。

マルチプレクサ３８には、バスバッファ＆レジスタ３４・３６からの出力信号およびマルチプレクサ４０からの出力信号が供給され、マルチプレクサ３８からの出力信号は、キャッシュメモリＢ２６に供給される。

各マルチプレクサ３８・４０・４２には、メモリバンク／キャッシュ制御シーケンサ３２より、制御信号ＩＯＳ[２：０]が供給される。

なお、図４に示すアドレスバッファ３０およびメモリバンク／キャッシュ制御シーケンサ３２が、図１に示すバッファ制御回路２８に対応する。また、図４に示すバスバッファ＆レジスタ３４・３６およびマルチプレクサ３８・４０・４２が図１に示すバス切替部２２に対応する。

ここで、各信号の意味を説明すると以下のようになる。なお、各信号の名前の最後にｎがつくものは、負論理（ローイネーブル）の信号である。

メモリ有効信号ＣＥｎは、ハイからローへの立下りのタイミングで、強誘電体メモリ装置１０へのデータ書込み、読み出しを行うための信号である。

アドレス信号Ａは、アドレスを指定するための信号である。本実施形態においては、例えば１６ビットのアドレス信号ＡＤＤＲを用いて、６ビットをバンク指定に、１ビットをブロック指定に、７ビットをワード指定に、２ビットを６４ビット／ワードからバスの１６ビットを選択するために用いる。

アドレスイネーブル信号ＡＥｎは、アドレス信号ＡＤＤＲを、有効な信号として扱うか否かを決める信号である。

入力制御信号ＷＥｎは、強誘電体メモリ装置１０への書き込みを行うか否かを決める信号である。

出力制御信号ＯＥｎは、強誘電体メモリ装置１０からの出力を行うか否かを決める信号である。

強誘電体メモリ装置１０の外部より入力されるアドレス信号Ａ、アドレスイネーブル信号ＡＥｎ、入力制御信号ＷＥｎ、出力制御信号ＯＥｎは、メモリ有効信号ＣＥｎの立下りタイミングにてメモリバンク／キャッシュ制御シーケンサ３２に取り込みされる。

キャッシュヒット信号ＨＩＴは、キャッシュヒットのときにハイ、キャッシュミスのときにローとなる。

キャッシュ読出し要求信号ＣＲＤｎは、キャッシュメモリＢ２６からの読み出しを行うか否かを決める信号である。

キャッシュ書込み要求信号ＣＷＲｎは、キャッシュメモリＢ２６への書込みを行うか否かを決める信号である。

メモリバンク読出し要求信号ＢＲＤｎは、メモリバンクからの読み出しを行うか否かを決める信号である。

メモリバンク書込み要求信号ＢＷＲｎは、メモリバンクへの書き込みを行うか否かを決める信号である。

バスセレクト信号ＢＢＵＳは、バスの切換えを行うための信号であり、より詳細には、メモリバンクがどちらのバスを用いるかを選択するためのものである。本実施形態では、ハイレベルの場合にキャッシュ読出し信号ラインＣＲＤＬおよびキャッシュ書込み信号ラインＣＷＤＬを用い、ローレベルの場合にデータ読出し信号ラインＤＲＤＬおよびデータ書込み信号ラインＤＷＤＬを用いる。

メモリバンクリフレッシュ要求信号ＢＲＥＦｎは、対象とするメモリバンクへのリフレッシュ要求信号であり、これをトリガとして各メモリバンクはリフレッシュを行う。

これら強誘電体メモリ装置１０の内部で用いられる信号は、クロック信号ＣＬＫに応じて処理される。

入出力データ信号ＩＯは、強誘電体メモリ装置１０への入出力データ信号である。

（動作タイミングチャート）
本実施の形態に係る強誘電体メモリ装置の動作の概略を図６に示すタイミングチャートを用いて説明する。

（ａ）まず、タイミングｔ０〜ｔ１の期間Ｔ１は、通常動作状態にある。強誘電体メモリセルは、分極反転は生じず、小容量駆動のため、ランダムアクセス時の電荷量の変化ΔＱも小さい。したがって、ＤＲＡＭ動作モードによる高速の動作が可能である。データ“１”とデータ“０”の保持状態のＤＲＡＭ書込み、読出し時のランダムアクセス動作は、高速に実行可能である。

（ｂ）次に、タイミングｔ１において電源オフの制御信号を受信する。

（ｃ）次に、タイミングｔ１〜ｔ２の期間Ｔ２は、ＦＲＡＭ書込み状態にある。強誘電体メモリセルは、分極反転が生じ、大容量駆動のため、ＦＲＡＭ書込み時の電荷量の変化ΔＱも大きい。したがって、ＦＲＡＭ書込み動作モードによる中速の動作が可能である。

（ｄ）次に、タイミングｔ２〜ｔ３の期間Ｔ３は、電源オフ期間である。強誘電体メモリセルには、ＦＲＡＭ書込み動作モードにより、残留分極電荷として書き込まれたデータ“１”あるいは“０”が保持される。

（ｅ）次に、タイミングｔ３〜ｔ４の期間Ｔ４は、ＦＲＡＭ読出し状態にある。分極反転によって書き込まれたデータがＦＲＡＭ読出し動作モードによって読み出される。このＦＲＡＭ読出し動作モードによる読出しの場合、分極反転状態から大容量駆動により読み出される。ＦＲＡＭ読出し時の電荷量の変化ΔＱも大きい。したがって、タイミングｔ３〜ｔ４の期間Ｔ４は、ＦＲＡＭ動作モードによる中速の動作が可能である。

（ｆ）次に、タイミングｔ４以降の期間Ｔ５は、通常動作状態にある。強誘電体メモリセルは、分極反転は生じず、小容量駆動のため、電荷量の変化ΔＱも小さい。したがって、ＤＲＡＭ動作モードによる高速の動作が可能である。一方、強誘電体メモリセルは、充電電荷のみならず、残留分極電荷としてもデータを保持している状態とすることも可能である。この場合、データは不揮発化されており、かつ、ＤＲＡＭ動作モードによる読出しも可能である。

なお、図６を参照して説明した上述の動作は、Ｔ１の通常動作に続いて、電源オフの制御信号を受信後にＦＲＡＭ書込みを行う構成について説明しているが、本発明はこれに限るものではない。電源オフの制御信号受信の代わりに、例えばリフレッシュの際にＦＲＡＭ書込みを行うようにしてもよい。このようにすれば、電源オフの制御信号受信後にＦＲＡＭ書込みを行う必要を少なくでき、または必要を無くすることができる。これに限るものではなく、その他任意のタイミングでＦＲＡＭ書込みを行うことができる。

（ＤＲＡＭ読出し動作）
本実施の形態に係る強誘電体メモリ装置において、通常動作時（ＤＲＡＭ動作モード）の強誘電体メモリセルの読出し動作を、図７に示す回路構成を参照して説明する。

同一のビット線ＢＬ上に接続される強誘電体メモリセル６０は、それぞれメモリセルトランジスタＱ_Mと強誘電体キャパシタＣ_F1,Ｃ_F2,Ｃ_F3…を備える。強誘電体キャパシタＣ_F1,Ｃ_F2,Ｃ_F3…の値は、分極反転状態を生じていない場合には小さく、分極反転状態を生じている場合には大きい。すなわち、強誘電体キャパシタのヒステリシス特性上の動作点に応じて、分極反転状態を生じている場合に電荷の変化量の大きい動作点間で動作させると読出し動作に時間を要する（ＦＲＡＭ読出しモード）が、電荷の変化量の小さい動作点間で動作させると高速に読出し動作が行われる（ＤＲＡＭ読出しモード）。

ＤＲＡＭ読出し動作においては、強誘電体キャパシタのヒステリシス特性上の動作点において、強誘電体キャパシタの容量が小さい部分を使用する。

プレート線ＰＬを接地レベル（ＧＮＤ）にした状態で、ワード線ＷＬをハイレベルにすると、強誘電体キャパシタＣ_F1に蓄積されていた電荷Ｑは、ビット線ＢＬ上に掃き出される。負荷容量切替部６６内の負荷容量調整セル６４は、ＤＲＡＭ読出し動作時においては、ビット線容量制御線ＢＬＣがローレベルにされているため働かない。

ビット線ＢＬ上に掃き出された電荷Ｑは、ビット線容量Ｃ_Bを充電し、その電位変化がセンスアンプ６２を介して増幅される。

例えば、０．３５μｍＣＭＯＳ技術により製造した本実施の形態に係る強誘電体メモリ装置において、電源電圧を３．３Ｖで動作させた結果、通常動作時のアクセス時間は、約９．８ｎｓｅｃ程度である。従来のＦＲＡＭにおける通常動作時のアクセス時間は、約７５ｎｓｅｃ程度であることから、本実施の形態に係る強誘電体メモリ装置においては、ＳＲＡＭと同程度のアクセス時間が得られている。

ＤＲＡＭ読出し動作を、図７に示す模式的回路構成図および図８に示すヒステリシス特性上の動作説明図を用いて説明する。

ＤＲＡＭ動作モードにおいては、ビット線容量制御線ＢＬＣをローレベルにすることで、負荷容量調整セル６４の負荷容量調整トランジスタＱ_Lがオフ状態となり、ビット線ＢＬの容量値はＣ_Bの小容量の状態が維持される。この場合、図８に示すように、強誘電体メモリセル６０の強誘電体キャパシタは、ヒステリシス特性上の動作点ＡとＢの状態にある。すなわち、“１”が蓄積されている場合には、動作点Ａにある。一方、“０”が蓄積されている場合には、動作点Ｂにある。動作点Ａと動作点Ｂの間の電荷の変化量ΔＱは小さい。

ＤＲＡＭ動作モードにおける強誘電体キャパシタＣ_Fの値をＣ_Sとし、強誘電体キャパシタＣ_Fに蓄積される電圧をＶ_Sとすると、ΔＱ＝Ｃ_S・Ｖ_Sの電荷量保存の法則により、ビット線ＢＬの電圧Ｖ_B＝ΔＱ／（Ｃ_S＋Ｃ_B）＝Ｃ_S・Ｖ_S／（Ｃ_S＋Ｃ_B）で表される
ビット線ＢＬの電圧Ｖ_Bは、Ｃ_SとＣ_Bの大きさで決まる。Ｃ_Bが小さい方が信号振幅が大きくなり、高速動作に適する。

（ＦＲＡＭ読出し動作）
本実施の形態に係る強誘電体メモリ装置において、ＦＲＡＭ動作モードの強誘電体メモリセルの読出し動作を、図９に示す回路構成を参照して説明する。

ＦＲＡＭ読出し動作においては、強誘電体キャパシタのヒステリシス特性上の動作点において、強誘電体キャパシタの容量変化が大きい部分を使用する。

ワード線ＷＬをハイレベルにした状態で、プレート線ＰＬをハイレベルにすると、強誘電体キャパシタＣ_F1に蓄積されていた電荷Ｑは、ビット線ＢＬ上に掃き出される。負荷容量切替部６６内の負荷容量調整セル６４は、ＦＲＡＭ読出しモードにおいては、ビット線容量制御線ＢＬＣがハイレベルにされるため、ビット線ＢＬ上に掃き出された電荷Ｑは、増加されたビット線容量（Ｃ_B＋Ｃ_L）を充電し、その電位変化がセンスアンプ６２を通じて増幅される。

ＦＲＡＭ読出しモードの読出し電圧Ｖ_outと負荷容量Ｃ_Lとの関係のシミュレーション結果によれば、ビット線容量がＣ_Bのみの場合には、読出し電圧Ｖ_outは、約０．４０Ｖ程度である(ＤＲＡＭ読出しモード)。一方、負荷容量調整セル６４を動作させて負荷容量Ｃ_Lを加え、ビット線容量を（Ｃ_B＋Ｃ_L）に増加した場合には、読出し電圧Ｖ_outは、約０．６３Ｖ程度となり、信号量は約１．５倍に上昇する(ＦＲＡＭ読出しモード)。

ＦＲＡＭ動作モードにおいては、負荷容量Ｃ_Lを調整することによって、読出し電圧Ｖ_outの信号量を確保することができる。

ＦＲＡＭ読出し動作を、図９に示す模式的回路構成図および図１０に示すヒステリシス特性上の動作説明図を用いて説明する。

ＦＲＡＭ読出し動作においては、ビット線容量制御線ＢＬＣをハイレベルにすることで、負荷容量調整セル６４の負荷容量調整トランジスタＱ_Lがオン状態となり、ビット線ＢＬの容量値は（Ｃ_B＋Ｃ_L）の大容量の状態に調整される。この場合、図１０に示すように、強誘電体メモリセル６０の強誘電体キャパシタは、ヒステリシス特性上の動作点ＢとＤの状態にある。すなわち、“１”が蓄積されている場合には、動作点Ｂにある。一方、“０”が蓄積されている場合には、動作点Ｄにある。データ“１”のＦＲＡＭ読出し動作における電荷の変化量をΔＱ_Lで表し、データ“０”のＦＲＡＭ読出し動作における電荷の変化量をΔＱ_Sで表すと、動作点Ｂと動作点Ｄの間の電荷の変化量（ΔＱ_L−ΔＱ_S）は大きい。

ＦＲＡＭ読出し動作モードにおける強誘電体キャパシタＣ_Fの値をＣ_Sとし、強誘電体キャパシタＣ_Fに蓄積される電圧をＶ_Sとすると、ΔＱ＝Ｃ_S・Ｖ_Sの電荷量保存の法則により、
プレート線ＰＬの電圧が接地電位（ＧＮＤ）からＶ_DDまで上昇することにより、ΔＱ＝Ｃ_S・Ｖ_S＝Ｃ_B・（Ｖ_DD−Ｖ_S）が成立する。したがって、強誘電体キャパシタＣ_Fに蓄積される電圧Ｖ_S＝Ｃ_B・Ｖ_DD／（Ｃ_S＋Ｃ_B）が成立する。ここで、負荷容量調整トランジスタＱ_Lがオン状態となり、ビット線ＢＬの容量値は（Ｃ_B＋Ｃ_L）の大容量の状態に調整されることによって、Ｖ_S＝(Ｃ_B＋Ｃ_L)・Ｖ_DD／（Ｃ_S＋Ｃ_B＋Ｃ_L）が成立する。

ＦＲＡＭ読出し動作モードにおいては、強誘電体キャパシタＣ_Fに電圧を印加して、出力電荷の差を見ることによって、読出し動作が実施される。強誘電体キャパシタＣ_Fに十分な電圧を印加するには、大きなビット線容量Ｃ_Bが必要であり、負荷容量調整トランジスタＱ_Lがオン状態となり、ビット線ＢＬの容量値を（Ｃ_B＋Ｃ_L）の大容量の状態に調整することによって、大きなビット線容量を確保することができる。

（リフレッシュ動作）
本実施の形態に係る強誘電体メモリ装置において、強誘電体メモリセルのリフレッシュ動作を図１１に示す回路構成および図１２（ａ）に示す動作波形を用いて説明する。また、充電電荷でのみデータを保持する強誘電体メモリセルのヒステリシス特性上の動作は、図１２（ｂ）に示すように表され、データ書込み動作時（ＦＲＡＭ動作モード）のヒステリシス特性上の動作は、図１２（ｃ）および図１２（ｄ）に示すように表され、充電電荷および残留分極電荷の両方でデータを保持するヒステリシス特性上の動作は、図１２（ｅ）に示すように表される。

（ａ）まず、タイミングｔ０〜ｔ１の期間Ｔ１は、データ保持状態を示す。データ“１”の蓄積状態は、ヒステリシス特性上、Ｖ_DDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、ヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｂにある。

（ｂ）次に、タイミングｔ１〜ｔ２の期間Ｔ２は、ＤＲＡＭ読出し動作を示す。プレート線ＰＬの電位を接地レベルの状態で、ワード線ＷＬにハイレベルの電圧を印加すると、ヒステリシス特性上、動作点Ａにあるデータ“１”の蓄積状態および動作点Ｂにあるデータ“０”の蓄積状態に応じて、タイミングｔ１〜ｔ２の期間Ｔ１に示すように、ビット線ＢＬ上に微小な電位変化が発生する。

（ｃ）次に、タイミングｔ２〜ｔ３の期間Ｔ３は、ＦＲＡＭ動作モードのデータ書込み動作を示す。図１１に示すように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬにハイレベルの電圧Ｖ_DDを印加すると、データ“１”の状態は、電圧Ｖ_DDが印加された動作点Ａから、ＧＮＤレベルの動作点Ｂにシフトする。一方、データ“０”の状態は、ＧＮＤレベルの動作点Ｂから、負電圧−Ｖ_DDが印加された動作点Ｃにシフトする。動作点Ａから動作点Ｂへのシフトの場合には、ＤＲＡＭ書込みモードに相当し強誘電体メモリセルのキャパシタは小さいため、電位変化は小さく、電荷の変化量も小さく、高速動作が可能である。一方、動作点Ｂから動作点Ｃへのシフトの場合には、ＦＲＡＭ書込みモードに相当し強誘電体メモリセルのキャパシタは大きいため、電位変化は大きく、電荷の変化量も大きく、データ書込みに時間を要する。

（ｄ）次に、タイミングｔ３〜ｔ４の期間Ｔ４も、ＦＲＡＭ動作モードのデータ書込み動作状態を示す。図１２（ａ）に示すように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬに印加されたハイレベルの電圧Ｖ_DDをＧＮＤに戻すと、図１２（ｄ）に示すように、データ“１”の状態は、ＧＮＤレベルの動作点Ｂから、電圧Ｖ_DDが印加された動作点Ａにシフトする。一方、データ“０”の状態は、負電圧−Ｖ_DDが印加された動作点Ｃから、ＧＮＤレベルの動作点Ｄにシフトする。動作点Ｂから動作点Ａへのシフトの場合には、強誘電体メモリセルのキャパシタは小さいため、電位変化は小さく、電荷の変化量も小さく、高速動作が可能である。一方、動作点Ｃから動作点Ｄへのシフトの場合も、強誘電体メモリセルのキャパシタは小さいため、電位変化は小さく、電荷の変化量も小さく、高速動作が可能である。

（ｅ）次に、タイミングｔ４〜ｔ５の期間Ｔ５は、データ保持状態を示す。データ“１”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、Ｖ_DDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｄにある。

このように、タイミングｔ０〜ｔ１の期間Ｔ１は、充電電荷でのみデータ保持を可能としていたのに対して、タイミングｔ４〜ｔ５の期間Ｔ５は、充電電荷および残留分極電荷の両方でデータ保持を可能としている。充電電荷として保持しているデータのリフレッシュを行いつつ、残留分極としてもデータを保持している状態にしている。

（強誘電体メモリ装置の１バンクの動作タイミングチャート）
本実施の形態に係る強誘電体メモリ装置の１つのメモリバンクとして、図５に示されたメモリバンクの構成例の動作タイミングチャートは、図１３に示すように表される。

―データ保持―
（ａ）まず、タイミングｔ０〜ｔ１の期間は、通常動作時のデータ保持状態を示す。図１２（ｂ）に示したように、データ“１”の蓄積状態は、ヒステリシス特性上、Ｖ_DDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｂにある。

―ＤＲＡＭ読出し動作―
タイミングｔ１〜ｔ５の期間において、ＤＲＡＭ動作モードのデータ読出し動作を実線で示す。

（ｂ）タイミングｔ１において、アドレス信号Ａが投入され、メモリバンク読出し要求信号ＢＲＤｎがローレベルとなる。ここで、ＢＲＤｎは負論理（ローイネーブル）で表示される。

（ｃ）次に、タイミングｔ２において、ワード線制御信号ＷＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。ここで、プレート線ＰＬの電位は接地レベルであり、ワード線ＷＬにハイレベルの電圧を印加することで、ヒステリシス特性上、Ｖ_DDが印加された動作点Ａにあるデータ“１”の蓄積状態および接地電位ＧＮＤが印加された動作点Ｂにあるデータ“０”の蓄積状態に応じて、タイミングｔ２〜ｔ３の期間の実線で示すように、ビット線ＢＬ,ＢＬｎに微小な電位変化が発生する。

（ｄ）次に、タイミングｔ３において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのセンシング動作によって、ビット線ＢＬ,ＢＬｎの電位は、電圧レベルが確定する。ビット線ＢＬｎ上に現れる電圧は、参照電圧である。

（ｅ）次に、タイミングｔ４において、出力制御信号ＯＥがオンになると、読出しデータ信号ＲＤＬが、図５の入出力制御部２４から出力される。

―ＤＲＡＭ書込み動作―
タイミングｔ１〜ｔ５の期間において、ＤＲＡＭ動作モードのデータ書込み動作を点線で示す。

（ｆ）タイミングｔ１において、アドレス信号Ａが投入され、同時にメモリバンク書込み要求信号ＢＷＲｎがローレベルとなる。ここで、ＢＷＲｎは負論理（ローイネーブル）で表示される。

（ｇ）次に、タイミングｔ２において、入力制御信号ＷＥがオンになり、ワード線制御信号ＷＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。ここで、プレート線ＰＬの電位は接地レベルであり、ワード線ＷＬにハイレベルの電圧を印加することで、タイミングｔ２〜ｔ３の期間に点線で示すように、ＤＲＡＭ書込み動作として、外部からの入力信号に応じてビット線ＢＬ,ＢＬｎ上に発生させた電位で書込みを行なう。

（ｈ）次に、タイミングｔ３において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのセンシング動作によって、ビット線ＢＬ,ＢＬｎの電位が安定化される。

―ＦＲＡＭ動作モードのデータリフレッシュ動作―
タイミングｔ６〜ｔ１３の期間Ｕ３は、ＦＲＡＭ動作モードのデータリフレッシュ動作を示す。

（ｉ）タイミングｔ６において、メモリバンクリフレッシュ要求信号ＢＲＥＦｎがオンになる。ここで、ＢＲＥＦｎは負論理（ローイネーブル）で表示される。

（ｊ）次に、タイミングｔ７において、ワード線制御信号ＷＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。ここで、プレート線ＰＬの電位は接地レベルであり、ワード線ＷＬにハイレベルの電圧を印加することで、タイミングｔ７〜ｔ８の期間に示すように、ビット線ＢＬ,ＢＬｎ上に微小な電位変化が発生する。

（ｋ）次に、タイミングｔ８において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのラッチアップ動作によって、ビット線ＢＬ,ＢＬｎの電位は、電圧レベルが確定する。ビット線ＢＬｎ上に現れる電圧は、参照電圧である。

（ｌ）タイミングｔ９〜ｔ１１の期間は、ＦＲＡＭ動作モードのデータ書込み動作を示す。図１２（ｃ）に示したように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬにハイレベルの電圧Ｖ_DDを印加すると、データ“１”の状態は、電圧Ｖ_DDが印加された動作点Ａから、ＧＮＤレベルの動作点Ｂにシフトする。一方、データ“０”の状態は、ＧＮＤレベルの動作点Ｂから、負電圧−Ｖ_DDが印加された動作点Ｃにシフトする。

（ｍ）次に、タイミングｔ１１〜ｔ１３の期間も、ＦＲＡＭ動作モードのデータ書込み動作を示す。図１２（ｄ）に示したように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬに印加されたハイレベルの電圧Ｖ_DDをＧＮＤに戻すと、データ“１”の状態は、ＧＮＤレベルの動作点Ｂから、電圧Ｖ_DDが印加された動作点Ａにシフトする。一方、データ“０”の状態は、負電圧−Ｖ_DDが印加された動作点Ｃから、ＧＮＤレベルの動作点Ｄにシフトする。

―データ保持および電源遮断期間―
タイミングｔ１３〜ｔ１５の期間は、データ保持状態を示す。図１２（ｅ）に示したように、データ“１”の蓄積状態は、ヒステリシス特性上、Ｖ_DDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、ヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｄにある。タイミングｔ１３〜ｔ１５のうち電源投入している期間は、充電電荷および残留分極電荷の両方でデータ保持を可能としている。データをリフレッシュしつつ、残留分極としてデータ書込み動作を行っている。尚、タイミングｔ１４〜ｔ１５の間の期間Ｕ４は、電源遮断期間に相当する。

―ＦＲＡＭ動作モードのデータ読出し動作―
タイミングｔ１５〜ｔ２１の間の期間Ｕ５は、ＦＲＡＭ動作モードのデータ読出し動作を示す。

（ｎ）タイミングｔ１５において、メモリバンク読出し要求信号ＢＲＤｎがローレベルとなる。

（ｏ）次に、タイミングｔ１６において、ワード線制御信号ＷＬＣがオンになり、プレート線制御信号ＰＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。同時に、ビット線容量制御信号ＢＬＣＣ（図示省略）がオンになり、ビット線容量制御線ＢＬＣの電位がハイレベルとなる。ワード線ＷＬにハイレベルの電圧を印加した状態で、ビット線容量制御線ＢＬＣにハイレベルの電圧を印加することで、負荷容量調整トランジスタＱ_Lがオンされ、ビット線ＢＬの容量は、Ｃ_B＋Ｃ_Lになる。

（ｐ）次に、タイミングｔ１７において、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬの電位をハイレベルにすると、タイミングｔ１７〜ｔ１８の期間に示すように、ビット線ＢＬ,ＢＬｎ上に微小な電位変化が発生する。

（ｑ）次に、タイミングｔ１８において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのラッチアップ動作によって、ビット線ＢＬ,ＢＬｎの電位は、電圧レベルが確定する。ビット線ＢＬｎ上に現れる電圧は、参照電圧である。

―データ保持―
（ｒ）タイミングｔ２１以降の期間は、通常動作時のデータ保持状態を示す。タイミングｔ０〜ｔ１の期間と同様に、データ“１”の蓄積状態は、ヒステリシス特性上、Ｖ_DDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｂにある。

本発実施の形態によれば、ＢＬ上に負荷容量調整セルを設け、ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立することができる。

本発実施の形態によれば、通常動作時には、高速動作のため容量負荷が小さいＤＲＡＭ動作モードで動作させ、電源オン/オフ時には、電源オフ期間のデータ保持のためＦＲＡＭ動作モードで動作させることができる。

本発実施の形態によれば、負荷容量調整セルはデータ保持用の強誘電体メモリセルと同じ構造で構成可能であり、ＦＲＡＭモード時のみアクセストランジスタを介してＢＬに接続するため、構成を簡単化することができる。

また、本発実施の形態によれば、電源遮断時に発生するデータ退避（ＦＲＡＭモード書込み）時間短縮のため、通常動作（ＤＲＡＭモード）時のリフレッシュサイクルにおいて、対象となる強誘電体メモリセルを、充電電荷のみならず、残留分極電荷としてもデータを保持している状態とするため、データは不揮発化されており、かつ、ＤＲＡＭモードでの読出しも可能である。この場合、例えばリフレッシュサイクルを１０ｍ秒とすると、１秒間の分極反転の回数は、１０²回となる。したがって、３年間が約１０⁸秒であるので、リフレッシュ時に分極反転を行っても、耐久性に問題はない。

また、本発実施の形態によれば、リフレッシュサイクル後の強誘電体メモリセルに対して、ＤＲＡＭモード読出し/書込みが行われると、その強誘電体メモリセルは充電電荷でのみデータを保持している状態となるが、強誘電体メモリ装置内へのデータアクセス箇所は、局所部分に集中する傾向があり、リフレッシュサイクル後にＤＲＡＭモード読出しがかかる確率は低いため、実際に電源遮断時にデータ退避を行う強誘電体メモリセルは局所部分のみに限定でき、全強誘電体メモリセルデータ退避と比較して、大幅な高速化を図ることができる。

したがって、本発実施の形態によれば、ＳＲＡＭと同程度の動作速度の高速化が図ることができる。

また、本発実施の形態によれば、電源遮断時のデータ退避処理の高速化を図ることができる。

また、本発実施の形態によれば、毎回分極反転行うＦＲＡＭと比較して、分極反転回数を低減して、強誘電体デバイスの特性劣化を抑制することができる。

（複数のバンクの動作タイミングチャート）
第１の実施の形態に係る強誘電体メモリ装置の通常動作時の複数のバンクの動作タイミングチャートは、図１４に示すように表される。図１４では、まずキャッシュバンク２０を用いない通常動作について説明する。

―通常動作時―
図１４においては、期間Ｔ１で待機状態、期間Ｔ２で読出しキャッシュヒット状態、期間Ｔ３で書込みキャッシュヒット状態、期間Ｔ４で読出しキャッシュミス・ライトバックなしの状態、期間Ｔ５で書込みキャッシュミス・ライトバックなしの状態、期間Ｔ６で読出しキャッシュミス・ライトバックありの状態、期間Ｔ７で書込みキャッシュミス・ライトバックありの状態が示されている。Ｔ１〜Ｔ７の各期間は、メモリサイクルの１サイクル期間に相当する。なお、図４などに示すクロック信号ＣＬＫは、立上り・立下りの周期が非常に短く、図１４のスケールでは表示し難いため、示していない。

（ａ）まず、タイミング０〜ｔ１の期間Ｔ１は、待機状態を示す。メモリ有効信号ＣＥｎのハイレベルからローレベルへの移行時（立下りタイミング）から次の立下りタイミングまでが、期間Ｔ１に対応する。アドレス信号ＡＤＤＲ[１５：０]は図示の通り与えられる。アドレスイネーブル信号ＡＥｎは、ハイレベルからローレベルに移行する。ここで、アドレスイネーブル信号ＡＥｎは負論理で構成されているため、ローレベルのときにアドレス信号ＡＤＤＲが有効な信号として取り扱われる。入力制御信号ＷＥｎは、ハイレベル状態にある。すなわち、タイミング０では、負論理であるアドレスイネーブル信号ＡＥｎおよび入力制御信号ＷＥｎはハイレベルである。キャッシュヒット信号ＨＩＴは、ローレベルである。キャッシュ読出し要求信号ＣＲＤｎ、キャッシュ書込み要求信号ＣＷＲｎ、メモリバンク読出し要求信号ＢＲＤｎ[０]，ＢＲＤｎ[１]，ＢＲＤｎ[６４]、バスセレクト信号ＢＢＵＳ[１]、メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]、メモリバンク書込み要求信号ＢＷＲｎ[３１]，ＢＷＲｎ[６４]いずれもハイレベルにある。

（ｂ）タイミングｔ１〜ｔ２の期間Ｔ２は、読出しキャッシュヒット状態を示す。タイミングｔ１において入力制御信号ＷＥｎはハイレベルであるため、期間Ｔ２において強誘電体メモリ装置１０への書き込みは行われない。タイミングｔ１において、図１４の「キャッシュ」欄に「Ｃ」で示すように、キャッシュヒット有無が判別され、キャッシュヒット信号ＨＩＴがローレベルからハイレベルに遷移する。その後キャッシュ読出し要求信号ＣＲＤｎがハイレベルからローレベルに移行すると、矢印Ａで示すように、キャッシュメモリＢ２６からデータが読み出され、出力データ信号がＩ／Ｏドライバ２４から出力される（Ｒｅａｄ）。所定のパルス期間後、キャッシュ読出し要求信号ＣＲＤｎはローレベルからハイレベルに移行する。

（ｃ）タイミングｔ２〜ｔ３の期間Ｔ３は、書込みキャッシュヒット状態を示す。タイミングｔ２において入力制御信号ＷＥｎはローレベルであるため、期間Ｔ３において強誘電体メモリ装置１０への書き込みが行われる。期間Ｔ３内において、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに遷移すると、矢印Ｂで示すように、Ｉ／Ｏドライバ２４から入力データ信号がキャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。所定のパルス期間後キャッシュ書込み要求信号ＣＷＲｎはローレベルからハイレベルに遷移する。

（ｄ）タイミングｔ３〜ｔ４の期間Ｔ４は、読出しキャッシュミス・ライトバックなしの状態を示す。ここでは、所望のデータがメモリバンク１に記憶されていた場合の例を示す。タイミングｔ３において入力制御信号ＷＥｎはハイレベルであるため、期間Ｔ４において強誘電体メモリ装置１０への書込みは行われない。タイミングｔ３において、キャッシュヒット信号ＨＩＴがハイレベルからローレベルに遷移し、その後メモリバンク読出し要求信号ＢＲＤｎ[1]がハイレベルからローレベルに移行すると、矢印Ｄで示すように、メモリバンク１のデータが読み出され、バスバッファ＆レジスタ３６およびマルチプレクサ４２を介して、出力データ信号がＩ／Ｏドライバ２４から出力される（Ｒｅａｄ）。また、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに移行するので、矢印Ｃで示すように、メモリバンク１のデータが読み出され、バスバッファ＆レジスタ３６、マルチプレクサ３８を介して、キャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。

（ｅ）タイミングｔ４〜ｔ５の期間Ｔ５は、書込みキャッシュミス・ライトバックなしの状態を示す。キャッシュヒット信号ＨＩＴは、ローレベルにある。タイミングｔ４において入力制御信号ＷＥｎはローレベルであるため、期間Ｔ５において強誘電体メモリ装置１０への書き込みが行われる。期間Ｔ５内において、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに移行するので、矢印Ｅで示すように、Ｉ／Ｏドライバ２４から入力データ信号がキャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。書込みキャッシュミスでもライトバックをしない期間Ｔ５の場合には、各信号の経過は、書込みキャッシュヒットをした期間Ｔ３と同様のタイミング経過となる。

（ｆ）タイミングｔ５〜ｔ６の期間Ｔ６は、読出しキャッシュミス・ライトバックありの状態を示す。キャッシュヒット信号ＨＩＴは、ローレベルにある。期間Ｔ６内において、キャッシュ読出し要求信号ＣＲＤｎがハイレベルからローレベルに移行し、メモリバンク書込み要求信号ＢＷＲｎ[３１]がハイレベルからローレベルに移行して、矢印Ｆで示すように、キャッシュメモリＢ２６のデータは読み出され（Ｒｅａｄ）、マルチプレクサ４０およびバスバッファ＆レジスタ３４を経由してメモリバンク３１に書き戻される（Ｗｒｉｔｅ）。所定のパルス期間後キャッシュ読出し要求信号ＣＲＤｎはローレベルからハイレベルに遷移し、メモリバンク書込み要求信号ＢＷＲｎ[３１]がローレベルからハイレベルに移行する。メモリバンク読出し要求信号ＢＲＤｎ[０]がハイレベルからローレベルに移行し、矢印Ｈで示すように、メモリバンク０のデータは読み出され、バスバッファ＆レジスタ３６およびマルチプレクサ４２を介して、出力データ信号がＩ／Ｏドライバ２４から出力される（Ｒｅａｄ）。また、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに遷移し、矢印Ｇで示すように、メモリバンク０のデータは読み出され（Ｒｅａｄ）、バスバッファ＆レジスタ３６およびマルチプレクサ３８を介して、キャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。キャッシュ書込み要求信号ＣＷＲｎは、所定のパルス期間後ローレベルからハイレベルに遷移する。

以上のように、まずライトバックするため、キャッシュメモリＢ２６のデータは読み出されてバスバッファ＆レジスタ３４にバッファされ、メモリバンク３１に書込みされる。また、メモリバンク０から読み出しするデータは、バスバッファ＆レジスタ３６を介して、キャッシュメモリＢ２６に書込みされる。このように、異なるバスバッファ＆レジスタ３４・３６を使い分けるので、メモリバンク３１へのライトバックが終わる前に、メモリバンク０からキャッシュメモリＢ２６への書込みを開始することが可能である。

（ｇ）タイミングｔ６〜ｔ７の期間Ｔ７は、書込みキャッシュミス・ライトバックありの状態を示す。キャッシュヒット信号ＨＩＴは、ローレベルにある。タイミングｔ６において入力制御信号ＷＥｎはローレベルであるため、期間Ｔ７において強誘電体メモリ装置１０への書き込みが行われる。期間Ｔ７内において、キャッシュ読出し要求信号ＣＲＤｎがハイレベルからローレベルに移行し、メモリバンク書込み要求信号ＢＷＲｎ[３１]がハイレベルからローレベルに移行すると、矢印Ｉで示すように、キャッシュメモリＢ２６のデータは読み出され（Ｒｅａｄ）、マルチプレクサ４０およびバスバッファ＆レジスタ３４を介して、メモリバンク３１に書き戻される（Ｗｒｉｔｅ）。所定のパルス期間後キャッシュ読出し要求信号ＣＲＤｎはローレベルからハイレベルに遷移する。また、矢印Ｊで示すように、Ｉ／Ｏドライバ２４から入力データ信号がキャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。

第１の実施の形態に係る強誘電体メモリ装置のキャッシュバンクへのデータコピー動作時の複数のバンクの動作タイミングチャートは、図１５に示すように表される。より具体的には、一例としてメモリバンク１においてリフレッシュを行うために、事前にメモリバンク１のデータをキャッシュバンク２０へとコピーしている際の動作を示すものである。

―キャッシュバンクへのデータコピー動作時―
図１５においても図１４と同様に、期間Ｔ１で待機状態、期間Ｔ２で読出しキャッシュヒット状態、期間Ｔ３で書込みキャッシュヒット状態、期間Ｔ４で読出しキャッシュミス・ライトバックなしの状態、期間Ｔ５で書込みキャッシュミス・ライトバックなしの状態、期間Ｔ６で読出しキャッシュミス・ライトバックありの状態、期間Ｔ７で書込みキャッシュミス・ライトバックありの状態が示されている。

（ａ）まず、タイミング０〜ｔ１の期間Ｔ１は、待機状態を示す。メモリ有効信号ＣＥｎの立下りタイミング０から次の立下りタイミングｔ１までが期間Ｔ１に対応する。アドレス信号ＡＤＤＲ[１５：０]は図示の通り与えられる。キャッシュヒット信号ＨＩＴは、ローレベル状態にある。入力制御信号ＷＥｎ、キャッシュ読出し要求信号ＣＲＤｎ、キャッシュ書込み要求信号ＣＷＲｎ、メモリバンク読出し要求信号ＢＲＤｎ[０]，ＢＲＤｎ[６４]、バスセレクト信号ＢＢＵＳ[１]、メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]、メモリバンク書込み要求信号ＢＷＲｎ[３１]、メモリバンク読出し要求信号ＢＲＤｎ[６４]は、いずれもハイレベルにある。

ここで、メモリバンク読出し要求信号ＢＲＤｎ[１]がハイレベルからローレベルに移行し、メモリバンク書込み要求信号ＢＷＲｎ[６４]がハイレベルからローレベルに移行すると、メモリバンク１内のデータは読み出され（Ｒｅａｄ）、キャッシュ読出し信号ラインＣＲＤＬ[１５：０]を介してキャッシュメモリＡで構成されるキャッシュバンク２０へ書き込まれる。この結果、矢印Ａで示すように、キャッシュバンク２０へのデータコピーが実行される。

（ｂ）タイミングｔ１〜ｔ２の期間Ｔ２は、読出しキャッシュヒット状態を示す。タイミングｔ１において、図１５の「キャッシュ」欄に「Ｃ」で示すように、キャッシュヒット有無が判別され、キャッシュヒット信号ＨＩＴがローレベルからハイレベルに遷移し、キャッシュ読出し要求信号ＣＲＤｎがハイレベルからローレベルに移行すると、矢印Ａで示すように、キャッシュメモリＢ２６からデータが読み出され、マルチプレクサ４２を介して出力データ信号がＩ／Ｏドライバ２４から出力される（Ｒｅａｄ）。キャッシュ読出し要求信号ＣＲＤｎは、所定のパルス期間の経過後、ローレベルからハイレベルへと移行する。ここで、期間Ｔ２において、メモリバンク読出し要求信号ＢＲＤｎ[１]がハイレベルからローレベルに遷移し、また、メモリバンク書込み要求信号ＢＷＲｎ[６４]がハイレベルからローレベルに移行すると、メモリバンク１内のデータは読み出され（Ｒｅａｄ）、キャッシュ読出し信号ラインＣＲＤＬ[１５：０]を介してキャッシュメモリＡで構成されるキャッシュバンク２０へ書き込まれる。この結果、矢印Ｃで示すように、キャッシュバンク２０へのデータコピーが実行される。メモリバンク読出し要求信号ＢＲＤｎ[１]およびメモリバンク書込み要求信号ＢＷＲｎ[６４]は、所定のパルス期間の経過後、ローレベルからハイレベルに遷移する。

（ｃ）タイミングｔ２〜ｔ３の期間Ｔ３は、書込みキャッシュヒット状態を示す。キャッシュヒット信号ＨＩＴは、ハイレベルにある。タイミングｔ２よりも後に、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに遷移すると、矢印Ｄで示すように、Ｉ／Ｏドライバ２４から入力データ信号がキャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。

また、タイミングｔ２よりも後に、メモリバンク読出し要求信号ＢＲＤｎ[１]がハイレベルからローレベルに遷移し、また、メモリバンク書込み要求信号ＢＷＲｎ[６４]がハイレベルからローレベルに移行すると、メモリバンク１内のデータは読み出され（Ｒｅａｄ）、キャッシュ読出し信号ラインＣＲＤＬ[１５：０]を介してキャッシュメモリＡで構成されるキャッシュバンク２０へ書き込まれる。この結果、矢印Ｅで示すように、キャッシュバンク２０へのデータコピーが実行される。

（ｄ）タイミングｔ３〜ｔ４の期間Ｔ４は、読出しキャッシュミス・ライトバックなしの状態を示す。タイミングｔ３において、キャッシュヒット信号ＨＩＴがハイレベルからローレベルに遷移する。期間Ｔ４において、メモリバンク読出し要求信号ＢＲＤｎ[１]がハイレベルからローレベルに遷移すると、矢印Ｆで示すように、メモリバンク１のデータが読み出され、出力データ信号がＩ／Ｏドライバ２４から出力される（Ｒｅａｄ）。なお、バスセレクト信号ＢＢＵＳ[１]がハイレベルからローレベルに移行していることから、メモリバンク１から、バスラインをデータ読出し信号ラインＤＲＤＬに切り替えて、バスバッファ＆レジスタ３６およびマルチプレクサ４２を介してＩ／Ｏドライバ２４へとデータが出力される。また、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに遷移すると、矢印Ｇで示すように、メモリバンク１のデータが読み出され、バスバッファ＆レジスタ３６およびマルチプレクサ３８を介して、キャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。

（ｅ）タイミングｔ４〜ｔ５の期間Ｔ５は、書込みキャッシュミス・ライトバックなしの状態を示す。キャッシュヒット信号ＨＩＴは、ローレベルにある。キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに遷移すると、矢印Ｈで示すように、Ｉ／Ｏドライバ２４から入力データ信号がキャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。また、メモリバンク読出し要求信号ＢＲＤｎ[1]がハイレベルからローレベルに移行すると、キャッシュ読出し信号ラインＣＲＤＬ[１５：０]を介してメモリバンク１のデータが読み出され、キャッシュメモリＡで構成されるキャッシュバンク２０へ書き込まれる（Ｗｒｉｔｅ）。この結果、矢印Ｉで示すように、キャッシュバンク２０へのデータコピーが実行される。所定の期間経過後、メモリバンク読出し要求信号ＢＲＤｎ[1]はローレベルからハイレベルに移行する。

（ｆ）タイミングｔ５〜ｔ６の期間Ｔ６は、読出しキャッシュミス・ライトバックありの状態を示す。キャッシュヒット信号ＨＩＴは、ローレベルにある。期間Ｔ６内において、キャッシュ読出し要求信号ＣＲＤｎがハイレベルからローレベルに移行し、メモリバンク書込み要求信号ＢＷＲｎ[３１]は、ハイレベルからローレベルに移行すると、矢印Ｊで示すように、キャッシュメモリＢ２６のデータは読み出され（Ｒｅａｄ）、ライトバックするために、マルチプレクサ４０およびバスバッファ＆レジスタ３４を介して、メモリバンク３１に書き戻される（Ｗｒｉｔｅ）。

また、メモリバンク読出し要求信号ＢＲＤｎ[０]がハイレベルからローレベルに移行し、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに遷移すると、矢印Ｌで示すように、メモリバンク０のデータは読み出され（Ｒｅａｄ）、バスバッファ＆レジスタ３６およびマルチプレクサ３８を介して、キャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。同時に、矢印Ｋで示すように、メモリバンク０のデータは読み出され、バスバッファ＆レジスタ３６およびマルチプレクサ４２を介して、出力データ信号がＩ／Ｏドライバ２４から出力される（Ｒｅａｄ）。

一方、メモリバンク読出し要求信号ＢＲＤｎ[１]がハイレベルからローレベルに遷移し、メモリバンク書込み要求信号ＢＷＲｎ[６４]は、ハイレベルからローレベルに移行すると、メモリバンク１のデータが読み出され、キャッシュ読出し信号ラインＣＲＤＬ[１５：０]を介してキャッシュメモリＡで構成されるキャッシュバンク２０へ書き込まれる（Ｗｒｉｔｅ）。この結果、矢印Ｍで示すように、キャッシュバンク２０へのデータコピーが実行される。

（ｇ）タイミングｔ６〜ｔ７の期間Ｔ７は、書込みキャッシュミス・ライトバックありの状態を示す。キャッシュヒット信号ＨＩＴは、ローレベルにある。

期間Ｔ７内において、キャッシュ読出し要求信号ＣＲＤｎがハイレベルからローレベルに移行し、メモリバンク書込み要求信号ＢＷＲｎ[３１]がハイレベルからローレベルに移行すると、矢印Ｎで示すように、キャッシュメモリＢ２６のデータは読み出され（Ｒｅａｄ）、ライトバックするために、マルチプレクサ４０およびバスバッファ＆レジスタ３４を介して、メモリバンク３１に書き戻される（Ｗｒｉｔｅ）。

また、矢印Ｏで示すように、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに遷移すると、Ｉ／Ｏドライバ２４から入力データ信号がキャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。

一方、メモリバンク読出し要求信号ＢＲＤｎ[１]がハイレベルからローレベルに遷移し、メモリバンク書込み要求信号ＢＷＲｎ[６４]が、ハイレベルからローレベルに移行すると、メモリバンク１のデータが読み出され、キャッシュ読出し信号ラインＣＲＤＬ[１５：０]を介してキャッシュメモリＡで構成されるキャッシュバンク２０へ書き込まれる（Ｗｒｉｔｅ）。この結果、矢印Ｐで示すように、キャッシュバンク２０へのデータコピーが実行される。

（ｈ）タイミングｔ７〜ｔ８の期間Ｔ８およびタイミングｔ８〜ｔ９の期間Ｔ９の動作は、期間Ｔ１における動作と同様に、メモリバンク読出し要求信号ＢＲＤｎ[１]がハイレベルからローレベルに遷移し、メモリバンク書込み要求信号ＢＷＲｎ[６４]が、ハイレベルからローレベルに移行すると、メモリバンク１内のデータは読み出され（Ｒｅａｄ）、キャッシュ読出し信号ラインＣＲＤＬ[１５：０]を介してキャッシュメモリＡで構成されるキャッシュバンク２０へ書き込まれる。この結果、矢印ＱおよびＲで示すように、キャッシュバンク２０へのデータコピーが実行される。

第１の実施の形態に係る強誘電体メモリ装置のリフレッシュ動作時の複数のメモリバンクの動作タイミングチャートは、図１６に示すように表される。より具体的には、図１５を参照して説明した、メモリバンク１からキャッシュバンク２０へのコピーが完了した後に、実際にメモリバンク１でリフレッシュを行なっている際の動作を説明する。

―リフレッシュ動作時―
図１６においても、期間Ｔ１で待機状態、期間Ｔ２で読出しキャッシュヒット状態、期間Ｔ３で書込みキャッシュヒット状態、期間Ｔ４で読出しキャッシュミス・ライトバックなしの状態、期間Ｔ５で書込みキャッシュミス・ライトバックなしの状態、期間Ｔ６で読出しキャッシュミス・ライトバックありの状態、期間Ｔ７で書込みキャッシュミス・ライトバックありの状態が示されている。

ここで、図１４において説明した通常動作と、図１６におけるリフレッシュ時の動作との違いを簡単に説明すると、以下のようである。すなわち、メモリバンク１においては、メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]に応じて、リフレッシュ動作が実行される。その間に、もしキャッシュミスやライトバックのために、リフレッシュ中のメモリバンク１へのアクセスが必要となった場合には、データをコピー済みのキャッシュバンク２０へと代わりにアクセスがされる。強誘電体メモリ装置１０においては、その他の動作は図１４に説明したものと同じであり、リフレッシュペナルティー無しの通常動作が可能である。

以下、図１６の動作について説明する。

第１の実施の形態に係る強誘電体メモリ装置のリフレッシュ動作は、図１６に示すように、期間Ｔ１と期間Ｔ２の２サイクル、期間Ｔ３とＴの２サイクル、期間Ｔ５とＴ６の２サイクル、および期間Ｔ７とＴ８の２サイクルにわたって実行される。

（ａ）まず、タイミング０〜ｔ１の期間Ｔ１は、待機状態を示す。メモリ有効信号ＣＥｎのハイレベルからローレベルへの移行時（立下りタイミング）から次の立下りタイミングまでが、期間Ｔ１に対応する。アドレス信号ＡＤＤＲ[１５：０]は図示の通り与えられる。アドレスイネーブル信号ＡＥｎは、ハイレベルからローレベルに移行する。入力制御信号ＷＥｎは、ハイレベル状態にある。すなわち、タイミング０では、負論理であるアドレスイネーブル信号ＡＥｎおよび入力制御信号ＷＥｎはハイレベルである。キャッシュヒット信号ＨＩＴは、ローレベルである。キャッシュ読出し要求信号ＣＲＤｎ、キャッシュ書込み要求信号ＣＷＲｎ、メモリバンク読出し要求信号ＢＲＤｎ[０]，ＢＲＤｎ[１]，ＢＲＤｎ[６４]、バスセレクト信号ＢＢＵＳ[１]、メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]、メモリバンク書込み要求信号ＢＷＲｎ[３１]，ＢＷＲｎ[６４]いずれもハイレベルにある。メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]は、ハイレベルからローレベルに移行すると、メモリバンク１内のリフレッシュが実行される（Ｒｅｆｒeｓｈ）。

（ｂ）タイミングｔ１〜ｔ２の期間Ｔ２は、読出しキャッシュヒット状態を示す。タイミングｔ１において入力制御信号ＷＥｎはハイレベルであるため、期間Ｔ２において強誘電体メモリ装置１０への書込みは行われない。タイミングｔ１において、図１４の「キャッシュ」欄に「Ｃ」で示すように、キャッシュヒット有無が判別され、キャッシュヒット信号ＨＩＴがローレベルからハイレベルに遷移する。その後キャッシュ読出し要求信号ＣＲＤｎがハイレベルからローレベルに移行すると、矢印Ａで示すように、キャッシュメモリＢ２６からデータが読み出され、出力データ信号がＩ／Ｏドライバ２４から出力される（Ｒｅａｄ）。所定のパルス期間後、キャッシュ読出し要求信号ＣＲＤｎはローレベルからハイレベルに移行する。メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]は、ローレベルが維持されるため、メモリバンク１内のリフレッシュが継続的に実行される（Ｒｅｆｒeｓｈ）。

（ｃ）タイミングｔ２〜ｔ３の期間Ｔ３は、書込みキャッシュヒット状態を示す。タイミングｔ２において入力制御信号ＷＥｎはローレベルであるため、期間Ｔ３において強誘電体メモリ装置１０への書込みが行われる。期間Ｔ３内において、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに遷移すると、矢印Ｂで示すように、Ｉ／Ｏドライバ２４から入力データ信号がキャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。所定のパルス期間後キャッシュ書込み要求信号ＣＷＲｎはローレベルからハイレベルに遷移する。メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]は、タイミングｔ２の近傍において、所定の期間ハイレベルに遷移した後、再びローレベルに移行するため、メモリバンク１内のリフレッシュが実行される（Ｒｅｆｒeｓｈ）。

（ｄ）タイミングｔ３〜ｔ４の期間Ｔ４は、読出しキャッシュミス・ライトバックなしの状態を示す。ここでは、所望のデータがキャッシュバンク２０に記憶されていた場合の例を示す。タイミングｔ３において入力制御信号ＷＥｎはハイレベルであるため、期間Ｔ４において強誘電体メモリ装置１０への書込みは行われない。タイミングｔ３において、キャッシュヒット信号ＨＩＴがハイレベルからローレベルに遷移し、その後メモリバンク読出し要求信号ＢＲＤｎ[６４]がハイレベルからローレベルに移行すると、矢印Ｄで示すように、キャッシュバンク２０のデータが読み出され、バスバッファ＆レジスタ３６およびマルチプレクサ４２を介して、出力データ信号がＩ／Ｏドライバ２４から出力される（Ｒｅａｄ）。また、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに移行するので、矢印Ｃで示すように、キャッシュバンク２０のデータが読み出され、バスバッファ＆レジスタ３６、マルチプレクサ３８を介して、キャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]は、ローレベルが維持されるため、メモリバンク１内のリフレッシュが継続的に実行される（Ｒｅｆｒeｓｈ）。

（ｅ）タイミングｔ４〜ｔ５の期間Ｔ５は、書込みキャッシュミス・ライトバックなしの状態を示す。キャッシュヒット信号ＨＩＴは、ローレベルにある。タイミングｔ４において入力制御信号ＷＥｎはローレベルであるため、期間Ｔ５において強誘電体メモリ装置１０への書込みが行われる。期間Ｔ５内において、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに移行するので、矢印Ｅで示すように、Ｉ／Ｏドライバ２４から入力データ信号がキャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。書込みキャッシュミスでもライトバックをしない期間Ｔ５の場合には、各信号の経過は、書込みキャッシュヒットをした期間Ｔ３と同様のタイミング経過となる。メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]は、タイミングｔ４の近傍において、所定の期間ハイレベルに遷移した後、再びローレベルに移行するため、メモリバンク１内のリフレッシュが実行される（Ｒｅｆｒeｓｈ）。

（ｆ）タイミングｔ５〜ｔ６の期間Ｔ６は、読出しキャッシュミス・ライトバックありの状態を示す。キャッシュヒット信号ＨＩＴは、ローレベルにある。期間Ｔ６内において、キャッシュ読出し要求信号ＣＲＤｎがハイレベルからローレベルに移行し、メモリバンク書込み要求信号ＢＷＲｎ[３１]がハイレベルからローレベルに移行して、矢印Ｆで示すように、キャッシュメモリＢ２６のデータは読み出され（Ｒｅａｄ）、マルチプレクサ４０およびバスバッファ＆レジスタ３４を経由してメモリバンク３１に書き戻される（Ｗｒｉｔｅ）。所定のパルス期間後キャッシュ読出し要求信号ＣＲＤｎはローレベルからハイレベルに遷移し、メモリバンク書込み要求信号ＢＷＲｎ[３１]がローレベルからハイレベルに移行する。メモリバンク読出し要求信号ＢＲＤｎ[０]がハイレベルからローレベルに移行し、矢印Ｈで示すように、メモリバンク０のデータは読み出され、バスバッファ＆レジスタ３６およびマルチプレクサ４２を介して、出力データ信号がＩ／Ｏドライバ２４から出力される（Ｒｅａｄ）。また、キャッシュ書込み要求信号ＣＷＲｎがハイレベルからローレベルに遷移し、矢印Ｇで示すように、メモリバンク０のデータは読み出され（Ｒｅａｄ）、バスバッファ＆レジスタ３６およびマルチプレクサ３８を介して、キャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。キャッシュ書込み要求信号ＣＷＲｎは、所定のパルス期間後ローレベルからハイレベルに遷移する。

以上のように、まずライトバックするため、キャッシュメモリＢ２６のデータは読み出されてバスバッファ＆レジスタ３４にバッファされ、メモリバンク３１に書き込みされる。また、メモリバンク０から読み出しするデータは、バスバッファ＆レジスタ３６を介して、キャッシュメモリＢ２６に書き込みされる。このように、異なるバスバッファ＆レジスタ３４・３６を使い分けるので、メモリバンク３１へのライトバックが終わる前に、メモリバンク０からキャッシュメモリＢ２６への書込みを開始することが可能である。

メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]は、ローレベルが維持されるため、メモリバンク１内のリフレッシュが継続的に実行される（Ｒｅｆｒeｓｈ）。

（ｇ）タイミングｔ６〜ｔ７の期間Ｔ７は、書込みキャッシュミス・ライトバックありの状態を示す。キャッシュヒット信号ＨＩＴは、ローレベルにある。タイミングｔ６において入力制御信号ＷＥｎはローレベルであるため、期間Ｔ７において強誘電体メモリ装置１０への書込みが行われる。期間Ｔ７内において、キャッシュ読出し要求信号ＣＲＤｎがハイレベルからローレベルに移行し、メモリバンク書込み要求信号ＢＷＲｎ[３１]がハイレベルからローレベルに移行すると、矢印Ｉで示すように、キャッシュメモリＢ２６のデータは読み出され（Ｒｅａｄ）、マルチプレクサ４０およびバスバッファ＆レジスタ３４を介して、メモリバンク３１に書き戻される（Ｗｒｉｔｅ）。所定のパルス期間後キャッシュ読出し要求信号ＣＲＤｎはローレベルからハイレベルに遷移する。また、矢印Ｊで示すように、Ｉ／Ｏドライバ２４から入力データ信号がキャッシュメモリＢ２６に書き込まれる（Ｗｒｉｔｅ）。メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]は、タイミングｔ６の近傍において、所定の期間ハイレベルに遷移した後、再びローレベルに移行するため、メモリバンク１内のリフレッシュが実行される（Ｒｅｆｒeｓｈ）。

（ｈ）メモリバンクリフレッシュ要求信号ＢＲＥＦｎ[1]は、タイミングｔ８の近傍において、所定の期間ハイレベルに遷移した後、再びローレベルに移行するため、タイミングｔ７〜ｔ８の期間Ｔ８およびタイミングｔ８〜ｔ９の期間Ｔ９の動作は、期間Ｔ１の動作と同様に、メモリバンク１内のリフレッシュが実行される（Ｒｅｆｒeｓｈ）。

以上で説明した強誘電体メモリ装置１０のリフレッシュ動作は、図１６で例えば期間Ｔ１・期間Ｔ２の２サイクルにわたった場合について示しているが、これに限るものではなく、リフレッシュ動作がより長いサイクルにわたる場合でも本発明を適用できる。

以上で説明した図１４〜図１６は、強誘電体メモリ装置１０の動作タイミングの単なる一例を示したものであり、各図面にて説明したＴ１−Ｔ９の区間を任意に組み合わせた動作タイミングも、本発明に含まれることはもちろんである。

ＤＲＡＭモード動作時に行われるリフレッシュサイクルにおいて、リフレッシュ対象セルに予めＦＲＡＭモードでデータを書き込むことで、電源遮断時に発生するデータ退避（全メモリセルへのＦＲＡＭモードでのデータ書込み）処理を高速化、低消費電力化することができる。この手法では、通常時はヒステリシス特性を利用せず、駆動する容量を低減することで動作の高速化を図ることができ、また、通常時は分極反転も生じないため、デバイスの特性劣化を抑制できるという効果がある。

しかるに、この方法を用いる場合、メモリアクセスは高速なＤＲＡＭモード動作で行い、リフレッシュはＤＲＡＭモードより低速なＦＲＡＭモードで行うことになるため、リフレッシュサイクルタイムがメモリアクセスタイムより長くなる。

第１の実施の形態に係る強誘電体メモリ装置によれば、メモリ内部にキャッシュメモリＡを設けると共に、リフレッシュを行う際は、対象メモリセル（もしくはメモリブロック）に保持されているデータを予めキャッシュメモリＡにコピーする。リフレッシュ処理中に当該ブロックに外部アクセス要求があった場合は、キャッシュメモリＡ内のデータを使用し、リフレッシュ処理を継続する。リフレッシュ終了後は、キャッシュメモリＡのデータを当該ブロックに書き戻す。この場合、リフレッシュ対象メモリセル（もしくはメモリブロック）は外部アクセス要求から完全に独立しており、メモリアクセスタイムとは無関係にリフレッシュ可能期間を設定することができる。

また、リフレッシュ対象メモリセル（もしくはメモリブロック）のデータをキャッシュメモリＡにコピーする際は、リフレッシュ対象メモリセル（もしくはメモリブロック）がアクセスされていない期間を使用し、データコピーのためのアクセスにより外部アクセス要求が拒否されることがないようにする（データコピーの隠蔽）ことができる。

このため、キャッシュメモリＢを設け、一度アクセスされたデータはキャッシュに保持させるようにして、特定のリフレッシュ対象メモリセル（もしくはメモリブロック）が集中的に外部からアクセスされていても、キャッシュメモリＢがヒットすることで、データコピーのための期間を設けることができる。

この場合、キャッシュメモリＢがどのようにヒットするかによらずに、必ずコピーができるようにするには、データコピーのためのアクセスタイムは、外部アクセス要求時に用いられるＤＲＡＭモード時のメモリアクセスタイムより短くなければならない。しかるに、データコピーのためのアクセスはＤＲＡＭモードで行うため、上記の制約は問題とならない。

以上の方法を用いることで、リフレッシュサイクルタイムがメモリアクセスタイムより長い場合でも、リフレッシュ処理を完全に隠蔽することができる。

本発明によれば、ＢＬ上に負荷容量調整セルを設け、ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立することができ、かつ外部アクセス要求に影響を与えず、かつメモリアクセスタイムとは無関係にリフレッシュ可能期間を設定可能な強誘電体メモリ装置を提供することができる。

また、本発明によれば、通常動作時には、高速動作のため容量負荷が小さいＤＲＡＭ動作モードで動作させ、電源オン/オフ時には、電源オフ期間のデータ保持のためＦＲＡＭ動作モードで動作させ、電源遮断時のデータ退避処理の高速化が可能であり、かつ外部アクセス要求に影響を与えず、かつメモリアクセスタイムとは無関係にリフレッシュ可能期間を設定可能な強誘電体メモリ装置を提供することができる。

本発明によれば、リフレッシュサイクルタイムがメモリアクセスタイムより長い場合でも、リフレッシュ処理を完全に隠蔽することができる強誘電体メモリ装置の動作方法を提供することができる。

本発明によれば、分極反転回数低減による、強誘電体デバイスの特性劣化を抑制することができ、かつリフレッシュ動作を完全に隠蔽することができる強誘電体メモリ装置の動作方法を提供することができる。

本発明によれば、ＳＲＡＭと同程度の動作速度の高速化が図ることができる。

また、本発明によれば、電源遮断時のデータ退避処理の高速化を図ることができる。

また、本発明によれば、分極反転回数低減による、強誘電体デバイスの特性劣化を抑制することができる。

[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態などを含む。

本発明の強誘電体メモリ装置は、不揮発性メモリ、ＬＳＩ混載（エンベデッド）メモリなど幅広い分野に適用可能である。

本発明の第１の実施の形態に係る強誘電体メモリ装置の模式的ブロック構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の１つのメモリバンクの模式的ブロック構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置のビット線ＢＬに沿う強誘電体メモリセルと負荷容量調整セルの模式的回路構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の具体的構成例として、１ＭビットＦＲＡＭの模式的ブロック構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の１つのメモリバンクの構成例の模式的ブロック構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の動作の概略を説明するタイミングチャート図。 本発明の第１の実施の形態に係る強誘電体メモリ装置において、通常動作時（ＤＲＡＭ動作モード）の強誘電体メモリセルの読出し動作を説明するための回路構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の通常動作時（ＤＲＡＭ動作モード）の強誘電体メモリセルのＤＲＡＭ読出し動作を説明するためのヒステリシス特性上の動作説明図。 本発明の第１の実施の形態に係る強誘電体メモリ装置のの動作例であって、電源オン動作時（ＦＲＡＭ動作モード）の強誘電体メモリセルの動作説明のための回路構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置のＦＲＡＭ動作モードの強誘電体メモリセルのＦＲＡＭ読出し動作を説明するためのヒステリシス特性上の動作説明図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の動作例であって、リフレッシュ動作時の強誘電体メモリセルの動作説明のための回路構成図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の動作例であって、（ａ）リフレッシュ動作時の強誘電体メモリセルの動作波形図、（ｂ）充電電荷でのみデータを保持する通常動作時（ＤＲＡＭ動作モード）のヒステリシス特性上の動作説明図、（ｃ）データ書込み動作時（ＦＲＡＭ動作モード）のヒステリシス特性上の動作説明図、（ｄ）データ書込み動作時（ＦＲＡＭ動作モード）のヒステリシス特性上の動作説明図、（ｅ）充電電荷および残留分極電荷の両方でデータを保持する通常動作時（ＤＲＡＭ動作モード）のヒステリシス特性上の動作説明図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の１つのメモリバンクの動作タイミングチャート図。 本発明の第１の実施の形態に係る強誘電体メモリ装置の通常動作時の複数のメモリバンクの動作タイミングチャート図。 本発明の第１の実施の形態に係る強誘電体メモリ装置のキャッシュバンクへのデータコピー動作時の複数のメモリバンクの動作タイミングチャート図。 本発明の第１の実施の形態に係る強誘電体メモリ装置のリフレッシュ動作時の複数のメモリバンクの動作タイミングチャート図。

符号の説明

１０…強誘電体メモリ装置
１８,１８₀,１８₁,…,１８₆₂,１８₆₃…メモリバンク（Ｂａｎｋ）
２０…キャッシュバンク（キャッシュメモリＡ）
２２…バス切替部
２４，２５…入出力制御部（Ｉ／Ｏドライバ）
２６…キャッシュメモリＢ
２７…判定回路
２８…バッファ制御回路
３０…アドレスバッファ
３２…メモリバンク／キャッシュ制御シーケンサ
３３…メモリバンク制御シーケンサ
３４，３６…バスバッファ＆レジスタ
３８，４０，４２，５２，５４…マルチプレクサ
４０ａ,４０ｂ,４０ｃ,４０ｄ…行デコーダ
４２,４２ａ,４２ｂ,４２ｃ,４２ｄ…ＷＬ／ＰＬドライバ
４４ａ,４４ｂ…ＦＲＡＭセルアレイ部
４８…プリデコーダ
５０…センスアンプおよび列デコーダ
６０…強誘電体メモリセル
６２…センスアンプ（ＳＡ）
６４…負荷容量調整セル
６６…負荷容量切替部
６６ａ，６６ｂ…負荷容量調整アレイ部
ＢＬＣ…ビット線容量制御線
Ｃ_F,Ｃ_F1,Ｃ_F2,Ｃ_F3…強誘電体キャパシタ
Ｃ_S…強誘電体キャパシタＣ_Fの値
Ｃ_B…ビット線容量
Ｃ_L…負荷容量
Ｖ_S…強誘電体キャパシタＣ_Fに蓄積される電圧
Ｖ_B…ビット線ＢＬの電圧
ＢＬ，ＢＬｎ,ＢＬ０，ＢＬ０ｎ，ＢＬ１，ＢＬ１ｎ…ビット線
ＷＬ，ＷＬ０，ＷＬ１…ワード線
ＰＬ，ＰＬ０，ＰＬ１…プレート線
Ａ，ＡＤ，ＡＤＤＲ…アドレス信号
ＡＥｎ…アドレスイネーブル信号
ＤＳ…データ信号
ＲＤＬ…読出しデータ信号
ＷＤＬ…書込みデータ信号
ＷＬＣ…ワード線制御信号
ＰＬＣ…プレート線制御信号
ＢＬＣＣ…ビット線容量制御信号
ＳＡＥ…センスアンプ制御信号
ＯＥ，ＯＥｎ…出力制御信号
ＷＥ，ＷＥｎ…入力制御信号
ＣＥｎ…メモリ有効信号
ＣＬＫ…クロック信号
ＨＩＴ…キャッシュヒット信号
ＣＲＤｎ…キャッシュ読出し要求信号
ＣＷＲｎ…キャッシュ書込み要求信号
ＢＲＤｎ…メモリバンク読出し要求信号
ＢＷＲｎ…メモリバンク書込み要求信号
ＢＢＵＳ…バスセレクト信号
ＲＥＦＡ…リフレッシュ／コピー選択アドレス信号
ＢＲＥＦｎ…メモリバンクリフレッシュ要求信号
ＩＯ…入出力データ信号
ＣＲＤＬ…キャッシュ読出し信号ライン
ＣＷＤＬ…キャッシュ書込み信号ライン
ＤＲＤＬ…データ読出し信号ライン
ＤＷＤＬ…データ書込み信号ライン

Claims (15)

1. 強誘電体メモリからなるメモリセルアレイを備える複数のメモリバンクと、
   前記メモリバンクとバス接続され、前記メモリバンクのデータをコピーするためのキャッシュバンクと、
   前記メモリバンクおよび前記キャッシュバンクのアクセス及びリフレッシュをするためのメモリバンク／キャッシュ制御シーケンサと
   を備え、リフレッシュ動作の遅延なく各メモリサイクルの間に前記強誘電体メモリへのランダムなアクセス制御が可能であり、
   前記強誘電体メモリは、少なくとも１つの強誘電体薄膜を備える強誘電体キャパシタを含み、前記強誘電体メモリセル内のデータは、前記強誘電体キャパシタに充電される電荷、あるいは、前記強誘電体薄膜内部の残留分極電荷によって保持され、前記強誘電体キャパシタに充電される充電電荷で保持される場合、リフレッシュ動作時に、前記強誘電体薄膜内部の残留分極電荷としてもデータを保持することを特徴とする強誘電体メモリ装置。
2. 前記強誘電体メモリは、列方向に配置された複数のビット線と、前記ビット線に直交し、行方向に配置された複数のワード線と、前記ビット線に直交し、行方向に配置された複数のプレート線と、前記ビット線に直交し、行方向に配置されたビット線制御線と、前記複数のビット線と前記複数のワード線および前記プレート線の交差部に配置され、一方の電極を前記プレート線に接続された前記強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極にソースまたはドレインの一方,前記ビット線にソースまたはドレインの他方,前記ワード線にゲートを接続されたメモリセルトランジスタからなる強誘電体メモリセルと、前記複数のビット線と前記ビット線制御線の交差部に配置され、一方の電極を接地電位に接続された負荷容量と、前記負荷容量の他方の電極にソースまたはドレインの一方,前記ビット線にソースまたはドレインの他方,前記ビット線制御線にゲートを接続された負荷容量調整トランジスタからなる負荷容量調整セルとを備えることを特徴とする請求項１に記載の強誘電体メモリ装置。
3. 前記強誘電体メモリセルが接続される前記ビット線の容量を調整することを特徴とする請求項２に記載の強誘電体メモリ装置。
4. 前記負荷容量調整セルは、前記強誘電体メモリセル内のデータを読み出す際、前記強誘電体キャパシタに充電される充電電荷で保持される場合と、前記強誘電体薄膜内部の残留分極電荷によって保持される場合とで、前記ビット線の容量を切り換えることを特徴とする請求項２に記載の強誘電体メモリ装置。
5. 強誘電体メモリからなるメモリセルアレイを備える複数のメモリバンクと、
   前記メモリバンクとバス接続され、前記メモリバンクのデータをコピーするためのキャッシュバンクと、
   前記メモリバンクおよび前記キャッシュバンクのアクセス及びリフレッシュをするためのメモリバンク／キャッシュ制御シーケンサと
   を備え、リフレッシュ動作の遅延なく各メモリサイクルの間に前記強誘電体メモリへのランダムなアクセス制御が可能であり、
   前記強誘電体メモリは、列方向に配置された複数のビット線と、前記ビット線に直交し、行方向に配置された複数のワード線と、前記ビット線に直交し、行方向に配置された複数のプレート線と、前記ビット線に直交し、行方向に配置されたビット線制御線と、前記複数のビット線と前記複数のワード線および前記プレート線の交差部に配置され、一方の電極を前記プレート線に接続された強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極にソースまたはドレインの一方,前記ビット線にソースまたはドレインの他方,前記ワード線にゲートを接続されたメモリセルトランジスタからなる強誘電体メモリセルと、前記複数のビット線と前記ビット線制御線の交差部に配置され、一方の電極を接地電位に接続された負荷容量と、前記負荷容量の他方の電極にソースまたはドレインの一方,前記ビット線にソースまたはドレインの他方,前記ビット線制御線にゲートを接続された負荷容量調整トランジスタからなる負荷容量調整セルとを備え、
   前記強誘電体キャパシタは、少なくとも１つの強誘電体薄膜を備え、
   前記負荷容量調整セルは、前記強誘電体メモリセル内のデータを読み出す際、前記強誘電体キャパシタに充電される充電電荷で保持される場合と、前記強誘電体薄膜内部の残留分極電荷によって保持される場合とで、前記ビット線の容量を切り換えることを特徴とする強誘電体メモリ装置。
6. 前記強誘電体キャパシタに充電される充電電荷で保持される場合、リフレッシュ動作時に、前記強誘電体薄膜内部の残留分極電荷としてもデータを保持することを特徴とする請求項５に記載の強誘電体メモリ装置。
7. 電源遮断後に、前記強誘電体薄膜内部の残留分極電荷としてデータを保持していないメモリセルに対して、前記強誘電体薄膜内部の残留分極電荷としてデータを保持することを特徴とする請求項４または５に記載の強誘電体メモリ装置。
8. 電源投入後に、前記強誘電体薄膜内部の残留分極電荷としてデータを保持しているメモリセルに対し、前記強誘電体キャパシタに充電される充電電荷としてデータを保持することを特徴とする請求項４または５に記載の強誘電体メモリ装置。
9. リフレッシュ動作は前記メモリバンク単位で行うことを特徴とする請求項１または５に記載の強誘電体メモリ装置。
10. 前記強誘電体メモリ装置は、アクセスされた場合に、対象となるデータがあるか否かを判定する判定回路を有するキャッシュメモリを備えることを特徴とする請求項１または５に記載の強誘電体メモリ装置。
11. 前記強誘電体メモリ装置がアクセスされた場合に、前記キャッシュメモリに対象データがありキャッシュヒットの場合には、当該キャッシュメモリにアクセスされ、対象データがなくキャッシュミスの場合には、読み出しの場合には対象のメモリバンクへアクセスし、書込みの場合には、前記キャッシュメモリに記憶されていたデータを元のメモリバンクに書き戻すことを特徴とする請求項１１に記載の強誘電体メモリ装置。
12. 強誘電体メモリからなるメモリセルアレイを備える複数のメモリバンクと、前記メモリバンクとバス接続され、前記メモリバンクのデータをコピーするためのキャッシュバンクと、前記メモリバンクおよび前記キャッシュバンクのアクセス及びリフレッシュをするためのメモリバンク／キャッシュ制御シーケンサとを備え、前記強誘電体メモリは、少なくとも１つの強誘電体薄膜を備える強誘電体キャパシタを含む強誘電体メモリ装置の動作方法において、
    リフレッシュを行う際は、リフレッシュ対象メモリセルもしくはメモリブロックに保持されているデータを予め前記キャッシュバンクにコピーするステップと、
    リフレッシュ処理中に当該メモリブロックに外部アクセス要求があった場合は、前記キャッシュバンク内のデータを使用し、リフレッシュ処理を継続するステップと、
    リフレッシュ終了後は、前記キャッシュバンクのデータを当該メモリブロックに書き戻すステップと
    を有し、
    前記強誘電体メモリセル内のデータは、前記強誘電体キャパシタに充電される電荷、あるいは、前記強誘電体薄膜内部の残留分極電荷によって保持され、前記強誘電体キャパシタに充電される充電電荷で保持される場合、リフレッシュ動作時に、前記強誘電体薄膜内部の残留分極電荷としてもデータを保持することを特徴とする強誘電体メモリ装置の動作方法。
13. 前記リフレッシュ対象メモリセルもしくはメモリブロックは外部アクセス要求から完全に独立しており、メモリアクセスタイムとは無関係にリフレッシュ可能期間を設定可能であることを特徴とする請求項１２に記載の強誘電体メモリ装置の動作方法。
14. 前記リフレッシュ対象メモリセルもしくはメモリブロックのデータを前記キャッシュバンクにコピーする際は、前記リフレッシュ対象メモリセルもしくはメモリブロックがアクセスされていない期間を使用し、データコピーのためのアクセスにより外部アクセス要求が拒否されることがないようにデータコピーを隠蔽することを特徴とする請求項１２に記載の強誘電体メモリ装置の動作方法。
15. 前記強誘電体メモリ装置は、さらにキャッシュメモリを備え、一度アクセスされたデータは前記キャッシュメモリに保持させて、特定のリフレッシュ対象メモリセルもしくはメモリブロックが集中的に外部からアクセスされていても、前記キャッシュメモリがヒットすることで、データコピーのための期間を設定可能であることを特徴とする請求項１２に記載の強誘電体メモリ装置の動作方法。

Images