KR20150124517A

KR20150124517A - 전자 장치

Info

Publication number: KR20150124517A
Application number: KR1020140050749A
Authority: KR
Inventors: 박해찬
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-04-28
Filing date: 2014-04-28
Publication date: 2015-11-06
Also published as: US9230644B2; CN105023607B; CN105023607A; US20150310912A1

Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 워드라인, 상기 워드라인과 교차하는 제1 비트라인 및 상기 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 셀 어레이, 및 상기 워드라인, 상기 워드라인 및 상기 제1 비트라인과 교차하는 제2 비트라인, 및 상기 워드라인과 상기 제2 비트라인 사이에 개재되고 상기 제1 가변 저항층과 상이한 물질로 형성되는 제2 가변 저항층을 포함하는 제2 셀 어레이를 포함하는, 메모리 셀 블록; 및 상기 제1 비트라인 및 상기 제2 비트라인으로 상기 제1 가변 저항층의 스위칭에 요구되는 제1 라이트 바이어스 및 상기 제2 가변 저항층의 스위칭에 요구되는 제2 라이트 바이어스를 각각 공급하도록 구성된 컬럼 제어 블록을 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}

본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.

최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.

본 발명의 실시예들이 해결하려는 과제는, 서로 다른 가변 저항 메모리 셀이 하나의 메모리 셀 블록 내에 일체로 형성된 반도체 메모리를 포함하는 전자 장치를 제공하는 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 워드라인, 상기 워드라인과 교차하는 제1 비트라인 및 상기 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 셀 어레이, 및 상기 워드라인, 상기 워드라인 및 상기 제1 비트라인과 교차하는 제2 비트라인, 및 상기 워드라인과 상기 제2 비트라인 사이에 개재되고 상기 제1 가변 저항층과 상이한 물질로 형성되는 제2 가변 저항층을 포함하는 제2 셀 어레이를 포함하는, 메모리 셀 블록; 및 상기 제1 비트라인 및 상기 제2 비트라인으로 상기 제1 가변 저항층의 스위칭에 요구되는 제1 라이트 바이어스 및 상기 제2 가변 저항층의 스위칭에 요구되는 제2 라이트 바이어스를 각각 공급하도록 구성된 컬럼 제어 블록을 포함할 수 있다.

여기서, 상기 워드라인은, 기판의 표면과 평행한 제1 방향으로 연장하고, 상기 제1 비트라인은, 상기 기판의 표면과 평행하면서 상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 기판의 표면에 대해 수직 방향에서 상기 워드라인과 상이한 레벨에 위치하고, 상기 제2 비트라인은, 상기 수직 방향으로 연장하고, 상기 수직 방향에서 동일한 레벨에 위치한 복수의 워드라인 사이 및 상기 수직 방향에서 동일한 레벨에 위치한 복수의 제1 비트라인 사이에 위치할 수 있다. 상기 제1 가변 저항층은, 결정화 정도에 따라 저항 상태가 변화하는 상변화 물질을 포함하고, 상기 제2 가변 저항층은, 도전 경로의 생성 또는 소멸에 따라 저항 상태가 변화하는 금속 산화물을 포함할 수 있다. 상기 컬럼 제어 블록은, 상기 제1 비트라인으로 상기 제1 라이트 바이어스를 공급하는 동작 및 상기 제2 비트라인으로 상기 제2 라이트 바이어스를 공급하는 동작을 동시에 수행하거나, 선택적으로 수행하도록 구성될 수 있다.

상기 제1 및 제2 비트라인은, 제1 쌍의 제1 및 제2 비트라인과 대응하고, 상기 컬럼 제어 블록은, 메모리 셀에 기입될 데이터에 따라 셋 펄스 또는 리셋 펄스를 출력하도록 구성된 컬럼 제어부; 상기 제1 라이트 바이어스를 출력하도록 구성된 제1 바이어스 출력부 및 상기 제2 라이트 바이어스를 출력하도록 구성된 제2 바이어스 출력부를 포함하고, 상기 제1 및 제2 라이트 바이어스 중 어느 하나를 출력하도록 구성된 제1 라이트 드라이버; 상기 컬럼 제어부와 상기 제1 라이트 드라이버 사이에서, 상기 컬럼 제어부의 출력을 상기 제1 바이어스 출력부 및 상기 제2 바이어스 출력부 중 어느 하나로 전달하도록 구성된 제1 메모리 선택부; 및 상기 제1 라이트 드라이버와 상기 메모리 셀 블록 사이에서, 제1 라이트 드라이버의 출력을 상기 제1 쌍의 제1 및 제2 비트라인 중 어느 하나로 전달하도록 구성된 제1 비트라인 선택부를 포함할 수 있다. 상기 제1 메모리 선택부는, 상기 제1 바이어스 출력부와 상기 컬럼 제어부의 연결을 제어하는 제1 스위칭 소자, 및 상기 제2 바이어스 출력부와 상기 컬럼 제어부의 연결을 제어하는 제2 스위칭 소자를 포함하고, 상기 제1 비트라인 선택부는, 상기 제1 라이트 드라이버와 상기 제1 쌍의 제1 비트라인의 연결 및 상기 제1 라이트 드라이버와 상기 제1 쌍의 제2 비트라인의 연결을 각각 제어하는 제1 쌍의 제3 및 제4 스위칭 소자를 포함할 수 있다. 상기 제1 및 제3 스위칭 소자와, 제2 및 제4 스위칭 소자는 선택적으로 턴온될 수 있다.

상기 메모리 셀 블록은, 제2 쌍의 제1 및 제2 비트라인을 더 포함하고, 상기 제1 비트라인 선택부는, 상기 제1 라이트 드라이버의 출력을 상기 제2 쌍의 제1 비트라인 및 상기 제2 쌍의 제2 비트라인 중 어느 하나로 전달하도록 구성되고, 여기서, 상기 제1 라이트 드라이버의 출력은, 상기 제1 쌍 및 제2 쌍의 제1 비트라인 또는 상기 제1 및 제2 쌍의 제2 비트라인에 선택적으로 전달될 수 있다. 상기 제1 비트라인 선택부는, 상기 제1 라이트 드라이버와 상기 제1 쌍의 제1 비트라인의 연결 및 상기 제1 라이트 드라이버와 상기 제1 쌍의 제2 비트라인의 연결을 각각 제어하는 제1 쌍의 제3 및 제4 스위칭 소자, 및 상기 제1 라이트 드라이버와 상기 제2 쌍의 제1 비트라인의 연결 및 상기 제1 라이트 드라이버와 상기 제2 쌍의 제2 비트라인의 연결을 각각 제어하는 제2 쌍의 제3 및 제4 스위칭 소자를 포함할 수 있다. 상기 제1 및 제2 쌍의 제3 스위칭 소자는 함께 제어되고, 상기 제1 및 제2 쌍의 제4 스위칭 소자는 함께 제어될 수 있다.

상기 메모리 셀 블록은, 제2 쌍의 제1 및 제2 비트라인을 더 포함하고, 상기 컬럼 제어 블록은, 상기 제1 라이트 드라이버와 동일하게 구현된 제2 라이트 드라이버; 상기 컬럼 제어부와 상기 제2 라이트 드라이버 사이에서, 상기 컬럼 제어부의 출력을 상기 제2 라이트 드라이버의 제1 바이어스 출력부 및 제2 바이어스 출력부 중 어느 하나로 전달하도록 구성된 제2 메모리 선택부; 및 상기 제2 라이트 드라이버와 상기 메모리 셀 블록 사이에서, 상기 제2 라이트 드라이버의 출력을 상기 제2 쌍의 제1 및 제2 비트라인 중 어느 하나로 전달하도록 구성된 제2 비트라인 선택부를 더 포함할 수 있다. 상기 제1 비트라인 선택부는, 상기 제1 라이트 드라이버와 상기 제1 쌍의 제1 비트라인의 연결 및 상기 제1 라이트 드라이버와 상기 제1 쌍의 제2 비트라인의 연결을 각각 제어하는 제1 쌍의 제3 및 제4 스위칭 소자를 포함하고, 상기 제2 비트라인 선택부는, 상기 제2 라이트 드라이버와 상기 제2 쌍의 제1 비트라인의 연결 및 상기 제2 라이트 드라이버와 상기 제2 쌍의 제2 비트라인의 연결을 각각 제어하는 제2 쌍의 제3 및 제4 스위칭 소자를 포함할 수 있다. 상기 제1 및 제2 쌍의 제3 스위칭 소자는 별개로 제어되고, 상기 제1 및 제2 쌍의 제4 스위칭 소자는 별개로 제어될 수 있다.

상기 컬럼 제어 블록은, 메모리 셀에 기입될 데이터에 따라 셋 펄스 또는 리셋 펄스를 출력하도록 구성된 컬럼 제어부; 상기 제1 라이트 바이어스를 출력하도록 구성된 라이트 드라이버; 상기 컬럼 제어부와 상기 라이트 드라이버 사이에서, 상기 컬럼 제어부의 출력을 상기 라이트 드라이버로 전달하도록 구성된 메모리 선택부; 및 상기 라이트 드라이버와 상기 메모리 셀 블록의 사이에서, 상기 제1 라이트 바이어스를 상기 제1 비트라인 또는 상기 제2 비트라인으로 전달하되, 상기 제2 비트라인으로 전달시 상기 제1 라이트 바이어스의 레벨을 감소 또는 증가시켜 전달하도록 구성된 비트라인 선택부를 포함할 수 있다. 상기 비트라인 선택부는, 상기 라이트 드라이버와 상기 제1 비트라인의 연결을 제어하는 제1 트랜지스터, 및 상기 라이트 드라이버와 상기 제2 비트라인의 연결을 제어하는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 활성영역의 폭은 서로 상이할 수 있다.

상기 메모리 셀 블록은, 상기 제1 가변 저항층과 상기 제1 비트라인의 사이 또는 상기 제1 가변 저항층과 상기 워드라인의 사이에 개재되고, 상기 제1 가변 저항층으로의 전류 또는 전압의 공급 여부를 제어하는 제1 선택 소자층을 더 포함할 수 있다. 상기 메모리 셀 블록은, 상기 제2 가변 저항층과 상기 제2 비트라인의 사이 또는 상기 제2 가변 저항층과 상기 워드라인의 사이에 개재되고, 상기 제2 가변 저항층으로의 전류 또는 전압의 공급 여부를 제어하는 제2 선택 소자층을 더 포함할 수 있다.

상기 제1 설 어레이의 구동시, 상기 반도체 메모리는 사용자 데이터를 저장하는 메모리로 기능하고, 상기 제2 셀 어레이의 구동시, 상기 반도체 메모리는 메모리의 데이터 입출력을 보조하기 위한 버퍼 메모리로 기능할 수 있다.

상술한 본 발명의 실시예들에 의한 전자 장치에 의하면, 서로 다른 가변 저항 메모리 셀이 하나의 메모리 셀 블록 내에 일체로 형성된 반도체 메모리를 제공할 수 있다.

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 메모리 셀 블록을 설명하기 위한 도면이다.
도 2a 및 도 2b는 도 1a 내지 도 1e의 메모리 셀 블록의 제조 방법의 일례를 설명하기 위한 중간 공정 단계를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 4는 도 3의 컬럼 제어 블록의 일례를 나타낸 도면이다.
도 5a 내지 도 5d는 도 4의 데이터 기입 방법을 예시적으로 설명한 도면이다.
도 6a는 도 3의 컬럼 제어 블록의 다른 일례를 나타낸 도면이다.
도 6b는 도 3의 컬럼 제어 블록의 또다른 일례를 나타낸 도면이다.
도 7은 도 3의 컬럼 제어 블록의 또다른 일례를 나타낸 도면이다.
도 8은 도 7의 제3 및 제4 스위칭 소자의 평면 형상을 예시적으로 나타낸 도면이다.
도 9는 본 발명의 다른 일 실시예에 따른 메모리 셀 블록을 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 전자 장치의 일 예이다.

이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.

도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.

현재 개발되는 다양한 메모리들은 그 특성에 따라 서로 다른 용도로 이용되고 있다. 예를 들어, DRAM(Dynamic Random Access Memory)의 경우 빠른 동작 속도를 가지나 휘발성이고 주기적인 리프레시(refresh)가 요구되기 때문에, 예컨대, 소프트웨어의 구동을 위한 데이터를 저장하는 용도로 쓰일 수 있다. 플래시 메모리는 비휘발성이고 대용량의 데이터 저장이 가능하기 때문에, 예컨대, 사용자 데이터를 저장하는 용도로 쓰일 수 있다. RRAM, PRAM, FRAM, MRAM 등과 같이 저항 변화 특성을 이용하여 데이터를 저장하는 가변 저항 메모리의 경우, 각각의 특성에 따라 DRAM 또는 플래시를 대체하거나 또는 DRAM 또는 플래시와 함께 사용되어 이들을 보완할 수 있다.

위와 같은 메모리들의 용도의 차이로 인하여, 다양한 전자 장치나 시스템들에서는 대부분 여러 종류의 메모리들을 함께 이용하고 있다. 예를 들어, 메모리 카드 등과 같은 데이터 저장 시스템에서는 대용량 데이터를 저장하는 메모리를 두 종류 이상 포함하거나 또는 메모리와 함께 메모리의 데이터 입출력을 효율적으로 수행하게 하기 위하여 임시로 데이터를 저장하는 버퍼 메모리를 포함할 수도 있다. 예컨대, 전자 장치가 메모리와 버퍼 메모리를 함께 포함하는 경우, 메모리로서는 예컨대, 플래시가 이용될 수 있고 버퍼 메모리로서는 예컨대, DRAM이 이용될 수 있다.

이와 같이 전자 장치 또는 시스템에 필요에 따라 여러 종류의 메모리들이 탑재되는 경우에 있어서, 서로 다른 종류의 메모리 셀들은 별개의 메모리 셀 블록으로 구현된다. 이는, 메모리 셀들을 이루는 구성 요소나 그 제조 방법이 서로 상이하기 때문이다. 이 때문에, 공정 측면, 비용 측면, 성능 측면, 집적도나 크기 측면 등에서 여러가지 불리한 문제가 있다.

본 실시예에서는 서로 다른 종류의 메모리 셀들이 동일한 메모리 셀 블록 내에 형성된 메모리 장치, 및 이 메모리 장치의 구동 방법에 대하여 새롭게 제안하고자 한다.

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 메모리 셀 블록을 설명하기 위한 도면이다. 구체적으로, 도 1a는 평면도를 나타내고, 도 1b는 도 1a의 A-A' 선 및 B-B' 선에 따른 단면도를 나타내고, 도 1c는 도 1a의 C-C' 선 및 D-D' 선에 따른 단면도를 나타내고, 도 1d는 도 1a 내지 도 1c의 일 부분을 나타낸 사시도이고, 도 1e는 도 1d의 등가 회로도이다.

도 1a 내지 도 1e를 참조하면, 요구되는 소정의 하부 구조물(미도시됨)을 포함하는 기판(100) 상에는 기판(100)의 표면과 평행한 제1 방향으로 연장하는 워드라인(WL), 기판(100)의 표면과 평행하면서 제1 방향과 교차하는 제2 방향으로 연장하고, 기판(100)의 표면과 수직한 방향(이하, 수직 방향)에서 워드라인(WL)과 상이한 레벨에 위치하는 제1 비트라인(BL1), 및 워드라인(WL)과 제1 비트라인(BL1) 사이에 개재되면서 적어도 워드라인(WL)과 제1 비트라인(BL1)의 교차점에 위치하는 제1 가변 저항층(R1)이 배치될 수 있다.

여기서, 워드라인(WL) 및 제1 비트라인(BL1)은 자신의 사이에 개재되는 제1 가변 저항층(R1)으로 전압 또는 전류를 공급하기 위한 것으로서, 다양한 도전 물질로 형성될 수 있다. 예컨대, 워드라인(WL) 또는 제1 비트라인(BL1)은 Pt, Ir, Ru, Al, Cu, W, Ti, Ta, Co, Ni 등과 같은 금속 또는 TiN, TiCN, TiAlN, TiON, TaN, TaCN, TaAlN, TaON, WN, MoN 등과 같은 금속 질화물을 포함하는 단일막 또는 다중막으로 형성될 수 있다.

수직 방향에서 동일한 레벨에 위치하는 복수의 워드라인(WL)은 제2 방향으로 서로 이격하여 배열될 수 있다. 수직 방향에서 동일한 레벨에 위치하는 복수의 제1 비트라인(BL1)은 제1 방향으로 서로 이격하여 배열될 수 있다. 또한, 수직 방향에서 동일한 레벨에 위치하는 워드라인(WL)의 집단을 워드라인 플레인(wordline plane)이라 하고, 수직 방향에서 동일한 레벨에 위치하는 제1 비트라인(BL1)의 집단을 제1 비트라인 플레인(bitline plane)이라 할 때, 수직 방향에서 하나 이상의 워드라인 플레인과 하나 이상의 제1 비트라인 플레인은 제1 가변 저항층(R1)을 사이에 두고 교대로 적층될 수 있다. 도 1a 내지 도 1c에서는 각 워드라인 플레인에 3개의 워드라인(WL)이 포함되고, 각 제1 비트라인 플레인에 3개의 제1 비트라인(BL1)이 포함되고, 수직 방향에서 3개의 제1 비트라인 플레인과 2개의 워드라인 플레인이 교대로 적층된 경우를 예시적으로 나타내었으나, 본 발명이 이에 한정되는 것은 아니며, 워드라인(WL)의 개수, 제1 비트라인(BL1)의 개수, 워드라인 플레인의 개수 및 제1 비트라인 플레인의 개수는 다양하게 변형될 수 있다.

제1 가변 저항층(R1)은 자신과 접속하는 워드라인(WL) 및 제1 비트라인(BL1)을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 층으로서, RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 본 실시예에서, 제1 가변 저항층(R1)은 상변화 물질을 포함할 수 있다. 이러한 경우, 제1 가변 저항층(R1)은 공급되는 전압 또는 전류에 의해 비정질의 고저항 상태 또는 결정질의 저저항 상태 사이에서 스위칭할 수 있다. 상변화 물질의 결정화 정도에 따라 제1 가변 저항층(R1)은 세 개 이상의 저항 레벨을 가질 수도 있다. 즉, 제1 가변 저항층(R1)은 셋 이상의 데이터를 저장할 수도 있다.

본 실시예에서 제1 가변 저항층(R1)은 워드라인(WL) 및 제1 비트라인(BL1)의 교차점에서 섬(island) 형상을 가지나, 본 발명이 이에 한정되는 것은 아니다. 제1 가변 저항층(R1)은 공정에 따라 각각의 워드라인(WL) 또는 각각의 제1 비트라인(BL1)과 중첩하는 라인 형상을 갖거나, 평면상 워드라인(WL) 및 제1 비트라인(BL1) 전부와 중첩하는 평판 형상을 가질 수도 있다. 이러한 경우에도 워드라인(WL) 및 제1 비트라인(BL1)과 접속하는 부분에서만 제1 가변 저항층(R1)의 저항 상태가 변화하므로 그 부분에서만 데이터 저장이 가능하다. 다시 말하면, 워드라인(WL)과 제1 비트라인(BL1)의 교차점마다 메모리 셀이 형성될 수 있다.

이상으로 설명한 워드라인(WL), 제1 비트라인(BL1) 및 제1 가변 저항층(R1)을 포함하는 구조물을 이하, 제1 셀 어레이라 하기로 한다. 또한, 제1 셀 어레이에서, 워드라인(WL)과 제1 비트라인(BL1)의 교차점마다 형성되는 메모리 셀을 제1 메모리 셀(M1)이라 하기로 한다. 제1 셀 어레이를 구동하기 위해서는 워드라인(WL) 및 제1 비트라인(BL1)을 제어할 수 있다.

또한, 기판(100) 상에는 수직 방향으로 연장하면서 워드라인(WL) 사이 및 제1 비트라인(BL1) 사이의 영역을 관통하는 기둥 형상의 제2 비트라인(BL2), 및 워드라인(WL)과 제2 비트라인(BL2)의 사이에 개재되어 이들과 접속하면서 적어도 워드라인(WL)과 제2 비트라인(BL2)의 교차점에 위치하는 제2 가변 저항층(R2)이 배치될 수 있다.

제2 비트라인(BL2)은, 워드라인(WL)과 함께 제2 비트라인(BL2)과 워드라인(WL)의 사이에 개재되는 제2 가변 저항층(R2)으로 전압 또는 전류를 공급하기 위한 것으로서, 다양한 도전 물질로 형성될 수 있다. 복수의 제2 비트라인(BL2)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다.

제2 가변 저항층(R2)은 자신과 접속하는 워드라인(WL) 및 제2 비트라인(BL2)을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 층으로서, RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 제2 가변 저항층(R2)은 제1 가변 저항층(R1)과 상이한 물질로 형성될 수 있다. 본 실시예에서, 제2 가변 저항층(R2)은 금속 산화물을 포함할 수 있다. 이러한 경우, 제2 가변 저항층(R2)은 자신의 내부에 도전성 경로가 형성된 저저항 상태 또는 자신의 내부의 도전성 경로가 소멸된 고저항 상태 사이에서 스위칭할 수 있다. 여기서, 도전성 경로는 금속 산화물의 금속 이온 또는 산소 공공(oxygen vacancy)의 이동에 의해 형성될 수 있다.

본 실시예에서, 제2 가변 저항층(R2)은 제2 비트라인(BL2)의 측면을 둘러싸나 본 발명이 이에 한정되는 것은 아니다. 제2 가변 저항층(R2)이 워드라인(WL)과 제2 비트라인(BL2) 사이에 개재되어 이들과 접속하기만 하면 어떠한 형상을 가져도 무방하다. 또한, 본 실시예에서, 제2 가변 저항층(R2)은 제1 비트라인(BL1)과도 접속하고 있으나, 제2 가변 저항층(R2)과 제1 비트라인(BL1)은 서로 이격하여 절연되어도 무방하다. 워드라인(WL)과 제2 비트라인(BL2)의 교차점마다 제2 메모리의 메모리 셀이 형성되기 때문이다.

워드라인(WL), 제2 비트라인(BL2) 및 제2 가변 저항층(R2)을 포함하는 구조물을 이하, 제2 셀 어레이라 하기로 한다. 또한, 제2 셀 어레이에서, 워드라인(WL)과 제2 비트라인(BL2)의 교차점마다 형성되는 메모리 셀을 제2 메모리 셀(M2)이라 하기로 한다. 제2 셀 어레이를 구동하기 위해서는 워드라인(WL) 및 제2 비트라인(BL2)을 제어할 수 있다.

한편, 도 1b 및 도 1c의 단면도에서 해칭되지 않고 도면부호로 표기되지 않은 부분들은 층간 절연막에 해당한다. 또한, 본 실시예에서 제1 가변 저항층(R1) 및 제2 가변 저항층(R2)은 서로 다른 가변 저항 물질로 형성되면 족하다.

이상으로 설명한 메모리 셀 블록을 살펴보면, 서로 다른 가변 저항 물질 예컨대, 상변화 물질을 포함하는 제1 메모리 셀(M1)과 예컨대, 금속 산화물을 포함하는 제2 메모리 셀(M2)이 하나의 메모리 셀 블록 내에 형성될 수 있다. 따라서, 서로 다른 종류의 메모리에 대한 요구를 만족시키면서도, 메모리 셀 블록의 집적도가 감소하거나 사이즈가 증가하는 것을 방지할 수 있다. 또한, 후술하는 도 2a 및 도 2b를 살펴보면, 위와 같은 메모리 셀 블록의 제조 공정이 용이하고, 별개의 칩이나 기판을 이용하여 서로 다른 종류의 메모리를 구현하는 것이 아니므로 공정 비용 증가도 억제할 수 있다.

한편, 위와 같은 타입의 메모리 셀 블록에서 제1 셀 어레이 및 제2 셀 어레이를 구동하기 위한 주변 회로의 구성 및 구체적인 구동 방법에 대해서는 후술하기로 한다.

도 2a 및 도 2b는 도 1a 내지 도 1e의 메모리 셀 블록의 제조 방법의 일례를 설명하기 위한 중간 공정 단계를 나타내는 단면도이다.

도 2a를 참조하면, 기판(100) 상에 도전 물질을 증착하고 이를 선택적으로 식각함으로써, 제2 방향으로 연장하면서 제1 방향으로 배열되는 복수의 제1 비트라인(BL1)을 형성할 수 있다. 제1 비트라인(BL1) 사이의 공간은 절연 물질로 매립될 수 있다.

이어서, 제1 비트라인(BL1) 상에 가변 저항 물질, 예컨대, 상변화 물질을 증착하고 이를 선택적으로 식각함으로써 제1 비트라인(BL1)과 워드라인(WL)의 교차점에서 섬 형상을 갖는 제1 가변 저항층(R1)을 형성할 수 있다. 제1 가변 저항층(R1) 사이의 공간은 절연 물질로 매립될 수 있다.

이어서, 제1 가변 저항층(R1) 상에 도전 물질을 증착하고 이를 선택적으로 식각함으로써, 제1 방향으로 연장하면서 제2 방향으로 배열되고 제1 가변 저항층(R1)의 상단과 접속하는 복수의 워드라인(WL)을 형성할 수 있다. 워드라인(WL) 사이의 공간은 절연 물질로 매립될 수 있다.

제1 비트라인(BL1) 형성 공정과 워드라인(WL) 형성 공정은 번갈아 반복하여 수행될 수 있고, 제1 비트라인(BL1) 형성 공정과 워드라인(WL) 형성 공정 사이마다 제1 가변 저항층(R1) 형성 공정이 수행될 수 있다. 이로써, 도 2a에 도시된 것과 같은 적층 구조물이 형성될 수 있다.

도 2b를 참조하면, 평면상 워드라인(WL) 사이 및 제1 비트라인(BL1) 사이에 해당하는 영역의 절연 물질을 선택적으로 식각하여 도 2a의 적층 구조물을 관통하면서 서로 다른 레벨에 위치하는 워드라인(WL)의 측벽을 노출시키는 홀(H)을 형성할 수 있다.

홀(H)은 제2 가변 저항층(R2) 및 제2 비트라인(BL2)이 형성될 공간을 제공하기 위한 것이다. 홀(H)에 의해서 제2 방향에서 홀(H)의 양측에 위치하는 워드라인(WL)의 측벽은 노출될 수 있다. 반면, 제1 방향에서 홀(H)의 양측에 위치하는 제1 비트라인(BL1)의 측벽은 노출될 수도 있고 노출되지 않을 수도 있다.

다시 도 1c를 참조하면, 도 2a의 결과물 전면을 따라 가변 저항 물질 예컨대, 금속 산화물을 증착하고 전면 식각(blanket etching)을 수행함으로써, 홀(H)의 측벽 상에 제2 가변 저항층(R2)을 형성할 수 있다.

이어서, 제2 가변 저항층(R2)이 형성된 홀(H)을 도전 물질로 매립함으로써, 제2 가변 저항층(R2)에 의해 측벽이 둘러싸이는 기둥 형상의 제2 비트라인(BL2)을 형성할 수 있다.

이상으로 설명한 방법은, 도 1a 내지 도 1e의 메모리 셀 블록을 제조하기 위한 방법의 일례일 뿐이며, 본 발명이 이에 한정되는 것은 아니다. 제조 방법의 다양한 변형이 가능할 수 있다.

도 3은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 블록도로서, 전술한 메모리 셀 블록 및 이를 구동하기 위한 주변 회로를 나타내고 있다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는, 메모리 셀 블록(310), 로우 제어 블록(320) 및 컬럼 제어 블록(330)을 포함할 수 있다.

메모리 셀 블록(310)은 전술한 도 1a 내지 도 1e의 구조를 포함할 수 있다. 그에 따라, 메모리 셀 블록(310)은 복수의 워드라인(WL), 복수의 워드라인(WL)과 교차하는 복수의 제1 비트라인(BL1), 및 워드라인(WL)과 제1 비트라인(BL1)의 교차점에 형성되는 복수의 제1 메모리 셀(M1)을 포함하는 제1 셀 어레이와, 복수의 워드라인(WL), 복수의 워드라인(WL)과 교차하는 복수의 제2 비트라인(BL2), 및 워드라인(WL)과 제2 비트라인(BL2)의 교차점에 형성되는 복수의 제2 메모리 셀(M2)을 포함하는 제2 셀 어레이를 포함할 수 있다. 설명의 편의상 본 도면에서는 메모리 셀 블록(310) 내에 워드라인(WL), 제1 비트라인(BL1) 및 제2 비트라인(BL2)을 평면적으로 도시하였다.

로우 제어 블록(320)은 선택된 메모리 셀이 연결되는 워드라인(WL)을 선택하도록 구성될 수 있다. 이를 위하여 도시하지는 않았지만, 로우 제어 블록(320)은 로우 디코더, 로우 선택부 등 다양한 세부 회로를 포함할 수 있다.

컬럼 제어 블록(330)은 제1 및 제2 메모리 셀(M1, M2) 중 선택된 메모리 셀로 라이트 바이어스(write bias) 즉, 라이트 전류 또는 라이트 전압을 제공하도록 구성될 수 있다. 예를 들어, 제1 메모리 셀(M1)이 선택된 경우, 컬럼 제어 블록(330)은 제1 비트라인(BL1)으로 라이트 바이어스를 제공할 수 있다. 또는, 예를 들어, 제2 메모리 셀(M2)이 선택된 경우, 컬럼 제어 블록(330)은 제2 비트라인(BL2)으로 라이트 바이어스를 제공할 수 있다. 여기서, 라이트 바이어스는 선택된 메모리 셀의 저항 상태를 고저항 상태에서 저저항 상태로 변경시키는 셋 바이어스(set bias) 및 선택된 메모리 셀의 저항 상태를 저저항 상태에서 고저항 상태로 변경시키는 리셋 바이어스(reset bias)를 포함할 수 있다. 제1 메모리 셀(M1)과 제2 메모리 셀(M2)은 서로 상이하므로 이들의 셋 바이어스 및 리셋 바이어스는 서로 상이할 수 있다. 제1 메모리 셀(M1)의 스위칭에 요구되는 셋 바이어스 및 리셋 바이어스를 각각 제1 셋 바이어스 및 제1 리셋 바이어스라 하고, 제2 메모리 셀(M2)의 스위칭에 요구되는 셋 바이어스 및 리셋 바이어스를 각각 제2 셋 바이어스 및 제2 리셋 바이어스라 하기로 한다.

이러한 컬럼 제어 블록(330)은 컬럼 제어부(332), 메모리 선택부(334), 라이트 드라이버(336) 및 비트라인 선택부(338)를 포함할 수 있다.

컬럼 제어부(332)는 선택된 메모리 셀에 어떠한 데이터를 기입할 것인지를 결정할 수 있다. 구체적으로, 컬럼 제어부(332)는 선택된 메모리 셀에 셋 데이터 예컨대, '0' 데이터와 리셋 데이터 예컨대, '1' 데이터 중 어느 것을 기입할 것인지를 명령하는 외부 명령 신호에 따라 셋 펄스 또는 리셋 펄스를 메모리 선택부(334)를 통하여 라이트 드라이버(336)로 제공할 수 있다. 즉, 컬럼 제어부(332)는 선택된 메모리 셀에 저장될 데이터가 '0'인 경우라면 셋 펄스를 출력할 수 있고, 선택된 메모리 셀에 저장될 데이터가 '1'인 경우라면 리셋 펄스를 출력할 수 있다.

라이트 드라이버(336)는 선택된 메모리 셀에 요구되는 라이트 바이어스를 출력할 수 있다. 구체적으로, 라이트 드라이버(336)는 컬럼 제어부(332)로부터 제공되는 셋 펄스 또는 리셋 펄스에 응답하여 셋 바이어스 또는 리셋 바이어스를 비트라인 선택부(338)를 통하여 선택된 비트라인으로 제공할 수 있다. 이때, 메모리 셀 블록(310)이 서로 다른 셋 바이어스 및 리셋 바이어스를 요구하는 제1 및 제2 메모리 셀(M1, M2)을 포함하고 있기 때문에, 라이트 드라이버(336)는 다양한 레벨의 바이어스, 예컨대, 제1 셋 바이어스, 제1 리셋 바이어스, 제2 셋 바이어스 및 제2 리셋 바이어스 중 어느 하나를 출력하도록 구성될 수 있다.

메모리 선택부(334)는 제1 셀 어레이 및 제2 셀 어레이 중 어느 것을 구동할 것인지를 선택할 수 있다. 구체적으로, 메모리 선택부(334)는 컬럼 제어부(332)에서 발생된 셋 펄스 또는 리셋 펄스를 라이트 드라이버(336)로 전달하되, 제1 셀 어레이 및 제2 셀 어레이 중 어느 것을 구동할 것인지를 선택하는 소정 명령 신호에 따라 라이트 드라이버(336)의 일부로만 셋 펄스 또는 리셋 펄스를 전달하여 라이트 드라이버(336)의 일부만 동작하게 할 수 있다. 예컨대, 메모리 선택부(334)로 제1 셀 어레이의 선택 신호가 입력되면, 메모리 선택부(334)는 셋 펄스 또는 리셋 펄스를 제1 셋 바이어스 또는 제1 리셋 바이어스를 발생시킬 수 있는 라이트 드라이버(336)의 일부로 전달할 수 있다. 또는, 예컨대, 메모리 선택부(334)로 제2 셀 어레이의 선택 신호가 입력되면, 메모리 선택부(334)는 셋 펄스 또는 리셋 펄스를 제2 셋 바이어스 또는 제2 리셋 바이어스를 발생시킬 수 있는 라이트 드라이버(336)의 일부로 전달할 수 있다.

비트라인 선택부(338)는 라이트 바이어스가 공급될 비트라인을 선택할 수 있다. 구체적으로, 라이트 드라이버(336)로부터 제1 셋 바이어스 또는 제1 리셋 바이어스가 공급되는 경우, 비트라인 선택부(338)는 제1 비트라인(BL1)을 선택하여 공급된 바이어스를 전달할 수 있다. 또는, 라이트 드라이버(336)로부터 제2 셋 바이어스 또는 제2 리셋 바이어스가 공급되는 경우, 비트라인 선택부(338)는 제2 비트라인(BL2)을 선택하여 공급된 바이어스를 전달할 수 있다.

이상으로 설명한 컬럼 제어 블록(330)이 구체적으로 어떻게 구현될 수 있는지에 대해서는 도 4 내지 도 8을 참조하여 예시적으로 설명하기로 한다.

도 4는 도 3의 컬럼 제어 블록의 일례를 나타낸 도면이다. 본 도면에서는 설명의 편의를 위하여 컬럼 제어 블록(320)과 함께 메모리 셀 블록(310)의 일부 즉, 하나의 워드라인(WL) 및 이와 교차하는 한 쌍의 제1 및 제2 비트라인(BL1, BL2)과, 한 쌍의 제1 및 제2 메모리 셀(M1, M2)을 나타내었다.

도 4를 참조하면, 컬럼 제어부(332)는 CMOS 트랜지스터를 포함할 수 있다. CMOS 트랜지스터는 외부 명령 신호에 응답하여 입력단에 가해지는 전압에 따라 고전압(V_high)의 펄스 즉, 셋 펄스 또는 저전압(V_low)의 펄스 즉, 리셋 펄스를 선택적으로 출력할 수 있다. '0' 데이터 기입이 요구되는 경우, CMOS 트랜지스터의 입력단에 낮은 전압을 인가하여 PMOS 트랜지스터를 턴온시킴으로써 고전압(V_high)의 셋 펄스를 출력할 수 있다. 또는, '1' 데이터 기입이 요구되는 경우, CMOS 트랜지스터의 입력단에 높은 전압을 인가하여 NMOS 트랜지스터를 턴온시킴으로써 저전압(V_low)의 리셋 펄스를 출력할 수 있다. 여기서, 고전압(V_high)은 예컨대, 전원 전압일 수 있고, 저전압(V_low)은 예컨대, 그라운드 전압일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

메모리 선택부(334)는 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)를 포함할 수 있다. 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)의 입력단은 컬럼 제어부(332)와 연결되고 출력단은 라이트 드라이버(336)와 연결될 수 있다. 특히, 제1 스위칭 소자(SW1)의 출력단은 라이트 드라이버(336) 중 제1 셋 바이어스 및 제1 리셋 바이어스를 출력할 수 있는 제1 바이어스 출력부(3361)에 연결되고, 제2 스위칭 소자(SW2)의 출력단은 라이트 드라이버(336) 중 제2 셋 바이어스 및 제2 리셋 바이어스를 출력할 수 있는 제2 바이어스 출력부(3362)에 연결될 수 있다. 제1 및 제2 스위칭 소자(SW1, SW2)는 제1 셀 어레이 및 제2 셀 어레이 중 어느 것을 구동할지 선택하는 명령 신호에 따라 선택적으로 턴온될 수 있다. 예컨대, 제1 스위칭 소자(SW1)는 메모리 셀 블록(310)의 제1 셀 어레이를 구동하고자 하는 경우에 턴온되고, 제2 스위칭 소자(SW2)는 메모리 셀 블록(310)의 제2 셀 어레이를 구동하고자 하는 경우에 턴온될 수 있다. 이러한 제1 및 제2 스위칭 소자(SW1, SW2)는 예컨대, 트랜지스터로 구현될 수 있다.

라이트 드라이버(336)는 제1 바이어스 출력부(3361) 및 제2 바이어스 출력부(3362)를 포함할 수 있다. 제1 바이어스 출력부(3361)는 CMOS 트랜지스터를 포함할 수 있고, 입력단으로 제공되는 셋 펄스 또는 리셋 펄스에 따라 제1 셋 바이어스(Vset1) 또는 제1 리셋 바이어스(Vreset1)를 선택적으로 출력할 수 있다. 제2 바이어스 출력부(3362)는 CMOS 트랜지스터를 포함할 수 있고, 입력단으로 제공되는 셋 펄스 또는 리셋 펄스에 따라 제2 셋 바이어스(Vset2) 또는 제2 리셋 바이어스(Vreset2)을 선택적으로 출력할 수 있다. 제1 및 제2 바이어스 출력부(3361, 3362)의 출력단은 비트라인 선택부(338)와 접속하는 일 노드에 공통적으로 연결될 수 있다. 결과적으로, 라이트 드라이버(336)는 제1 및 제2 스위칭 소자(SW1, SW2) 중 어느 것이 턴온되느냐에 따라, 제1 셋 바이어스(Vset1), 제1 리셋 바이어스(Vreset1), 제2 셋 바이어스(Vset2) 및 제2 리셋 바이어스(Vreset2) 중 선택된 하나를 출력할 수 있다.

비트라인 선택부(338)는 제3 스위칭 소자(SW3) 및 제4 스위칭 소자(SW4)를 포함할 수 있다. 제3 및 제4 스위칭 소자(SW3, SW4)의 입력단은 상기 일 노드에 공통적으로 연결될 수 있다. 제3 스위칭 소자(SW3)의 출력단은 제1 비트라인(BL1)에 연결되고, 제4 스위칭 소자(SW4)의 출력단은 제2 비트라인(BL2)에 연결될 수 있다. 제3 및 제4 스위칭 소자(SW3, SW4)는 제1 셀 어레이 및 제2 셀 어레이 중 어느 것을 구동할지 선택하는 명령 신호에 따라 선택적으로 턴온될 수 있다. 예컨대, 제3 스위칭 소자(SW3)는 메모리 셀 블록(310)의 제1 셀 어레이를 구동하고자 하는 경우에 턴온되어 제1 셋 바이어스 또는 제1 리셋 바이어스를 제1 비트라인(BL1)으로 전달하고, 제4 스위칭 소자(SW4)는 메모리 셀 블록(310)의 제2 셀 어레이를 구동하고자 하는 경우에 턴온되어 제2 셋 바이어스 또는 제2 리셋 바이어스를 제2 비트라인(BL2)으로 전달할 수 있다. 이러한 제3 및 제4 스위칭 소자(SW3, SW4)는 예컨대, 트랜지스터로 구현될 수 있다.

이상으로 설명한 도 4의 회로를 이용하면, 한 쌍의 제1 및 제2 메모리 셀(M1, M2) 중 어느 하나로 요구되는 라이트 바이어스가 공급될 수 있다. 이에 대해서는 이하의 도 5a 내지 도 5d를 참조하여 보다 상세히 설명하기로 한다.

도 5a는 제1 메모리 셀(M1)에 데이터 '0'을 기입하는 방법을 설명하기 위한 도면이고, 도 5b는 제1 메모리 셀(M1)에 데이터 '1'을 기입하는 방법을 설명하기 위한 도면이고, 도 5c는 제2 메모리 셀(M2)에 데이터 '0'을 기입하는 방법을 설명하기 위한 도면이고, 도 5d는 제2 메모리 셀(M2)에 데이터 '1'을 기입하는 방법을 설명하기 위한 도면이다.

도 5a를 참조하면, 데이터 '0'을 기입하고자 하는 명령 신호에 따라 컬럼 제어부(332)의 CMOS 트랜지스터의 입력단에 낮은 전압 예컨대, 그라운드 전압(GND)이 인가되면, 고전압(V_high)의 셋 펄스가 출력될 수 있다.

제1 셀 어레이를 구동하고자 하는 명령 신호에 따라 메모리 선택부(334)의 제1 스위칭 소자(SW1)는 턴온되고 제2 스위칭 소자(SW2)는 턴오프될 수 있다. 이를 위하여 트랜지스터로 구현된 제1 스위칭 소자(SW1)의 게이트에는 고전압(V_high)이 인가되고, 트랜지스터로 구현된 제2 스위칭 소자(SW2)의 게이트에는 그라운드 전압(GND)이 인가될 수 있다. 이로써, 컬럼 제어부(332)로부터 출력된 셋 펄스가 제1 스위칭 소자(SW1)를 통하여 제1 바이어스 출력부(3361)로 전달될 수 있다.

제1 바이어스 출력부(3361)의 CMOS 트랜지스터의 입력단에 고전압(V_high)이 인가되면, NMOS 트랜지스터가 턴온되고 그에 따라 제1 셋 바이어스(Vset1)가 출력될 수 있다.

제1 셀 어레이를 구동하고자 하는 명령 신호에 따라 비트라인 선택부(338)의 제3 스위칭 소자(SW3)는 턴온되고 제4 스위칭 소자(SW4)는 턴오프될 수 있다. 이를 위하여 트랜지스터로 구현된 제3 스위칭 소자(SW3)의 게이트에는 고전압(V_high)이 인가되고, 트랜지스터로 구현된 제4 스위칭 소자(SW4)의 게이트에는 그라운드 전압(GND)이 인가될 수 있다. 이로써, 제1 바이어스 출력부(3361)로부터 출력된 제1 셋 바이어스(Vset1)가 제3 스위칭 소자(SW3)를 통하여 제1 비트라인(BL1)으로 전달될 수 있다.

선택된 워드라인(WL)에는 그라운드 전압(GND)이 인가될 수 있다.

결과적으로 제1 메모리 셀(M1)로 제1 셋 바이어스(Vset1)가 인가되어 제1 메모리 셀(M1)이 저저항 상태로 변경됨으로써 제1 메모리 셀(M1)에 데이터 '0'이 저장될 수 있다.

도 5b를 참조하면, 데이터 '1'을 기입하고자 하는 명령 신호에 따라 컬럼 제어부(332)의 CMOS 트랜지스터의 입력단에 고전압(V_high)이 인가되면, 저전압(V_low)의 리셋 펄스가 출력될 수 있다.

제1 셀 어레이를 구동하고자 하는 명령 신호에 따라 메모리 선택부(334)의 제1 스위칭 소자(SW1)는 턴온되고 제2 스위칭 소자(SW2)는 턴오프될 수 있다. 이로써, 컬럼 제어부(332)로부터 출력된 리셋 펄스가 제1 스위칭 소자(SW1)를 통하여 제1 바이어스 출력부(3361)로 전달될 수 있다.

제1 바이어스 출력부(3361)의 CMOS 트랜지스터의 입력단에 저전압(V_low)이 인가되면, PMOS 트랜지스터가 턴온되고 그에 따라 제1 리셋 바이어스(Vreset1)가 출력될 수 있다.

제1 셀 어레이를 구동하고자 하는 명령 신호에 따라 비트라인 선택부(338)의 제3 스위칭 소자(SW3)는 턴온되고 제4 스위칭 소자(SW4)는 턴오프될 수 있다. 이로써, 제1 바이어스 출력부(3361)로부터 출력된 제1 리셋 바이어스(Vreset1)가 제3 스위칭 소자(SW3)를 통하여 제1 비트라인(BL1)으로 전달될 수 있다.

결과적으로 제1 메모리 셀(M1)로 제1 리셋 바이어스(Vreset1)가 인가되어 제1 메모리 셀(M1)이 고저항 상태로 변경됨으로써 제1 메모리 셀(M1)에 데이터 '1'이 저장될 수 있다.

도 5c를 참조하면, 데이터 '0'을 기입하고자 하는 명령 신호에 따라 컬럼 제어부(332)의 CMOS 트랜지스터의 입력단에 그라운드 전압(GND)이 인가되면, 고전압(V_high)의 셋 펄스가 출력될 수 있다.

제2 셀 어레이를 구동하고자 하는 명령 신호에 따라 메모리 선택부(334)의 제1 스위칭 소자(SW1)는 턴오프되고 제2 스위칭 소자(SW2)는 턴온될 수 있다. 이로써, 컬럼 제어부(332)로부터 출력된 셋 펄스가 제2 스위칭 소자(SW2)를 통하여 제2 바이어스 출력부(3362)로 전달될 수 있다.

제2 바이어스 출력부(3362)의 CMOS 트랜지스터의 입력단에 고전압(V_high)이 인가되면, NMOS 트랜지스터가 턴온되고 그에 따라 제2 셋 바이어스(Vset2)가 출력될 수 있다.

제2 셀 어레이를 구동하고자 하는 명령 신호에 따라 비트라인 선택부(338)의 제3 스위칭 소자(SW3)는 턴오프되고 제4 스위칭 소자(SW4)는 턴온될 수 있다. 이로써, 제2 바이어스 출력부(3362)로부터 출력된 제2 셋 바이어스(Vset2)가 제4 스위칭 소자(SW4)를 통하여 제2 비트라인(BL2)으로 전달될 수 있다.

결과적으로 제2 메모리 셀(M2)로 제2 셋 바이어스(Vset2)가 인가되어 제2 메모리 셀(M2)이 저저항 상태로 변경됨으로써 제2 메모리 셀(M2)에 데이터 '0'이 저장될 수 있다.

도 5d를 참조하면, 데이터 '1'을 기입하고자 하는 명령 신호에 따라 컬럼 제어부(332)의 CMOS 트랜지스터의 입력단에 고전압(V_high)이 인가되면, 저전압(V_low)의 리셋 펄스가 출력될 수 있다.

제2 셀 어레이를 구동하고자 하는 명령 신호에 따라 메모리 선택부(334)의 제1 스위칭 소자(SW1)는 턴오프되고 제2 스위칭 소자(SW2)는 턴온될 수 있다. 이로써, 컬럼 제어부(332)로부터 출력된 리셋 펄스가 제2 스위칭 소자(SW2)를 통하여 제2 바이어스 출력부(3362)로 전달될 수 있다.

제2 바이어스 출력부(3362)의 CMOS 트랜지스터의 입력단에 저전압(V_low)이 인가되면, PMOS 트랜지스터가 턴온되고 그에 따라 제2 리셋 바이어스(Vreset2)가 출력될 수 있다.

제2 셀 어레이를 구동하고자 하는 명령 신호에 따라 비트라인 선택부(338)의 제3 스위칭 소자(SW3)는 턴오프되고 제4 스위칭 소자(SW4)는 턴온될 수 있다. 이로써, 제2 바이어스 출력부(3362)로부터 출력된 제2 리셋 바이어스(Vreset2)가 제4 스위칭 소자(SW4)를 선택된 제2 비트라인(BL2)으로 전달될 수 있다.

결과적으로 제2 메모리 셀(M2)로 제2 리셋 바이어스(Vreset2)가 인가되어 제2 메모리 셀(M2)이 고저항 상태로 변경됨으로써 제2 메모리 셀(M2)에 데이터 '1'이 저장될 수 있다.

한편, 도 4 내지 도 5d의 실시예에서는 메모리 셀 블록(310) 내에 한 쌍의 비트라인(BL1, BL2) 및 이에 연결되는 한 쌍의 메모리 셀(M1, M2)이 배치된 경우에 대해서 나타내었으나, 메모리 셀 블록(310) 내에 복수 쌍의 비트라인(BL1, BL2) 및 이에 연결되는 복수 쌍의 메모리 셀(M1, M2)이 배치될 수 있음은 물론이다. 이하, 메모리 셀 블록(310) 내에 2 쌍의 비트라인(BL1, BL2) 및 이에 연결되는 2 쌍의 메모리 셀(M1, M2)이 배치되는 경우에 대해서, 도 6a 및 도 6b를 참조하여 예시적으로 설명하기로 한다.

도 6a는 도 3의 컬럼 제어 블록의 다른 일례를 나타낸 도면이다. 도 4와의 차이점을 중심으로 설명한다. 본 실시예에서는 제1 쌍의 제1 및 제2 비트라인, 및 이와 연결되는 제1 및 제2 메모리 셀을 각각 BL1A, BL2A, M1A, M2A로 표시하였고, 제2 쌍의 제1 및 제2 비트라인, 및 이와 연결되는 제1 및 제2 메모리 셀을 각각 BL1B, BL2B, M1B, M2B로 표시하였다.

컬럼 제어부(332) 및 메모리 선택부(334)는 전술한 실시예와 실질적으로 동일할 수 있다.

비트라인 선택부(338)는 제1 쌍의 제1 및 제2 비트라인(BL1A, BL2A)에 각각 연결되는 제1 쌍의 제3 및 제4 스위칭 소자(SW3A, SW4A), 및 제2 쌍의 제1 및 제2 비트라인(BL1B, BL2B)에 각각 연결되는 제2 쌍의 제3 및 제4 스위칭 소자(SW3B, SW4B)를 포함할 수 있다. 제1 쌍의 제3 및 제4 스위칭 소자(SW3A, SW4A) 및 제2 쌍의 제3 및 제4 스위칭 소자(SW3B, SW4B)의 입력단은 라이트 드라이버(336)의 출력단에 공통적으로 연결될 수 있다.

제3 및 제4 스위칭 소자(SW3A, SW4A, SW3B, SW4B)는 제1 셀 어레이 및 제2 셀 어레이 중 어느 것을 구동할지 선택하는 명령 신호에 따라 선택적으로 턴온될 수 있다. 예컨대, 메모리 셀 블록(310)의 제1 셀 어레이를 구동하고자 하는 경우, 제1 및 제2 쌍의 제3 스위칭 소자(SW3A, SW3B)가 턴온되어 제1 셋 바이어스 또는 제1 리셋 바이어스를 제1 및 제2 쌍의 제1 비트라인(BL1A, BL1B)으로 전달할 수 있다. 또는, 예컨대, 메모리 셀 블록(310)의 제2 셀 어레이를 구동하고자 하는 경우, 제1 및 제2 쌍의 제4 스위칭 소자(SW4A, SW4B)가 턴온되어 제2 셋 바이어스 또는 제2 리셋 바이어스를 제1 및 제2 쌍의 제2 비트라인(BL2A, BL2B)으로 전달할 수 있다. 제3 및 제4 스위칭 소자(SW3A, SW3B, SW4A, SW4B)가 트랜지스터로 구현된 경우, 제1 및 제2 쌍의 제3 스위칭 소자(SW3A, SW3B)의 게이트는 서로 연결될 수 있고, 제1 및 제2 쌍의 제4 스위칭 소자(SW4A, SW4B)의 게이트는 서로 연결될 수 있다.

도 6b는 도 3의 컬럼 제어 블록의 또다른 일례를 나타낸 도면이다. 도 6a와의 차이점을 중심으로 설명한다.

컬럼 제어부(332)는 전술한 실시예와 실질적으로 동일할 수 있다.

비트라인 선택부는 제1 쌍의 제1 및 제2 비트라인(BL1A, BL2A)에 각각 연결되는 제1 쌍의 제3 및 제4 스위칭 소자(SW3A, SW4A)를 포함하는 제1 비트라인 선택부(338), 및 제2 쌍의 제1 및 제2 비트라인(BL1B, BL2B)에 각각 연결되는 제2 쌍의 제3 및 제4 스위칭 소자(SW3B, SW4B)를 포함하는 제2 비트라인 선택부(338B)를 포함할 수 있다. 제1 쌍의 제3 및 제4 스위칭 소자(SW3A, SW4A)의 입력단은 제1 라이트 드라이버(336A)의 출력단에 공통적으로 연결될 수 있고, 제2 쌍의 제3 및 제4 스위칭 소자(SW3B, SW4B)의 입력단은 제2 라이트 드라이버(336B)의 출력단에 공통적으로 연결될 수 있다. 제3 및 제4 스위칭 소자(SW3A, SW3B, SW4A, SW4B)가 트랜지스터로 구현된 경우, 제1 및 제2 쌍의 제3 스위칭 소자(SW3A, SW3B)의 게이트는 서로 분리될 수 있고, 제1 및 제2 쌍의 제4 스위칭 소자(SW4A, SW4B)의 게이트 또한 서로 분리될 수 있다.

제1 라이트 드라이버(336A) 및 제2 라이트 드라이버(336B) 각각은 전술한 라이트 드라이버(336)와 실질적으로 동일할 수 있고, 제1 비트라인 선택부(338A) 및 제2 비트라인 선택부(338B) 각각과 연결되어 이들 각각으로 제1 셋 바이어스(Vset1), 제1 리셋 바이어스(Vreset1), 제2 셋 바이어스(Vset2) 및 제2 리셋 바이어스(Vreset2) 중 선택된 하나를 출력할 수 있다.

제1 메모리 선택부(334A)는 제1 라이트 드라이버(336A)의 제1 바이어스 출력부(3361A)와 연결되는 제1 스위칭 소자(SW1A) 및 제2 바이어스 출력부(3362A)와 연결되는 제2 스위칭 소자(SW2A)를 포함할 수 있고, 제2 메모리 선택부(334B)는 제2 라이트 드라이버(336B)의 제1 바이어스 출력부(3361B)와 연결되는 제1 스위칭 소자(SW1B) 및 제2 바이어스 출력부(3362B)와 연결되는 제2 스위칭 소자(SW2B)를 포함할 수 있다. 제1 및 제2 스위칭 소자(SW1A, SW1B, SW2A, SW2B)가 트랜지스터로 구현된 경우, 이들의 게이트는 서로 분리될 수 있다.

도 6a의 실시예와 상이한 본 실시예의 특징은, 제1 쌍의 제1 및 제2 비트라인(BL1A, BL2A)을 제어하기 위한 구성 요소 즉, 제1 비트라인 선택부(338A), 제1 라이트 드라이버(336A) 및 제1 메모리 선택부(334A)와, 제2 쌍의 제1 및 제2 비트라인(BL1B, BL2B)를 제어하기 위한 구성 요소 즉, 제2 비트라인 선택부(338B), 제2 라이트 드라이버(336B) 및 제2 메모리 선택부(334B)가 서로 별개로 구현되고 독립적으로 동작할 수 있다는 점이다. 이 때문에, 도 6a의 실시예에서는 서로 다른 쌍에 속하는 서로 다른 종류의 메모리 셀을 동시에 구동할 수 없고, 서로 다른 쌍에 속하는 같은 종류의 메모리 셀들을 동시에 구동할 수 있다. 즉, 도 6a의 실시예에서는 제1 메모리 셀(M1A, M1B)에 라이트 바이어스를 공급하는 동작과, 제2 메모리 셀(M2A, M2B)에 라이트 바이어스를 공급하는 동작이 동시에 수행될 수 없다. 반면, 본 실시에에서는, 서로 다른 쌍에 속하는 같은 종류의 메모리 셀을 동시에 구동할 수 있음은 물론, 서로 다른 쌍에 속하는 서로 다른 종류의 메모리 셀도 동시에 구동할 수 있다. 예컨대, 본 실시예에서는, 제1 메모리 선택부(334A)의 제1 스위칭 소자(SW1A) 및 제1 비트라인 선택부(338A)의 제3 스위칭 소자(SW3A)를 턴온시켜 제1 쌍의 제1 메모리 셀(M1A)에 라이트 바이어스를 공급하면서, 동시에, 제2 메모리 선택부(334B)의 제2 스위칭 소자(SW2B) 및 제2 비트라인 선택부(338B)의 제4 스위칭 소자(SW4B)를 턴온시켜 제2 쌍의 제2 메모리 셀(M2B)에 라이트 바이어스를 공급할 수 있다.

도 7은 도 3의 컬럼 제어 블록의 또다른 일례를 나타낸 도면이다. 도 4와 달리 본 실시예는 라이트 드라이버(336)의 제1 바이어스 출력부(3361)와 제2 바이어스 출력부(3362)가 동일한 셋 바이어스 및 리셋 바이어스를 발생시키되, 비트라인 선택부(338)의 제3 및 제4 스위칭 소자(SW3, SW4)를 이용하여 바이어스 레벨을 조절함으로써, 제1 메모리 셀(M1)에 요구되는 바이어스와 제2 메모리 셀(M2)에 요구되는 바이어스를 만족시킬 수 있다. 이하, 도 4의 실시예와의 차이점을 중심으로 설명한다.

도 7을 참조하면, 제1 바이어스 출력부(3361) 및 제2 바이어스 출력부(3362)는 각각 동일한 라이트 바이어스 예컨대, 제1 셋 바이어스(Vset1) 및 제1 리셋 바이어스(Vreset1)를 발생시킬 수 있다. 이러한 경우, 제1 메모리 셀(M1)은 정상적으로 스위칭될 수 있으나, 제2 메모리 셀(M2)에는 요구되는 바이어스가 인가될 수 없으므로 정상적으로 스위칭될 수 없다. 제2 메모리 셀(M2)의 정상적인 스위칭을 위하여 제3 및 제4 스위칭 소자(SW3, SW4)를 이용할 수 있다.

예를 들어, 제2 메모리 셀(M2)에 요구되는 제2 셋 바이어스(Vset2) 및 제2 리셋 바이어스(Vreset2)의 레벨이 제1 셋 바이어스(Vset1) 및 제1 리셋 바이어스(Vset1)보다 작은 경우, 제2 메모리 셀(M2)로 전달되는 제1 셋 바이어스(Vset1) 또는 제1 리셋 바이어스(Vreset1)의 레벨이 감소하여야 한다. 이를 위하여, 제4 스위칭 소자(SW4)를 통과하는 바이어스의 레벨이 제3 스위칭 소자(SW3)에 비하여 작아지도록 제3 및 제4 스위칭 소자(SW3, SW4)를 구성할 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 제3 스위칭 소자(SW3)가 제1 활성영역(A1) 및 제1 활성영역(A1)을 가로지르는 제1 게이트(G1)를 포함하는 트랜지스터로 구현되고 제4 스위칭 소자(SW4)가 제2 활성영역(A2) 및 제2 활성영역(A2)을 가로지르는 제2 게이트(G2)를 포함하는 트랜지스터로 구현된 경우, 제1 및 제2 게이트(G1, G2)의 연장 방향에서 제2 활성영역(A2)의 폭(W2)을 제1 활성영역(A1)의 폭(W1)보다 감소시킴으로써, 제4 스위칭 소자(SW4)를 통과하는 바이어스 레벨을 감소시킬 수 있다. 그에 따라, 제2 메모리 셀(M2)로 제1 셋 바이어스(Vset1) 또는 제1 리셋 바이어스(Vreset1)보다 작은 레벨의 바이어스가 공급될 수 있고, 특히, 제2 활성영역(A2)의 폭을 적절히 조절함으로써 목표로 하는 제2 셋 바이어스(Vset2) 또는 제2 리셋 바이어스(Vreset2)를 공급할 수 있다.

또는, 예를 들어, 제2 메모리 셀(M2)에 요구되는 제2 셋 바이어스(Vset2) 및 제2 리셋 바이어스(Vreset2)의 레벨이 제1 셋 바이어스(Vset1) 및 제1 리셋 바이어스(Vset1)보다 큰 경우, 제2 메모리 셀(M2)로 전달되는 제1 셋 바이어스(Vset1) 또는 제1 리셋 바이어스(Vreset1)의 레벨이 증가하여야 한다. 이를 위하여, 제4 스위칭 소자(SW4)를 통과하는 바이어스의 레벨이 제3 스위칭 소자(SW3)에 비하여 커지도록 제3 및 제4 스위칭 소자(SW3, SW4)를 구성할 수 있다. 예를 들어, 도 8과 반대로, 제4 스위칭 소자(SW4)의 제2 활성영역(A2)의 폭(W2)을 제3 스위칭 소자(SW3)의 제1 활성영역(A1)의 폭(W1)보다 증가시킬 수 있다.

도 7의 실시예에서는 제1 바이어스 출력부(3361) 및 제2 바이어스 출력부(3362)가 동일한 라이트 바이어스를 출력하므로, 제1 바이어스 출력부(3361) 및 제2 바이어스 출력부(3362) 중 어느 하나는 생략될 수 있다. 이러한 경우, 제1 및 제2 스위칭 소자(SW1, SW2) 중 생략된 바이어스 출력부와 연결된 스위칭 소자도 생략될 수 있다.

한편, 전술한 제1 메모리 셀(M1) 또는 제2 메모리 셀(M2)은 가변 저항 소자와 함께 가변 저항 소자와 직렬 또는 병렬로 연결되어 가변 저항 소자로의 전압 또는 전류의 공급 여부를 제어하는 선택 소자를 더 포함할 수 있다. 이에 대해서는, 아래의 도 9에 예시적으로 나타내었다.

도 9는 본 발명의 다른 일 실시예에 따른 메모리 셀 블록을 설명하기 위한 단면도이다.

도 9를 참조하면, 메모리 셀 블록의 제1 셀 어레이는 제1 가변 저항층(R1)과 워드라인(WL) 사이에 개재되는 제1 선택 소자층(S1)을 더 포함할 수 있다. 제1 선택 소자층(S1)은 소정 임계 전압 이하에서는 전류를 거의 흘리지 않다가 임계 전압을 초과하는 경우에 큰 전류를 흘릴 수 있는 소자로서, 예컨대, 다이오드, 트랜지스터, 배리스터(varistor), MIT(Metal-Insulator Transition) 소자, 절연 물질로 형성되는 터널링 베리어 등을 포함할 수 있다. 본 도면에서 제1 선택 소자층(S1)은 워드라인(WL)과 제1 가변 저항층(R1) 사이에 개재되어 있으나, 제1 비트라인(BL1)과 제1 가변 저항층(R1) 사이에 개재될 수도 있다.

또한, 메모리 셀 블록의 제2 셀 어레이는 제2 가변 저항층(R2)과 워드라인(WL) 사이에 개재되는 제2 선택 소자층(S2)을 더 포함할 수 있다. 제2 선택 소자층(S2)은 제1 선택 소자층(S1)과 실질적으로 동일한 역할을 수행할 수 있으며, 다양한 물질로 형성될 수 있다. 본 도면에서 제2 선택 소자층(S2)은 워드라인(WL)과 제2 가변 저항층(R2) 사이에 개재되어 있으나, 제2 비트라인(BL2)과 제2 가변 저항층(R2) 사이에 개재될 수도 있다.

전술한 실시예들의 메모리 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 10은 전술한 실시예들의 메모리 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.

도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 전자 장치의 일 예이다.

도 10을 참조하면, 전자 장치(1000)는 데이터를 저장하는 기능을 포함하면서 다양한 기능을 수행하는 모든 전자 장치들을 총괄하는 개념으로서, 예를 들어, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 다양한 저장 장치이거나, 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등을 포함하는 다양한 전자 장치일 수 있다.

전자 장치(1000)는 데이터를 저장하는 부분인 메모리부(1200)와 이 메모리부(1200)를 제어하는 제어부(1100)를 포함할 수 있다.

여기서, 메모리부(1200)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있으며, 예컨대, 서로 다른 가변 저항 소자를 포함하는 제1 셀 어레이 및 제2 셀 어레이가 결합된 메모리 셀 블록(1220)과 제1 셀 어레이 및 제2 셀 어레이를 독립적으로 구동하도록 구성된 주변회로를 포함할 수 있다. 예컨대, 메모리부(1200)는 워드라인, 상기 워드라인과 교차하는 제1 비트라인 및 상기 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 셀 어레이, 및 상기 워드라인, 상기 워드라인 및 상기 제1 비트라인과 교차하는 제2 비트라인, 및 상기 워드라인과 상기 제2 비트라인 사이에 개재되고 상기 제1 가변 저항층과 상이한 물질로 형성되는 제2 가변 저항층을 포함하는 제2 셀 어레이를 포함하는 메모리 셀 블록; 및 상기 제1 비트라인 및 상기 제2 비트라인으로 상기 제1 가변 저항층의 스위칭에 요구되는 제1 라이트 바이어스 및 상기 제2 가변 저항층의 스위칭에 요구되는 제2 라이트 바이어스를 각각 공급하도록 구성된 컬럼 제어 블록을 포함할 수 있다. 이를 통해, 다기능을 갖는 메모리부(1200)의 구현이 가능하다. 예를 들어, 제1 셀 어레이의 제1 메모리 셀이 대용량의 사용자 데이터를 저장할 수 있고 제2 셀 어레이의 제2 메모리 셀이 메모리의 데이터 입출력을 효율적으로 수행하게 하기 위하여 보조적으로 또는 임시적으로 데이터를 저장할 수 있다고 가정하면, 메모리부(1200)의 제1 셀 어레이를 구동함으로써 메모리부(1200)를 메모리로 이용하거나 메모리부(1200)의 제2 셀 어레이를 구동함으로써 메모리부(1200)를 버퍼 메모리로 이용할 수 있다. 즉, 메모리부(1200)를 필요에 따라 선택적으로 메모리 또는 버퍼 메모리로 이용할 수 있다.

위와 같은 다기능의 메모리부(1200)는 일체로 구현될 수 있으므로 메모리부(1200)는 집적도 증가, 전력 소모량 및 사이즈감소, 동작 특성 확보 등이 가능할 수 있다. 결과적으로, 전자 장치(1000)의 사이즈 감소, 동작 특성 확보 등이 가능하다.

기타, 전자 장치(1000)는 자신의 종류에 따라 필요한 다양한 기능부들 예컨대, 인터페이스부, 통신 모듈부, 디스플레이부, 중앙 처리부 등을 포함할 수 있음은 물론이다.

이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

WL; 워드라인 BL1: 제1 비트라인
BL2: 제2 비트라인 R1: 제1 가변 저항층
R2: 제2 가변 저항층

Claims

반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
워드라인, 상기 워드라인과 교차하는 제1 비트라인 및 상기 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 셀 어레이, 및 상기 워드라인, 상기 워드라인 및 상기 제1 비트라인과 교차하는 제2 비트라인, 및 상기 워드라인과 상기 제2 비트라인 사이에 개재되고 상기 제1 가변 저항층과 상이한 물질로 형성되는 제2 가변 저항층을 포함하는 제2 셀 어레이를 포함하는, 메모리 셀 블록; 및
상기 제1 비트라인 및 상기 제2 비트라인으로 상기 제1 가변 저항층의 스위칭에 요구되는 제1 라이트 바이어스 및 상기 제2 가변 저항층의 스위칭에 요구되는 제2 라이트 바이어스를 각각 공급하도록 구성된 컬럼 제어 블록을 포함하는
전자 장치.
제1 항에 있어서,
상기 워드라인은, 기판의 표면과 평행한 제1 방향으로 연장하고,
상기 제1 비트라인은, 상기 기판의 표면과 평행하면서 상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 기판의 표면에 대해 수직 방향에서 상기 워드라인과 상이한 레벨에 위치하고,
상기 제2 비트라인은, 상기 수직 방향으로 연장하고, 상기 수직 방향에서 동일한 레벨에 위치한 복수의 워드라인 사이 및 상기 수직 방향에서 동일한 레벨에 위치한 복수의 제1 비트라인 사이에 위치하는
전자 장치.
제1 항에 있어서,
상기 제1 가변 저항층은, 결정화 정도에 따라 저항 상태가 변화하는 상변화 물질을 포함하고,
상기 제2 가변 저항층은, 도전 경로의 생성 또는 소멸에 따라 저항 상태가 변화하는 금속 산화물을 포함하는
전자 장치.
제1 항에 있어서,
상기 컬럼 제어 블록은,
상기 제1 비트라인으로 상기 제1 라이트 바이어스를 공급하는 동작 및 상기 제2 비트라인으로 상기 제2 라이트 바이어스를 공급하는 동작을 동시에 수행하거나, 선택적으로 수행하도록 구성된
전자 장치.
제1 항에 있어서,
상기 제1 및 제2 비트라인은, 제1 쌍의 제1 및 제2 비트라인과 대응하고,
상기 컬럼 제어 블록은,
메모리 셀에 기입될 데이터에 따라 셋 펄스 또는 리셋 펄스를 출력하도록 구성된 컬럼 제어부;
상기 제1 라이트 바이어스를 출력하도록 구성된 제1 바이어스 출력부 및 상기 제2 라이트 바이어스를 출력하도록 구성된 제2 바이어스 출력부를 포함하고, 상기 제1 및 제2 라이트 바이어스 중 어느 하나를 출력하도록 구성된 제1 라이트 드라이버;
상기 컬럼 제어부와 상기 제1 라이트 드라이버 사이에서, 상기 컬럼 제어부의 출력을 상기 제1 바이어스 출력부 및 상기 제2 바이어스 출력부 중 어느 하나로 전달하도록 구성된 제1 메모리 선택부; 및
상기 제1 라이트 드라이버와 상기 메모리 셀 블록 사이에서, 제1 라이트 드라이버의 출력을 상기 제1 쌍의 제1 및 제2 비트라인 중 어느 하나로 전달하도록 구성된 제1 비트라인 선택부를 포함하는
전자 장치.
제5 항에 있어서,
상기 제1 메모리 선택부는, 상기 제1 바이어스 출력부와 상기 컬럼 제어부의 연결을 제어하는 제1 스위칭 소자, 및 상기 제2 바이어스 출력부와 상기 컬럼 제어부의 연결을 제어하는 제2 스위칭 소자를 포함하고,
상기 제1 비트라인 선택부는, 상기 제1 라이트 드라이버와 상기 제1 쌍의 제1 비트라인의 연결 및 상기 제1 라이트 드라이버와 상기 제1 쌍의 제2 비트라인의 연결을 각각 제어하는 제1 쌍의 제3 및 제4 스위칭 소자를 포함하는
전자 장치.
제6 항에 있어서,
상기 제1 및 제3 스위칭 소자와, 제2 및 제4 스위칭 소자는 선택적으로 턴온되는
전자 장치.
제5 항에 있어서,
상기 메모리 셀 블록은, 제2 쌍의 제1 및 제2 비트라인을 더 포함하고,
상기 제1 비트라인 선택부는, 상기 제1 라이트 드라이버의 출력을 상기 제2 쌍의 제1 비트라인 및 상기 제2 쌍의 제2 비트라인 중 어느 하나로 전달하도록 구성되고,
여기서, 상기 제1 라이트 드라이버의 출력은, 상기 제1 쌍 및 제2 쌍의 제1 비트라인 또는 상기 제1 및 제2 쌍의 제2 비트라인에 선택적으로 전달되는
전자 장치.
제8 항에 있어서,
상기 제1 비트라인 선택부는, 상기 제1 라이트 드라이버와 상기 제1 쌍의 제1 비트라인의 연결 및 상기 제1 라이트 드라이버와 상기 제1 쌍의 제2 비트라인의 연결을 각각 제어하는 제1 쌍의 제3 및 제4 스위칭 소자, 및 상기 제1 라이트 드라이버와 상기 제2 쌍의 제1 비트라인의 연결 및 상기 제1 라이트 드라이버와 상기 제2 쌍의 제2 비트라인의 연결을 각각 제어하는 제2 쌍의 제3 및 제4 스위칭 소자를 포함하는
전자 장치.
제9 항에 있어서,
상기 제1 및 제2 쌍의 제3 스위칭 소자는 함께 제어되고,
상기 제1 및 제2 쌍의 제4 스위칭 소자는 함께 제어되는,
전자 장치.
제5 항에 있어서,
상기 메모리 셀 블록은, 제2 쌍의 제1 및 제2 비트라인을 더 포함하고,
상기 컬럼 제어 블록은,
상기 제1 라이트 드라이버와 동일하게 구현된 제2 라이트 드라이버;
상기 컬럼 제어부와 상기 제2 라이트 드라이버 사이에서, 상기 컬럼 제어부의 출력을 상기 제2 라이트 드라이버의 제1 바이어스 출력부 및 제2 바이어스 출력부 중 어느 하나로 전달하도록 구성된 제2 메모리 선택부; 및
상기 제2 라이트 드라이버와 상기 메모리 셀 블록 사이에서, 상기 제2 라이트 드라이버의 출력을 상기 제2 쌍의 제1 및 제2 비트라인 중 어느 하나로 전달하도록 구성된 제2 비트라인 선택부를 더 포함하는
전자 장치.
제11 항에 있어서,
상기 제1 비트라인 선택부는, 상기 제1 라이트 드라이버와 상기 제1 쌍의 제1 비트라인의 연결 및 상기 제1 라이트 드라이버와 상기 제1 쌍의 제2 비트라인의 연결을 각각 제어하는 제1 쌍의 제3 및 제4 스위칭 소자를 포함하고,
상기 제2 비트라인 선택부는, 상기 제2 라이트 드라이버와 상기 제2 쌍의 제1 비트라인의 연결 및 상기 제2 라이트 드라이버와 상기 제2 쌍의 제2 비트라인의 연결을 각각 제어하는 제2 쌍의 제3 및 제4 스위칭 소자를 포함하는
전자 장치.
제12 항에 있어서,
상기 제1 및 제2 쌍의 제3 스위칭 소자는 별개로 제어되고,
상기 제1 및 제2 쌍의 제4 스위칭 소자는 별개로 제어되는
전자 장치.
제1 항에 있어서,
상기 컬럼 제어 블록은,
메모리 셀에 기입될 데이터에 따라 셋 펄스 또는 리셋 펄스를 출력하도록 구성된 컬럼 제어부;
상기 제1 라이트 바이어스를 출력하도록 구성된 라이트 드라이버;
상기 컬럼 제어부와 상기 라이트 드라이버 사이에서, 상기 컬럼 제어부의 출력을 상기 라이트 드라이버로 전달하도록 구성된 메모리 선택부; 및
상기 라이트 드라이버와 상기 메모리 셀 블록의 사이에서, 상기 제1 라이트 바이어스를 상기 제1 비트라인 또는 상기 제2 비트라인으로 전달하되, 상기 제2 비트라인으로 전달시 상기 제1 라이트 바이어스의 레벨을 감소 또는 증가시켜 전달하도록 구성된 비트라인 선택부를 포함하는
전자 장치.
제14 항에 있어서,
상기 비트라인 선택부는, 상기 라이트 드라이버와 상기 제1 비트라인의 연결을 제어하는 제1 트랜지스터, 및 상기 라이트 드라이버와 상기 제2 비트라인의 연결을 제어하는 제2 트랜지스터를 포함하고,
상기 제1 트랜지스터와 상기 제2 트랜지스터의 활성영역의 폭은 서로 상이한
전자 장치.
제1 항에 있어서,
상기 메모리 셀 블록은,
상기 제1 가변 저항층과 상기 제1 비트라인의 사이 또는 상기 제1 가변 저항층과 상기 워드라인의 사이에 개재되고, 상기 제1 가변 저항층으로의 전류 또는 전압의 공급 여부를 제어하는 제1 선택 소자층을 더 포함하는
전자 장치.
제1 항에 있어서,
상기 메모리 셀 블록은,
상기 제2 가변 저항층과 상기 제2 비트라인의 사이 또는 상기 제2 가변 저항층과 상기 워드라인의 사이에 개재되고, 상기 제2 가변 저항층으로의 전류 또는 전압의 공급 여부를 제어하는 제2 선택 소자층을 더 포함하는
전자 장치.
제1 항에 있어서,
상기 제1 설 어레이의 구동시, 상기 반도체 메모리는 사용자 데이터를 저장하는 메모리로 기능하고,
상기 제2 셀 어레이의 구동시, 상기 반도체 메모리는 메모리의 데이터 입출력을 보조하기 위한 버퍼 메모리로 기능하는
전자 장치.