KR20140086654A - 가변 저항 메모리 장치 및 그 동작 방법 - Google Patents
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Abstract
본 기술은 가변 저항 메모리 장치 및 그 동작 방법에 관한 것이다. 본 기술에 따른 가변 저항 메모리 장치는, 일 방향으로 서로 평행하게 연장되는 복수의 제1 배선; 상기 복수의 제1 배선과 이격되어 상기 복수의 제1 배선과 교차하는 방향으로 서로 평행하게 연장되는 복수의 제2 배선; 상기 복수의 제1 배선과 상기 복수의 제2 배선의 교차점에 배열되는 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀을 포함하는 복수의 셀 블록; 및 상기 복수의 제1 배선에 접속되어 인접하는 상기 셀 블록들을 서로 연결시키는 복수의 선택 소자를 포함할 수 있다. 본 기술에 따르면, 크로스 포인트 셀 어레이에서 서로 인접하는 셀 블록들 사이에 트랜지스터 또는 다이오드 등의 선택 소자를 삽입함으로써 미주 전류의 흐름을 효과적으로 억제할 수 있다.
Description
본 발명은 가변 저항 메모리 장치 및 그 동작 방법에 관한 것으로, 더욱 상세하게는 크로스 포인트 셀 어레이(Cross Point Cell Array) 구조를 갖는 가변 저항 메모리 장치 및 그 동작 방법에 관한 것이다.
가변 저항 메모리 장치는 외부 자극에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭(Switching)하는 특성을 이용하여 데이터를 저장하는 장치로서, ReRAM(Resistive Random Access Memory), PCRAM(Phase Change RAM), STT-RAM(Spin Transfer Torque-RAM) 등이 이에 포함된다. 특히, 가변 저항 메모리 장치는 간단한 구조로 형성할 수 있으면서도 비휘발성 등 여러 특성이 우수하여 이에 관한 연구가 많이 진행되고 있다.
그 중에서 ReRAM은 가변 저항 물질, 예컨대 페로브스카이트(Perovskite) 계열의 물질이나 전이금속 산화물로 이루어진 가변 저항층 및 가변 저항층 상·하부의 전극을 포함하는 구조를 가지는데, 전극에 인가되는 전압에 따라서 가변 저항층 내에 필라멘트(Filament) 형태의 전류 통로가 형성되거나 소멸된다. 이에 따라 가변 저항층은 필라멘트 형태의 전류 통로가 형성된 경우 저항이 낮은 상태가 되고, 필라멘트 형태의 전류 통로가 소멸된 경우 저항이 높은 상태가 된다. 이때, 고저항 상태에서 저저항 상태로 스위칭하는 것을 셋(Set) 동작이라 하고, 반대로 저저항 상태에서 고저항 상태로 스위칭하는 것을 리셋(Reset) 동작이라 한다.
도 1a 내지 도 1c는 종래 기술에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이다.
도 1a를 참조하면, 가변 저항 메모리 장치는 일 방향으로 서로 평행하게 연장되는 복수의 비트라인(BL0 ~ BL7) 및 이와 교차하는 방향으로 서로 평행하게 연장되는 복수의 워드라인(WL0 ~ WL7) 사이의 교차점마다 메모리 셀(MC)이 배치되는 크로스 포인트 셀 어레이 구조를 가질 수 있다.
여기서, 선택된 워드라인(WL3)에 접지 전압(GND)을 인가하고, 선택된 비트라인(BL0)에 접지 전압이 아닌 소정의 전압(V)을 인가하여 선택된 메모리 셀(SMC)을 통해 흐르는 전류를 감지함으로써 선택된 메모리 셀(SMC)의 저항 상태에 따라 그에 저장된 데이터를 판별할 수 있다. 그런데 이러한 크로스 포인트 셀 어레이 구조에서는 선택되지 않은 메모리 셀(MC)에도 선택된 메모리 셀(SMC)에 인가되는 전압(V)보다 작은 전압이 인가될 수 있으며, 이에 따라 선택되지 않은 메모리 셀(MC)을 통해 미주 전류(Sneak Current)가 흐를 수 있다(점선 화살표 참조).
도 1b를 참조하면, 가변 저항 메모리 장치는 매트릭스 형태로 배열된 메모리 셀들로 구성되는 복수의 메모리 셀 어레이(MCA0 ~ MCA3)를 포함할 수 있으며, 각 메모리 셀 어레이(MCA0 ~ MCA3)의 주변에는 가변 저항 메모리 장치의 동작에 필요한 복수의 코어 회로(CC)가 배치될 수 있다.
여기서, 각 메모리 셀 어레이(MCA0 ~ MCA3)의 크기를 키우면 미주 전류 또한 증가하여 가변 저항 메모리 장치의 신뢰성이 저하되는 문제가 있다. 이에 따라 각 코어 회로(CC)가 담당하는 메모리 셀 어레이(MCA0 ~ MCA3)의 크기는 제한되며, 전체 칩(Chip)에서 코어 회로(CC)가 차지하는 면적이 넓어 메모리 셀의 집적도를 높이기 어렵다.
도 1c를 참조하면, 복수의 로컬 비트라인(BL0 ~ BL5) 및 이와 교차하는 복수의 워드라인(WL0 ~ WL6) 사이의 교차점마다 메모리 셀(MC)이 배치되는 크로스 포인트 셀 어레이 구조에서의 미주 전류를 억제하기 위해 글로벌 비트라인(GBL0 ~ GBL2)을 포함하는 계층적 비트라인 구조가 제안되었다(A. Kawahara et al., "An 8Mb Multi-Layered Cross-Point ReRAM Macro with 443MB/s Write Throughput," in Proc. of ISSCC, 2012). 그런데 이러한 계층적 비트라인 구조에서는 각 로컬 비트라인(BL0 ~ BL5)을 선택하기 위한 트랜지스터(TR) 및 복수의 선택라인(SL0 ~ SL3)이 필요하며, 특히 메모리 셀 어레이가 다층으로 형성되는 경우 이들이 차지하는 면적으로 인해 메모리 셀(MC)의 집적도가 떨어지는 문제가 있다.
본 발명의 일 실시예는, 크로스 포인트 셀 어레이에서 서로 인접하는 셀 블록들 사이에 트랜지스터 또는 다이오드 등의 선택 소자가 삽입되어 미주 전류의 흐름이 억제된 가변 저항 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 일 방향으로 서로 평행하게 연장되는 복수의 제1 배선; 상기 복수의 제1 배선과 이격되어 상기 복수의 제1 배선과 교차하는 방향으로 서로 평행하게 연장되는 복수의 제2 배선; 상기 복수의 제1 배선과 상기 복수의 제2 배선의 교차점에 배열되는 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀을 포함하는 복수의 셀 블록; 및 상기 복수의 제1 배선에 접속되어 인접하는 상기 셀 블록들을 서로 연결시키는 복수의 선택 소자를 포함할 수 있다.
본 발명의 다른 실시예에 따른 가변 저항 메모리 장치는, 일 방향으로 서로 평행하게 연장되는 복수의 제1 배선 및 상기 복수의 제1 배선과 교차하는 방향으로 서로 평행하게 연장되는 복수의 제2 배선이 교대로 적층된 구조물; 상기 복수의 제1 배선과 상기 복수의 제2 배선의 각 교차점에 배열되는 가변 저항층을 포함하는 복수의 메모리 셀; 동일한 층에 위치하는 상기 복수의 메모리 셀을 포함하는 복수의 셀 블록; 및 상기 복수의 제2 배선에 접속되어 동일한 층에서 인접하는 상기 셀 블록들을 서로 연결시키는 복수의 선택 소자를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 가변 저항 메모리 장치는, 서로 교차하는 복수의 제1 배선과 복수의 제2 배선의 각 교차점에 배열되는 가변 저항 메모리 셀을 포함하는 복수의 셀 블록; 및 인접하는 2개의 상기 셀 블록 사이마다 배치되는 블록 선택부를 포함할 수 있다.
본 기술에 따르면, 크로스 포인트 셀 어레이에서 서로 인접하는 셀 블록들 사이에 트랜지스터 또는 다이오드 등의 선택 소자를 삽입함으로써 미주 전류의 흐름을 효과적으로 억제할 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 동작 방법을 설명하기 위한 평면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 레이아웃(Layout)을 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 구성을 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템을 나타내는 블록도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 동작 방법을 설명하기 위한 평면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 레이아웃(Layout)을 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 구성을 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 동작 방법을 설명하기 위한 평면도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는 일 방향으로 서로 평행하게 연장되는 복수의 비트라인(BL0 ~ BL9) 및 이와 교차하는 방향으로 서로 평행하게 연장되는 복수의 워드라인(WL0 ~ WL4)을 포함할 수 있다. 비트라인들(BL0 ~ BL9)과 워드라인들(WL0 ~ WL4)은 서로 다른 평면 상에 배치되며, 이에 따라 비트라인들(BL0 ~ BL9)과 워드라인들(WL0 ~ WL4)은 서로 이격되어 이들의 각 교차점에서 단락(Short)되지 않는다. 한편, 비트라인들(BL0 ~ BL9)과 워드라인들(WL0 ~ WL4)은 도전 물질, 예컨대 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물이나 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 등의 금속 또는 도핑된 폴리실리콘 등으로 형성될 수 있다.
비트라인들(BL0 ~ BL9)과 워드라인들(WL0 ~ WL4)의 각 교차점에는 메모리 셀(MC)이 배열된다. 메모리 셀(MC)은 비트라인들(BL0 ~ BL9)과 워드라인들(WL0 ~ WL4)의 모든 교차점에 매트릭스(Matrix) 형태로 배열될 수 있으며, 메모리 셀(MC)의 일단은 복수의 비트라인(BL0 ~ BL9) 중 어느 하나에, 타단은 복수의 워드라인(WL0 ~ WL4) 중 어느 하나에 접속된다. 한편, 각 메모리 셀(MC)은 인가되는 전압 또는 전류에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 가변 저항층을 포함하며, 상기 가변 저항층의 상부 또는 하부 중 어느 하나 이상에 전극이 형성될 수 있다. 특히, 상기 가변 저항층은 산소 공공(Vacancy)이나 이온의 이동(Migration) 또는 물질의 상변화(Phase Change)에 의해 전기저항이 변하는 구조를 포함하거나, 자기장(Magnetic Field)이나 스핀 전달 토크(Spin Transfer Torque; STT)에 의해 전기저항이 변하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조를 포함할 수 있다.
여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 구조는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질이나 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물을 포함할 수 있으며, 물질의 상변화에 의해 전기저항이 변하는 구조는 열에 의해 결정질 또는 비정질 상태로 변화되는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe) 등의 칼코게나이드(Chalcogenide) 계열의 물질을 포함할 수 있다.
또한, 상기 자기 터널 접합(MTJ) 구조는 자성 자유층, 자성 고정층 및 이들 사이에 개재되는 장벽층을 포함할 수 있으며, 상기 자성 자유층 및 상기 자성 고정층은 강자성체, 예컨대 철(Fe), 니켈(Ni), 코발트(Co), 가돌리늄(Gd), 디스프로슘(Dy) 또는 이들의 화합물을 포함할 수 있으며, 상기 장벽층은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 실리콘 산화물(SiO2) 등을 포함할 수 있다.
매트릭스 형태로 배열된 메모리 셀(MC)들은 복수의 셀 블록(BLK0 ~ BLK2)을 이루게 된다. 셀 블록들(BLK0 ~ BLK2)은 크로스 포인트 셀 어레이(Cross Point Cell Array)를 이루는 전체 메모리 셀(MC)들의 부분 집합으로서, 비트라인들(BL0 ~ BL9) 각각에 접속되는 복수의 선택 소자(SE)가 셀 블록들(BLK0 ~ BLK2) 사이에 배치되어 인접하는 셀 블록들(BLK0 ~ BLK2)을 서로 연결시킨다. 한편, 본 평면도에서는 각 셀 블록(BLK0 ~ BLK2)이 10개의 비트라인(BL0 ~ BL9)과 5개의 워드라인(WL0 ~ WL4)의 교차점에 배열된 50개의 메모리 셀(MC)로 이루어지는 것으로 도시되어 있으나, 이는 예시에 불과하며 각 셀 블록(BLK0 ~ BLK2)에 포함되는 메모리 셀(MC)의 개수는 그 이상 또는 그 이하일 수 있다.
도 2b를 참조하면, 각 선택 소자(SE)는 셀 블록들(BLK0 ~ BLK2) 사이에 배치되되, 비트라인들(BL0 ~ BL4)이 아닌 워드라인들(WL0 ~ WL9)에 접속될 수 있다. 즉, 선택 소자(SE)들은 셀 블록들(BLK0 ~ BLK2) 또는 후술하는 메모리 셀 어레이의 형태에 따라 행 방향 또는 열 방향의 배선에 삽입될 수 있다. 한편, 본 평면도에서는 2열의 선택 소자(SE)들이 도시되어 있으나, 셀 블록들(BLK0 ~ BLK2)의 개수에 따라 그 수는 증감될 수 있다. 또한, 각 열의 선택 소자(SE)들은 실제로 일직선 상에 형성되지 않을 수도 있으며, 셀 블록들(BLK0 ~ BLK2)의 하부에 위치할 수 있다.
도 2c를 참조하면, 셀 블록들(BLK0 ~ BLK2) 사이에 삽입되는 각 선택 소자(도 2a 및 도 2b의 'SE' 참조)는 트랜지스터(TR1, TR2)일 수 있다. 트랜지스터(TR1, TR2)는 온/오프 동작을 하는 스위치로 사용되며, 반도체 기판에 형성된 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터 또는 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터일 수 있다. 한편, 트랜지스터(TR1, TR2)의 게이트 전극은 스택(Stack)형, 매립형 또는 수직형 등 다양한 형태로 형성될 수 있다.
도 2d를 참조하면, 선택된 메모리 셀(SMC)을 포함하지 않는 셀 블록(BLK0 및 BLK2, 이하에서는 '선택되지 않은 셀 블록'이라 함)으로부터 선택된 메모리 셀(SMC)을 포함하는 셀 블록(BLK1, 이하에서는 '선택된 셀 블록'이라 함)으로 미주 전류(Sneak Current)가 흐르는 것을 제1 및 제2 트랜지스터(TR1, TR2)를 통해 효과적으로 방지할 수 있다.
예를 들어, 선택된 워드라인(WL3)에 접지 전압을 인가하고, 선택된 비트라인(BL0)에 접지 전압이 아닌 소정의 전압을 인가하여 전류가 선택된 비트라인(BL0)의 하단으로부터 선택된 워드라인(WL3)으로 흐른다고 가정하면, 선택된 비트라인(BL0)에 연결된 제2 트랜지스터(TR2)는 선택된 메모리 셀(SMC)로 전류가 흐를 수 있도록 턴 온(Turn On)시킨다. 이때, 선택된 메모리 셀(SMC)로 전류가 흐르기 위해 턴 온시켜야 하는 트랜지스터를 제외한 나머지 트랜지스터, 즉 선택된 비트라인(BL0)에 연결된 제1 트랜지스터(TR1) 및 선택되지 않은 비트라인(BL1 ~ BL9)에 연결된 제1 및 제2 트랜지스터(TR1, TR2)는 턴 오프(Turn Off)시킴으로써 미주 전류를 차단할 수 있다.
구체적으로 보면, 선택된 비트라인(BL0)에 연결된 제1 트랜지스터(TR1)에 의해 선택되지 않은 셀 블록(BLK0)으로 흐르는 전류가 차단되며, 선택되지 않은 셀 블록(BLK2) 내의 선택되지 않은 메모리 셀(MC)을 통해 흐르는 미주 전류(점선 화살표 참조)는 선택되지 않은 비트라인(BL1 ~ BL9)에 연결된 제2 트랜지스터(TR2)에 의해 차단된다. 한편, 전체 메모리 셀 어레이는 다수의 셀 블록으로 분할될 수 있으므로 선택된 셀 블록(BLK1) 내에서 발생하는 미주 전류는 가변 저항 메모리 장치의 동작에 영향을 미치지 않는 수준으로 조절될 수 있다.
도 2e를 참조하면, 셀 블록들(BLK0 ~ BLK2) 사이에 삽입되는 각 선택 소자(도 2a 및 도 2b의 'SE' 참조)는 다이오드(D1, D2)일 수도 있다. 다이오드(D1, D2)는 단방향으로만 전류가 흐르는 소자로서, 쇼트키(Schottky) 다이오드, PN 다이오드, PIN 다이오드 또는 MIM 다이오드 중 어느 하나일 수 있다. 한편, 이러한 다이오드 외에도 비선형적인 전류-전압 특성을 갖는 비대칭 터널 장벽, 특정한 임계 온도에서 결정 구조의 변화 등에 의해 절연체에서 금속으로 혹은 금속에서 절연체로 전이됨으로써 전기저항이 급격히 변하는 금속-절연체 전이(Metal-Insulator Transition; MIT) 소자 또는 특정한 문턱 전압에서 스위칭이 가능한 오보닉(Ovonic) 스위칭 소자 등이 상기 선택 소자로 사용될 수 있다.
도 2f를 참조하면, 선택되지 않은 셀 블록(BLK0, BLK2)으로부터 선택된 셀 블록(BLK1)으로 미주 전류가 흐르는 것을 제1 및 제2 다이오드(D1, D2)를 통해서도 효과적으로 방지할 수 있다. 예를 들어, 선택된 워드라인(WL3)에 접지 전압을 인가하고, 선택된 비트라인(BL0)에 접지 전압이 아닌 소정의 전압을 인가하여 전류가 선택된 비트라인(BL0)의 하단으로부터 선택된 워드라인(WL3)으로 흐른다고 가정하면, 다이오드는 애노드(Anode)에서 캐소드(Cathode) 방향으로만 전류가 흐르므로 선택되지 않은 셀 블록(BLK0) 내의 선택되지 않은 메모리 셀(MC)을 통해 흐르는 미주 전류(상부의 점선 화살표 참조)는 선택되지 않은 비트라인(BL1 ~ BL9)에 연결된 제1 다이오드(D1)에 의해 차단된다.
한편, 다이오드의 애노드에서 캐소드 방향으로 전류가 흐르는 경우에도 애노드와 캐소드 간의 전위차가 일정 수준(실리콘 다이오드의 경우 0.7V 내외) 이상이 되어야 전류가 다이오드를 통과할 수 있다. 이에 따라 선택되지 않은 셀 블록(BLK2) 내의 선택되지 않은 메모리 셀(MC)을 통해 흐르는 미주 전류(하부의 점선 화살표 참조)도 선택되지 않은 비트라인(BL1 ~ BL9)에 연결된 제2 다이오드(D2)에 의해 실질적으로 차단된다. 특히, 다이오드를 선택 소자(도 2a 및 도 2b의 'SE' 참조)로 사용하는 경우에는 다이오드에서의 전압 강하를 고려하여 각 셀 블록(BLK0 ~ BLK2)별로 서로 다른 동작 전압을 인가할 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도이다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는 일 방향으로 서로 평행하게 연장되는 복수의 행 배선(MC0) 및 이와 교차하는 방향으로 서로 평행하게 연장되는 복수의 열 배선(MR0)을 포함할 수 있다. 행 배선들(MC0)과 열 배선들(MR0)은 서로 다른 평면 상에 배치되며, 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성될 수 있다. 한편, 행 배선(MC0)이 워드라인인 경우에 열 배선(MR0)은 비트라인일 수 있으며, 반대로 행 배선(MC0)이 비트라인인 경우에 열 배선(MR0)은 워드라인일 수 있다.
행 배선들(MC0)과 열 배선들(MR0)의 각 교차점에는 가변 저항층(RE0)이 매트릭스 형태로 배열될 수 있으며, 가변 저항층(RE0)의 일단은 복수의 행 배선(MC0) 중 어느 하나에, 타단은 복수의 열 배선(MR0) 중 어느 하나에 접속된다. 이때, 행 배선(MC0)과 가변 저항층(RE0)의 사이 또는 열 배선(MR0)과 가변 저항층(RE0)의 사이 중 어느 하나 이상에 전극(미도시됨)이 개재될 수 있다. 한편, 가변 저항층(RE0)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있다.
가변 저항층(RE0)을 포함하는 복수의 메모리 셀로 구성된 셀 블록들은 반도체 기판(100) 상의 선택 트랜지스터(TRs)를 통해 서로 연결될 수 있다. 선택 트랜지스터(TRs)는 주변 트랜지스터(TRp)와 동일한 평면 상에 위치할 수 있으며, 주변 트랜지스터(TRp) 중의 일부를 선택 트랜지스터(TRs)로 사용할 수 있다. 한편, 선택 트랜지스터(TRs) 및 주변 트랜지스터(TRp)는 소자 분리막(110)에 의해 정의되는 반도체 기판(100)의 활성 영역 상에 형성된 게이트 전극(140) 및 게이트 전극(140) 양측의 상기 활성 영역에 형성된 접합 영역(120)을 포함할 수 있으며, 게이트 전극(140)과 상기 활성 영역 사이에는 게이트 절연막(130)이 개재될 수 있다.
여기서, 반도체 기판(100)은 단결정 실리콘 기판일 수 있으며, 소자 분리막(110) 및 게이트 절연막(130)은 산화막 또는 질화막 계열의 물질로 형성될 수 있다. 또한, 접합 영역(120)은 상기 트랜지스터의 소스(Source) 또는 드레인(Drain) 역할을 하며, 이온 주입 공정 등을 통해 상기 활성 영역에 불순물을 주입함으로써 형성될 수 있다. 한편, 접합 영역(120)과 행 배선(MC0)은 콘택 플러그(150)를 통해 연결될 수 있으며, 게이트 전극(140)과 콘택 플러그(150)는 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성될 수 있다.
도 3b 및 도 3c를 참조하면, 가변 저항층(RE0)을 포함하는 복수의 메모리 셀로 구성된 셀 블록들은 주변 트랜지스터(TRp)가 형성된 반도체 기판(100) 상의 다이오드(D)를 통해 서로 연결될 수도 있다. 다이오드(D)는 제1 물질층(220) 및 제2 물질층(230)이 적층된 형태이거나, 제3 물질층(240)과 제5 물질층(260) 사이에 제4 물질층(250)이 개재된 형태일 수 있다. 한편, 다이오드(D)는 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 이루어진 하부 배선(200) 및 콘택 플러그(210)를 통해 행 배선(MC0)과 연결될 수 있다.
여기서, 제1 물질층(220) 및 제2 물질층(230) 중 어느 하나를 N- 폴리실리콘과 같은 N형 반도체로, 다른 하나를 금속으로 형성함으로써 쇼트키 다이오드를 구성할 수 있으며, 제1 물질층(220) 및 제2 물질층(230) 중 어느 하나를 N형 반도체로, 다른 하나를 P+ 폴리실리콘과 같은 P형 반도체로 형성함으로써 PN 다이오드를 구성할 수도 있다. 또한, 제3 물질층(240) 및 제5 물질층(260) 중 어느 하나를 N+ 폴리실리콘과 같은 N형 반도체로, 다른 하나를 P+ 폴리실리콘과 같은 P형 반도체로 형성하고, 제4 물질층(250)을 진성(Intrinsic) 반도체로 형성함으로써 PIN 다이오드를 구성할 수 있으며, 제3 물질층(240) 및 제5 물질층(260)을 금속으로, 제4 물질층(250)을 절연체로 형성함으로써 MIM 다이오드를 구성할 수도 있다.
도 3d 및 도 3e를 참조하면, 일 방향으로 서로 평행하게 연장되는 복수의 행 배선(MC0 ~ MC3) 및 이와 교차하는 방향으로 서로 평행하게 연장되는 복수의 열 배선(MR0 ~ MR4)은 각각 2층 이상 교대로 적층될 수 있다. 이에 따라 다층의 행 배선들(MC0 ~ MC3)과 다층의 열 배선들(MR0 ~ MR4)의 각 교차점마다 가변 저항층(RE0 ~ RE7)이 배열될 수 있으며, 동일한 층에 위치하는 가변 저항층(RE0 ~ RE7)끼리 복수의 셀 블록을 구성할 수 있다. 전술한 구조와 같이 동일한 층에서 인접하는 셀 블록들은 행 배선들(MC0 ~ MC3)에 접속되는 복수의 선택 소자를 통해 서로 연결될 수 있다. 각 선택 소자는 셀 블록들의 하부에 위치할 수 있으며, 트랜지스터, 다이오드, 비대칭 터널 장벽, 금속-절연체 전이 소자 또는 오보닉 스위칭 소자 중 어느 하나일 수 있다.
한편, 다층의 메모리 셀 어레이에서 선택되지 않은 셀을 통해 흐르는 미주 전류는 인접한 층에서 주로 발생하므로 행 배선들(MC0 ~ MC3)은 인접하지 않는 층끼리 선택 소자를 공유할 수 있다. 예를 들어, 짝수 번째 층의 행 배선들(MC1, MC3)은 제1 트랜지스터(TRe)를, 홀수 번째 층의 행 배선들(MC0, MC2)은 제2 트랜지스터(TRo)를 공유할 수 있으며, 마찬가지로 제1 다이오드(De)를 짝수 번째 층의 행 배선들(MC1, MC3)이, 제2 다이오드(Do)를 홀수 번째 층의 행 배선들(MC0, MC2)이 공유할 수 있다. 한편, 제1 및 제2 트랜지스터(TRe, TRo), 제1 및 제2 다이오드(De, Do) 등과 같은 선택 소자를 공유함에 따라 이에 연결되는 콘택 플러그는 일부 중첩될 수 있다. 나아가 메모리 셀 어레이의 층수가 본 단면도에 도시된 것보다 더 증가하더라도 각 선택 소자에 연결되는 행 배선의 수만 늘어날 뿐 선택 소자가 추가로 요구되지 않는다.
도 4는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 레이아웃(Layout)을 나타내는 평면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이(MCA)는 서로 교차하는 복수의 제1 배선과 복수의 제2 배선의 각 교차점에 매트릭스 형태로 배열된 가변 저항 메모리 셀들로 구성되는 복수의 셀 블록(BLK0 ~ BLKn), 및 인접하는 2개의 셀 블록(BLK0 ~ BLKn) 사이마다 배치되는 블록 선택부(SE0 ~ SEm)를 포함할 수 있다.
블록 선택부(SE0 ~ SEm)는 선택되지 않은 복수의 제1 또는 제2 배선을 통해 선택된 셀 블록(BLK0 ~ BLKn 중 어느 하나)으로 전류가 흐르는 것을 차단함으로써 미주 전류의 경로를 선택된 셀 블록(BLK0 ~ BLKn 중 어느 하나) 내로 제한할 수 있다. 한편, 블록 선택부(SE0 ~ SEm)는 셀 블록들(BLK0 ~ BLKn)과 다른 평면 상에 위치할 수 있으며, 복수의 제1 또는 제2 배선에 접속되어 인접하는 셀 블록들(BLK0 ~ BLKn)을 서로 연결시키는 복수의 선택 소자로 구성될 수 있다.
메모리 셀 어레이(MCA)의 주변에는 가변 저항 메모리 장치의 동작에 필요한 코어 회로(CC)가 배치될 수 있다. 특히, 본 발명의 일 실시예에 의하면 메모리 셀 어레이(MCA)를 다수의 셀 블록(BLK0 ~ BLKn)으로 분할함으로써 메모리 셀 어레이(MCA)의 크기를 키우면서도 미주 전류를 가변 저항 메모리 장치의 동작에 영향을 미치지 않는 수준으로 억제할 수 있다. 이에 따라 전체 칩(Chip)에서 메모리 셀 어레이(MCA)가 차지하는 면적은 늘어나고, 코어 회로(CC)가 차지하는 면적은 상대적으로 줄게 된다.
도 5는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 구성을 나타내는 블록도이다.
도 5를 참조하면, 메모리 셀 어레이(300)는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 메모리 셀(MC)들이 매트릭스 형태로 배열된 것으로서, 비트라인 디코더(310), 워드라인 디코더(320), 제어 회로(330), 전압 생성 회로(340) 및 판독 회로(350)가 메모리 셀 어레이(300)의 주변에 배치될 수 있다.
비트라인 디코더(310)는 메모리 셀 어레이(300)의 각 비트라인(BL)에 연결되며, 어드레스 신호에 대응하는 비트라인(BL)을 선택한다. 이와 마찬가지로 워드라인 디코더(320)는 메모리 셀 어레이(300)의 각 워드라인(WL)에 연결되며, 어드레스 신호에 대응하는 워드라인(WL)을 선택한다. 즉, 비트라인 디코더(310) 및 워드라인 디코더(320)를 통해 메모리 셀 어레이(300) 내에서 특정 메모리 셀(MC)을 선택할 수 있다.
제어 회로(330)는 어드레스 신호, 제어 입력 신호 및 기입 시의 데이터 입력 등에 기초하여 비트라인 디코더(310), 워드라인 디코더(320) 및 전압 생성 회로(340)를 제어하며, 특히 메모리 셀 어레이(300)의 기입, 소거 및 판독 동작을 제어한다. 또한, 제어 회로(330)는 일반적인 어드레스 버퍼 회로, 데이터 입출력 버퍼 회로 및 제어 입력 버퍼 회로의 기능도 수행할 수 있다.
전압 생성 회로(340)는 메모리 셀 어레이(300)의 기입, 소거 및 판독 시에 필요한 각각의 전압을 생성하여 비트라인(BL) 및 워드라인(WL)에 공급한다. 한편, 판독 회로(350)는 선택된 메모리 셀(MC)의 저항 상태를 감지하여 그에 저장된 데이터를 판별하며, 최종적으로 판별 결과를 제어 회로(330)에 전달한다.
도 6은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템을 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템(1000)은 메모리 시스템(1100), 중앙 처리 장치(1200), 사용자 인터페이스(1300) 및 전원 공급 장치(1400)를 포함할 수 있고, 이들은 버스(1500)를 통해 서로 데이터 통신을 할 수 있다.
메모리 시스템(1100)은 가변 저항 메모리 장치(1110) 및 메모리 컨트롤러(1120)로 구성될 수 있으며, 가변 저항 메모리 장치(1110)에는 중앙 처리 장치(1200)에 의해서 처리된 데이터 또는 사용자 인터페이스(1300)를 통해 외부에서 입력된 데이터가 저장될 수 있다.
이러한 정보 처리 시스템(1000)은 데이터 저장을 필요로 하는 모든 전자 기기를 구성할 수 있으며, 예컨대 메모리 카드(Memory Card), 반도체 디스크(Solid State Disk; SSD) 또는 스마트폰(Smart Phone) 등의 각종 모바일 기기(Mobile Device) 등에 적용될 수 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 동작 방법에 의하면, 크로스 포인트 셀 어레이에서 서로 인접하는 셀 블록들 사이에 선택 소자를 삽입함으로써 미주 전류의 흐름을 효과적으로 억제할 수 있다. 특히, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는 단순한 비트라인 구조를 가지며, 다층 구조로 형성하는 경우 인접하지 않는 층끼리 선택 소자를 공유함에 따라 메모리 셀의 집적도를 증가시키면서도 선택 소자의 수는 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 기판 110 : 소자 분리막
120 : 접합 영역 130 : 게이트 절연막
140 : 게이트 전극 150 : 콘택 플러그
200 : 하부 배선 210 : 콘택 플러그
220 : 제1 물질층 230 : 제2 물질층
240 : 제3 물질층 250 : 제4 물질층
260 : 제5 물질층 BL0 ~ BL9 : 비트라인
BLK0 ~ BLKn : 셀 블록 CC : 코어 회로
D : 다이오드 D1, De : 제1 다이오드
D2, Do : 제2 다이오드 MC : 메모리 셀
MC0 ~ MC3 : 행 배선 MCA : 메모리 셀 어레이
MR0 ~ MR4 : 열 배선 RE0 ~ RE7 : 가변 저항층
SE : 선택 소자 SE0 ~ SEm : 블록 선택부
SMC : 선택된 메모리 셀 TR1, TRe : 제1 트랜지스터
TR2, TRo : 제2 트랜지스터 TRp : 주변 트랜지스터
TRs : 선택 트랜지스터 WL0 ~ WL9 : 워드라인
120 : 접합 영역 130 : 게이트 절연막
140 : 게이트 전극 150 : 콘택 플러그
200 : 하부 배선 210 : 콘택 플러그
220 : 제1 물질층 230 : 제2 물질층
240 : 제3 물질층 250 : 제4 물질층
260 : 제5 물질층 BL0 ~ BL9 : 비트라인
BLK0 ~ BLKn : 셀 블록 CC : 코어 회로
D : 다이오드 D1, De : 제1 다이오드
D2, Do : 제2 다이오드 MC : 메모리 셀
MC0 ~ MC3 : 행 배선 MCA : 메모리 셀 어레이
MR0 ~ MR4 : 열 배선 RE0 ~ RE7 : 가변 저항층
SE : 선택 소자 SE0 ~ SEm : 블록 선택부
SMC : 선택된 메모리 셀 TR1, TRe : 제1 트랜지스터
TR2, TRo : 제2 트랜지스터 TRp : 주변 트랜지스터
TRs : 선택 트랜지스터 WL0 ~ WL9 : 워드라인
Claims (20)
- 일 방향으로 서로 평행하게 연장되는 복수의 제1 배선;
상기 복수의 제1 배선과 이격되어 상기 복수의 제1 배선과 교차하는 방향으로 서로 평행하게 연장되는 복수의 제2 배선;
상기 복수의 제1 배선과 상기 복수의 제2 배선의 교차점에 배열되는 가변 저항층을 포함하는 복수의 메모리 셀;
상기 복수의 메모리 셀을 포함하는 복수의 셀 블록; 및
상기 복수의 제1 배선에 접속되어 인접하는 상기 셀 블록들을 서로 연결시키는 복수의 선택 소자를 포함하는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 복수의 셀 블록은, 제1, 제2 및 제3 셀 블록을 포함하고,
상기 복수의 선택 소자는, 상기 제1 및 제2 셀 블록 사이에 개재되는 제1 선택 소자, 및 상기 제2 및 제3 셀 블록 사이에 개재되는 제2 선택 소자를 포함하는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 선택 소자는, 상기 셀 블록의 하부에 위치하는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 선택 소자는, 주변 트랜지스터와 동일한 평면 상에 위치하는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 선택 소자는, 트랜지스터, 다이오드, 비대칭 터널 장벽, 금속-절연체 전이 소자 또는 오보닉 스위칭 소자 중 어느 하나를 포함하는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 가변 저항층은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조, 또는 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함하는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 제1 배선은, 비트라인이고,
상기 제2 배선은, 워드라인인
가변 저항 메모리 장치.
- 일 방향으로 서로 평행하게 연장되는 복수의 제1 배선 및 상기 복수의 제1 배선과 교차하는 방향으로 서로 평행하게 연장되는 복수의 제2 배선이 교대로 적층된 구조물;
상기 복수의 제1 배선과 상기 복수의 제2 배선의 각 교차점에 배열되는 가변 저항층을 포함하는 복수의 메모리 셀;
동일한 층에 위치하는 상기 복수의 메모리 셀을 포함하는 복수의 셀 블록; 및
상기 복수의 제2 배선에 접속되어 동일한 층에서 인접하는 상기 셀 블록들을 서로 연결시키는 복수의 선택 소자를 포함하는
가변 저항 메모리 장치.
- 제8 항에 있어서,
상기 제2 배선은, 인접하지 않는 층끼리 상기 선택 소자를 공유하는
가변 저항 메모리 장치.
- 제8 항에 있어서,
상기 복수의 선택 소자는, 짝수 번째 층의 상기 제2 배선에 접속되는 제1 선택 소자, 및 홀수 번째 층의 상기 제2 배선에 접속되는 제2 선택 소자를 포함하는
가변 저항 메모리 장치.
- 제8 항에 있어서,
상기 선택 소자는, 상기 셀 블록의 하부에 위치하는
가변 저항 메모리 장치.
- 제8 항에 있어서,
상기 선택 소자는, 주변 트랜지스터와 동일한 평면 상에 위치하는
가변 저항 메모리 장치. - 제8 항에 있어서,
상기 선택 소자는, 트랜지스터, 다이오드, 비대칭 터널 장벽, 금속-절연체 전이 소자 또는 오보닉 스위칭 소자 중 어느 하나를 포함하는
가변 저항 메모리 장치.
- 제8 항에 있어서,
상기 가변 저항층은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조, 또는 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함하는
가변 저항 메모리 장치.
- 제8 항에 있어서,
상기 제1 배선은, 워드라인이고,
상기 제2 배선은, 비트라인인
가변 저항 메모리 장치.
- 서로 교차하는 복수의 제1 배선과 복수의 제2 배선의 각 교차점에 배열되는 가변 저항 메모리 셀을 포함하는 복수의 셀 블록; 및
인접하는 2개의 상기 셀 블록 사이마다 배치되는 블록 선택부를 포함하는
가변 저항 메모리 장치.
- 제16 항에 있어서,
상기 블록 선택부는, 상기 셀 블록과 다른 평면 상에 위치하는
가변 저항 메모리 장치.
- 제16 항에 있어서,
상기 블록 선택부는, 상기 복수의 제1 또는 제2 배선에 접속되어 인접하는 상기 셀 블록들을 서로 연결시키는 복수의 선택 소자를 포함하는
가변 저항 메모리 장치.
- 제16 항에 있어서,
상기 블록 선택부는, 선택되지 않은 상기 복수의 제1 또는 제2 배선을 통해 선택된 상기 셀 블록으로 전류가 흐르는 것을 차단하는
가변 저항 메모리 장치.
- 제16 항에 있어서,
상기 셀 블록 및 상기 블록 선택부를 포함하는 메모리 셀 어레이 주변의 코어 회로를 더 포함하는
가변 저항 메모리 장치.
Priority Applications (3)
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|---|---|---|---|
| KR1020120157395A KR102022419B1 (ko) | 2012-12-28 | 2012-12-28 | 가변 저항 메모리 장치 및 그 동작 방법 |
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9633726B2 (en) | 2014-10-28 | 2017-04-25 | Samsung Electronics Co., Ltd. | Resistive memory device, resistive memory system, and method of operating resistive memory device |
| US11972796B2 (en) * | 2016-03-07 | 2024-04-30 | Kioxia Corporation | Resistive random access memory device with three-dimensional cross-point structure and method of operating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN107086202A (zh) * | 2016-02-14 | 2017-08-22 | 复旦大学 | 一种可抑制三维水平交叉点式电阻转换存储器漏电流的集成结构 |
| KR20230077877A (ko) * | 2021-11-26 | 2023-06-02 | 연세대학교 산학협력단 | 저항층을 포함하는 다중 레벨의 선택 소자 |
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2012
- 2012-12-28 KR KR1020120157395A patent/KR102022419B1/ko active IP Right Grant
-
2013
- 2013-03-15 US US13/842,362 patent/US9036399B2/en active Active
- 2013-05-20 CN CN201310187367.4A patent/CN103915564B/zh active Active
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| Publication number | Publication date |
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| US9036399B2 (en) | 2015-05-19 |
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