CN103915564A - 可变电阻存储器件 - Google Patents

可变电阻存储器件 Download PDF

Info

Publication number
CN103915564A
CN103915564A CN201310187367.4A CN201310187367A CN103915564A CN 103915564 A CN103915564 A CN 103915564A CN 201310187367 A CN201310187367 A CN 201310187367A CN 103915564 A CN103915564 A CN 103915564A
Authority
CN
China
Prior art keywords
cell
line
variable resistance
described multiple
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310187367.4A
Other languages
English (en)
Other versions
CN103915564B (zh
Inventor
李炯东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103915564A publication Critical patent/CN103915564A/zh
Application granted granted Critical
Publication of CN103915564B publication Critical patent/CN103915564B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Abstract

一种可变电阻存储器件包括多个单元块和多个选择单元，所述多个单元块的每个包括：多个第一线，所述多个第一线沿着第一方向彼此平行地延伸；多个第二线，所述多个第二线沿着与第一方向交叉的第二方向彼此平行地延伸；以及多个存储器单元，所述多个存储器单元包括被布置在多个第一线和多个第二线的交叉处的可变电阻层。所述多个选择单元与多个第一线耦接，并且将两个相邻的单元块耦接。

Description

可变电阻存储器件
相关申请的交叉引用
本申请要求2012年12月28日提交的申请号为10-2012-0157395的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种可变电阻存储器件及其操作方法，更具体而言，涉及一种具有交叉点单元阵列配置的可变电阻存储器件及其操作方法。
背景技术
可变电阻存储器件（或电阻可变存储器件）根据外部输入而在至少两种电阻状态之间改变其电阻值。可变电阻存储器件利用这种电阻改变属性来储存数据，包括阻变随机存取存储（ReRAM）器件、相变RAM（PCRAM）器件、自旋转移扭矩RAM（STT-RAM）器件等。因为各种可变电阻存储器件具有简单的结构和良好的非易失性属性，所以已经对这些可变电阻存储器件进行了许多研究。
在这些可变电阻存储器件之中，ReRAM器件可以包括上电极和下电极、以及被设置在上电极和下电极之间的可变电阻层，所述可变电阻层由例如钙钛矿基材料或过渡金属氧化物来形成。在ReRAM器件中，作为电流路径的细丝根据施加到上电极和下电极的电压电平而在可变电阻层中产生或从可变电阻层中去除。
当细丝产生时，可变电阻层处于低电阻状态。相反地，当没有细丝存在时，可变电阻层处于高电阻状态。从高电阻状态到低电阻状态的转换被称为‘设定’操作，而从低电阻状态到高电阻状态的转换被称为‘复位’操作。
图1A至图1C是说明传统的可变电阻存储器件的平面图。
参见图1A，可变电阻存储器件具有交叉点单元阵列配置，其中，存储器单元MC被布置在彼此平行地延伸的多个位线BL0～BL7与彼此平行地延伸的多个字线WL0～WL7相交的交叉点处。
通过将接地电压GND施加到选中的字线（例如，WL3）、将指定电压V施加到选中的位线（例如，BL0）、以及检测流经存储器单元SMC的电流来读取储存在指定存储器单元（例如，图1A中选中的存储器单元SMC）中的数据。流经存储器单元SMC的电流根据存储器单元SMC的电阻状态而改变。
在交叉点单元阵列配置中，可以将具有特定电平的电压（小于施加到选中的存储器单元SMC的指定电压V）施加到未选中的存储器单元。结果，电流可以经由如图1A中的虚箭头线所表示的未选中的存储器单元泄漏。
参见图1B，可变电阻存储器单元器件包括多个存储器单元阵列MCA0～MCA3，每个存储器单元阵列包括被布置成矩阵模式的存储器单元。在每个存储器单元阵列MCA0～MCA3的外围区中，可以提供用于可变电阻存储器件的操作所必需的多个核心电路CC。
随着每个存储器单元阵列MCA0～MCA3的尺寸增大，泄漏电流也增大，可变电阻存储器件的可靠性降低。另外，存储器单元阵列尺寸越大，被核心电路占据的面积越大。因而，会限制存储器单元阵列尺寸的增大。结果，难以增大存储器件的集成度。
参见图1C，提出了包括全局位线GBL0～GBL2和多个局部位线BL0～BL5的分层位线结构来抑制在交叉点单元阵列配置中产生的泄漏电流。（见A.Kawahara等人的“An8Mb Multi-Layered Cross-Point ReRAM Macro with443MB/s Write Throughput”，Proc.ofISSCC，2012）
然而，在图1C中所示的分层位线结构中，需要诸如晶体管TR的额外的晶体管用来选择局部位线BL0～BL5和多个选择线SL0～SL3，以将局部位线BL0～BL5与全局位线GBL0～GBL2耦接。另外，利用多个层形成的存储器单元阵列占据大的面积，因而存储器单元的集成度会减小。
发明内容
各种实施例涉及一种可变电阻存储器件及其操作方法，所述可变电阻存储器件包括在交叉点单元阵列的两个相邻的单元块之间的选择单元（诸如晶体管或二极管），以减小泄漏电流。
根据本发明的一个实施例，一种可变电阻存储器件包括多个存储器单元、多个单元块、以及多个选择单元，所述多个存储器单元包括：多个第一线，所述多个第一线彼此平行延伸并且沿着第一方向延伸；多个第二线，所述多个第二线彼此平行延伸并且沿着与第一方向交叉的第二方向延伸；以及电阻可变层，所述电阻可变层被布置在多个第一线和多个第二线的交叉处；所述多个单元块包括多个存储器单元；所述多个选择单元与多个第一线耦接并且将相邻的单元块彼此耦接。
根据本发明的另一个实施例，一种可变电阻存储器件包括层叠结构、多个存储器单元、多个单元块、和多个选择单元，所述层叠结构包括：多个第一线，所述多个第一线彼此平行延伸并且沿着第一方向延伸；多个第二线，所述多个第二线彼此平行延伸并且沿着与第一方向交叉的第二方向延伸，其中，多个第一线和多个第二线采用交替的方式层叠；所述多个存储器单元包括电阻可变层，所述电阻可变层被布置在多个第一线和多个第二线的交叉处；所述多个单元块在相同的水平包括多个存储器单元；所述多个选择单元与多个第二线耦接，并且将在同一水平的相邻的单元块彼此耦接。
根据本发明的又一个实施例，一种可变电阻存储器件包括：多个单元块，所述多个单元块包括被布置在多个第一线和多个第二线的交叉处的电阻可变层，其中，多个第一线和多个第二线彼此交叉延伸；以及块选择单元，所述块选择单元被提供在两个相邻的单元块之间。
根据本发明，选择单元（诸如晶体管和二极管）被提供在交叉点单元阵列中的两个相邻的单元块之间以有效地防止电流泄漏。
附图说明
图1A至如1C是说明传统的可变电阻存储器件的平面图。
图2A至图2F是说明根据本发明的实施例的可变电阻存储器件以及该可变电阻存储器件的操作的平面图。
图3A至图3E说明根据本发明的实施例的可变电阻存储器件。
图4说明根据本发明的实施例的可变电阻存储器件的布局。
图5说明根据本发明的实施例的可变电阻存储器件的框图。
图6说明利用了根据本发明的实施例的可变电阻存储器件的信息处理系统的框图。
具体实施方式
下面将参照附图更详细地描述本发明的各种实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。整个说明书中，相同的附图标记表示贯穿在本发明的各种附图与实施例中的相似的部分。
附图并非必然地按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或衬底上的情况、还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图2A至图2F是说明根据本发明的实施例的可变电阻存储器件以及该可变电阻存储器件的操作的平面图。
参见图2A，可变电阻存储器件包括多个单元块BLK0～BLK2。单元块BLK0～BLK2各自包括多个存储器单元MC、彼此平行延伸的多个位线BL0～BL9、以及彼此平行延伸的多个字线WL0～WL4，多个字线WL0～WL4与多个位线BL0～BL9交叉延伸。
位线BL0～BL9和字线WL0～WL4由设置在衬底上不同的高度水平处的层形成，使得位线和字线彼此分开而不电短路。
位线BL0～BL9和字线WL0～WL4各自可以由诸如氮化钛（TiN）、氮化钽（TaN）、或氮化钨（WN）的金属氮化物、诸如钨（W）、铝（Al）、铜（Cu）、金（Au）、银（Ag）、铂（Pt）、镍（Ni）、铬（Cr）、钴（Co）、钛（Ti）、钌（Ru）、铪（Hf）、或锆（Zr）的金属、或者掺杂的硅形成。
存储器单元MC可以采用矩阵模式被提供在位线BL0～BL9和字线WL0～WL4之间的交叉点处。每个存储器单元MC的一个端部与多个位线BL0～BL9中的一个耦接，并且存储器单元的另一个端部与多个字线WL0～WL4中的一个耦接。
每个存储器单元MC包括可变电阻层和分别设置在可变电阻层之上和之下的上电极和下电极。可变电阻层的电阻值根据施加到其中的电压或电流来改变。因而，可变电阻层可以在至少两种不同的电阻状态之间转换。
可变电阻层可以具有电阻值根据氧空位或离子迁移变化而改变的结构、电阻值因材料的相变而改变的结构、或者电阻值因磁场或自旋转移扭矩（STT）而改变的磁性隧道结（magnetic tunnel junction，MTJ）结构。
电阻值根据氧空位或离子迁移变化而改变的结构可以包括诸如STO（SrTiO3）、BTO（BaTiO3）、PCMO（Pr1-xCaxMnO3）等的钙钛矿基材料，或者包括诸如TiO2、HfO2、ZrO2、Al2O3、Ta2O5、氧化铌（Nb2O5）、Co3O4、NiO、WO3、氧化镧（La2O3）的过渡金属氧化物（TMO）的氧化物材料。
电阻值因材料的相变而改变的结构可以包括诸如硫族化物材料的材料（可在结晶状态和非晶状态之间互换）。例如，硫族化物材料包括通过将锗、锑、碲以指定比例组合而获得的GST（GeSbTe）。
磁性隧道结（MTJ）结构可以包括自由磁性层、钉扎磁性层、以及插入在自由磁性层与钉扎磁性层之间的阻挡层。自由磁性层和钉扎磁性层各自可以包括诸如铁（Fe）、镍（Ni）、钴（Co）、钆（Gd）、镝（Dy），或者它们的组合的铁磁材料。阻挡层可以包括氧化镁（MgO）、氧化铝（Al2O3）、氧化铪（HfO2）、氧化锆（ZrO2）、氧化硅（SiO2）等中的任意材料。
与位线BL0～BL9耦接的多个选择单元SE被提供在单元块BLK0～BLK2中的两个相邻的单元块（例如BLK0与BLK1、或者BLK1与BLK2）之间，以将两个相邻的单元块彼此耦接。在图2A中，每个单元块包括10个位线BL0～BL9、5个字线WL0～WL4以及位于位线BL0～BL9与字线WL0～WL4的交叉处的50个存储器单元，但是本发明的实施例不局限于此。在其他的实施例中，每个单元块可以包括多于或少于50个的存储器单元。
参见图2B，每个选择单元SE可以被提供在两个相邻的单元块（例如，BLK0与BLK1，或者BLK1与BLK2）之间，并且与各个字线WL0～WL9而不是各个位线BL0～BL4耦接。即，如图2A和图2B中所示，选择单元SE可以或者沿着垂直方向或者沿着水平方向被插入在单元阵列中。
在图2A和图2B中，示出两排选择单元SE，但是本发明的实施不局限于此。例如，在其他的实施例中，单元阵列可以包括多于两排的选择单元SE。根据另一个实施例，每排中的选择单元SE可以不沿着直线布置。在另一个实施例中，选择单元SE可以被布置在各个单元块BLK0～BLK2的底部。
参见图2C，被提供在单元块BLK0～BLK2之间的选择单元SE可以包括晶体管TR1和TR2。晶体管TR1和TR2各自用作ON/OFF开关，并且可以包括N沟道金属氧化物半导体（NMOS）或P沟道金属氧化物半导体（PMOS）晶体管。晶体管TR1或TR2的栅电极可以采用包括层叠结构、掩埋结构以及垂直结构的各种结构中的任意结构来形成。
参见图2D，第一晶体管TR1和第二晶体管TR2可以有效地防止泄漏电流从不包括选中的存储器单元的单元块（在下文中，被称作为‘未选中的单元块’）流到包括选中的存储器单元的单元块（在下文中，被称作为‘选中的单元块’）。
例如，当将接地电压施加到选中的字线WL3并且将指定电压而不是接地电压施加到选中的位线BL0使得电流从选中的位线BL0流到选中的字线WL3时，与选中的位线BL0耦接的第二晶体管TR2导通使得电流可以流到单元块BLK中选中的存储器单元SMC中。除了向选中的存储器单元SMC提供电流所需的晶体管以外的晶体管关断，由此防止泄漏电流从未选中的单元块BLK0和BLK2流到选中的单元块BLK1。在图2D中，关断的晶体管包括与选中的位线BL0耦接的第一晶体管TR1、和与未选中的位线BL1～BL9耦接的晶体管TR1和TR2。
具体地，与选中的位线BL0耦接的第一晶体管TR1切断来自未选中的单元块BLK0的电流，并且与未选中的位线BL1～BL9耦接的第二晶体管TR2切断来自未选中的单元块BLK2中未选中的存储器单元MC的电流（由虚线箭头表示）。
整个存储器单元阵列可以被分成多个单元块，并且在选中的单元块BLK1中的泄漏电流可以被控制在预定的电平之下，使得泄漏电流不影响可变电阻存储器件的操作。
参见图2E，被提供在单元块BLK0～BLK2之间的选择单元SE可以包括二极管D1和D2。
二极管D1和D2各自被设计成使电流单向流动，可以包括肖特基二极管、PN二极管、PIN二极管或MIM二极管。可替选地或组合，选择单元SE可以包括：具有非线性电流-电压特性的非对称隧道阻止单元，通过在指定临界温度下转变成结晶状态而在金属和绝缘体之间可转变的金属-绝缘体转变单元，在指定阈值电压下执行开关操作的双向开关单元等。
参见图2F，从未选中的单元块BLK0或BLK2到选中的单元块BLK1的泄漏电流可以被第一二极管D1或第二二极管D2被有效地防止。
例如，当将接地电压施加到选中的字线WL3并且将指定电压而不是接地电压施加到选中的位线BL0使得电流从选中的位线BL0流到选中的字线WL3时，二极管D1和D2使电流从阳极到阴极单向流动，因而通过与未选中的位线BL1～BL9耦接的第一二极管D1防止流经未选中的单元块BLK0中的未选中的存储器单元MC的泄漏电流（如由图2F的上部中所示的虚线箭头所指出的）流到选中的单元块BLK1。
在二极管中，仅当阳极与阴极之间的电压差大于特定值（例如，针对典型的硅二极管大约为0.7V）时，电流才可以从二极管的阳极流到阴极。因而，流经未选中的单元块（例如，BLK2）的未选中的存储器单元MC的泄漏电流（如由图2F的下部中所示的虚线箭头所指出的）被与未选中的位线BL1～BL9耦接的二极管（例如，D2）基本上阻止。
当利用二极管作为图2A和图2B中所示的选择单元SE时，考虑到二极管中的压降，可以将不同的操作电压施加到单元块BLK0～BLK2。
图3A至图3E是说明根据本发明的实施例的可变电阻存储器件的截面图。
参见图3A，可变电阻存储器件包括彼此平行地延伸的多个行线MR、和彼此平行延伸并且横交行线MR的多个列线MC。行线MR和列线MC被布置在不同的水平，并且各自可以包括金属、金属氮化物或掺杂的硅。列线MC可以是字线，而行线MR可以为位线，反之亦然。
在列线MC与行线MR的交叉处，可以提供呈矩阵模式的电阻可变层RE模式。电阻可变层RE各自的一个端部与多个列线MC之一耦接，而电阻可变层RE各自的另一个端部与多个行线MR之一耦接。电极（未示出）可以被插入在列线MC与电阻可变层RE之间、或者在行线MR与电阻可变层RE之间。
电阻可变层RE可以包括电阻值根据氧空位或离子迁移的变化、或相变而改变的结构、或者包括电阻值根据磁场或自旋转移扭矩（STT）而改变的磁性隧道结结构。
单元块（每个单元块包括多个存储器单元，每个存储器单元包括电阻可变层）可以经由提供在半导体衬底100之上的选择晶体管TRs而彼此耦接。
选择晶体管TRs可以被形成在与外围晶体管TRp大体相同的水平。根据另一个实施例，一些外围晶体管TRp可以用作选择晶体管TRs。选择晶体管TRs和外围晶体管TRp各自可以包括形成在半导体衬底100的有源区中的栅电极140、以及形成在栅电极140两侧的有源区中的结区120。有源区可以由器件隔离膜110来限定。栅绝缘层130可以被提供在栅电极140与有源区之间。
半导体衬底100可以是单晶硅衬底。器件隔离膜110和栅绝缘层130可以包括氧化物基材料或氮化物基材料。结区120用作源极或漏极，并且可以通过利用离子注入工艺将杂质注入到有源区中来形成。
选择晶体管TRs的结区120和列线MC可以经由接触插塞150而彼此耦接。栅电极140和接触插塞150各自可以包括诸如金属、金属氮化物或掺杂的多晶硅的导电材料。
参见图3B和3C，单元块（每个单元块包括多个存储器单元，每个存储器单元包括电阻可变层RE）可以经由提供在包括了外围晶体管TRp的半导体衬底100之上的二极管D而彼此耦接。
二极管D可以包括第一材料层220和第二材料层230的层叠结构、或者第三材料层240、第四材料层250以及第五材料层260的层叠结构。二极管D可以经由下线200和接触插塞210而与列线MC耦接。下线200和接触插塞210各自可以包括金属、金属氮化物或掺杂的硅。
在图3B中，第一材料层220和第二材料层230中的一种可以由包括例如N-多晶硅的N型半导体形成，并且另一种可以由金属形成，结果形成肖特基二极管。根据另一个实施例，第一材料层220和第二材料层230中的一种可以由N型半导体形成，并且另一种可以由包括例如P+多晶硅的P型半导体形成，结果形成PN二极管。
在图3C中，第三材料层240和第五材料层260中的一种可以由包括例如N-多晶硅的N型半导体形成，另一种可以由包括例如P+多晶硅的P型半导体形成。第四材料层250可以由本征半导体形成，以形成PIN二极管。根据另一个实施例，第三材料层240和第五材料层260各自可以由金属形成，并且第四材料层250可以由绝缘层形成，结果形成MIM二极管。
参见图3D和图3E，在不同的水平彼此平行延伸的多个列线MC0～MC3与在不同的水平彼此平行延伸并且横交多个列线MC0～MC3的多个行线MR0～MR4采用交替的模式来层叠。可变电阻层RE0～RE7可以被布置在多层列线MC0～MC3与多层行线MR0～MR4的交叉处，并且可变电阻层RE0～RE7可以在每个水平形成多个单元块。
如上所述，在同一水平的相邻的单元块可以经由与在同一水平平行延伸的多个列线（对应于列线MC0～MC3中的一种）耦接的多个选择单元而彼此耦接。各个选择单元可以被设置在各个单元块的下部，并且可以由晶体管、二极管、非对称隧道阻止层、金属-绝缘体转变单元、或者双向开关单元形成。
流经多层存储器单元阵列中的未选中单元的泄漏电流经常发生在相邻层之间，且因而列线MC0～MC3之中不相邻的列线可以共享选择单元。例如，如图3D中所示，奇数编号的列线MC1和MC3可以共享第一晶体管TRe，而偶数编号的列线MC0和MC2可以共享第二晶体管TRo。同样地，如图3E中所示，奇数编号的列线MC1和MC3可以共享第一二极管De，而偶数编号的列线MC0和MC2可以共享第二二极管Do。换言之，交替的列线MC可以共享晶体管TR或二极管D。
当第一晶体管TRe和第二晶体管TRo、或者第一二极管De和第二二极管Do被共享时，与它们耦接的接触插塞可以重叠。
在这种结构中，随着多层存储器单元阵列的层的数目增加，与同一选择单元耦接的列线的数目可以因而增加，因而可以不需要额外的选择单元用于多层存储器单元阵列的额外层。
图4说明根据本发明的一个实施例的可变电阻存储器件的布局。
参见图4，可变电阻存储器件的单元阵列MCA包括：（i）多个单元块BLK0～BLKn，每个单元块包括设置在多个第一线和多个第二线的交叉处、并且以矩阵模式布置的多个可变电阻存储器单元，以及（ii）块选择单元SE0～SEm，每个块选择单元被设置在单元块BLK0～BLKn中的两个相邻的单元块之间，n和m是正整数。块选择单元SE0～SEm可以阻挡电流经由未选中的第一线或第二线流到选中的单元块（即，BLK0～BLKn中的一个），且因而可以减小泄漏电流流到选中的单元块的面积。
块选择单元SE0～SEm可以位于与单元块BLK0～BLKn所处的水平不同的水平处。每个块选择单元SE0～SEm可以包括多个选择单元。多个选择单元分别与第一线或第二线耦接，并且被配置成将单元块BLK0～BLKn中的两个相邻的单元块耦接。
在外围区中，可以提供用于执行可变电阻存储器件的操作所必需的核心电路。特别地，根据本发明的实施例，存储器单元阵列MCA被分成多个单元块BLK0～BLKn，使得可以将泄漏电流控制在受限的电平上，即使存储器单元阵列MCA的尺寸增加也对可变电阻存储器件的操作没有负面的影响。结果，在本发明的实施例中，相对于传统的芯片，存储器单元阵列的尺寸增加并且核心电路的尺寸减小。
图5说明根据本发明的实施例的可变电阻存储器件。
参见图5，根据本发明的实施例的存储器单元MC以矩阵模式布置在存储器单元阵列300中。位线译码器310、字线译码器320、控制电路330、电压发生电路340、以及读出电路350可以被提供在存储器单元阵列300的外围区中。
位线译码器310与存储器单元阵列300每个位线BL耦接，并且响应于地址信号而选择位线BL。同样地，字线译码器320与存储器单元阵列300的每个字线WL耦接，并且响应于地址信号而选择字线WL。即，存储器单元阵列300中的特定存储器单元MC可以通过位线译码器310和字线译码器320来选择。
控制电路330响应于在写入操作中输入的地址信号、控制输入信号、以及数据而控制位线译码器310、字线译码器320以及电压发生电路340，并且特别地控制存储器单元阵列300的写入、删除、以及读出操作。另外，控制电路330也可以用作一般地址缓冲电路、数据输入/输出缓冲电路、或者控制输入缓冲电路。
电压发生电路340产生用于从存储器单元阵列300写入、删除、以及读取数据所必需的电压，并且将电压提供给位线BL和字线WL。
读出电路350检测选中的存储器单元MC的电阻状态、读出储存在选中的存储器单元MC中的数据、以及将读出的数据传送到控制电路330。
图6说明利用了根据本发明的一个实施例的可变电阻存储器件的信息处理系统的框图。
参见图6，信息处理系统1000包括：存储器系统1100、中央处理单元1200、用户接口1300以及供电单元1400，它们通过总线1500彼此通信。
存储器系统1100可以包括可变电阻存储器件1110和存储器控制器1120。可变电阻存储器件1110可以储存由中央处理单元1200处理的数据，或者经由用户接口1300从外部传送的数据。
信息处理系统1000可以用在电子设备（例如存储卡、固态盘（SSD）、智能电话、移动设备等）中用于储存数据，。
如上所述，根据本发明的实施例的可变电阻存储器件及其形成方法提供了设置在交叉点单元阵列中两个相邻的单元块之间的选择单元，以有效地防止泄漏电流。根据本发明的一个实施例的可变电阻存储器件具有简单的位线结构。当可变电阻存储器件由多层结构来配置时，不相邻的层可以共享选择单元，使得在将选择单元的数目保持在最小值的同时单元的集成度被最大化。
尽管已经出于说明性的目的描述了各种实施例，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种可变电阻存储器件，包括：
存储器单元阵列，所述存储器单元阵列包括多个单元块和多个选择单元，
其中，每个所述单元块包括：
多个第一线，所述多个第一线沿着第一方向彼此平行地延伸；
多个第二线，所述多个第二线沿着与所述第一方向交叉的第二方向彼此平行地延伸；以及
多个存储器单元，所述多个存储器单元包括被布置在所述多个第一线和所述多个第二线交叉处的可变电阻层，
其中，所述多个选择单元与所述多个第一线耦接，并且被配置成将相邻的单元块耦接，以及
其中，所述多个选择单元操作以防止泄漏电流从未选中的单元块流到包括了选中的存储器单元的选中的单元块。
技术方案2.如技术方案1所述的可变电阻存储器件，
其中，所述多个单元块包括第一单元块、第二单元块以及第三单元块，以及
其中，所述多个选择单元包括：被设置在所述第一单元块与所述第二单元块之间的第一选择单元，以及被设置在所述第二单元块与所述第三单元块之间的第二选择单元。
技术方案3.如技术方案1所述的可变电阻存储器件，
其中，所述多个选择单元被设置在所述多个单元块的下部。
技术方案4.如技术方案1所述的可变电阻存储器件，
其中，所述多个选择单元位于与外围晶体管大体相同的水平。
技术方案5.如技术方案1所述的可变电阻存储器件，
其中，所述多个选择单元中的每个选择单元包括晶体管、二极管、非对称隧道阻止层、金属-绝缘体转变器件、以及双向开关器件中的任意。
技术方案6.如技术方案1所述的可变电阻存储器件，
其中，所述可变电阻层中的每个可变电阻层包括：电阻值根据氧空位、离子迁移的变化、或者相变而改变的结构，或者电阻值根据磁场或自旋转移扭矩而改变的磁性隧道结结构。
技术方案7.如技术方案1所述的可变电阻存储器件，
其中，所述多个第一线是位线而所述多个第二线是字线，或者所述多个第一线是字线而所述多个第二线是位线。
技术方案8.一种可变电阻存储器件，包括：
存储器单元阵列，所述存储器单元阵列包括被布置成垂直叠层的多个层、和多个选择单元，
其中，所述存储器单元阵列包括：
多个单元块，所述多个单元块中的每个单元块包括多个存储器单元；
多个第一线，所述多个第一线沿着第一方向彼此平行地延伸；以及
多个第二线，所述多个第二线沿着与所述第一方向交叉的第二方向彼此平行地延伸，
其中，每个存储器单元包括可变电阻层，并且被布置在所述多个第一线中的一个第一线和所述多个第二线中的一个第二线的交叉处，
其中，每个选择单元被配置成将位于同一水平的两个相邻的单元块耦接，以及
其中，所述多个选择单元操作以防止泄漏电流从未选中的单元块流到包括了选中的存储器单元的选中的单元块。
技术方案9.如技术方案8所述的可变电阻存储器件，
其中，所述多个选择单元中的选择单元与设置在第一水平的第二线和设置在第二水平的第二线共同耦接，所述第二水平与所述第一水平不相邻。
技术方案10.如技术方案8所述的可变电阻存储器件，
其中，所述多个选择单元包括第一选择单元和第二选择单元，
其中，所述第一选择单元与所述多个第二线之中偶数编号的第二线耦接，以及
其中，所述第二选择单元与所述多个第二线之中奇数编号的第二线耦接。
技术方案11.如技术方案8所述的可变电阻存储器件，
其中，所述多个选择单元被设置在所述多个单元块的下部。
技术方案12.如技术方案8所述的可变电阻存储器件，
其中，所述多个选择单元被设置在与外围晶体管大体相同的水平。
技术方案13.如技术方案8所述的可变电阻存储器件，
其中，所述多个选择单元中的每个选择单元包括晶体管、二极管、非对称隧道阻止层、金属-绝缘体转变器件、以及双向开关器件中的任意。
技术方案14.如技术方案8所述的可变电阻存储器件，
其中，所述可变电阻层中的每个可变电阻层包括：电阻值根据氧空位、离子迁移变化、或相变而改变的结构，或者电阻值根据磁场或自旋转移扭矩而改变的磁性隧道结结构。
技术方案15.如技术方案8所述的可变电阻存储器件，
其中，所述多个第一线是字线而所述多个第二线是位线，或者所述多个第一线是位线而所述多个第二线是字线。
技术方案16.一种可变电阻存储器件，包括：
存储器单元阵列，所述存储器单元阵列包括：
多个单元块，每个单元块包括可变电阻单元，所述可变电阻单元被布置在所述多个第一线和所述多个第二线的交叉处，其中，所述多个第一线被配置成与所述多个第二线交叉；以及
多个块选择单元，所述多个块选择单元中的每个块选择单元被设置在两个相邻的单元块之间，并且被配置成防止泄漏电流从未选中的单元块流到包括了选中的存储器单元的选中的单元块。
技术方案17.如技术方案16所述的可变电阻存储器件，
其中，所述块选择单元位于与所述多个单元块不同的水平。
技术方案18.如技术方案16所述的可变电阻存储器件，
其中，所述块选择单元中的每个块选择单元包括多个选择单元，以及
其中，所述多个选择单元与所述多个第一线或者所述多个第二线耦接，并且被配置成将相邻的单元块耦接。
技术方案19.如技术方案16所述的可变电阻存储器件，
其中，所述块选择单元操作以防止电流经由与未选中的单元块耦接的第一线或第二线流到所述选中的单元块。
技术方案20.如技术方案16所述可变电阻存储器件，还包括：
核心电路，所述核心电路被设置在所述存储器单元阵列的外围区中。

Claims (10)

1.一种可变电阻存储器件，包括：
存储器单元阵列，所述存储器单元阵列包括多个单元块和多个选择单元，
其中，每个所述单元块包括：
多个第一线，所述多个第一线沿着第一方向彼此平行地延伸；
多个第二线，所述多个第二线沿着与所述第一方向交叉的第二方向彼此平行地延伸；以及
多个存储器单元，所述多个存储器单元包括被布置在所述多个第一线和所述多个第二线交叉处的可变电阻层，
其中，所述多个选择单元与所述多个第一线耦接，并且被配置成将相邻的单元块耦接，以及
其中，所述多个选择单元操作以防止泄漏电流从未选中的单元块流到包括了选中的存储器单元的选中的单元块。
2.如权利要求1所述的可变电阻存储器件，
其中，所述多个单元块包括第一单元块、第二单元块以及第三单元块，以及
其中，所述多个选择单元包括：被设置在所述第一单元块与所述第二单元块之间的第一选择单元，以及被设置在所述第二单元块与所述第三单元块之间的第二选择单元。
3.如权利要求1所述的可变电阻存储器件，
其中，所述多个选择单元被设置在所述多个单元块的下部。
4.如权利要求1所述的可变电阻存储器件，
其中，所述多个选择单元位于与外围晶体管大体相同的水平。
5.如权利要求1所述的可变电阻存储器件，
其中，所述多个选择单元中的每个选择单元包括晶体管、二极管、非对称隧道阻止层、金属-绝缘体转变器件、以及双向开关器件中的任意。
6.如权利要求1所述的可变电阻存储器件，
其中，所述可变电阻层中的每个可变电阻层包括：电阻值根据氧空位、离子迁移的变化、或者相变而改变的结构，或者电阻值根据磁场或自旋转移扭矩而改变的磁性隧道结结构。
7.如权利要求1所述的可变电阻存储器件，
其中，所述多个第一线是位线而所述多个第二线是字线，或者所述多个第一线是字线而所述多个第二线是位线。
8.一种可变电阻存储器件，包括：
存储器单元阵列，所述存储器单元阵列包括被布置成垂直叠层的多个层、和多个选择单元，
其中，所述存储器单元阵列包括：
多个单元块，所述多个单元块中的每个单元块包括多个存储器单元；
多个第一线，所述多个第一线沿着第一方向彼此平行地延伸；以及
多个第二线，所述多个第二线沿着与所述第一方向交叉的第二方向彼此平行地延伸，
其中，每个存储器单元包括可变电阻层，并且被布置在所述多个第一线中的一个第一线和所述多个第二线中的一个第二线的交叉处，
其中，每个选择单元被配置成将位于同一水平的两个相邻的单元块耦接，以及
其中，所述多个选择单元操作以防止泄漏电流从未选中的单元块流到包括了选中的存储器单元的选中的单元块。
9.如权利要求8所述的可变电阻存储器件，
其中，所述多个选择单元中的选择单元与设置在第一水平的第二线和设置在第二水平的第二线共同耦接，所述第二水平与所述第一水平不相邻。
10.如权利要求8所述的可变电阻存储器件，
其中，所述多个选择单元包括第一选择单元和第二选择单元，
其中，所述第一选择单元与所述多个第二线之中偶数编号的第二线耦接，以及
其中，所述第二选择单元与所述多个第二线之中奇数编号的第二线耦接。
CN201310187367.4A 2012-12-28 2013-05-20 可变电阻存储器件 Active CN103915564B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0157395 2012-12-28
KR1020120157395A KR102022419B1 (ko) 2012-12-28 2012-12-28 가변 저항 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
CN103915564A true CN103915564A (zh) 2014-07-09
CN103915564B CN103915564B (zh) 2018-10-09

Family

ID=51016089

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310187367.4A Active CN103915564B (zh) 2012-12-28 2013-05-20 可变电阻存储器件

Country Status (3)

Country Link
US (1) US9036399B2 (zh)
KR (1) KR102022419B1 (zh)
CN (1) CN103915564B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107086202A (zh) * 2016-02-14 2017-08-22 复旦大学 一种可抑制三维水平交叉点式电阻转换存储器漏电流的集成结构

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102217243B1 (ko) 2014-10-28 2021-02-18 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US10410717B2 (en) * 2016-03-07 2019-09-10 Toshiba Memory Corporation Resistive random access memory device with three-dimensional cross-point structure and method of operating the same
KR20230077877A (ko) * 2021-11-26 2023-06-02 연세대학교 산학협력단 저항층을 포함하는 다중 레벨의 선택 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110044090A1 (en) * 2009-08-19 2011-02-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN102142516A (zh) * 2010-12-09 2011-08-03 北京大学 具有自选择抗串扰功能的阻变存储器及交叉阵列存储电路
CN102171829A (zh) * 2008-07-31 2011-08-31 惠普开发有限公司 多层可重新配置的开关
CN102449699A (zh) * 2009-04-08 2012-05-09 桑迪士克3D有限责任公司 具有垂直位线和单侧字线架构的可重编程非易失性存储器元件的三维阵列
CN102640287A (zh) * 2010-11-24 2012-08-15 松下电器产业株式会社 电阻变化型非易失性存储装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2630059B2 (ja) 1990-11-09 1997-07-16 日本電気株式会社 半導体メモリ装置
JP4400497B2 (ja) 2005-03-31 2010-01-20 エルピーダメモリ株式会社 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102171829A (zh) * 2008-07-31 2011-08-31 惠普开发有限公司 多层可重新配置的开关
CN102449699A (zh) * 2009-04-08 2012-05-09 桑迪士克3D有限责任公司 具有垂直位线和单侧字线架构的可重编程非易失性存储器元件的三维阵列
US20110044090A1 (en) * 2009-08-19 2011-02-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN102640287A (zh) * 2010-11-24 2012-08-15 松下电器产业株式会社 电阻变化型非易失性存储装置
CN102142516A (zh) * 2010-12-09 2011-08-03 北京大学 具有自选择抗串扰功能的阻变存储器及交叉阵列存储电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107086202A (zh) * 2016-02-14 2017-08-22 复旦大学 一种可抑制三维水平交叉点式电阻转换存储器漏电流的集成结构

Also Published As

Publication number Publication date
KR20140086654A (ko) 2014-07-08
CN103915564B (zh) 2018-10-09
US9036399B2 (en) 2015-05-19
KR102022419B1 (ko) 2019-11-04
US20140183440A1 (en) 2014-07-03

Similar Documents

Publication Publication Date Title
JP5320601B2 (ja) 不揮発性可変抵抗素子、及び、不揮発性半導体記憶装置
US8472237B2 (en) Semiconductor devices and methods of driving the same
US7745894B2 (en) Semiconductor memory device
US7742331B2 (en) Nonvolatile semiconductor memory device and data erase/write method thereof
US8304755B2 (en) Three-dimensional semiconductor structure
JP4981304B2 (ja) 一つの抵抗体及び一つのダイオードを有する不揮発性メモリ素子及び不揮発性メモリ素子アレイ
CN104520930B (zh) 具有垂直位线和阶梯字线以及垂直开关的三维存储器及其方法
US8432720B2 (en) Nonvolatile semiconductor memory device
US8546861B2 (en) Resistance change memory device with three-dimensional structure, and device array, electronic product and manufacturing method therefor
US8507889B2 (en) Nonvolatile semiconductor memory device comprising memory cell array having multilayer structure
KR101144440B1 (ko) 비휘발성 메모리 및 그 제조방법
KR100738070B1 (ko) 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자
KR101144443B1 (ko) 다층 메모리 셀들을 포함하는 비휘발성 메모리 및 그 제조방법
CN103022042A (zh) 高度集成的可编程非易失性存储器及其制造方法
US8760920B2 (en) Semiconductor memory device integrating flash memory and resistive/magnetic memory
KR20110040461A (ko) 비휘발성 메모리 소자 및 그 제조 방법
CN103715197A (zh) 具有单位单元作为单一器件的存储器件及其制造方法
KR20100104860A (ko) 비휘발성 메모리 소자
CN103915564B (zh) 可变电阻存储器件
CN116017987A (zh) 三维铁电电容式非易失性存储器器件及其制造方法
US9230644B2 (en) Electronic device
US20110026301A1 (en) Semiconductor memory device
US20220399400A1 (en) Nonvolatile semiconductor memory device
US20230380194A1 (en) Cross-point architecture for pcram
KR101127251B1 (ko) 고집적 비휘발성 메모리 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant