CN111052244B - 耦合到存储器阵列的解码电路 - Google Patents

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Abstract

在实例中，一种设备包含：存储器阵列，其与半导体分开；触发装置，其与所述半导体分开且耦合到所述存储器阵列中的存取线；选择装置，其与所述半导体分开且耦合到所述触发装置及所述存取线；及解码电路，其在与半导体分开的第二区域中。所述解码电路耦合到所述存储器阵列中的存取线。

Description

耦合到存储器阵列的解码电路
技术领域
本发明大体上涉及存储器装置，且更具体来说，涉及耦合到存储器阵列的解码电路。
背景技术
存储器装置通常可被提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻可变存储器及快闪存储器等。电阻可变存储器的类型可包含相变材料(PCM)存储器、可编程导体存储器及电阻性随机存取存储器(RRAM)等。
为满足对更高容量存储器的需求，设计者继续努力增加存储器密度，例如基底结构(例如，基底半导体，例如半导体衬底、硅衬底等)(例如裸片(例如，芯片))的给定区域中的存储器单元的数目。增加存储器密度的一个方式是形成经堆叠存储器阵列(例如，通常被称为三维存储器阵列)。例如，对三维交叉点存储器存在很大兴趣。在一些实例中，三维交叉点存储器单元可利用存储材料作为适于存储存储器位的双态材料，所述存储材料可包含相变材料、在经编程时可相变或不可相变的硫属化物材料等。
经堆叠存储器阵列可包含在垂直于基底结构的方向上堆叠的存储器单元以增加存储器单元的数目。在一些实例中，解码电路可定位于基底结构上及/或基底结构中以用于(例如，响应于地址)存取经堆叠存储器阵列中的存储器单元。
附图说明
图1是根据本发明的若干实施例的设备的实例的框图。
图2A是根据本发明的若干实施例的存储器阵列的部分的实例的三维等角图。
图2B是根据本发明的若干实施例的设备的部分的截面图。
图3是根据本发明的若干实施例的设备的另一实例的框图。
具体实施方式
在实例中，一种设备包含在第一区域中的存储器阵列及在与半导体分开的第二区域中的解码电路。所述解码电路耦合到所述存储器阵列中的存取线。
本发明的若干实施例提供优点，例如较高的存储器单元密度。可(例如)通过将解码电路定位为与所述基底结构分开而增加层堆叠中(例如在三维(例如，交叉点)存储器阵列中)的存储器单元的层的数目，所述解码电路原本可能在先前设备中的基底结构(例如裸片)上及/或所述基底结构中。在一些实例中，基底结构的尺寸且因此裸片尺寸可通过将解码电路定位成与基底结构分开且定位于存储器阵列上面或下方而减小。
在以下具体实施方式中，参考形成其的部分的附图，且在附图中通过图示说明展示特定实例。在附图中，相同元件符号贯穿若干视图描述大体上类似组件。可利用其它实例且可在不脱离本发明的范围的情况下作出结构及电改变。因此，以下具体实施方式不应被视为限制意义，且本发明的范围仅通过随附权利要求书及其等效物定义。
术语半导体可是指(例如)材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及无掺杂半导体、通过基底半导体结构支撑的硅的外延层，以及其它半导体结构。此外，当在以下描述中参考半导体时，先前过程步骤可用于形成所述基底半导体结构中的区域/接面，且术语半导体可包含含有此类区域/接面的下方层。
图1是根据本发明的若干实施例的设备(例如电子存储器系统(例如，存储器)100)的实例的框图。例如，存储器100可为交叉点存储器，例如三维交叉点存储器。存储器100可包含存储器装置102及控制器104(例如存储器控制器)。例如，控制器104可包含处理器。控制器104可耦合到(例如)主机，且可从所述主机接收命令信号(或命令)、地址信号(或地址)及数据信号(或数据)且可将数据输出到所述主机。
存储器装置102可包含存储器单元的存储器阵列106。例如，存储器阵列106可包含本文中所揭示的存储器阵列的一或多者。根据本发明的若干实施例，存储器阵列106可包含(例如)交叉点存储器阵列，例如经堆叠(例如，三维)交叉点存储器阵列。为一致性及简洁性，参考交叉点存储器阵列进行下文论述；但是，可使用任何其它阵列架构。
存储器装置102可包含用以锁存通过I/O电路112经由I/O连接件110提供的地址信号的地址电路108。地址信号可通过行解码器114及列解码器116接收及解码以存取存储器阵列106。
存储器装置102可通过使用感测/缓冲电路(在一些实例中其可为读取/锁存电路120)感测存储器阵列列及/或行中的电压及/或电流变化而读取存储器阵列106中的数据。读取/锁存电路120可读取及锁存来自存储器阵列106的数据。可包含I/O电路112以用于经由I/O连接件110与控制器104的双向数据通信。可包含写入电路122以将数据写入到存储器阵列106。
控制电路124可解码通过控制连接件126从控制器104提供的信号。这些信号可包含用于控制存储器阵列106上的操作(包含数据读取及数据写入操作)的芯片信号、写入启用信号及地址锁存信号。
例如，控制电路124可包含于控制器104中。控制器104可包含其它电路、固件、软件或类似者(无论单独地或组合地)。控制器104可为外部控制器(例如，在与存储器阵列106分开的裸片中，无论全部或部分)或内部控制器(例如，包含于与存储器阵列106相同的裸片中)。例如，内部控制器可为状态机或存储器序列器。
所属领域的技术人员将了解，可提供额外电路及信号，且已简化图1的存储器100。应认识到，参考图1所描述的各种区块组件的功能性可不必分割到集成电路装置的不同组件或组件部分。例如，集成电路装置的单个组件或组件部分可经调适以执行图1的一个以上区块组件的功能性。或者，集成电路装置的一或多个组件或组件部分可经组合以执行图1的单个区块组件的功能性。
图2A是根据本发明的若干实施例的可形成存储器阵列106的部分的三维交叉点存储器阵列206的部分的三维等角图。例如，存储器阵列206可包含存储器单元的两个层阶(tier)(例如，子阵列)，例如堆叠于另一层阶存储器单元(例如存储器单元212-2的存储器阵列层210-2)上面(例如，上方)的存储器单元212-1的存储器阵列层210-1。
存储器单元212-1(例如，存储器单元212-1中的每一者)可介于电极(例如，存取线)214与电极(例如，存取线)216-1之间且耦合到电极214及电极216-1，且存储器单元212-2(例如，存储器单元212-2中的每一者)可介于存取线214与电极(例如，存取线)216-2之间且耦合到存取线214及电极216-2。例如，存取线214及216可为导电线。尽管存取线214及216在图2A的实例中被展示为彼此正交，但是存取线214及216并不限于彼此正交，且(例如)可彼此形成除直角以外的角度或可为曲线的。
存取线(例如，存取线中的每一者)214可介于存储器单元212-1与存储器单元212-2之间且共同耦合到存储器单元212-1及存储器单元212-2。例如，存取线214可为存储器单元212-1及存储器单元212-2共有。在一些实例中，存取线214可为数据线(例如位线)以提供从存储器单元212-1及212-2读取的信息或待存储到存储器单元212-1及212-2中的信息，且存取线216(例如存取线216-1及216-2)可为字线。
在一些实例中，共同耦合到存取线214的存储器单元212-1可被称为一列存储器单元212-1，且共同耦合到存取线214的存储器单元212-2可被称为一列存储器单元212-2。术语“列”并不需要任何特定定向或线性关系，而替代地指存储器单元与存取线214之间的逻辑关系。在一些实例中，一行存储器单元212-1可为共同耦合到存取线216-1的那些存储器单元212-1，且一行存储器单元212-2可为共同耦合到存取线216-2的那些存储器单元212-2。例如，一行存储器单元可(但不必)包含共同耦合到存取线216的所有存储器单元。
术语“耦合”可包含在不具有中介元件的情况下电耦合、直接耦合及/或直接连接(例如，通过直接物理接触)或用中介元件间接耦合及/或间接连接。术语耦合可进一步包含彼此协作或互动(例如，如在因果关系中)的两个或更多个元件。
在一些实例中，存储器单元212(例如，存储器单元212-1及212-2中的每一者)可包含存取组件(例如，选择装置)，例如切换装置218及耦合到切换装置218的存储元件220。存储元件220(例如，存储器单元212-1及212-2中的每一者的存储元件)可用以存储信息。例如，存储元件220可用以存储值，其表示位的一部分、单个位或多个位的值。切换装置218可用于存取相同存储器单元中的存储元件220。
存储元件220可为电阻元件，例如可变电阻元件。例如，存储元件220可包含材料，其中所述材料的至少部分可在不同状态(例如，不同材料相)之间改变(例如，在写入操作中)。例如，所述不同状态可具有不同电阻值范围。不同电阻值可用来表示存储于存储器单元212中的信息的不同值。
切换装置218可包含材料，其中所述材料的至少部分可用来在非导电状态与导电状态之间改变(例如，切换)。例如，当在存储器操作中选择存储器单元212的一者时，可包含存储器阵列206的存储器装置(例如存储器装置102)可引起选定存储器单元212的切换装置218开启(例如，从非导电状态改变为导电状态)。此可允许对选定存储器单元212的存储元件220的存取。在一些实施例中，单个自选择存储材料(未展示)组合切换装置及存储元件的功能。
可通过跨存储器单元212施加电压差而存取所述存储器单元212(例如用于读取或写入(例如，编程))。例如，可通过施加相对低电压或负电压到存取线216-1及施加相对高电压或正电压到存取线214以产生跨存储器单元212-1的电压差而存取存储器单元212-1，且可通过施加相对低电压或负电压到存取线216-2及施加相对高电压或正电压到存取线214以产生跨存储器单元212-2的电压差而存取存储器单元212-2以用于读取或写入。
存储元件220可包含可变电阻存储材料。例如，存储元件220可包含硫属化物材料，所述硫属化物材料可由各种经掺杂或无掺杂材料形成，可为或可不为相变材料，且在读取及/或写入存储器单元期间可经历或可不经历相变。在一些实例中，存储元件220可包含三元组合物(其可包含硒(Se)、砷(As)及锗(Ge))、四元组合物(其可包含硅(Si)、Se、As及Ge)等。
相变材料可在结晶状态(有时被称为结晶相)与非晶状态(有时被称为非晶相)之间改变。所述相变材料在其处于所述结晶状态中时可具有一个电阻值且在其处于所述非晶状态中时可具有另一电阻值。相变材料的这些不同电阻值可表示存储于存储元件(例如存储元件220)中的信息的不同值。
在一些实例中，切换装置218可包含可变电阻材料(例如，相变材料)。但是，切换装置218的材料可使得其可仅作为切换器操作(例如，并不用来存储信息)以允许对存储元件220的存取。例如，切换装置218可包含可配置切换装置218以作为双向阈值开关(ovonicthreshold switch)(OTS)操作的相变材料(例如硫属化物)。
双向阈值开关可具有阈值电压(Vt)，使得所述双向阈值开关可在跨其的电压超过所述Vt时，从非导电状态(例如，高电阻状态)切换到导电状态(较低电阻状态)。例如，当双向阈值开关处于所述导电状态中时，电流量可流动通过所述双向阈值开关。当所述电流量达到特定值(例如，保持电流值)时，双向阈值开关可切换回到非导电状态。如果跨双向阈值开关的电压的极性改变，那么也可发生双向阈值开关的此切换。
在其中切换装置218可经配置为双向阈值开关的实例中，存储器装置可引起耦合到选定存储器单元212(例如，存储器单元212-1或212-2)的两条选定线(例如存取线214及存取线216(例如，存取线216-1或216-2))之间的电压差具有值，使得通过选定存储器单元212的切换装置218形成的所述双向阈值开关可从非导电状态切换到导电状态。此可允许对所述选定存储器单元的存取。
在其它实例中，存储器单元212可自选择，且因此可不包含不同切换装置218及不同存储元件220。例如，每一存储器单元212可包含可作为选择器材料(例如，切换材料)及存储材料的材料(例如硫属化物)，使得每一存储器单元212可作为选择器装置及存储器元件两者。
图2B是根据本发明的若干实施例的存储器装置202(例如存储器装置102的部分)的部分的截面图。在一些实例中，存储器装置202可包含存储器阵列206。例如，图2B展示沿着图2A中的线2B-2B获取的存储器阵列206的截面。代替图2A的阵列，可使用其它阵列架构(未展示)，例如以每一层阶中(例如，在具有垂直支柱的每一层的交叉处)的存储器单元为特征的三维多层阶架构。描述将通过参考结合图2A所描述的阵列而继续。
存取线216-2可通过导体236耦合到半导体232中的源极/漏极230，且存取线216-1可通过导体242耦合到半导体232中的源极/漏极240。选择晶体管246可包含半导体232中的栅极247、源极/漏极230及源极/漏极248。例如，源极/漏极248可通过导体(例如，接触件)252耦合到导电节点250(例如选择电压节点)。当启动选择晶体管246时，节点(例如，选择电压节点)250可(例如)供应选择电压(例如相对低电压或负电压)到存取线216-2。例如，选择晶体管246可将存取线216-2选择性地耦合到节点250。
选择晶体管258可包含半导体232中的栅极259、源极/漏极240及源极/漏极260。例如，源极/漏极260可通过导体(例如，接触件)264耦合到节点(例如，选择电压节点)262。当启动选择晶体管258时，节点262可(例如)供应选择电压(例如相对低电压或负电压)到存取线216-1。例如，选择晶体管258可将存取线216-1选择性地耦合到节点262。在一些实例中，选择晶体管246及258可在半导体232上及/或在半导体232中。
在一些实例中，节点250及262可在可包含布线的区域265中，例如金属区域(例如，其可被称为金属1区域)。用于存取共同耦合到存取线216-1的(例如，一行)存储器单元212-1及用于存取共同耦合到存取线216-2的(例如，一行)存储器单元212-2且可包含选择晶体管246及258的(例如行解码器114的)区域解码电路可在半导体232上及/或在半导体232中。例如，所述区域解码电路可用以将节点250及262分别选择性地耦合到存取线216-2及216-1。
区域265可包含布线，所述布线可包含节点250及262。区域265可介于存取线216-2且因此存储器阵列206与半导体232的上(例如，最上)表面270且因此半导体232上及/或半导体232中的区域解码电路之间。例如，存储器阵列206可位于半导体232的上表面270及半导体232上及/或半导体232中的区域解码电路上方。例如，存储器阵列206可在区域271中。
在一些实例中，在半导体232上执行的制造操作(例如形成隔离区域、导电井、晶体管(例如，晶体管246及258)及源极/漏极(例如，源极/漏极230、240、248及260))可被称为前端工艺处理。例如，包含半导体232、源极/漏极230、240、248及260及晶体管246及256的区域272可在前端工艺处理期间形成且可被称为前端区域。
在先前存储器装置中，例如，(例如行解码器114及列解码器116的)区域解码电路的大部分(例如，全部)可在半导体上及/或在半导体中。例如，对于一些先前存储器装置，用于存取共同耦合到存取线216-1及216-2的存储器单元组(例如，行)及共同耦合到存取线214的存储器单元组(例如，列)的解码电路可在半导体上及/或在半导体中。此外，随着存储器需求增加，存储器阵列层(例如存储器阵列层210)的数量可增加。例如，可存在比存储器阵列206中的两个存储器阵列层多得多的存储器阵列层。随着存储器阵列层的数目增加，半导体上及/或半导体中的解码电路的数量也增加。这可导致半导体区域增加且因此裸片尺寸增加。例如，可限制存储器阵列层的数目以维持固定的半导体区域。
本发明的实施例将用于解码器的至少一者(例如列解码器116)的解码电路定位于存储器阵列206上方。例如，(例如列解码器116的)解码电路275可位于存储器阵列206上面且定位于区域276中。例如，区域271且因此存储器阵列206可介于区域276且因此解码电路275与区域272且因此半导体232及可在半导体232上及/或在半导体232中的解码电路之间。例如，区域271可介于区域276与区域265之间。
将区域276中的解码电路275定位于存储器阵列206上方而非定位于区域272中可允许存储器单元密度增加。例如，可在不明显增加半导体的尺寸的情况下增加更多层。在一些实例中，将解码电路275定位于存储器阵列206上方同时保持层的数目固定可允许半导体232的尺寸减小，因为原先可在先前存储器装置中的区域272中且因此半导体上及/或半导体中的解码电路现可定位于存储器阵列上方。
在图2B的实例中，包含区域265、区域271且因此存储器阵列206及区域276且因此解码电路275的区域可(例如)被称为后端区域。所述后端区域可在前端处理期间所形成的区域272后形成，且可在可被称为后端工艺处理的工艺期间形成。例如，区域265、271及275可在后端工艺处理期间形成。在一些实例中，接触件(例如，接触件252及264)及节点250可包含于区域265中，且因此可在后端处理期间形成。
解码电路275可用于存储器阵列206，例如用于存取共同耦合到存取线214中的每一者的存储器单元212-1及212-2的组。例如，形成于电介质中的开口280中的导体278(例如通孔)可将解码电路275耦合到存取线214中的对应者。
尽管图2B的实例说明导体278及开口280于图2B的截面中且穿过存取线216-1，但是导体278及开口可形成于不同平面中且可不穿过存取线216-1。例如，存取线214可延伸到平行于图2B的正面的另一平面且超出存取线216-1及216-2(在此处其将由导体278接触)。尽管图2B为简单起见展示解码电路275仅耦合到两条存取线214，但是解码电路275可耦合到存取线214中的每一者。
例如，导体278可将解码电路275的对应触发装置282，例如二极管(例如，多晶硅薄膜二极管、非晶硅薄膜二极管、外延二极管等)或晶体管(例如，多晶硅薄膜晶体管、非晶硅薄膜晶体管、外延晶体管等)耦合到解码电路275的对应选择装置(例如切换装置284)。例如，导体278可将对应切换装置284及对应触发装置282耦合到存取线214的对应者。
例如，切换装置284可如上文所述用于切换装置218。例如，切换装置284可为OTS且可包含电压切换材料(例如硫属化物)。
形成于电介质中的开口287中的导体285(例如通孔)可将切换装置284耦合到可耦合到例如用于供应读取/写入电压的读取/写入电路的全局解码节点286。例如，切换装置284可将全局解码节点286选择性地耦合到对应存取线214。例如，当启动切换装置284时，全局解码节点286可耦合到对应存取线214。例如，应注意触发装置282、切换装置284及全局解码节点286可在后端工艺处理期间形成。
触发装置282(例如，触发装置282中的每一者)可通过导线288耦合到预解码器(例如，其可在半导体232中或在半导体232上)。例如，所述预解码器可解码地址且可将控制信号发送到耦合到对应于所述地址的存取线214的触发装置282以选择(例如，启动)触发装置282，且因此选择存取线214。
在一些实例中，启动触发装置282可引起触发装置282启动对应切换装置284。例如，经启动触发装置282可作用以引起阈值电流流动通过切换装置284，此可启动切换装置284。经启动的切换装置284可引起全局解码节点286上的电压(例如，相对高电压或正电压)施加到可耦合到目标存储器单元(例如一对存储器单元212-1及212-2的一者)的对应存取线214。
同时，电压(例如，相对低电压或负电压)可从节点250提供到存取线216-2以选择耦合到存取线214的所述存储器单元对212-1及212-2的目标存储器单元212-2，或从节点262提供到存取线216-1以选择耦合到存取线214的所述存储器单元对212-1及212-2的目标存储器单元212-1。例如，存取线214与存取线216-1之间的电压差可使目标存储器单元212-1的切换装置218选择存储器单元212-1，或存取线214与存取线216-2之间的电压差可使目标存储器单元212-2的切换装置218选择存储器单元212-2。
尽管图2B的实例说明区域276且因此解码电路275位于区域271且因此存储器阵列206上面(例如，上方)，但是在一些实例中，区域276可位于存储器阵列206下方。例如，区域276且因此解码电路275可介于区域265与区域271之间，且仍可在后端处理期间形成于后端区域中。例如，解码器电路275可在形成存储器阵列206前在后端处理期间形成且可(例如)减少在形成所述存储器阵列后的处理量。例如，区域276可与半导体分开(例如，不在半导体中或半导体上)以便不增加半导体的尺寸。
触发装置282及切换装置284可形成于存储器阵列206下方且可以类似于图2B中所展示的方式的方式彼此耦合。相应触发装置282及切换装置284中的每一者可接着通过导体耦合到每一相应存取线214。每一切换装置284可通过导体耦合到全局解码节点286，例如，其中全局解码节点286可定位于区域271上方或下方。例如，触发装置282及切换装置284可与半导体分开。
图3是可为存储器装置102的部分的存储器装置302的部分的框图。例如，存储器装置302可包含可类似于(例如，相同于)如上所述的区域272的区域372且可包含可类似于(例如，相同于)如上所述的半导体232的半导体332。可类似于(例如，相同于)如上所述的区域265的区域365可位于半导体332上面。区域371-1可位于区域365上面且可类似于(例如，相同于)如上所述的区域271且可包含可类似于(例如，相同于)如上所述的存储器阵列206的存储器阵列306-1。区域376-1可位于区域371-1上面且可类似于(例如，相同于)如上所述的区域276且可包含可类似于(例如，相同于)如上所述的解码器275的解码器375-1。区域371-2可位于区域376-1上面且可类似于(例如，相同于)如上所述的区域271且可包含可类似于(例如，相同于)如上所述的存储器阵列206的存储器阵列306-2。例如，存储器阵列306-1及306-2可包含存储器单元的多个层，例如如上文结合图2A及2B所描述的存储器阵列层210-1及210-2。区域376-2可位于区域371-2上面且可类似于(例如，相同于)如上所述的区域276且可包含可类似于(例如，相同于)如上所述的解码器275的解码器375-2。可类似于(例如，相同于)全局存取节点286的全局存取节点386可位于区域376-2上面。
在一些实例中，区域372中的可位于半导体332上及/或半导体332中的解码器电路可用以将区域365中的选择电压节点选择性地耦合到存储器阵列306-1及306-2中的存取线(其例如可共同耦合到存储器阵列306-1及306-2中的存储器单元列)，例如这是以类似于(例如，相同于)如上所述的区域272中的位于半导体232上及/或半导体232中的解码器电路用来将区域265中的选择电压节点250及262分别选择性地耦合到存取线216-2及216-1的方式。例如，区域372中的可位于半导体332上及/或半导体332中的选择晶体管可介于区域365中的选择电压节点与存储器阵列306-1及306-2中的存取线(其例如可共同耦合到存储器单元列)之间且耦合到所述选择电压节点及所述存取线。
解码器375-1可用来将全局存取节点386选择性地耦合到存储器阵列306-1的存取线(其例如可共同耦合到存储器阵列306-1的存储器单元列)，这是以类似于(例如，相同于)如上所述的解码器275用来将全局存取线286选择性地耦合到存取线214的方式。解码器375-2可用来将全局存取节点386选择性地耦合到存储器阵列306-2的存取线(其例如可共同耦合到存储器阵列306-2的存储器单元列)，这是以类似于(例如，相同于)如上所述的解码器275用来将全局存取线286选择性地耦合到存取线214的方式。例如，解码器375-1及375-2可各包含触发装置(例如上文所描述的触发装置282)及切换装置(例如上文所描述的切换装置284)，其中解码器375-1的触发装置及切换装置可介于全局存取节点386与存储器阵列306-1中的存取线(其例如可共同耦合到存储器阵列306-1的存储器单元列)之间且耦合到所述全局存取节点386及所述存取线。解码器375-2的触发装置可耦合到解码器375-2的切换装置，且解码器375-2的所述触发装置及所述切换装置可介于全局存取节点386与存储器阵列306-2中的存取线(其例如可共同耦合到存储器阵列306-2的存储器单元列)之间且耦合到所述全局存取节点386及所述存取线。
在一些实例中，区域371-1且因此存储器阵列306-1可位于区域376-1且因此解码器375-1上面，使得区域376-1可介于区域371-1与区域365之间，及/或区域371-2且因此存储器阵列306-2可位于区域376-2且因此解码器375-2上面，使得区域371-2可介于区域376-2与全局存取节点386之间。在一些实例中，全局存取节点386可在区域371-1、376-1、371-2及376-2下方(例如，在区域365的部分上方)。
例如，应注意原本可在先前存储器装置中的区域372中及/或半导体332上及/或半导体332中的解码器375可与半导体分开且现位于可在其对应存储器阵列上方或下方的区域376-1及376-2中。例如，区域365，例如金属区域(例如，布线区域)可介于半导体与区域376-1及/或区域371-1之间。因此，解码器不会如可在先前存储器装置中发生般促成半导体的尺寸。
虽然本文中已说明和描述了特定实例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可替换所展示的特定实施例。本发明期望涵盖本发明的一或多个实施例的调适或变化。应理解，以上描述已以说明性方式而非限制性方式进行。应参考随附权利要求书连同此类权利要求书所授权的等效物的全范围而确定本发明的一或多项实例的范围。

Claims (20)

1.一种存储器设备，其包括：
存储器阵列(106、206、306)，其在第一区域(271、371)中；及
解码电路(275)，其在与半导体(232、332)分开的第二区域(276、376)中；
其中：
所述解码电路(275)耦合到所述存储器阵列(106、206、306)中的存取线(214)；且其包括位于所述存取线(214)与切换装置(218)之间的触发装置(282)及位于全局解码节点(286)与所述触发装置(282)之间的所述切换装置(218)，所述切换装置(218)在所述存取线(214)及所述触发装置(282)的下方与选择装置分开操作以引起阈值电流流动通过所述切换装置(218)。
2.根据权利要求1所述的存储器设备，其中
所述存取线是第一存取线(214)；
所述存储器阵列包括：
第一存储器单元，其介于所述第一存取线与第二存取线之间且耦合到所述第一存取线及所述第二存取线；及
第二存储器单元，其介于所述第一存取线与第三存取线之间且耦合到所述第一存取线及所述第三存取线；且
所述第一存取线介于所述第一存储器单元与所述第二存储器单元之间。
3.根据权利要求2所述的存储器设备，其中所述第一存储器单元及所述第二存储器单元各包括电阻元件。
4.根据权利要求2所述的存储器设备，其中所述第二存取线及所述第三存取线各耦合到第三区域中的半导体上及/或所述半导体中的额外解码电路。
5.根据权利要求1到4中任一项所述的存储器设备，其进一步包括耦合到解码器的所述全局解码节点。
6.根据权利要求1到4中任一项所述的存储器设备，其进一步包括在所述第二区域上面的第三区域中的额外存储器阵列及在所述第三区域上面的第四区域中的额外解码电路，其中所述额外解码电路耦合到所述额外存储器阵列。
7.一种存储器设备，其包括：
存储器阵列(106、206、306)，其与半导体(232、332)物理地分开；
触发装置(282)，其与所述半导体(232、332)物理地分开且耦合到所述存储器阵列(106、206、306)中的存取线(214)；
切换装置，其与所述半导体(232、332)物理地分开且耦合到所述触发装置(282)及所述存取线(214)，及
选择晶体管，其与所述存储器阵列物理地分开，其中所述选择晶体管的源极/漏极区域至少部分地形成于所述半导体中。
8.根据权利要求7所述的存储器设备，其中所述切换装置包括电压切换材料。
9.根据权利要求7所述的存储器设备，其中所述切换装置包括硫属化物。
10.根据权利要求7所述的存储器设备，其中所述切换装置是双向阈值开关。
11.根据权利要求7所述的存储器设备，其中所述触发装置是用来响应于所述触发装置接收信号而启动所述切换装置。
12.根据权利要求7及11中任一项所述的存储器设备，其中所述切换装置是用来将所述存取线耦合到全局解码节点(286)。
13.根据权利要求7及11中任一项所述的存储器设备，其中所述触发装置进一步耦合到预解码器。
14.根据权利要求7及11中任一项所述的存储器设备，其中触发装置及所述切换装置在所述存储器阵列上面。
15.根据权利要求7到10中任一项所述的存储器设备，其中所述存取线是第一存取线(214)且其中所述存储器阵列包括介于所述第一存取线与第二存取线之间且耦合到所述第一存取线及所述第二存取线的存储器单元。
16.根据权利要求15所述的存储器设备，其中所述存储器单元是第一存储器单元，且进一步包括介于所述第一存取线与第三存取线之间且耦合到所述第一存取线及所述第三存取线的第二存储器单元，其中所述第一存取线介于所述第一存储器单元与所述第二存储器单元之间。
17.根据权利要求16所述的存储器设备，其中所述选择晶体管选择性地将所述第二存取线耦合到第一选择电压节点(250)，且所述存储器设备进一步包括：
第二选择晶体管，其在所述半导体上及/或在所述半导体中以将所述第三存取线选择性地耦合到第二选择电压节点(262)。
18.根据权利要求17所述的存储器设备，其中所述第一选择电压节点及所述第二选择电压节点介于所述半导体与所述存储器阵列之间。
19.一种形成存储器设备的方法，其包括：
形成半导体；
在第一区域(271、371)中形成存储器阵列(106、206、306)以使得所述存储器阵列与所述半导体物理地分开；
形成耦合到所述存储器阵列(106、206、306)中的存取线(214)的导体(242)；
形成在第二区域(276、376)中且耦合到所述导体(242)的触发装置(282)以使得所述触发装置与所述半导体物理地分开；
形成在所述第二区域(276、376)中且耦合到所述导体(242)的切换装置以使得所述切换装置与所述半导体物理地分开；及
形成选择晶体管以使得所述选择晶体管与所述存储器阵列物理地分开，其中所述选择晶体管的源极/漏极区域至少部分地形成于所述半导体中。
20.根据权利要求19所述的方法，其进一步包括形成耦合到所述切换装置的全局解码节点(286)，使得所述第二区域介于所述第一区域与所述全局解码节点之间。
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