CN116072173A - 半导体存储器 - Google Patents

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Abstract

一种半导体存储器，可以包括：第一可变电阻元件，其包括第一端子和第二端子；第二可变电阻元件，其包括第一端子、第二端子和第三端子；第一晶体管，其被配置为控制第一导线与第一可变电阻元件的第一端子之间的电连接；第二晶体管，其被配置为控制第一导线与第二可变电阻元件的第一端子之间的电连接；连接层，其被构造为将第一可变电阻元件的第二端子与第二可变电阻元件的第二端子和第三端子电连接；以及第三导线，其被电连接至连接层。

Description

半导体存储器
相关申请的交叉引用
本专利文件要求于2021年10月29日提交的韩国专利申请第10-2021-0146832号的优先权和利益，其通过引用整体并入本文。
技术领域
本专利文件涉及存储器电路或器件。
背景技术
最近的电气和电子行业中的面向小型化、低功耗、高性能和多功能性的趋势已经迫使半导体制造商关注高性能、大容量半导体器件。这样的高性能、大容量半导体器件的示例包括可以通过根据所施加的电压或电流在不同的电阻状态之间进行切换而存储数据的存储器件，例如电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)、电熔丝(E-fuse)。
发明内容
本专利文件中所公开的技术包括具有极好的操作特性并且可以高度集成的半导体存储器的多种实施例。
在一个实施例中，一种半导体存储器包括：第一可变电阻元件，其包括第一端子和第二端子；第二可变电阻元件，其包括第一端子、第二端子和第三端子；第一晶体管，其被配置为控制第一导线与第一可变电阻元件的第一端子之间的电连接；第二晶体管，其被配置为控制第一导线与第二可变电阻元件的第一端子之间的电连接；连接层，其被构造为将第一可变电阻元件的第二端子与第二可变电阻元件的第二端子和第三端子电连接；以及第三导线，其被电连接至连接层。
在另一个实施例中，一种半导体存储器包括：第一晶体管，其包括被设置在衬底之上的第一栅电极；第二晶体管，其包括被设置在衬底之上的第二栅电极；第一可变电阻元件，其被设置在衬底之上并且被电连接至第一晶体管的第一端子；第二可变电阻元件，其被设置在衬底之上并且被电连接至第二晶体管的第一端子；源极线，其被设置在衬底之上并且与第一晶体管的第二端子和第二晶体管的第二端子共同电连接；连接层，其被设置在第一可变电阻元件和第二可变电阻元件之上并且被电连接至第一可变电阻元件同时与第二可变电阻元件的整个上表面接触；位线，其被设置在连接层之上并且被电连接至连接层；第一接触插塞，其被构造为将源极线连接至第一晶体管的第二端子和第二晶体管的第二端子；第二接触插塞，其被构造为将第一可变电阻元件连接至第一晶体管的第一端子；第三接触插塞，其被构造为将第二可变电阻元件连接至第二晶体管的第一端子；以及第五接触插塞，其被构造为将位线连接至连接层。
附图说明
图1示出基于所公开的技术的一些实施例的存储单元。
图2A示出图1的第一可变电阻元件的一个示例。
图2B示出图1的第一可变电阻元件的另一个示例。
图2C示出图1的第一可变电阻元件的另一个示例。
图3示出图1的第二可变电阻元件的一个示例。
图4示出图1的存储单元的第一可变电阻元件被驱动时的电流路径。
图5示出图1的存储单元的第二可变电阻元件被驱动时的电流路径。
图6A是示出图1的存储单元的第一可变电阻元件的编程操作的流程图。
图6B是示出图1的存储单元的第一可变电阻元件的读取操作的流程图。
图6C是示出图1的存储单元的第二可变电阻元件的编程操作的流程图。
图7是示出基于所公开的技术的一些实施例的存储器件的透视图。
图8是与图7相对应的第一方向的截面图。
具体实施方式
在下文中，将参考附图详细描述本公开的多种实施例。
附图不一定按比例绘制。在一些实例中，附图中的至少一些结构的比例已经被放大，以便清楚地示出所描述的实施例的某些特征。在附图或描述中呈现具有多层结构中的两个或更多个层的特定示例时，所示出的这些层的相对位置关系或这些层的布置顺序反映所描述或示出的示例的特定实施方式，并且可以存在不同的相对位置关系或这些层的布置顺序。此外，所描述或示出的多层结构的示例可以不反映特定多层结构中所存在的所有层(例如，所示出的两个层之间可以存在一个或多个附加层)。作为一个特定示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“之上”或在衬底“上”或“之上”时，第一层可以直接在第二层或衬底上形成，但是也可以表示第一层与第二层或衬底之间可以存在一个或多个其他中间层的结构。
图1示出基于所公开的技术的一些实施例的存储单元。
参考图1，基于所公开的技术的一些实施例的存储单元可以包括第一可变电阻元件102、第二可变电阻元件104、第一晶体管112和第二晶体管114。
第一可变电阻元件102和第二可变电阻元件104中的每一个可以通过响应于所施加的电压或电流在不同的电阻状态之间切换其电阻而存储不同的数据值。作为一个示例，第一可变电阻元件102和第二可变电阻元件104中的每一个可以通过具有第一电阻状态(例如，低电阻状态)而存储与逻辑高状态1相对应的数据，或者可以通过具有可与第一电阻状态进行区分的第二电阻状态(例如，高电阻状态)而存储与逻辑低状态0相对应的数据。
此处，第一可变电阻元件102可以具有第一端子A1和第二端子A2的两个端子，并且可以通过这两个端子进行编程或读取。在一些实施方式中，当向可变电阻元件写入数据时，可变电阻元件被“编程”。即，第一可变电阻元件102可以根据通过第一端子A1和第二端子A2所施加的电压或电流而在不同的电阻状态之间切换。此处，不同的电阻状态表示不同的数据值，并且电阻状态可以通过可以检测电压和/或电流的电路进行检测。第一可变电阻元件102可以具有：单层结构或多层结构，其包括可以在RRAM、PRAM、FRAM、MRAM等中使用的多种材料，例如金属氧化物(例如，过渡金属氧化物或基于钙钛矿的氧化物)、相变材料(例如，基于硫族化物的材料)、铁磁材料、铁电材料等。在第一可变电阻元件102包括铁电材料的实施方式中，第一可变电阻元件102可以通过自旋转移矩(STT)方法被编程，并且在这种情况下，第一可变电阻元件102包括STT元件。例如，图2A至图2C所示的元件中的任意一个可以被用作第一可变电阻元件102。
图2A示出图1的第一可变电阻元件的一个示例。
参考图2A，基于所公开的技术的一些实施例的可变电阻元件可以包括第一电极层211、第二电极层215、以及被插置在第一电极层211与第二电极层215之间的可变电阻材料层213。
第一电极层211和第二电极层215可以被分别设置在可变电阻元件的两端(例如，位于其下端和上端)，并且可以用于传输可变电阻元件的操作所需要的电压或电流。第一电极层211和/或第二电极层215可以包括各种导电材料，例如金属(例如铂(Pt)、钨(W)、铝(Al)、铜(Cu)、钽(Ta)、钛(Ti)等)、金属氮化物(例如氮化钛(TiN)、氮化钽(TaN)等)或其组合。第一电极层211和第二电极层215中的一个可以对应于图1的第一可变电阻元件102的第一端子A1，并且第一电极层211和第二电极层215中的另一个可以对应于图1的第一可变电阻元件102的第二端子A2。
可变电阻材料层213可以包括可以在RRAM中使用的金属氧化物、可以在PRAM中使用的相变材料或可以在FRAM中使用的铁电材料。可变电阻材料层213可以具有单层结构或多层结构。在可变电阻材料层213包括相变材料的实施方式中，可变电阻材料层213可以通过在晶相与非晶相之间切换而具有不同的电阻状态。在可变电阻材料层213包括金属氧化物的实施方式中，可变电阻材料层213可以根据在金属氧化物中是否通过金属离子或氧空穴形成了导电路径而具有不同的电阻状态。在可变电阻材料层213包括铁电材料的实施方式中，可变电阻材料层213可以根据铁电材料的极化方向和/或极化状态而具有不同的电阻状态。
图2B示出图1的第一可变电阻元件的另一个示例。
参考图2B，基于所公开的技术的一些实施例的可变电阻元件可以包括：第一电极层221；第二电极层229；以及磁隧道结(MTJ)结构，其被插置在第一电极层221与第二电极层229之间并且包括固定层223、隧道势垒层225和自由层227。
固定层223可以具有固定磁化方向。例如，在一个实施例中，如固定层223中的箭头所示，固定层223可以具有与固定层223的表面平行的特定磁化方向(例如，在图2B中从左至右)。在另一个实施例中，固定层223可以具有与固定层223的上述磁化方向相反的磁化方向(例如，在图2B中从右至左)。自由层227可以具有可变磁化方向。例如，如自由层227中的箭头所示，自由层227可以具有与自由层227的表面平行的磁化方向(例如，在图2B中从左至右或从右至左)。固定层223和自由层227可以具有：单层结构或多层结构，其包括多种铁磁材料，例如Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金等。隧道势垒层225可以被插置在固定层223与自由层227之间，并且在需要时(例如，在改变可变电阻元件的电阻状态的编程操作期间)可以允许电子进行隧穿以改变自由层227的磁化方向。隧道势垒层225可以具有：单层结构或多层结构，其包括氧化物，例如MgO、CaO、SrO、TiO、VO、NbO等。
此处，基于所公开的技术的一些实施例的可变电阻元件可以是STT元件。即，自由层227的磁化方向可以通过经过可变电阻元件的编程电流I而改变。因此，自由层227的磁化方向与固定层223的磁化方向可以平行或反平行。当自由层227的磁化方向与固定层223的磁化方向彼此平行时，可变电阻元件可以具有低电阻状态。相反，当自由层227的磁化方向与固定层223的磁化方向反平行时，可变电阻元件可以具有高电阻状态。
图2C示出图1的第一可变电阻元件的又一个示例。
参考图2C，基于所公开的技术的一些实施例的可变电阻元件可以包括：第一电极层231；第二电极层239；以及磁隧道结(MTJ)结构，其被插置在第一电极层231与第二电极层239之间并且包括固定层233、隧道势垒层235和自由层237。
与图2B的可变电阻元件相似，基于所公开的技术的一些实施例的可变电阻元件也可以是STT元件。即，自由层237的磁化方向可以通过经过可变电阻元件的编程电流I而改变，以与固定层233的磁化方向平行或与固定层233的磁化方向反平行。然而，与图2B的可变电阻元件的区别可能在于：如固定层233和自由层237中的箭头所示，固定层233和自由层237的磁化方向与固定层233和自由层237的表面垂直。在一个实施例中，固定层233可以具有与固定层233和自由层237的表面垂直的特定磁化方向(例如，图2C中的从下至上)。在另一个实施例中，固定层233可以具有与固定层233的上述磁化方向相反的磁化方向(例如，图2C中的从上至下)。自由层237可以具有从上至下或从下至上的磁化方向。
返回参考图1，第一可变电阻元件102的第一端子A1可以通过第一晶体管112被连接至源极线SL。即，第一晶体管112可以控制第一可变电阻元件102与源极线SL之间的电连接。第一晶体管112的栅极可以被连接至第一字线WL1，并且可以根据对第一字线WL1所施加的电压而被导通或关断。第一可变电阻元件102的第二端子A2可以通过连接层120被连接至位线BL。
第二可变电阻元件104可以具有第一端子B1、第二端子B2和第三端子B3的三个端子，并且可以通过从三个端子中选择的两个端子进行编程或者通过从三个端子中选择的另外两个端子进行读取。作为一个示例，第二可变电阻元件104可以根据通过第二端子B2和第三端子B3所施加的电压或电流而在不同的电阻状态之间切换，并且其电阻状态可以根据通过第一端子B1和第三端子B3所施加的电压或电流而进行感测。作为一个示例，第二可变电阻元件104可以包括通过自旋轨道矩(SOT)方法被编程的元件，即SOT元件，在其中注入承载自旋轨道矩(SOT)电荷载流子的电流，以流过MTJ，以促进对MTJ的自由层的磁化进行切换。例如，图3所示的元件可以被用作第二可变电阻元件104。
图3示出基于所公开的技术的一些实施例的图1的第二可变电阻元件的一个示例。
参考图3，可变电阻元件可以包括：第一电极层311；第二电极层312；导电层313，其被插置在第一电极层311与第二电极层312之间；磁隧道结(MTJ)结构，其被设置在导电层313之上并且包括自由层314、隧道势垒层315和固定层316；以及第三电极层317，其被设置在磁隧道结(MTJ)结构之上。在一些实施方式中，导电层313可以由重金属或铁磁氧化物材料形成，其中，通过自旋霍尔效应或拉什巴效应产生的自旋电流对自由层314施加自旋轨道矩(SOT)以操控(以图3所示的3端子配置的方式连接的)MTJ中的自由层314的磁化，其中，端子317与端子311和端子312中的一个之间的穿过MTJ的导电路径提供另一个自旋极化电流以提供用于自由层314的磁化的自旋转移矩(STT)。
第一电极层311和第二电极层312中的一个可以对应于图1的第二可变电阻元件104的第二端子B2，并且第一电极层311和第二电极层312中的另一个可以对应于图1的第二可变电阻元件104的第三端子B3。导电层313可以对应于图1的连接层120的一部分，例如被设置在第二端子B2与第三端子B3之间的部分。第三电极层317可以对应于图1的第二可变电阻元件104的第一端子B1。第一电极层311和第二电极层312可以在第一方向上(例如，在水平方向上)彼此间隔开。第三电极层317可以在水平方向上被设置在第一电极层311与第二电极层312之间，并且可以在与第一方向垂直的第二方向上(例如，在垂直方向上)与第一电极层311和第二电极层312间隔开。
导电层313可以提供能够改变磁隧道结(MTJ)结构的自由层314的磁化方向的界面。如导电层313中的虚线箭头所示，编程电流I可以在与导电层313的表面平行的方向在导电层313中流动，并且可以将自由层314的磁化方向感应至垂直对齐。即，基于所公开的技术的一些实施例的可变电阻元件可以是SOT元件。由于在相反的方向的编程电流I，自由层314可以具有在相反的方向的磁化方向。例如，如自由层314中的箭头所示，自由层314可以具有从下至上或从上至下的磁化方向。为此，自由层314的面对导电层313的整个表面可以与导电层313的一部分接触。在一个实施例中，导电层313可以位于自由层314下方，并且自由层314的整个下表面可以与导电层313的上表面的一部分接触，但是本公开不限于此。在另一个实施例中，MTJ结构的顶部和底部可以颠倒，以使得导电层可以被设置在自由层上方，这种情况下，自由层的整个上表面可以与导电层的下表面的一部分接触。固定层316可以被设置为面对自由层314的表面，该表面与自由层314的接触导电层313的表面相对，隧道势垒层315被插置在两者之间。固定层316可以具有与自由层314的磁化方向不同的垂直磁化方向。
在一个实施例中，自由层314和固定层316具有垂直磁化方向。在另一个实施例中，通过编程电流I可以在自由层314中感应水平磁化方向。即，自由层314可以具有从左至右或从右至左的磁化方向。固定层316可以具有与自由层314的磁化方向不同的水平磁化方向。
返回参考图1，第二可变电阻元件104的第一端子B1可以通过第二晶体管114被连接至源极线SL。即，第二晶体管114可以控制第二可变电阻元件104与源极线SL之间的连接。第二晶体管114的栅极可以被连接至第二字线WL2，并且可以根据对第二字线WL2所施加的电压而被导通或关断。第二可变电阻元件104的第二端子B2和第三端子B3可以被连接至连接层120，并且可以通过连接层120被连接至位线BL。即，连接层120可以被连接至第二可变电阻元件104的第二端子B2和第三端子B3，同时在朝着第一可变电阻元件102的方向上延伸，以被连接至第一可变电阻元件102的第二端子A2。
如上所述，因为存储单元包括能够分别存储1比特位数据的第一可变电阻元件102和第二可变电阻元件104以及两个晶体管(即第一晶体管112和第二晶体管114)，所以可以将其称为每个比特位设置有一个晶体管。即，可以实现1T存储单元。因此，可以高集成度包括多个存储单元的存储器件。
图4和图5是示出驱动图1的存储单元的方法的图。具体地，图4示出图1的存储单元的第一可变电阻元件被驱动时的电流路径，图5示出图1的存储单元的第二可变电阻元件被驱动时的电流路径。
参考图4，在将数据0或1存储在以2端子配置的方式连接的第一可变电阻元件102中的编程操作期间，第一晶体管112可以被导通，从而可以产生经过源极线SL、第一晶体管112、第一可变电阻元件102、连接层120和位线BL的电流路径(例如，图4中的箭头①)。第一可变电阻元件102可以通过流过第一端子A1和第二端子A2的电流进行编程。例如，在一些实施方式中，经过端子A1和端子A2流过MTJ的电流可以是自旋极化电流，其基于自旋转移矩(STT)而影响MTJ的自由层的磁化方向。在这种情况下，电流的方向可以确定将第一可变电阻元件102编程为0还是1(即，向第一可变电阻元件102写入0还是1)。对于这样的编程操作，可以通过源极线SL和位线BL施加适当的编程电压。在这个编程操作期间，第二晶体管114可以被关断。
此外，在用于读取2端子配置的第一可变电阻元件102中所存储的数据的读取操作期间，第一晶体管112可以被导通，从而可以产生经过源极线SL、第一晶体管112、第一可变电阻元件102、连接层120和位线BL的电流路径(例如，图4中的箭头②)。可以通过感测流过第一可变电阻元件102的第一端子A1和第二端子A2的电流而读出第一可变电阻元件102中所存储的数据。对于这个读取操作，可以通过源极线SL和位线BL施加适当的读取电压。该读取电压的大小可以小于第一可变电阻元件102的编程电压的大小。在这个读取操作期间，第二晶体管114可以被关断。
参考图5，在将数据0或1存储在以3端子配置的方式连接的第二可变电阻元件104中的编程操作期间，第一晶体管112可以被导通，从而可以产生经过源极线SL、第一晶体管112、第一可变电阻元件102、连接层120和位线BL的电流路径(例如，图4中的箭头③)。第二可变电阻元件104可以通过流过第二端子B2和第三端子B3的电流进行编程，与MTJ的各层平行的导电层313中的电流是通过自旋霍尔效应或拉什巴效应产生的自旋电流，并且对自由层314施加自旋轨道矩(SOT)以操控自由层314的磁化。在这种情况下，电流的方向可以确定将第二可变电阻元件104编程为0还是1(即，向第二可变电阻元件104写入0还是1)。对于这样的编程操作，可以通过源极线SL和位线BL施加适当的编程电压。第二可变电阻元件104的编程电压可以与第一可变电阻元件102的编程电压相同或不同。在这个编程操作期间，第二晶体管114可以被关断。
另一方面，在读取第二可变电阻元件104中所存储的数据的读取操作期间，第二晶体管114可以被导通，从而可以产生经过源极线SL、第二晶体管114、第二可变电阻元件104、连接层120和位线BL的电流路径(例如，图4中的箭头④)。可以通过感测流过第二可变电阻元件104的第一端子B1和第三端子B3的电流而读取第二可变电阻元件104的数据。对于这个读取操作，可以通过源极线SL和位线BL施加适当的读取电压。读取电压的大小可以小于第二可变电阻元件104的编程电压的大小。此外，第二可变电阻元件104的读取电压可以与第一可变电阻元件102的读取电压相同或不同。在这个读取操作期间，第一晶体管112可以被关断。
在第二可变电阻元件104的情况下，编程操作期间的电流路径③与读取操作期间的电流路径④可以不同。在这种情况下，编程操作和读取操作中的每一个可以独立优化，并且可以减少或防止编程操作期间对第二可变电阻元件104的压力，从而可以提高第二可变电阻元件104的可靠性。此外，因为第二可变电阻元件104可以利用低工作电流进行编程，所以可以实现低功率存储单元。
参考图4和图5，在第一可变电阻元件102的编程操作期间的电流路径①、在第一可变电阻元件102的读取操作期间的电流路径②和在第二可变电阻元件104的编程操作期间的电流路径③可以相同。在这种情况下，可以出现相互干扰，在第一可变电阻元件102的编程操作和读取操作期间影响第二可变电阻元件104或者在第二可变电阻元件104的编程操作期间影响第一可变电阻元件102。为了减少或防止这样的相互干扰，可以执行下面参考图6A至图6C描述的操作。
图6A是示出图1的存储单元的第一可变电阻元件的编程操作的流程图。
在一个实施例中，在第一可变电阻元件102的编程操作期间流过第一可变电阻元件102的第一编程电流的大小可以大于在第二可变电阻元件104的编程操作期间流过第二可变电阻元件104的第二端子B2和第三端子B3的第二编程电流的大小。在这种情况下，当第一可变电阻元件102的电阻状态在第二可变电阻元件104的编程操作期间未被改变时，第二可变电阻元件104的电阻状态在第一可变电阻元件102的编程操作期间可能被不希望地改变。在一些实施例中，所公开的技术可以被实现为执行图6A所述的使不希望的电阻状态改变最小化的操作。
参考图6A，在第一可变电阻元件102的编程操作之前，可以对第二可变电阻元件104执行读取操作(S601)。因此，可以检验第二可变电阻元件104中所存储的数据。
接着，可以对第一可变电阻元件102执行编程操作(S602)。如上所述，当第一可变电阻元件102进行编程时，第二可变电阻元件104可能被不希望地影响，因此可能存在第二可变电阻元件104的电阻状态的不希望的改变。
接着，可以对第二可变电阻元件104执行再编程操作(S603)。再编程操作可以指向第二可变电阻元件104重新存储或重新写入在S601处检验的第二可变电阻元件104的数据的操作。因此，可以消除在S602处对第二可变电阻元件104所施加的影响。然而，如果在步骤S601中检验的第二可变电阻元件104的数据在S602处未被改变，那么在S603处的操作就不需要执行，因此可以省略。
图6B是示出图1的存储单元的第一可变电阻元件的读取操作的流程图。
在一个实施例中，在第一可变电阻元件102的读取操作期间流过第一可变电阻元件102的第一读出电流的大小可以大于在第二可变电阻元件104的编程操作期间流过第二可变电阻元件104的第二端子B2和第三端子B3的第二编程电流的大小。在这种情况下，当第一可变电阻元件102的电阻状态在第二可变电阻元件104的编程操作期间没有改变时，第二可变电阻元件104的电阻状态在第一可变电阻元件102的读取操作期间可能被不希望地改变。为了防止这种情况，可以执行图6B中所描述的操作。
参考图6B，在第一可变电阻元件102的读取操作之前，可以对第二可变电阻元件104执行读取操作(S604)。因此，可以检验第二可变电阻元件104中所存储的数据。
接着，可以对第一可变电阻元件102执行读取操作(S605)。如上所述，当第一可变电阻元件102中所存储的数据被读出时，第二可变电阻元件104可能被不希望地影响，以致于第二可变电阻元件104的电阻状态被改变。
接着，可以对第二可变电阻元件104执行再编程操作(S606)。再编程操作可以指向第二可变电阻元件104重新存储在步骤S604中检验的第二可变电阻元件104的数据的操作。因此，可以消除在步骤S605中对第二可变电阻元件104所施加的影响。然而，如果在步骤S604中检验的第二可变电阻元件104的数据在S605处未被改变，那么在S606处的操作就不需要被执行并且可以省略。
图6C是示出图1的存储单元的第二可变电阻元件的编程操作的流程图。
在一个实施例中，在第二可变电阻元件104的编程操作期间流过第二可变电阻元件104的第二端子B2和第三端子B3的第二编程电流的大小可以大于在第一可变电阻元件102的编程操作期间流过第一可变电阻元件102的第一编程电流的大小。在这种情况下，当第二可变电阻元件104的电阻状态在第一可变电阻元件102的编程操作期间未被改变时，第一可变电阻元件102的电阻状态在第二可变电阻元件104的编程操作期间可能被不希望地改变。在一些实施例中，所公开的技术可以被实现为执行图6C所述的使不希望的电阻状态改变最小化的操作。
参考图6C，在第二可变电阻元件104的编程操作之前，可以对第一可变电阻元件102执行读取操作(S607)。因此，可以检验第一可变电阻元件102中所存储的数据。
接着，可以对第二可变电阻元件104执行编程操作(S608)。如上所述，当第二可变电阻元件104进行编程时，第一可变电阻元件102可能被不希望地影响，以致于改变第一可变电阻元件102的电阻状态。
接着，可以对第一可变电阻元件102执行再编程操作(S609)。再编程操作可以指向第一可变电阻元件102重新存储或重新写入在步骤S607中检验的第一可变电阻元件102的数据的操作。因此，可以消除在步骤S608中对第一可变电阻元件102所施加的影响。然而，如果在S607处检验的第一可变电阻元件102的数据在S608处未被改变，那么在S609处的操作就不需要被执行并且可以省略。
图7是示出基于所公开的技术的一些实施例的存储器件的透视图，图8是与图7相对应的第一方向的截面图。
参考图7和图8，基于所公开的技术的一些实施例的存储器件可以包括：第一晶体管TR1和第二晶体管TR2，其在衬底500中形成；第一可变电阻元件520，其一端被电连接至第一晶体管TR1的一端；第二可变电阻元件540，其一端被电连接至第二晶体管TR2的一端；源极线SL，其将第一晶体管TR1的另一端与第二晶体管TR2的另一端电连接；连接层550，其被电连接至第一可变电阻元件520的另一端，同时与第二可变电阻元件540的另一端接触；以及位线BL，其被电连接至连接层550。
衬底500可以包括例如硅的多种半导体材料。第一晶体管TR1和第二晶体管TR2的结区域515、结区域516和结区域517可以在衬底500中形成。结区域515、结区域516和结区域517可以通过在衬底500中掺杂杂质而形成。
第一栅电极512和第二栅电极514可以在衬底500之上形成。第一栅电极512和第二栅电极514可以在第一方向上彼此间隔开同时在第二方向上延伸。第一栅电极512可以形成第一字线WL1，第二栅电极514可以形成第二字线WL2。第一栅极绝缘层511可以被插置在第一栅电极512与衬底500之间，第二栅极绝缘层513可以被插置在第二栅电极514与衬底500之间。
两个结区域515和516可以分别设置在第一栅电极512的两侧。第一栅电极512、第一栅极绝缘层511以及第一栅电极512的两侧的两个结区域515和516可以形成第一晶体管TR1。两个结区域516和517可以分别设置在第二栅电极514的两侧。第二栅电极514、第二栅极绝缘层513以及第二栅电极514的两侧的两个结区域516和517可以形成第二晶体管TR2。第一栅电极512与第二栅电极514之间的结区域516可以由第一晶体管TR1和第二晶体管TR2共享。在下文中，结区域515将被称为第一晶体管TR1的漏极区域，结区域517将被称为第二晶体管TR2的漏极区域，结区域516将被称为第一晶体管TR1和第二晶体管TR2的公共源极区域。
具有覆盖第一栅电极512和第二栅电极514的厚度的第一层间绝缘层ILD1可以在衬底500之上形成。
源极线SL可以在第一层间绝缘层ILD1之上形成。源极线SL可以在第一方向上延伸并且可以通过穿透第一层间绝缘层ILD1的第一接触插塞C1被连接至公共源极区域516。
具有覆盖源极线SL的厚度的第二层间绝缘层ILD2可以在第一层间绝缘层ILD1之上形成。
第一可变电阻元件520可以在第二层间绝缘层ILD2之上形成。第一可变电阻元件520可以通过穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二接触插塞C2被连接至第一晶体管TR1的漏极区域515。
此外，第二可变电阻元件540可以在第二层间绝缘层ILD2之上形成。第二可变电阻元件540可以通过导电图案530以及穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第三接触插塞C3被连接至第二晶体管TR2的漏极区域517。导电图案530可以用于调整第二可变电阻元件540的水平位置。例如，为了促进形成连接第二可变电阻元件540与第一可变电阻元件520的连接层550，导电图案530可以具有在从第三接触插塞C3到第一可变电阻元件520的方向上延伸的线形状，并且第二可变电阻元件540可以被设置在导电图案530的端部。因此，第一可变电阻元件520可以与第二接触插塞C2重叠，而第二可变电阻元件540可以不与第三接触插塞C3重叠。导电图案530可以被省略，在这种情况下，第二可变电阻元件540可以与第三接触插塞C3重叠且直接接触。
第三层间绝缘层ILD3可以在第二层间绝缘层ILD2之上形成。第三层间绝缘层ILD3可以具有覆盖第一可变电阻元件520以及显露第二可变电阻元件540的上表面的厚度。
连接层550可以在第三层间绝缘层ILD3之上形成。连接层550可以通过穿透第三层间绝缘层ILD3的第四接触插塞C4被连接至第一可变电阻元件520的上表面。此外，连接层550可以与第二可变电阻元件540的被第三层间绝缘层ILD3显露的整个上表面接触。
具有覆盖连接层550的厚度的第四层间绝缘层ILD4可以在第三层间绝缘层ILD3之上形成。
位线BL可以在第四层间绝缘层ILD4之上形成。位线BL可以在第一方向上延伸并且可以通过穿透第四层间绝缘层ILD4的第五接触插塞C5被连接至连接层550。
在本实施例中，第一接触插塞C1至第五接触插塞C5中的每一个被示出为具有单柱形状，但是本公开不限于此。在另一个实施例中，第一接触插塞C1至第五接触插塞C5中的每一个可以通过多个导电图案的组合而形成。多个导电图案中的每一个可以具有：柱形状或具有比柱形状大的面积且比柱形状低的高度的板形状。
此外，在本实施例中，第一可变电阻元件520被示出为被设置在第二层间绝缘层ILD2之上，但是本公开不限于此。在另一个实施例中，第一可变电阻元件520可以被设置在假设其被设置为高于衬底500的上表面并且低于连接层550的下表面时的多种高度。如果第一可变电阻元件520可以通过两个端子驱动，那么第一可变电阻元件520的上表面可以直接接触连接层550的下表面。在这种情况下，第四接触插塞C4可以被省略。另一方面，因为第一可变电阻元件520的上表面与连接层550直接接触，所以第一可变电阻元件520可以被直接设置在连接层550下方。
在上述存储器件中，在一些实施例中，第一可变电阻元件520和第二可变电阻元件540可以由第一晶体管TR1和第二晶体管TR2驱动，并且不需要除了源极线SL和位线BL、第一字线WL1和第二字线WL2之外的附加的线。因此，可以获得高度集成的存储器件。
虽然本专利文件包含许多具体细节，但是其不应被解释为对任何发明或要求保护的内容的范围的限制，而应被解释为对可以专门用于特定发明的特定实施例的特征的描述。在本专利文件中在分开的实施例的上下文中描述的某些特征可以在单个实施例中以组合方式实现。相反，在单个实施例的上下文中描述的多个特征也可以在多个实施例中分别或以任意适当的子组合的形式实现。此外，虽然可能在上面以特定组合的形式描述了多个特征并且甚至最初要求这样进行保护，但是来自所要求保护的组合的一个或多个特征在一些情况下可以从组合中删除，并且所要求保护的组合可以涉及子组合或子组合的变型。
类似地，虽然在附图中以特定顺序描绘了多个操作，但是这不应该被理解为需要这些操作按照所示出的特定顺序或按照顺序执行或者需要执行所示出的所有操作来获得希望的结果。此外，本专利文件中所描述的实施例中的多个系统组件的分离不应被理解为在所有实施例中都需要这样分离。
仅描述了几个实施例和示例。可以基于本专利文件中所描述和示出的内容而进行所公开的实施例的改进和变型以及其他实施例。

Claims (16)

1.一种半导体存储器，包括：
第一可变电阻元件，其包括第一端子和第二端子；
第二可变电阻元件，其包括第一端子、第二端子和第三端子；
第一晶体管，其控制第一导线与所述第一可变电阻元件的所述第一端子之间的电连接；
第二晶体管，其控制所述第一导线与所述第二可变电阻元件的所述第一端子之间的电连接；
连接层，其被构造为将所述第一可变电阻元件的所述第二端子与所述第二可变电阻元件的所述第二端子和所述第三端子电连接；以及
第三导线，其被电连接至所述连接层。
2.根据权利要求1所述的半导体存储器，其中，通过流过所述第一可变电阻元件的所述第一端子和所述第二端子的电流向所述第一可变电阻元件写入数据或从其读出数据，以及
其中，通过流过所述第二可变电阻元件的所述第二端子和所述第三端子的电流向所述第二可变电阻元件写入所述数据，以及通过流过所述第二可变电阻元件的所述第一端子和所述第三端子的电流读出所述数据。
3.根据权利要求1所述的半导体存储器，其中，所述第一晶体管被导通并且所述第二晶体管被关断，以：向所述第一可变电阻元件写入数据；从所述第一可变电阻元件读出数据；或向所述第二可变电阻元件写入数据，以及
其中，所述第一晶体管被关断并且所述第二晶体管被导通以从所述第二可变电阻元件读出数据。
4.根据权利要求1所述的半导体存储器，其中，通过第一电流路径向所述第一可变电阻元件写入数据，通过第二电流路径从所述第一可变电阻元件读出所述数据，以及通过第三电流路径向所述第二可变电阻元件写入所述数据，以及其中，所述第一电流路径、所述第二电流路径和所述第三电流路径彼此相同，
其中，通过第四电流路径从所述第二可变电阻元件读出所述数据，以及其中，所述第四电流路径与所述第一电流路径至所述第三电流路径不同。
5.根据权利要求4所述的半导体存储器，其中，所述第一电流路径至所述第三电流路径中的每一个流过所述第一导线、所述第一晶体管、所述第一可变电阻元件、所述连接层和所述第三导线，以及
其中，所述第四电流路径流过所述第一导线、所述第二晶体管、所述第二可变电阻元件、所述连接层和所述第三导线。
6.根据权利要求1所述的半导体存储器，其中，第一编程电流流过所述第一可变电阻元件的所述第一端子和所述第二端子以向所述第一可变电阻元件写入数据，以及第二编程电流流过所述第二可变电阻元件的所述第二端子和所述第三端子以向所述第二可变电阻元件写入数据，其中，所述第一编程电流的大小大于所述第二编程电流的大小，
其中，在向所述第一可变电阻元件写入数据之前执行所述第二可变电阻元件的读取操作以从所述第二可变电阻元件读出数据，以及
其中，在向所述第一可变电阻元件写入数据之后执行所述第二可变电阻元件的再编程操作以向所述第二可变电阻元件写入数据。
7.根据权利要求1所述的半导体存储器，其中，读出电流流过所述第一可变电阻元件的第一端子和第二端子以从所述第一可变电阻元件读出数据，并且编程电流流过所述第二可变电阻元件的第二端子和第三端子以向所述第二可变电阻元件写入数据，其中，所述读出电流的大小大于所述编程电流的大小，
其中，在从所述第一可变电阻元件读出数据之前执行所述第二可变电阻元件的读取操作以从所述第二可变电阻元件读出数据，以及
其中，在从所述第一可变电阻元件读出数据之后执行所述第二可变电阻元件的再编程操作以向所述第二可变电阻元件写入数据。
8.根据权利要求1所述的半导体存储器，其中，第一编程电流流过所述第一可变电阻元件的第一端子和第二端子以向所述第一可变电阻元件写入数据，并且第二编程电流流过所述第二可变电阻元件的第二端子和第三端子以向所述第二可变电阻元件写入数据，其中，所述第一编程电流的幅度小于所述第二编程电流的幅度，
其中，在向所述第二可变电阻元件写入数据之前执行所述第一可变电阻元件的读取操作以从所述第一可变电阻元件读出数据，以及
其中，在向所述第二可变电阻元件写入数据之后执行所述第一可变电阻元件的再编程操作以向所述第一可变电阻元件写入数据。
9.根据权利要求1所述的半导体存储器，其中，所述第一可变电阻元件包括金属氧化物、相变材料、铁电材料或自旋转移动量矩(STT)元件，以及
其中，所述第二可变电阻元件包括自旋轨道动量矩(SOT)元件。
10.一种半导体存储器，包括：
第一晶体管，其包括被设置在衬底之上的第一栅电极；
第二晶体管，其包括被设置在所述衬底之上的第二栅电极；
第一可变电阻元件，其被设置在所述衬底之上并且被电连接至所述第一晶体管的第一端子；
第二可变电阻元件，其被设置在所述衬底之上并且被电连接至所述第二晶体管的第一端子；
源极线，其被设置在所述衬底之上并且与所述第一晶体管的第二端子和所述第二晶体管的第二端子共同电连接；
连接层，其被设置在所述第一可变电阻元件和所述第二可变电阻元件之上，以及被电连接至所述第一可变电阻元件并与所述第二可变电阻元件的整个上表面接触；
位线，其被设置在所述连接层之上并且被电连接至所述连接层；
第一接触插塞，其被构造为将所述源极线连接至所述第一晶体管的第二端子和所述第二晶体管的第二端子；
第二接触插塞，其被构造为将所述第一可变电阻元件连接至所述第一晶体管的第一端子；
第三接触插塞，其被构造为将所述第二可变电阻元件连接至所述第二晶体管的第一端子；以及
第五接触插塞，其被构造为将所述位线连接至所述连接层。
11.根据权利要求10所述的半导体存储器，还包括：
第四接触插塞，其被设置在所述第一可变电阻元件与所述连接层之间并且将所述第一可变电阻元件连接至所述连接层。
12.根据权利要求10所述的半导体存储器，其中，所述第一晶体管包括被形成在所述第一栅电极的两侧、在所述衬底中的第一结区域和第二结区域，
其中，所述第二晶体管包括被形成在所述第二栅电极的两侧、在所述衬底中的第二结区域和第三结区域，以及
其中，所述第二结区域由所述第一晶体管和所述第二晶体管共享。
13.根据权利要求12所述的半导体存储器，其中，所述第一接触插塞被连接至所述第二结区域，
其中，所述第二接触插塞被连接至所述第一结区域，以及
其中，所述第三接触插塞被连接至所述第三结区域。
14.根据权利要求10所述的半导体存储器，还包括：
导电图案，其被插置于所述第三接触插塞与所述第二可变电阻元件之间。
15.根据权利要求14所述的半导体存储器，其中，所述导电图案被连接至所述第三接触插塞并且在朝着所述第一可变电阻元件的方向上延伸。
16.根据权利要求14所述的半导体存储器，其中，所述第一可变电阻元件被设置在与所述第二接触插塞重叠的位置处，以及
其中，所述第二可变电阻元件被设置在所述导电图案之上不与所述第三接触插塞重叠的位置处。
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