KR20230062002A - 반도체 메모리를 포함하는 전자 장치 - Google Patents

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Abstract

본 실시예의 전자 장치는, 반도체 메모리를 포함할 수 있다. 상기 반도체 메모리는, 제1 단자 및 제2 단자를 갖는 제1 가변 저항 소자; 제1 단자, 제2 단자, 및 제3 단자를 갖는 제2 가변 저항 소자; 제1 배선과 상기 제1 가변 저항 소자의 상기 제1 단자 사이에서 이들의 연결을 제어하는 제1 트랜지스터; 상기 제1 배선과 상기 제2 가변 저항 소자의 제1 단자 사이에서 이들의 연결을 제어하는 제2 트랜지스터; 상기 제1 가변 저항 소자의 상기 제2 단자, 및 상기 제2 가변 저항 소자의 상기 제2 및 제3 단자와 연결되는 연결층; 및 상기 연결층과 연결되는 제3 배선을 포함할 수 있다.

Description

반도체 메모리를 포함하는 전자 장치{ELECTRONIC DEVICE INCLUDING SEMICONDUCTOR MEMORY}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 동작 특성이 우수하고 고집적화가 가능한 반도체 메모리를 포함하는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 상기 반도체 메모리는, 제1 단자 및 제2 단자를 갖는 제1 가변 저항 소자; 제1 단자, 제2 단자, 및 제3 단자를 갖는 제2 가변 저항 소자; 제1 배선과 상기 제1 가변 저항 소자의 상기 제1 단자 사이에서 이들의 연결을 제어하는 제1 트랜지스터; 상기 제1 배선과 상기 제2 가변 저항 소자의 제1 단자 사이에서 이들의 연결을 제어하는 제2 트랜지스터; 상기 제1 가변 저항 소자의 상기 제2 단자, 및 상기 제2 가변 저항 소자의 상기 제2 및 제3 단자와 연결되는 연결층; 및 상기 연결층과 연결되는 제3 배선을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상의 제1 게이트 전극을 포함하는 제1 트랜지스터; 상기 기판 상의 제2 게이트 전극을 포함하는 제2 트랜지스터; 상기 기판 상에 배치되고, 제2 콘택 플러그를 통하여 상기 제1 트랜지스터의 일단과 연결되는 제1 가변 저항 소자; 상기 기판 상에 배치되고, 제3 콘택 플러그를 통하여 상기 제2 트랜지스터의 일단과 연결되는 제2 가변 저항 소자; 상기 기판 상에 배치되고, 제1 콘택 플러그를 통하여 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 타단에 공통적으로 연결되는 소스라인; 상기 제1 및 제2 가변 저항 소자 상에 배치되고, 상기 제1 가변 저항 소자와 연결되면서 상기 제2 가변 저항 소자의 상면 전부와 접촉하는 연결층; 및 상기 연결층 상에 배치되고 제5 콘택 플러그를 통하여 상기 연결층에 연결되는 비트라인을 포함할 수 있다.
상술한 본 발명의 실시예들에 의하면, 동작 특성이 우수하고 고집적화가 가능한 반도체 메모리를 포함하는 전자 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀을 설명하기 위한 도면이다.
도 2a는 도 1의 제1 가변 저항 소자의 일례를 보여주는 도면이다.
도 2b는 도 1의 제1 가변 저항 소자의 다른 일례를 보여주는 도면이다.
도 2c는 도 1의 제1 가변 저항 소자의 다른 일례를 보여주는 도면이다.
도 3은 도 1의 제2 가변 저항 소자의 일례를 보여주는 도면이다.
도 4는 도 1의 메모리 셀의 제1 가변 저항 소자의 구동시 전류 경로를 보여주는 도면이다.
도 5는 도 1의 메모리 셀의 제2 가변 저항 소자의 구동시 전류 경로를 보여주는 도면이다.
도 6a는 도 1의 메모리 셀의 제1 가변 저항 소자의 프로그램 동작을 설명하기 위한 흐름도이다.
도 6b는 도 1의 메모리 셀의 제1 가변 저항 소자의 리드 동작을 설명하기 위한 흐름도이다.
도 6c는 도 1의 메모리 셀의 제2 가변 저항 소자의 프로그램 동작을 설명하기 위한 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 사시도이다.
도 8은 도 7과 대응하는 제1 방향의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀을 설명하기 위한 도면이다.
도 1을 참조하면, 본 실시예의 메모리 셀은, 제1 가변 저항 소자(102), 제2 가변 저항 소자(104), 제1 트랜지스터(112), 및 제2 트랜지스터(114)를 포함할 수 있다.
제1 가변 저항 소자(102) 및 제2 가변 저항 소자(104) 각각은 인가되는 전압 또는 전류에 의해 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 소자일 수 있다. 일례로서, 제1 가변 저항 소자(102) 및 제2 가변 저항 소자(104) 각각은 제1 저항 상태 예컨대, 저저항 상태를 가짐으로써 논리 상태 '1'에 해당하는 데이터를 저장할 수 있고, 제1 저항 상태와 구분 가능한 제2 저항 상태 예컨대, 고저항 상태를 가짐으로써 논리 상태 '0'에 해당하는 데이터를 저장할 수 있다.
여기서, 제1 가변 저항 소자(102)는 제1 단자(A1) 및 제2 단자(A2)의 두 단자를 가질 수 있고, 이들 두 단자를 통해 프로그램되거나 또는 리드될 수 있다. 즉, 제1 가변 저항 소자(102)는 제1 및 제2 단자(A1, A2)를 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있고, 이 저항 상태가 센싱될 수 있다. 이러한 제1 가변 저항 소자(102)는 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 제1 가변 저항 소자(102)가 강자성 물질을 포함하는 경우, STT(Spin Transfer Torque) 방식에 의해 프로그램되는 소자(이하, STT 소자)를 포함할 수 있다. 예시적으로, 도 2a 내지 도 2c에 도시된 소자들 중 어느 하나가 제1 가변 저항 소자(102)로 이용될 수 있다.
도 2a는 도 1의 제1 가변 저항 소자의 일례를 보여주는 도면이다.
도 2a를 참조하면, 본 실시예의 가변 저항 소자는, 제1 전극층(211), 제2 전극층(215), 및 제1 전극층(211)과 제2 전극층(215) 사이에 개재되는 가변 저항 물질층(213)을 포함할 수 있다.
제1 전극층(211) 및 제2 전극층(215)은 가변 저항 소자의 양단 예컨대, 하단 및 상단에 각각 위치하여 가변 저항 소자의 동작에 필요한 전압 또는 전류를 전달하는 기능을 할 수 있다. 제1 전극층(211) 및/또는 제2 전극층(215)은, 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta), 티타늄(Ti) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 제1 전극층(211) 및 제2 전극층(215) 중 어느 하나는 도 1의 제1 가변 저항 소자(102)의 제1 단자(A1)에 대응하고, 다른 하나는 제2 단자(A2)에 대응할 수 있다.
가변 저항 물질층(213)은 RRAM에 이용되는 금속 산화물, PRAM에 이용되는 상변화 물질, 또는 FRAM에 이용되는 강유전 물질을 포함할 수 있다. 가변 저항 물질층(213)은 단일막 구조 또는 다중막 구조를 가질 수 있다. 가변 저항 물질층(213)이 상변화 물질을 포함하는 경우, 결정질과 비정질의 상 사이에서 스위칭함으로써 서로 다른 저항 상태를 가질 수 있다. 가변 저항 물질층(213)이 금속 산화물을 포함하는 경우, 금속 산화물 내에서 금속 이온 또는 산소 공공에 의해 형성되는 전도성 경로의 생성 또는 소멸에 의해 서로 다른 저항 상태를 가질 수 있다. 가변 저항 물질층(213)이 강유전 물질을 포함하는 경우, 강유전 물질의 분극의 방향 및/또는 분극의 상태에 의해 서로 다른 저항 상태를 가질 수 있다.
도 2b는 도 1의 제1 가변 저항 소자의 다른 일례를 보여주는 도면이다.
도 2b를 참조하면, 본 실시예의 가변 저항 소자는, 제1 전극층(221), 제2 전극층(229), 및 제1 전극층(221)과 제2 전극층(229) 사이에 개재되고 고정층(pinned layer, 223), 터널 베리어층(tunnel barrier layer, 225), 및 자유층(free layer, 227)를 포함하는 자기 터널 접합(Magnetic Tunnel Junction, MTJ) 구조물을 포함할 수 있다.
고정층(223)은 고정된 자화 방향을 가질 수 있다. 예컨대, 고정층(223) 내의 화살표로 표시한 바와 같이, 고정층(223)의 표면에 평행하면서 좌측에서 우측으로 향하는 자화 방향을 가질 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 다른 실시예에서, 고정층(223)이 우측에서 좌측으로 향하는 자화 방향을 가질 수도 있다. 자유층(227)은 변경 가능한 자화 방향을 가질 수 있다. 예컨대, 자유층(227) 내의 화살표로 표기한 바와 같이, 자유층(227)의 표면에 평행하면서 좌측에서 우측으로 향하는 자화 방향을 갖거나 또는 우측에서 좌측으로 향하는 자화 방향을 가질 수 있다. 이러한 고정층(223) 및 자유층(227)은 다양한 강자성 물질 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 터널 베리어층(225)은 고정층(223)과 자유층(227)의 사이에 개재되고, 필요시 예컨대, 가변 저항 소자의 저항 상태를 변경시키는 프로그램 동작시 전자의 터널링을 허용함으로써 자유층(227)의 자화 방향 변화를 가능하게 할 수 있다. 터널 베리어층(225)은 MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
여기서, 본 실시예의 가변 저항 소자는, STT 소자일 수 있다. 즉, 가변 저항 소자를 통과하는 프로그램 전류(I)에 의해, 자유층(227)의 자화 방향이 가변될 수 있다. 그에 따라, 자유층(227)의 자화 방향과 고정층(223)의 자화 방향이 평행해지거나 반평행해질 수 있다. 자유층(227)의 자화 방향과 고정층(223)의 자화 방향이 평행한 경우, 가변 저항 소자는 저저항 상태를 가질 수 있다. 반대로, 자유층(227)의 자화 방향과 고정층(223)의 자화 방향이 반평행한 경우 가변 저항 소자는 고저항 상태를 가질 수 있다.
도 2c는 도 1의 제1 가변 저항 소자의 다른 일례를 보여주는 도면이다.
도 2c를 참조하면, 본 실시예의 가변 저항 소자는, 제1 전극층(231), 제2 전극층(239), 및 제1 전극층(231)과 제2 전극층(239) 사이에 개재되고 고정층(233), 터널 베리어층(235), 및 자유층(237)를 포함하는 자기 터널 접합(MTJ) 구조물을 포함할 수 있다.
본 실시예의 가변 저항 소자도, 도 2b의 가변 저항 소자와 마찬가지로, STT 소자일 수 있다. 즉, 가변 저항 소자를 통과하는 프로그램 전류(I)에 의해, 자유층(237)의 자화 방향이 가변되어 고정층(233)의 자화 방향과 평행해지거나 반평해질 수 있다. 단, 도 2b의 가변 저항 소자와 상이한 점은, 고정층(233) 내의 화살표 및 자유층(237) 내의 화살표로 표시한 바와 같이, 고정층(233) 및 자유층(237)의 자화 방향이 고정층(233) 및 자유층(237)의 표면에 수직한다는 것이다. 일례로서, 고정층(233)은 아래에서 위로 향하는 자화 방향을 가질 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 다른 실시예에서, 고정층(233)이 위에서 아래로 향하는 자화 방향을 가질 수도 있다. 자유층(237)은 아래에서 위로 향하는 자화 방향을 갖거나 또는 위에서 아래로 향하는 자화 방향을 가질 수 있다.
다시 도 1로 돌아와서, 제1 가변 저항 소자(102)의 제1 단자(A1)는 제1 트랜지스터(112)를 통해 소스라인(SL)에 연결될 수 있다. 즉, 제1 트랜지스터(112)는 제1 가변 저항 소자(102)와 소스라인(SL) 사이의 연결을 제어할 수 있다. 제1 트랜지스터(112)의 게이트는 제1 워드라인(WL1)에 연결되고 제1 워드라인(WL1)에 인가되는 전압에 따라 턴온 또는 턴오프될 수 있다. 제1 가변 저항 소자(102)의 제2 단자(A2)는 연결층(120)을 통하여 비트라인(BL)에 연결될 수 있다.
제2 가변 저항 소자(104)는 제1 단자(B1), 제2 단자(B2), 및 제3 단자(B3)의 삼 단자를 가질 수 있고, 이들 삼 단자 중 선택된 두 단자를 통해 프로그램되거나 또는 이들 삼 단자 중 선택된 다른 두 단자를 통해 리드될 수 있다. 일례로서, 제2 가변 저항 소자(104)는 제2 및 제3 단자(B2, B3)를 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있고, 제1 및 제3 단자(B1, B3)를 통하여 인가되는 전압 또는 전류에 따라 이 저항 상태가 센싱될 수 있다. 일례로서, 제2 가변 저항 소자(104)는 SOT(Spin Orbit Torque) 방식에 의해 프로그램되는 소자(이하, SOT 소자)를 포함할 수 있다. 예시적으로, 도 3에 도시된 소자가 제2 가변 저항 소자(104)로 이용될 수 있다.
도 3은 도 1의 제2 가변 저항 소자의 일례를 보여주는 도면이다.
도 3을 참조하면, 본 실시예의 가변 저항 소자는, 제1 전극층(311), 제2 전극층(312), 제1 전극층(311)과 제2 전극층(312) 사이에 개재되는 도전층(313), 도전층(313) 상에 배치되고 자유층(314), 터널 베리어층(315), 및 고정층(316)을 포함하는 자기 터널 접합(MTJ) 구조물, 및 자기 터널 접합(MTJ) 구조물 상의 제3 전극층(317)을 포함할 수 있다.
제1 전극층(311) 및 제2 전극층(312) 중 어느 하나는 도 1의 제2 가변 저항 소자(104)의 제2 단자(B2)에 대응하고, 다른 하나는 제3 단자(B3)에 대응할 수 있다. 도전층(313)은 전술한 도 1의 연결층(120) 중 일부 예컨대, 제2 단자(B2)와 제2 단자(B3) 사이에 위치하는 부분과 대응할 수 있다. 제3 전극층(317)은 도 1의 제2 가변 저항 소자(104)의 제1 단자(B1)에 대응할 수 있다. 제1 전극층(311)과 제2 전극층(312)은 제1 방향 예컨대, 수평 방향에서 서로 이격할 수 있고, 제3 전극층(317)은 수평 방향에서 제1 전극층(311)과 제2 전극층(312)의 사이에 위치하면서 제1 방향과 수직한 제2 방향 예컨대, 수직 방향에서 제1 및 제2 전극층(311, 312)과 이격할 수 있다.
도전층(313)은 자기 터널 접합(MTJ) 구조물의 자유층(314)의 자화 방향을 변경시킬 수 있는 인터페이스를 제공할 수 있다. 도전층(313) 내의 점선 화살표로 표시한 바와 같이, 도전층(313)의 표면과 평행한 방향으로 흐르는 프로그램 전류(I)는 자유층(314)의 자화 방향이 수직으로 정렬되게 유도할 수 있다. 즉, 본 실시예의 가변 저항 소자는, SOT 소자일 수 있다. 서로 반대 방향의 프로그램 전류(I)에 의해, 자유층(314)은 서로 반대 방향의 자화 방향을 가질 수 있다. 예컨대, 자유층(314) 내의 화살표로 표기한 바와 같이, 자유층(314)은 아래에서 위로 향하는 자화 방향을 갖거나 또는 위에서 아래로 향하는 자화 방향을 가질 수 있다. 이를 위하여, 도전층(313)과 대향하는 자유층(314)의 표면 전부가 도전층(313)의 일부와 접촉할 수 있다. 본 실시예에서는, 도전층(313)이 자유층(314) 아래에 위치하여 자유층(314)의 하면 전부가 도전층(313)의 상면 일부와 접촉할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, MTJ 구조물의 상하가 역전되어 도전층이 자유층의 위에 위치할 수 있고, 이 경우, 자유층의 상면 전부가 도전층의 하면 일부와 접촉할 수 있다. 고정층(316)은 터널 베리어층(315)을 개재하여 도전층(313)과 접촉하는 자유층(314)의 표면과 반대의 표면과 대향하도록 배치될 수 있고, 자유층(314)의 자화 방향과 대비되도록 수직의 자화 방향을 가질 수 있다.
한편, 본 실시예에서는, 자유층(314) 및 고정층(316)이 수직의 자화 방향을 갖는 것을 도시하였으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 프로그램 전류(I)에 의해 자유층(314) 내에 수평의 자화 방향이 유도될 수 있다. 즉, 자유층(314)은 좌측에서 우측으로 향하는 자화 방향을 갖거나 또는 우측에서 좌측으로 향하는 자화 방향을 가질 수 있다. 고정층(316)은 자유층(314)의 자화 방향과 대비되도록 수평의 자화 방향을 가질 수 있다.
다시 도 1로 돌아와서, 제2 가변 저항 소자(104)의 제1 단자(B1)는 제2 트랜지스터(114)를 통해 소스라인(SL)에 연결될 수 있다. 즉, 제2 트랜지스터(114)는 제2 가변 저항 소자(104)와 소스라인(SL) 사이의 연결을 제어할 수 있다. 제2 트랜지스터(114)의 게이트는 제2 워드라인(WL2)에 연결되고 제2 워드라인(WL2)에 인가되는 전압에 따라 턴온 또는 턴오프될 수 있다. 제2 가변 저항 소자(102)의 제2 단자(B2) 및 제3 단자(B3)는 연결층(120)과 접속할 수 있고, 연결층(120)을 통하여 비트라인(BL)에 연결될 수 있다. 즉, 연결층(120)은, 제2 가변 저항 소자(104)의 제2 및 제3 단자(B2, B3)와 접속하면서 제1 가변 저항 소자(102)를 향하는 방향으로 연장하여 제1 가변 저항 소자(102)의 제2 단자(A2)와 연결될 수 있다.
전술한 설명에 따르면, 메모리 셀이 각각 1 비트의 데이터 저장이 가능한 제1 및 제2 가변 저항 소자(102, 104), 및 두 개의 제1 및 제2 트랜지스터(112, 114)를 포함하기 때문에, 1 비트 당 하나의 트랜지스터를 구비한다고 할 수 있다. 즉, 1T 메모리 셀이 구현될 수 있다. 결과적으로, 복수의 메모리 셀을 포함하는 메모리 장치의 고집적화가 가능할 수 있다.
도 4 및 도 5는 도 1의 메모리 셀의 구동 방법을 설명하기 위한 도면이다. 특히, 도 4는 도 1의 메모리 셀의 제1 가변 저항 소자의 구동시 전류 경로를 보여주는 도면이고, 도 5는 도 1의 메모리 셀의 제2 가변 저항 소자의 구동시 전류 경로를 보여주는 도면이다.
도 4를 참조하면, 제1 가변 저항 소자(102)에 '0' 또는 '1'의 데이터를 저장하는 프로그램 동작시, 제1 트랜지스터(112)가 턴온됨으로써 소스라인(SL), 제1 트랜지스터(112), 제1 가변 저항 소자(102), 연결층(120) 및 비트라인(BL)을 지나는 전류 경로가 생성될 수 있다(화살표 ① 참조). 제1 가변 저항 소자(102)는 제1 단자(A1) 및 제2 단자(A2)를 통해 흐르는 전류에 의해 프로그램될 수 있다. 이때, 전류의 방향이 제1 가변 저항 소자(102)가 '0'으로 프로그램 되었는지 또는 '1'로 프로그램 되었는지를 결정할 수 있다. 이러한 프로그램 동작을 위하여 소스라인(SL) 및 비트라인(BL)을 통하여 적절한 프로그램 전압이 인가될 수 있다. 본 프로그램 동작시 제2 트랜지스터(114)는 턴오프될 수 있다.
또한, 제1 가변 저항 소자(102)에 저장된 데이터를 읽어내는 리드 동작시, 제1 트랜지스터(112)가 턴온됨으로써 소스라인(SL), 제1 트랜지스터(112), 제1 가변 저항 소자(102), 연결층(120) 및 비트라인(BL)을 지나는 전류 경로가 생성될 수 있다(화살표 ② 참조). 제1 가변 저항 소자(102)의 제1 단자(A1) 및 제2 단자(A2)를 통하여 흐르는 전류를 센싱함으로써 제1 가변 저항 소자(102)의 데이터를 리드할 수 있다. 이러한 리드 동작을 위하여 소스라인(SL) 및 비트라인(BL)을 통하여는 적절한 리드 전압이 인가될 수 있다. 리드 전압은 전술한 제1 가변 저항 소자(102)의 프로그램 전압보다 작은 크기를 가질 수 있다. 본 리드 동작시 제2 트랜지스터(114)는 턴오프될 수 있다.
도 5를 참조하면, 제2 가변 저항 소자(104)에 '0' 또는 '1'의 데이터를 저장하는 프로그램 동작시 제1 트랜지스터(112)가 턴온됨으로써 소스라인(SL), 제1 트랜지스터(112), 제1 가변 저항 소자(102), 연결층(120) 및 비트라인(BL)을 지나는 전류 경로가 생성될 수 있다(화살표 ③ 참조). 제2 가변 저항 소자(104)는 제2 단자(B2) 및 제3 단자(B3)를 통해 흐르는 전류에 의해 프로그램될 수 있다. 전술한 바와 같이, 제2 가변 저항 소자(104)는 제2 단자(B2) 및 제3 단자(B3) 사이에서 연결층(120)을 흐르는 전류에 의해 프로그램되는 소자 예컨대, SOT 소자일 수 있기 때문이다. 이때, 전류의 방향이 제2 가변 저항 소자(104)가 '0'으로 프로그램 되었는지 또는 '1'로 프로그램 되었는지를 결정할 수 있다. 이러한 프로그램 동작을 위하여 소스라인(SL) 및 비트라인(BL)을 통하여 적절한 프로그램 전압이 인가될 수 있다. 제2 가변 저항 소자(104)의 프로그램 전압은 제1 가변 저항 소자(102)의 프로그램 전압과 동일할 수도 있고 상이할 수도 있다. 본 프로그램 동작시 제2 트랜지스터(114)는 턴오프될 수 있다.
반면, 제2 가변 저항 소자(104)에 저장된 데이터를 읽어내는 리드 동작시, 제2 트랜지스터(114)가 턴온됨으로써 소스라인(SL), 제2 트랜지스터(114), 제2 가변 저항 소자(104), 연결층(120) 및 비트라인(BL)을 지나는 전류 경로가 생성될 수 있다(화살표 ④ 참조). 제2 가변 저항 소자(104)의 제1 단자(B1) 및 제3 단자(B3)를 통하여 흐르는 전류를 센싱함으로써 제2 가변 저항 소자(104)의 데이터를 리드할 수 있다. 이러한 리드 동작을 위하여 소스라인(SL) 및 비트라인(BL)을 통하여는 적절한 리드 전압이 인가될 수 있다. 리드 전압은 전술한 제2 가변 저항 소자(104)의 프로그램 전압보다 작은 크기를 가질 수 있다. 나아가, 제2 가변 저항 소자(104)의 리드 전압은 제1 가변 저항 소자(102)의 리드 전압과 동일할 수도 있고 상이할 수도 있다. 본 리드 동작시 제1 트랜지스터(112)는 턴오프될 수 있다.
제2 가변 저항 소자(104)의 경우, 프로그램 동작시의 전류 경로(③)와 리드 동작시의 전류 경로(④)가 상이할 수 있다. 이러한 경우, 프로그램 동작과 리드 동작 각각에 대해 독립적으로 최적화가 가능할 수 있고, 프로그램 동작시 제2 가변 저항 소자(104)에 대한 스트레스가 방지되어 제2 가변 저항 소자(104)의 신뢰성이 개선될 수 있다. 또한, 낮은 동작 전류로 제2 가변 저항 소자(104)에 대한 프로그램이 가능하므로, 저전력의 메모리 셀 구현이 가능할 수 있다.
한편, 도 4 및 도 5를 참조하면, 제1 가변 저항 소자(102)의 프로그램 동작시 전류 경로(①), 제1 가변 저항 소자(102)의 리드 동작시 전류 경로(②), 및 제2 가변 저항 소자(104)의 프로그램 동작시 전류 경로(③)는 동일할 수 있다. 이러한 경우, 제1 가변 저항 소자(102)의 프로그램 동작 및 리드 동작시 제2 가변 저항 소자(104)가 영향을 받거나, 제2 가변 저항 소자(104)의 프로그램 동작시 제1 가변 저항 소자(102)가 영향을 받는 상호 간섭 현상이 발생할 수 있다. 이러한 상호 간섭을 방지하기 위하여, 아래의 도 6a 내지 도 6c에서 설명하는 동작을 수행할 수도 있다.
도 6a는 도 1의 메모리 셀의 제1 가변 저항 소자의 프로그램 동작을 설명하기 위한 흐름도이다.
본 실시예에서, 제1 가변 저항 소자(102)의 프로그램 동작시 제1 가변 저항 소자(102)를 통하여 흐르는 제1 프로그램 전류의 크기는, 제2 가변 저항 소자(104)의 프로그램 동작시 제2 가변 저항 소자(104)의 제2 및 제3 단자(B2, B3)를 흐르는 제2 프로그램 전류의 크기보다 클 수 있다. 이러한 경우, 제2 가변 저항 소자(104)의 프로그램 동작시 제1 가변 저항 소자(102)의 저항 상태는 가변되지 않는 반면, 제1 가변 저항 소자(102)의 프로그램 동작시 제2 가변 저항 소자(104)의 저항 상태가 원치 않게 가변될 수 있다. 이를 방지하기 위하여, 도 6a와 같은 동작을 수행할 수 있다.
도 6a를 참조하면, 제1 가변 저항 소자(102)의 프로그램 동작 전에, 제2 가변 저항 소자(104)에 대한 리드 동작을 수행할 수 있다(S601). 이로써, 제2 가변 저항 소자(104)에 저장된 데이터를 확인할 수 있다.
이어서, 제1 가변 저항 소자(102)에 대한 프로그램 동작을 수행할 수 있다(S602). 전술한 바와 같이, 제1 가변 저항 소자(102)의 프로그램시, 제2 가변 저항 소자(104)의 저항 상태가 바뀌는 등 제2 가변 저항 소자(104)가 원치 않는 영향을 받을 수 있다.
이어서, 제2 가변 저항 소자(104)에 대한 리프로그램(reprogram) 동작을 수행할 수 있다(S603). 리프로그램 동작은, S601 단계에서 확인된 제2 가변 저항 소자(104)의 데이터를 제2 가변 저항 소자(104)에 다시 저장하는 동작을 의미할 수 있다. 이로써, S602 단계에서 제2 가변 저항 소자(104)가 받은 영향을 제거할 수 있다. 단, S601 단계에서 확인된 제2 가변 저항 소자(104)의 데이터가 S602 단계에서 바뀌지 않는다면, S603단계는 수행될 필요가 없으므로 생략될 수 있다.
도 6b는 도 1의 메모리 셀의 제1 가변 저항 소자의 리드 동작을 설명하기 위한 흐름도이다.
본 실시예에서, 제1 가변 저항 소자(102)의 리드 동작시 제1 가변 저항 소자(102)를 통하여 흐르는 제1 리드 전류의 크기는, 제2 가변 저항 소자(104)의 프로그램 동작시 제2 가변 저항 소자(104)의 제2 및 제3 단자(B2, B3)를 흐르는 제2 프로그램 전류의 크기보다 클 수 있다. 이러한 경우, 제2 가변 저항 소자(104)의 프로그램 동작시 제1 가변 저항 소자(102)의 저항 상태는 가변되지 않는 반면, 제1 가변 저항 소자(102)의 리드 동작시 제2 가변 저항 소자(104)의 저항 상태가 원치 않게 가변될 수 있다. 이를 방지하기 위하여, 도 6b와 같은 동작을 수행할 수 있다.
도 6b를 참조하면, 제1 가변 저항 소자(102)의 리드 동작 전에, 제2 가변 저항 소자(104)에 대한 리드 동작을 수행할 수 있다(S604). 이로써, 제2 가변 저항 소자(104)에 저장된 데이터를 확인할 수 있다.
이어서, 제1 가변 저항 소자(102)에 대한 리드 동작을 수행할 수 있다(S605). 전술한 바와 같이, 제1 가변 저항 소자(102)의 리드시, 제2 가변 저항 소자(104)의 저항 상태가 바뀌는 등 제2 가변 저항 소자(104)가 원치 않는 영향을 받을 수 있다.
이어서, 제2 가변 저항 소자(104)에 대한 리프로그램 동작을 수행할 수 있다(S606). 리프로그램 동작은, S604 단계에서 확인된 제2 가변 저항 소자(104)의 데이터를 제2 가변 저항 소자(104)에 다시 저장하는 동작을 의미할 수 있다. 이로써, S605 단계에서 제2 가변 저항 소자(104)가 받은 영향을 제거할 수 있다. 단, S604 단계에서 확인된 제2 가변 저항 소자(104)의 데이터가 S605 단계에서 바뀌지 않는다면, S606 단계는 수행될 필요가 없으므로 생략될 수 있다.
도 6c는 도 1의 메모리 셀의 제2 가변 저항 소자의 프로그램 동작을 설명하기 위한 흐름도이다.
본 실시예에서, 제2 가변 저항 소자(104)의 프로그램 동작시 제2 가변 저항 소자(104)의 제2 및 제3 단자(B2, B3)를 흐르는 제2 프로그램 전류의 크기는, 제1 가변 저항 소자(102)의 프로그램 동작시 제1 가변 저항 소자(102)를 통하여 흐르는 제1 프로그램 전류의 크기보다 클 수 있다. 이러한 경우, 제1 가변 저항 소자(102)의 프로그램 동작시 제2 가변 저항 소자(104)의 저항 상태는 가변되지 않는 반면, 제2 가변 저항 소자(104)의 프로그램 동작시 제1 가변 저항 소자(102)의 저항 상태가 원치 않게 가변될 수 있다. 이를 방지하기 위하여, 도 6c와 같은 동작을 수행할 수 있다.
도 6c를 참조하면, 제2 가변 저항 소자(104)의 프로그램 동작 전에, 제1 가변 저항 소자(102)에 대한 리드 동작을 수행할 수 있다(S607). 이로써, 제1 가변 저항 소자(102)에 저장된 데이터를 확인할 수 있다.
이어서, 제2 가변 저항 소자(104)에 대한 프로그램 동작을 수행할 수 있다(S608). 전술한 바와 같이, 제2 가변 저항 소자(104)의 프로그램시, 제1 가변 저항 소자(102)의 저항 상태가 바뀌는 등 제1 가변 저항 소자(102)가 원치 않는 영향을 받을 수 있다.
이어서, 제1 가변 저항 소자(102)에 대한 리프로그램 동작을 수행할 수 있다(S609). 리프로그램 동작은, S607 단계에서 확인된 제1 가변 저항 소자(102)의 데이터를 제1 가변 저항 소자(102)에 다시 저장하는 동작을 의미할 수 있다. 이로써, S608 단계에서 제1 가변 저항 소자(102)가 받은 영향을 제거할 수 있다. 단, S607 단계에서 확인된 제1 가변 저항 소자(102)의 데이터가 S608 단계에서 바뀌지 않는다면, S609 단계는 수행될 필요가 없으므로 생략될 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 사시도이고, 도 8은 도 7과 대응하는 제1 방향의 단면도이다.
도 7 및 도 8을 참조하면, 본 실시예의 메모리 장치는, 기판(500)에 형성된 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2), 제1 트랜지스터(TR1)의 일단과 전기적으로 연결되는 일단을 갖는 제1 가변 저항 소자(520), 제2 트랜지스터(TR2)의 일단과 전기적으로 연결되는 일단을 갖는 제2 가변 저항 소자(540), 제1 및 제2 트랜지스터(TR1, TR2)의 타단과 전기적으로 연결되는 소스라인(SL), 제1 가변 저항 소자(520)의 타단과 전기적으로 연결되면서 제2 가변 저항 소자(540)의 타단 전부와 접촉하는 연결층(550), 및 연결층(550)과 전기적으로 연결되는 비트라인(BL)을 포함할 수 있다.
기판(500)은 실리콘 등의 다양한 반도체 물질을 포함할 수 있다. 기판(500) 내에는 제1 및 제2 트랜지스터(TR1, TR2)의 접합 영역들(515, 516, 517)이 형성될 수 있다. 이 접합 영역들(515, 516, 517)은 기판(500) 내로 불순물이 도핑되어 형성될 수 있다.
기판(500) 상에는 제2 방향으로 연장하면서 제1 방향에서 서로 이격하는 제1 게이트 전극(512) 및 제2 게이트 전극(514)이 형성될 수 있다. 제1 게이트 전극(512)이 제1 워드라인(WL1)을 형성하고 제2 게이트 전극(514)이 제2 워드라인(WL2)을 형성할 수 있다. 제1 게이트 전극(512)과 기판(500) 사이에는 제1 게이트 절연막(511)이 개재되고, 제2 게이트 전극(514)과 기판(500) 사이에는 제2 게이트 절연막(513)이 개재될 수 있다.
제1 게이트 전극(512) 양측에는 두 개의 접합 영역(515, 516)이 위치할 수 있다. 제1 게이트 전극(512), 제1 게이트 절연막(511), 및 제1 게이트 전극(512) 양측의 두 개의 접합 영역(515, 516)이 제1 트랜지스터(TR1)를 형성할 수 있다. 제2 게이트 전극(514)의 양측에는 두 개의 접합 영역(516, 517)이 위치할 수 있다. 제2 게이트 전극(514), 제2 게이트 절연막(513), 및 제2 게이트 전극(514) 양측의 두 개의 접합 영역(516, 517)이 제2 트랜지스터(TR2)를 형성할 수 있다. 제1 게이트 전극(512)과 제2 게이트 전극(514) 사이의 접합 영역(516)은 제1 및 제2 트랜지스터(TR1, TR2)에 공유될 수 있다. 이하, 접합 영역(515)을 제1 트랜지스터(TR1)의 드레인 영역이라 하고, 접합 영역(517)을 제2 트랜지스터(TR2)의 드레인 영역이라 하고, 접합 영역(516)을 제1 및 제2 트랜지스터(TR1, TR2)의 공통 소스 영역이라 하기로 한다.
기판(500) 상에는 제1 및 제2 게이트 전극(512, 514)을 덮는 두께의 제1 층간 절연막(ILD1)이 형성될 수 있다.
제1 층간 절연막(ILD1) 상에는 소스라인(SL)이 형성될 수 있다. 소스 라인(SL)은 제1 방향으로 연장할 수 있고, 제1 층간 절연막(ILD1)을 관통하는 제1 콘택 플러그(C1)를 통하여 공통 소스 영역(516)에 연결될 수 있다.
제1 층간 절연막(ILD1) 상에는 소스라인(SL)을 덮는 두께의 제2 층간 절연막(ILD2)이 형성될 수 있다.
제2 층간 절연막(ILD2) 상에는 제1 가변 저항 소자(520)가 형성될 수 있다. 제1 가변 저항 소자(520)는 제1 및 제2 층간 절연막(ILD1, ILD2)을 관통하는 제2 콘택 플러그(C2)를 통하여 제1 트랜지스터(TR1)의 드레인 영역(515)에 연결될 수 있다.
또한, 제2 층간 절연막(ILD2) 상에는 제2 가변 저항 소자(540)과 형성될 수 있다. 제2 가변 저항 소자(540)는 도전 패턴(530), 및 제1 및 제2 층간 절연막(ILD1, ILD2)을 관통하는 제3 콘택 플러그(C3)를 통하여 제2 트랜지스터(TR2)의 드레인 영역(517)에 연결될 수 있다. 도전 패턴(530)은 제2 가변 저항 소자(540)의 수평 위치를 조절하기 위한 것일 수 있다. 예컨대, 도전 패턴(530)은 제1 가변 저항 소자(540)와 제1 가변 저항 소자(520)를 연결시키는 연결층(550)의 형성을 용이하게 하기 위하여, 제3 콘택 플러그(C3)로부터 제1 가변 저항 소자(520)를 향하는 방향으로 연장하는 라인 형상을 갖고, 제2 가변 저항 소자(540)는 도전 패턴(530)의 끝 부분에 위치할 수 있다. 그에 따라, 제1 가변 저항 소자(520)는 제2 콘택 플러그(C2)와 중첩하는 반면, 제2 가변 저항 소자(540)는 제3 콘택 플러그(C3)와 중첩하지 않을 수 있다. 이러한 도전 패턴(530)은 생략될 수도 있고, 이러한 경우, 제2 가변 저항 소자(540)는 제3 콘택 플러그(C3)와 중첩 및 직접 접촉할 수 있다.
제2 층간 절연막(ILD2) 상에는 제1 가변 저항 소자(520)를 덮으면서 제2 가변 저항 소자(540)의 상면을 노출시키는 두께를 갖는 제3 층간 절연막(ILD3)이 형성될 수 있다.
제3 층간 절연막(ILD3) 상에는 연결층(550)이 형성될 수 있다. 연결층(550)은 제3 층간 절연막(ILD3)을 관통하는 제4 콘택 플러그(C4)를 통하여 제1 가변 저항 소자(520)의 상면에 연결될 수 있다. 아울러, 연결층(550)은 제3 층간 절연막(ILD3)에 의해 드러난 제2 가변 저항 소자(530)의 상면 전부와 접촉할 수 있다.
제3 층간 절연막(ILD3) 상에는 연결층(550)을 덮는 두께의 제4 층간 절연막(ILD4)이 형성될 수 있다.
제4 층간 절연막(ILD4) 상에는 비트라인(BL)이 형성될 수 있다. 비트라인(BL)은 제1 방향으로 연장할 수 있고, 제4 층간 절연막(ILD4)을 관통하는 제5 콘택 플러그(C5)를 통하여 연결층(550)에 연결될 수 있다.
본 실시예에서, 제1 내지 제5 콘택 플러그(C1 내지 C5) 각각이 단일 기둥 형상을 갖는 것으로 도시되었으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 제1 내지 제5 콘택 플러그(C1 내지 C5) 각각은 복수의 도전 패턴의 조합으로 형성될 수 있고, 복수의 도전 패턴 각각은 기둥 형상을 갖거나 또는 기둥 형상보다 더 큰 면적 및 낮은 높이의 판 형상을 가질 수 있다.
또한, 본 실시예에서는, 제1 가변 저항 소자(520)가 제2 층간 절연막(ILD2) 상에 위치하는 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 제1 가변 저항 소자(520)는 기판(500)의 상면보다 위에 위치하면서 연결층(550)의 하면 이하에 위치하는 것을 전제로, 다양한 높이에 위치할 수 있다. 제1 가변 저항 소자(520)가 2 단자로 구동 가능하다면 제1 가변 저항 소자(520)의 상면이 연결층(550)의 하면과 직접 접촉할 수도 있고, 이 경우, 제4 콘택 플러그(C4)는 생략될 수 있다. 반면, 제2 가변 저항 소자(520)의 상면은 연결층(550)과 직접 접촉하여야 하므로, 연결층(550) 바로 아래에 위치할 수 있다.
이상으로 설명한 메모리 장치에 의하면, 제1 및 제2 트랜지스터(512, 514)로 제1 및 제2 가변 저항 소자(520, 540)의 구동이 가능하고, 소스라인(SL), 비트라인(BL), 제1 워드라인(WL1), 및 제2 워드라인(WL2) 외에 다른 배선의 추가가 불필요하므로, 고집적화된 메모리 장치를 획득할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 9 내지 도 12는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는, 제1 단자 및 제2 단자를 갖는 제1 가변 저항 소자; 제1 단자, 제2 단자, 및 제3 단자를 갖는 제2 가변 저항 소자; 제1 배선과 상기 제1 가변 저항 소자의 상기 제1 단자 사이에서 이들의 연결을 제어하는 제1 트랜지스터; 상기 제1 배선과 상기 제2 가변 저항 소자의 제1 단자 사이에서 이들의 연결을 제어하는 제2 트랜지스터; 상기 제1 가변 저항 소자의 상기 제2 단자, 및 상기 제2 가변 저항 소자의 상기 제2 및 제3 단자와 연결되는 연결층; 및 상기 연결층과 연결되는 제3 배선을 포함할 수 있다. 이를 통해, 기억부(1010)의 집적도 및 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 집적도 및 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10을 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111), 연산부(1112) 및 제어부(1113)는 전술한 기억부(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 단자 및 제2 단자를 갖는 제1 가변 저항 소자; 제1 단자, 제2 단자, 및 제3 단자를 갖는 제2 가변 저항 소자; 제1 배선과 상기 제1 가변 저항 소자의 상기 제1 단자 사이에서 이들의 연결을 제어하는 제1 트랜지스터; 상기 제1 배선과 상기 제2 가변 저항 소자의 제1 단자 사이에서 이들의 연결을 제어하는 제2 트랜지스터; 상기 제1 가변 저항 소자의 상기 제2 단자, 및 상기 제2 가변 저항 소자의 상기 제2 및 제3 단자와 연결되는 연결층; 및 상기 연결층과 연결되는 제3 배선을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 집적도 및 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 집적도 및 동작 특성을 향상시킬 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110) 각각의 내의 저장부는 코어부(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220) 또는 보조기억장치(1230)는 제1 단자 및 제2 단자를 갖는 제1 가변 저항 소자; 제1 단자, 제2 단자, 및 제3 단자를 갖는 제2 가변 저항 소자; 제1 배선과 상기 제1 가변 저항 소자의 상기 제1 단자 사이에서 이들의 연결을 제어하는 제1 트랜지스터; 상기 제1 배선과 상기 제2 가변 저항 소자의 제1 단자 사이에서 이들의 연결을 제어하는 제2 트랜지스터; 상기 제1 가변 저항 소자의 상기 제2 단자, 및 상기 제2 가변 저항 소자의 상기 제2 및 제3 단자와 연결되는 연결층; 및 상기 연결층과 연결되는 제3 배선을 포함할 수 있다. 이를 통해, 주기억장치(1220) 또는 보조기억장치(1230)의 집적도 및 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 집적도 및 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 12와 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 12를 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는 제1 단자 및 제2 단자를 갖는 제1 가변 저항 소자; 제1 단자, 제2 단자, 및 제3 단자를 갖는 제2 가변 저항 소자; 제1 배선과 상기 제1 가변 저항 소자의 상기 제1 단자 사이에서 이들의 연결을 제어하는 제1 트랜지스터; 상기 제1 배선과 상기 제2 가변 저항 소자의 제1 단자 사이에서 이들의 연결을 제어하는 제2 트랜지스터; 상기 제1 가변 저항 소자의 상기 제2 단자, 및 상기 제2 가변 저항 소자의 상기 제2 및 제3 단자와 연결되는 연결층; 및 상기 연결층과 연결되는 제3 배선을 포함할 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 집적도 및 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1300)의 집적도 및 동작 특성이 향상될 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
BL: 비트라인 SL: 소스라인
WL1: 제1 워드라인 WL2: 제2 워드라인
102: 제1 가변 저항 소자 104: 제2 가변 저항 소자
112: 제1 트랜지스터 114: 제2 트랜지스터
120: 연결층

Claims (20)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 단자 및 제2 단자를 갖는 제1 가변 저항 소자;
    제1 단자, 제2 단자, 및 제3 단자를 갖는 제2 가변 저항 소자;
    제1 배선과 상기 제1 가변 저항 소자의 상기 제1 단자 사이에서 이들의 연결을 제어하는 제1 트랜지스터;
    상기 제1 배선과 상기 제2 가변 저항 소자의 제1 단자 사이에서 이들의 연결을 제어하는 제2 트랜지스터;
    상기 제1 가변 저항 소자의 상기 제2 단자, 및 상기 제2 가변 저항 소자의 상기 제2 및 제3 단자와 연결되는 연결층; 및
    상기 연결층과 연결되는 제3 배선을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제1 가변 저항 소자는, 상기 제1 가변 저항 소자의 상기 제1 및 제2 단자를 통해 흐르는 전류에 의해 프로그램 또는 리드되고,
    상기 제2 가변 저항 소자는, 상기 제2 가변 저항 소자의 상기 제2 및 제3 단자를 통해 흐르는 전류에 의해 프로그램되고, 상기 제2 가변 저항 소자의 상기 제1 및 제3 단자를 통해 흐르는 전류에 의해 리드되는
    전자 장치.
  3. 제1 항에 있어서,
    상기 제1 가변 저항 소자의 프로그램시, 상기 제1 가변 저항 소자의 리드시, 또는 상기 제2 가변 저항 소자의 프로그램시, 상기 제1 트랜지스터는 턴온되고 상기 제2 트랜지스터는 턴오프되고,
    상기 제2 가변 저항 소자의 리드시, 상기 제1 트랜지스터는 턴오프되고 상기 제2 트랜지스터는 턴온되는
    전자 장치.
  4. 제1 항에 있어서,
    상기 제1 가변 저항 소자의 프로그램시 생성되는 제1 전류 경로, 상기 제1 가변 저항 소자의 리드시 생성되는 제2 전류 경로, 및 상기 제2 가변 저항 소자의 프로그램시 생성되는 제3 전류 경로는, 서로 동일하고,
    상기 제2 가변 저항 소자의 리드시 생성되는 제4 전류 경로는 상기 제1 내지 제3 전류 경로와 상이한
    전자 장치.
  5. 제4 항에 있어서,
    상기 제1 내지 제3 전류 경로 각각은, 상기 제1 배선, 상기 제1 트랜지스터, 상기 제1 가변 저항 소자, 상기 연결층, 및 상기 제2 배선을 통하여 흐르고,
    상기 제4 전류 경로는, 상기 제1 배선, 상기 제2 트랜지스터, 상기 제2 가변 저항 소자, 상기 연결층, 및 상기 제2 배선을 통하여 흐르는
    전자 장치.
  6. 제1 항에 있어서,
    상기 제1 가변 저항 소자의 프로그램시 상기 제1 가변 저항 소자의 상기 제1 및 제2 단자를 통하여 흐르는 제1 프로그램 전류의 크기는, 상기 제2 가변 저항 소자의 프로그램시 상기 제2 가변 저항 소자의 상기 제2 및 제3 단자를 통하여 흐르는 제2 프로그램 전류의 크기보다 크고,
    상기 제1 가변 저항 소자의 프로그램 전에, 상기 제2 가변 저항 소자에 대한 리드를 수행하고,
    상기 제1 가변 저항 소자의 프로그램 후에, 상기 제2 가변 저항 소자에 대한 리프로그램을 수행하는
    전자 장치.
  7. 제1 항에 있어서,
    상기 제1 가변 저항 소자의 리드시 상기 제1 가변 저항 소자의 상기 제1 및 제2 단자를 통하여 흐르는 리드 전류의 크기는, 상기 제2 가변 저항 소자의 프로그램시 상기 제2 가변 저항 소자의 상기 제2 및 제3 단자를 통하여 흐르는 프로그램 전류의 크기보다 크고,
    상기 제1 가변 저항 소자의 리드 전에, 상기 제2 가변 저항 소자에 대한 리드를 수행하고,
    상기 제1 가변 저항 소자의 리드 후에, 상기 제2 가변 저항 소자에 대한 리프로그램을 수행하는
    전자 장치.
  8. 제1 항에 있어서,
    상기 제1 가변 저항 소자의 프로그램시 상기 제1 가변 저항 소자의 상기 제1 및 제2 단자를 통하여 흐르는 제1 프로그램 전류의 크기는, 상기 제2 가변 저항 소자의 프로그램시 상기 제2 가변 저항 소자의 상기 제2 및 제3 단자를 통하여 흐르는 제2 프로그램 전류의 크기보다 작고,
    상기 제2 가변 저항 소자의 프로그램 전에, 상기 제1 가변 저항 소자에 대한 리드를 수행하고,
    상기 제2 가변 저항 소자의 프로그램 후에, 상기 제1 가변 저항 소자에 대한 리프로그램을 수행하는
    전자 장치.
  9. 제1 항에 있어서,
    상기 제1 가변 저항 소자는, 금속 산화물, 상변화 물질, 강유전 물질, 또는 STT(Spin Transfer Torque) 소자를 포함하고,
    상기 제2 가변 저항 소자는, SOT(Spin Orbit Torque) 소자를 포함하는
    전자 장치.
  10. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  11. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  12. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  14. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상의 제1 게이트 전극을 포함하는 제1 트랜지스터;
    상기 기판 상의 제2 게이트 전극을 포함하는 제2 트랜지스터;
    상기 기판 상에 배치되고, 제2 콘택 플러그를 통하여 상기 제1 트랜지스터의 일단과 연결되는 제1 가변 저항 소자;
    상기 기판 상에 배치되고, 제3 콘택 플러그를 통하여 상기 제2 트랜지스터의 일단과 연결되는 제2 가변 저항 소자;
    상기 기판 상에 배치되고, 제1 콘택 플러그를 통하여 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 타단에 공통적으로 연결되는 소스라인;
    상기 제1 및 제2 가변 저항 소자 상에 배치되고, 상기 제1 가변 저항 소자와 연결되면서 상기 제2 가변 저항 소자의 상면과 접촉하는 연결층; 및
    상기 연결층 상에 배치되고 제5 콘택 플러그를 통하여 상기 연결층에 연결되는 비트라인을 포함하는
    전자 장치.
  15. 제14 항에 있어서,
    상기 제1 가변 저항 소자와 상기 연결층 사이에서 이들을 연결시키는 제4 콘택 플러그를 더 포함하는
    전자 장치.
  16. 제14 항에 있어서,
    상기 제1 트랜지스터는, 상기 제1 게이트 전극 양측의 상기 기판 내에 형성된 제1 접합 영역 및 제2 접합 영역을 포함하고,
    상기 제2 트랜지스터는, 상기 제2 게이트 전극 양측의 상기 기판 내에 형성된 상기 제2 접합 영역 및 상기 제3 접합 영역을 포함하고,
    상기 제2 접합 영역은, 상기 제1 및 제2 트랜지스터에 공유되는
    전자 장치.
  17. 제16 항에 있어서,
    상기 제1 콘택 플러그는, 상기 제2 접합 영역에 연결되고,
    상기 제2 콘택 플러그는, 상기 제1 접합 영역에 연결되고,
    상기 제3 콘택 플러그는, 상기 제3 접합 영역에 연결되는
    전자 장치.
  18. 제14 항에 있어서,
    상기 제3 콘택 플러그와 상기 제2 가변 저항 소자 사이에 개재되는 도전 패턴을 더 포함하는
    전자 장치.
  19. 제18 항에 있어서,
    상기 도전 패턴은, 상기 제3 콘택 플러그와 연결되면서 상기 제1 가변 저항 소자를 향하는 방향으로 연장하는
    전자 장치.
  20. 제18 항에 있어서,
    상기 제1 가변 저항 소자는, 상기 제2 콘택 플러그와 중첩하는 위치에 배치되고,
    상기 제2 가변 저항 소자는, 상기 도전 패턴 상에서 상기 제3 콘택 플러그와 중첩하지 않는 위치에 배치되는
    전자 장치.
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