JP4628501B2 - 抵抗変化素子の駆動方法及び不揮発性記憶装置 - Google Patents

抵抗変化素子の駆動方法及び不揮発性記憶装置 Download PDF

Info

Publication number
JP4628501B2
JP4628501B2 JP2010534295A JP2010534295A JP4628501B2 JP 4628501 B2 JP4628501 B2 JP 4628501B2 JP 2010534295 A JP2010534295 A JP 2010534295A JP 2010534295 A JP2010534295 A JP 2010534295A JP 4628501 B2 JP4628501 B2 JP 4628501B2
Authority
JP
Japan
Prior art keywords
electrode
resistance
voltage
metal oxide
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010534295A
Other languages
English (en)
Other versions
JPWO2010109876A1 (ja
Inventor
俊作 村岡
剛 高木
覚 三谷
幸治 片山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Application granted granted Critical
Publication of JP4628501B2 publication Critical patent/JP4628501B2/ja
Publication of JPWO2010109876A1 publication Critical patent/JPWO2010109876A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、与えられる電気的パルスに応じて抵抗値が変化する抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置に関する。
近年、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化素子の大容量化、書き込み電力の低減化、書き込み／読み出し時間の高速化、及び長寿命化等の要求が高まっている。こうした要求に対し、既存のフローティングゲートを用いたフラッシュメモリの微細化での対応には限界があると言われている。
上記要求に応えることができる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ(1-x)ＣａxＭｎＯ3［ＰＣＭＯ］、ＬａＳｒＭｎＯ3［ＬＳＭＯ］、ＧｄＢａＣｏxＯy［ＧＢＣＯ］など）を用いた不揮発性抵抗変化素子が提案されている（特許文献１を参照）。この技術は、ペロブスカイト材料に極性の異なる電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。
また、同極性の電圧パルスを用いて抵抗値を切り替えることを可能とする第２の従来技術として、遷移金属酸化物（ＮｉＯ、Ｖ2Ｏ、ＺｎＯ、Ｎｂ2Ｏ5、ＴｉＯ2、ＷＯ3、またはＣｏＯ）の膜にパルス幅の異なる電圧パルスを印加することにより、当該遷移金属酸化物膜の抵抗値が変化することを利用した不揮発性抵抗変化素子もある（特許文献２を参照）。遷移金属酸化物膜を用いた抵抗変化素子では、ダイオードを用いたクロスポイント型メモリアレイを積層した構成も実現されている。
米国特許第６２０４１３９号明細書 特開２００４−３６３６０４号公報
しかしながら、前記第１の従来技術においては、動作の安定性や再現性が不十分であるといった課題を有していることが判明している。さらに、Ｐｒ0.7Ｃａ0.3ＭｎＯ3のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常６５０℃〜８５０℃という高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もある。
また、前記第２の従来技術においては、低抵抗状態から高抵抗状態に抵抗値を変化させる際の電圧のパルス幅が１ｍｓｅｃ．以上と非常に長いため、高速動作が非常に難しいという課題を抱えたままであり、安定した高速動作が可能な抵抗変化素子の実現が待ち望まれている。
本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、低温で製造可能な抵抗変化素子の駆動方法であって、抵抗変化素子を安定且つ高速に抵抗変化させることができる抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置を提供することにある。
上述した課題を解決するために、本発明の一の態様の抵抗変化素子の駆動方法は、第１電極と、第２電極と、前記第１電極と前記第２電極間に介在し、与えられる電気的パルスに応じてその抵抗値が増加または減少する金属酸化物を備えた抵抗変化素子を駆動する駆動方法において、前記金属酸化物は、前記第１電極に接続される第１の酸化物層と、当該第１の酸化物層よりも酸素含有率が高く、前記第２電極に接続される第２の酸化物層とが積層されて構成されており、前記金属酸化物は、タンタル酸化物、ハフニウム酸化物、およびジルコニウム酸化物のいずれかであり、第１の極性を有する書き込み電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該金属酸化物の抵抗状態を高から低へ変化させて書き込み状態にする書き込み過程と、前記第１の極性とは異なる第２の極性を有する消去電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該金属酸化物の抵抗状態を低から高へ変化させて消去状態にする消去過程と、前記抵抗変化素子が製造されて出荷された後において、第１回目の書き込み過程の前に、前記第２の極性を有する初期電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該金属酸化物の初期状態の抵抗値を変化させる初期過程とを有し、前記金属酸化物の初期状態の抵抗値をＲ０、前記書き込み状態の抵抗値をＲＬ、前記消去状態の抵抗値をＲＨとし、前記初期電圧パルスの電圧値をＶ０、前記書き込み電圧の電圧値をＶｗ、前記消去電圧パルスの電圧値をＶｅとした場合に、Ｒ０＞ＲＨ＞ＲＬ、且つ｜Ｖ０｜＞｜Ｖｅ｜≧｜Ｖｗ｜を満たすことを特徴とする。
この態様に係る抵抗変化素子の駆動方法において、前記初期過程後の前記金属酸化物の抵抗値をＲ１とした場合、Ｒ０＞Ｒ１≧ＲＨ＞ＲＬを満たすようにしてもよい。
また、上記態様に係る抵抗変化素子の駆動方法において、前記第１の酸化物は、ＴａＯx（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の酸化物は、ＴａＯy（但し、２．１≦ｙ≦２．５）で表される組成を有するタンタル酸化物で構成されることが好ましい。
また、本発明の一の態様の不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加または減少する金属酸化物を具備する抵抗変化素子と、前記抵抗変化素子に所定のパルス電圧を印加するパルス電圧印加手段と、を備え、前記金属酸化物は、前記第１電極に接続される第１の酸化物層と、当該第１の酸化物層よりも酸素含有率が高く、前記第２電極に接続される第２の酸化物層とが積層されて構成されており、前記金属酸化物は、タンタル酸化物、ハフニウム酸化物、およびジルコニウム酸化物のいずれかであり、前記パルス電圧印加手段は、第１の極性を有する書き込み電圧パルスを前記第１電極と前記第２電極間に印加することによって、前記金属酸化物の抵抗状態を高から低へ変化させて書き込み状態にし、前記第１の極性とは異なる第２の極性を有する消去電圧パルスを前記第１電極と前記第２電極間に印加することによって、前記金属酸化物の抵抗状態を低から高へ変化させて消去状態にし、前記抵抗変化素子が製造されて出荷された後において、第１回目の書き込み過程の前に、前記第２の極性を有する初期電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該金属酸化物の初期状態の抵抗値を変化させ、前記金属酸化物の初期状態の抵抗値をＲ０、前記書き込み状態の抵抗値をＲＬ、前記消去状態の抵抗値をＲＨとし、前記初期電圧パルスの電圧値をＶ０、前記書き込み電圧の電圧値をＶｗ、前記消去電圧パルスの電圧値をＶｅとした場合に、Ｒ０＞ＲＨ＞ＲＬ、且つ｜Ｖ０｜＞｜Ｖｅ｜≧｜Ｖｗ｜を満たす。
この態様に係る不揮発性記憶装置において、前記初期電圧パルス印加後の前記金属酸化物の抵抗値をＲ１とした場合、Ｒ０＞Ｒ１≧ＲＨ＞ＲＬを満たすようにしてもよい。
また、上記態様に係る不揮発性記憶装置において、前記第１の酸化物は、ＴａＯx（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の酸化物は、ＴａＯy（但し、２．１≦ｙ≦２．５）で表される組成を有するタンタル酸化物で構成されることが好ましい。
また、上記態様に係る不揮発性記憶装置において、前記第１電極または前記第２電極に電気的に接続された電流抑制素子をさらに備えることが好ましい。この電流抑制素子は、トランジスタであってもよく、ダイオードであってもよい。
本発明に係る抵抗変化素子の駆動方法によれば、抵抗変化素子を安定且つ高速に抵抗変化させることができる。また、この駆動方法を実施する本発明の不揮発性記憶装置によれば、安定且つ高速に動作可能な記憶装置を実現することができる。
図１は、本発明の実施の形態１に係る抵抗変化素子の構成の一例を示す模式図である。 図２は、本発明の実施の形態１に係る抵抗変化素子の動作を示すフローチャートである。 図３は、第２のタンタル酸化物層の厚みが５．０ｎｍである金属酸化物層の抵抗状態の変化の一例を示すグラフである。 図４は、本発明の実施の形態１の抵抗変化素子を動作させる回路の構成の一例及び当該抵抗変化素子にデータを書き込む場合における動作例を示す図である。 図５は、本発明の実施の形態１の抵抗変化素子にデータを書き込む場合（書き込み過程）及び消去する場合（消去過程）並びに第１回目の書き込みの前に行われる初期過程における金属酸化物層の抵抗値の変化を示す図である。 図６は、本発明の実施の形態１に係る抵抗変化素子を動作させる回路の構成の一例及び当該抵抗変化素子に書き込まれたデータを読み出す場合における動作例を示す図である。 図７は、データの読み出しの際に、本発明の実施の形態１の抵抗変化素子を備える回路を流れる電流の電流値と金属酸化物層の抵抗値との関係を示す図である。 図８は、本発明の実施の形態１の抵抗変化素子に与える電圧パルスの電圧値を変化させた場合における金属酸化物層の抵抗値の変化を示すグラフである。 図９は、第２のタンタル酸化物層の厚みが６．２ｎｍである金属酸化物層の抵抗状態の変化の一例を示すグラフである。 図１０は、比較例１の抵抗変化素子が備える金属酸化物層の抵抗状態の変化の一例を示すグラフである。 図１１は、比較例２の抵抗変化素子が備える金属酸化物層の抵抗状態の変化の一例を示すグラフである。 図１２は、比較例３の抵抗変化素子が備える金属酸化物層の抵抗状態の変化の他の例を示すグラフである。 図１３は、本発明の実施の形態１に係る変形例の抵抗変化素子が備える金属酸化物層の抵抗状態の変化の一例を示すグラフである。 図１４は、本発明の実施の形態２に係る不揮発性記憶装置の構成の一例を示すブロック図である。 図１５は、本発明の実施の形態３に係る不揮発性記憶装置の構成の一例を示すブロック図である。
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（実施の形態１）
［抵抗変化素子の構成］
まず、本発明の実施の形態１に係る抵抗変化素子の構成について説明する。
図１は、本発明の実施の形態１の抵抗変化素子の構成の一例を示す模式図である。図１に示すように、本実施の形態の抵抗変化素子１０は、基板１と、基板１の上に形成された第１電極２と、第１電極２の上に形成された金属酸化物層３と、金属酸化物層３の上に形成された第２電極４とを備えている。第１電極２及び第２電極４は、金属酸化物層３と電気的に接続されている。
また、第１電極２は第２電極４と同等のサイズでもよく、また各電極と各金属酸化物層の配置は、上下逆に配置してもよいし、横向けに配置してもよい。
基板１は、例えばトランジスタ等の回路素子が形成されたシリコン基板により構成される。また、第１電極２及び第２電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｃｕ（銅）、Ｗ（タングステン）、およびＴａＮ（チッ化タンタル）のうちの１つまたは複数の材料を用いて構成される。
金属酸化物層３は、第１のタンタル酸化物層３ａと第２のタンタル酸化物層３ｂとが積層されて構成されている。ここで、第２のタンタル酸化物層３ｂの酸素含有率は、第１のタンタル酸化物層３ａの酸素含有率よりも高くなっている。
第１のタンタル酸化物層３ａの組成をＴａＯxとした場合に、０．８≦ｘ≦１．９であり、且つ、第２のタンタル酸化物層３ｂの組成をＴａＯyとした場合に、２．１≦ｙ≦２．５である場合に、金属酸化物層３の抵抗値を安定して高速に変化させることができた。したがって、ｘ及びｙは上記の範囲内にあることが好ましい。
金属酸化物層３の厚みは、１μｍ以下であれば抵抗値の変化が認められるが、２００ｎｍ以下であることが好ましい。パターニングプロセスにリソグラフィーを使用する場合に、加工し易く、しかも金属酸化物層３の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができるからである。他方、電圧パルス印加時のブレークダウン（絶縁破壊）をより確実に回避するという観点からは、金属酸化物層３の厚みは少なくとも５ｎｍ以上であることが好ましい。
また、第２のタンタル酸化物層３ｂの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、１ｎｍ以上８ｎｍ以下程度が好ましい。
上述したように構成される抵抗変化素子１０を動作させる場合、第１電極２及び第２電極４が、電源５の異なる端子に電気的に接続される。この電源５は、抵抗変化素子１０を駆動するための電気的パルス印加装置として機能し、第１電極２と第２電極４との間に所定の極性、電圧及び時間幅の電気的パルス（電圧パルス）を第１電極２と第２電極４との間に印加することができるように構成されている。
なお、以下では、電極間に印加される電圧パルスの電圧値は、第１電極２を基準にした第２電極４の電位で特定されるものとする。
［抵抗変化素子の製造方法］
次に、タンタル酸化物を用いた抵抗変化素子１０の製造方法について説明する。
まず、基板１上に、スパッタリング法により、厚さ０．２μｍの第１電極２を形成する。その後、Ｔａターゲットをアルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上にタンタル酸化物層を形成する。ここで、タンタル酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
次に、上記のようにして形成されたタンタル酸化物層の最表面を酸化することによりその表面を改質する。あるいは、高濃度の酸素含有率を有するタンタル酸化物（例えばＴａ2Ｏ5）ターゲットを用いて、より酸素含有率の高い層をスパッタ法で形成する。これにより、先に形成されたタンタル酸化物層の表面に、当該タンタル酸化物層の酸化されなかった領域（第１領域）よりも酸素含有率の高い領域（第２領域）が形成される。
これらの第１領域及び第２領域が第１のタンタル酸化物層３ａ及び第２のタンタル酸化物層３ｂにそれぞれ相当し、このようにして形成された第１のタンタル酸化物層３ａ及び第２のタンタル酸化物層３ｂによって金属酸化物層３が構成されることになる。
次に、上記のようにして形成された金属酸化物層３の上に、スパッタリング法により、厚さ０．２μｍの第２電極４を形成することにより、抵抗変化素子１０が得られる。
なお、第１電極２及び第２電極４並びに金属酸化物層３の大きさ及び形状は、マスク及びリソグラフィーによって調整することができる。本実施の形態では、第２電極４及び金属酸化物層３の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ2）とし、第１電極２と金属酸化物層３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ2）とした。
また、本実施の形態では、第１のタンタル酸化物層３ａの組成をＴａＯx（ｘ＝１．５４）とし、第２のタンタル酸化物層３ｂの組成をＴａＯy（ｙ＝２．４７）としている。さらに、金属酸化物層３の厚みを５０ｎｍとし、第１のタンタル酸化物層３ａの厚みを４５ｎｍ、第２のタンタル酸化物層３ｂの厚みを５ｎｍとしている。
なお、このように、本実施の形態においてはｘ＝１．５４、ｙ＝２．４７であるが、ｘ及びｙの値はこれに限られるわけではない。０．８≦ｘ≦１．９であり、２．１≦ｙ≦２．５であれば、本実施の形態での抵抗変化特性と同様に、安定した抵抗変化を実現できる。
［抵抗変化素子の動作］
次に、上述した製造方法により得られた抵抗変化素子１０の動作について説明する。
以下では、金属酸化物層３の抵抗値が所定の高い値（例えば、２００００Ω）にある場合を高抵抗状態といい、同じく所定の低い値（例えば、７００Ω）にある場合を低抵抗状態という。
電源５を用いて、負極性の電圧パルスである書き込み電圧パルスを第１電極２及び第２電極４間に印加することにより、金属酸化物層３の抵抗値が減少し、金属酸化物層３が高抵抗状態から低抵抗状態へ変化する。以下では、これを書き込み過程という。
他方、電源５を用いて、正極性の電圧パルスである消去電圧パルスを第１電極２及び第２電極４間に印加することにより、金属酸化物層３の抵抗値が増加し、金属酸化物層３が低抵抗状態から高抵抗状態へ変化する。以下では、これを消去過程という。
なお、金属酸化物層３が低抵抗状態にある場合に、書き込み電圧パルスと同極性である負極性の電圧パルスが第１電極２及び第２電極４間に印加されたとしても、金属酸化物層３は低抵抗状態のまま変化しない。同様にして、金属酸化物層３が高抵抗状態にある場合に、消去電圧パルスと同極性である正極性の電圧パルスが第１電極２及び第２電極４間に印加されたとしても、金属酸化物層３は高抵抗状態のまま変化しない。ただし、金属酸化物層３の抵抗値が初期抵抗値（ここでの「高抵抗状態」における抵抗値よりも高い値）である場合、後述するように、消去電圧パルスと同極性である正極性の電圧パルスを両電極間に印加することによって当該抵抗値を減少させることができる。
上記の書き込み過程及び消去過程を繰り返すことにより、抵抗変化素子１０が動作する。なお、連続して書き込み過程または消去過程を実行する所謂オーバーライト（上書き）が行われる場合もある。
本実施の形態では、第１回目の上記の書き込み過程の前に初期過程が実行される。ここで、初期過程とは、消去電圧パルスと同極性である正極性の電圧パルスであって消去電圧パルスよりも電圧値が大きい初期電圧パルスを第１電極２及び第２電極４間に印加することによって、金属酸化物層３の抵抗値を初期抵抗値（製造出荷されたあとの初期状態の抵抗値）から変化させる過程をいう。
なお、従来、抵抗変化材料を上下の電極で挟んだ構造の抵抗変化素子において抵抗状態の変化を発現させるために、製造工程において、特殊な電気的刺激を上下電極間に加える「慣らし」の工程（以下、フォーミング工程と呼ぶ）が行われている。具体的には、例えば２Ｖの大きさで１００ｎｓの幅を持つ電気的パルスにより抵抗状態が変化する潜在的能力を有する抵抗変化素子を動作させるために、その製造直後にこれとは異なる大きさ及び幅の電気的パルスを複数回加える（例えば、±３Ｖで１μｓの電気的パルスを１０回加える等）工程がフォーミング工程に相当する。本実施の形態における初期過程は、抵抗変化素子が製造されて出荷された後において、第１回目の書き込み過程の前に行われるものであり、上記のフォーミング工程とは異なるものである。
本実施の形態では、初期過程における初期電圧パルスの電圧値をＶ０とし、書き込み過程における書き込み電圧パルスの電圧値をＶｗとして、消去過程における消去電圧パルスの電圧値をＶｅとした場合に、｜Ｖ０｜＞｜Ｖｅ｜≧｜Ｖｗ｜を満たすようにする。この関係を満たすことにより、後述のとおり、安定した抵抗変化動作を実現することができる。
上述した本発明の実施の形態１の抵抗変化素子１０の動作をフローチャートに表すと図２の通りになる。まず、金属酸化物層３の抵抗値が初期抵抗値Ｒ０のとき、すなわち第１回目の書き込み過程が行われる前に、電圧値Ｖ０の初期電圧パルスによって初期過程を実行する（Ｓ１０１）。このとき、金属酸化物層３の抵抗値は、初期抵抗値Ｒ０からＲ１へ変化する。
その後、書き込み過程及び消去過程を繰り返すステップＳ１０２を実行する。具体的には、電圧値Ｖｗの書き込み電圧パルスによる書き込み過程（Ｓ１０２Ａ）と、電圧値Ｖｅの消去電圧パルスによる消去過程（Ｓ１０２Ｂ）とを繰り返す。ここで、ステップＳ１０２Ａを実行したときには、金属酸化物層３の抵抗値が高抵抗値ＲＨから低抵抗値ＲＬへ変化し、ステップＳ１０２Ｂを実行したときには、金属酸化物層３の抵抗値が低抵抗値ＲＬから高抵抗値ＲＨへ変化する。
なお、第１回目の書き込み過程（Ｓ１０２Ａ）の実行時においては、金属酸化物層３の抵抗値は上述の通りＲ１であるため、書き込み電圧パルスを印加することにより、金属酸化物層３の抵抗値が抵抗値Ｒ１から低抵抗値ＲＬへ変化することになる。その後の第２回目以降の書き込み過程（Ｓ１０２Ａ）では、上述の通り、金属酸化物層３の抵抗値が高抵抗値ＲＨから低抵抗値ＲＬへ変化することになる。
図３は、第２のタンタル酸化物層３ｂの厚みが５．０ｎｍである金属酸化物層３の抵抗状態の変化の一例を示すグラフである。この例では、初期過程における初期電圧パルスの電圧値Ｖ０を＋２．５Ｖとしている。また、書き込み電圧パルスの電圧値Ｖｗを−１．２Ｖとし、消去電圧パルスの電圧値Ｖｅを＋２．０Ｖとしている。なお、何れの場合も、パルス幅は１００ｎｓとしている。
図３を参照すると、金属酸化物層３の抵抗状態の変化が安定していることが分かる。このように、｜Ｖ０｜＞｜Ｖｅ｜≧｜Ｖｗ｜を満たすように電圧パルスを第１電極２と第２電極４との間に印加することにより、抵抗変化素子１０を安定して動作させることが可能になる。
次に、抵抗変化素子１０がメモリとして使用され、１ビットデータの書き込み／読み出し処理を行う場合について、説明する。なお、以下では、金属酸化物層３の抵抗値が低抵抗値である場合を「１」に対応させ、高抵抗値である場合を「０」に対応させる。
図４は、本発明の実施の形態１の抵抗変化素子１０を動作させる回路の構成の一例及び当該抵抗変化素子１０にデータを書き込む場合における動作例を示す図である。図４に示すように、この回路は、抵抗変化素子１０と、第１端子１１及び第２端子１２とを備えている。抵抗変化素子１０の第２電極４は第１端子１１に電気的に接続されており、第１電極２は第２端子１２に電気的に接続されている。
図５は、本発明の実施の形態１の抵抗変化素子１０にデータを書き込む場合（書き込み過程）及び消去する場合（消去過程）並びに第１回目の書き込みの前に行われる初期過程における金属酸化物層３の抵抗値の変化を示す図である。なお、これらの書き込み過程及び消去過程並びに初期過程においては、図４に示すように、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に電圧パルスが供給される。電圧パルスの電圧値は、第１電極２及び接地点を基準に特定される。
抵抗変化素子１０が初期状態にある場合（金属酸化物層３の抵抗値が初期抵抗値Ｒ０の場合）に、正極性の初期電圧パルス（電圧値Ｖ０）が第１端子１１に供給されると、図５に示すように、金属酸化物層３の抵抗値は初期抵抗値Ｒ０から抵抗値Ｒ１へと減少する（初期過程）。次に、負極性の書き込み電圧パルス（電圧値Ｖｗ）が第１端子１１に供給されると、図５に示すように、金属酸化物層３の抵抗値は、抵抗値Ｒ１から低抵抗値ＲＬへと減少する（第１回目の書き込み過程）。これにより、「１」を表す１ビットデータが書き込まれたことになる。次に、正極性の消去電圧パルス（電圧値Ｖｅ）が第１端子１１に供給されると、金属酸化物層３抵抗値が低抵抗値ＲＬから高抵抗値ＲＨへと増加する（第１回目の消去過程）。これにより、「０」を表す１ビットデータが書き込まれたことになる。
なお、金属酸化物層３の抵抗値は初期抵抗値Ｒ０が最も高く、高抵抗値ＲＨは低抵抗値ＲＬよりも高いことから、Ｒ０＞ＲＨ＞ＲＬの関係が成立することになる。また、本実施の形態においては、初期過程後の抵抗値Ｒ１が高抵抗値ＲＨ以上になり、Ｒ０＞Ｒ１≧ＲＨ＞ＲＬの関係となった。
その後、金属酸化物層３の抵抗値が高抵抗値ＲＨである場合において、負極性の書き込み電圧パルス（電圧値Ｖｗ）が第１端子１１に供給されると、金属酸化物層３の抵抗値が高抵抗値ＲＨから低抵抗値ＲＬへと変化する。他方、金属酸化物層３の抵抗値が低抵抗値ＲＬである場合において、正極性の消去電圧パルス（電圧値Ｖｅ）が第１端子１１に供給されると、金属酸化物層３の抵抗値は低抵抗値ＲＬから高抵抗値ＲＨへ変化する。
この回路においても、上述した通り、｜Ｖ０｜＞｜Ｖｅ｜≧｜Ｖｗ｜を満たすように電圧パルスを第１端子１１へ供給することにより、抵抗変化素子１０が安定して高速に動作するメモリとして機能する。
図６は、本発明の実施の形態１の抵抗変化素子１０を動作させる回路の構成の一例及び当該抵抗変化素子１０に書き込まれたデータを読み出す場合における動作例を示す図である。図６に示すように、データの読み出しを行う場合には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に読み出し電圧が供給され、第２端子１２から出力電流が出力される。この読み出し電圧は、第１電極２及び接地点を基準に特定され、抵抗変化素子１０に供給されても抵抗変化素子１０の抵抗を変化させないような電圧である。
図７は、データの読み出しの際に、本発明の実施の形態１の抵抗変化素子１０を備える回路を流れる出力電流の電流値と金属酸化物層３の抵抗値との関係を示す図である。第１端子１１に読み出し電圧が供給されると、金属酸化物層３の抵抗値に応じた出力電流が回路を流れる。すなわち、図７に示すように、金属酸化物層３が低抵抗値ＲＬである場合は電流値Ｉａの出力電流が回路を流れ、高抵抗値ＲＨである場合は電流値Ｉｂの出力電流が回路を流れる。
図６に示すように第２端子１２が接地され、例えば＋０．５Ｖの読み出し電圧が第１端子１１に供給された場合に、第１端子１１と第２端子１２との間に流れる出力電流の電流値を検出することにより、金属酸化物層３の抵抗値が高抵抗と低抵抗の何れであるのかを判別できる。具体的には、検出した電流値がＩａであれば、金属酸化物層３の抵抗値が低抵抗値ＲＬであると判別する。その結果、抵抗変化素子１０に書き込まれたデータが「１」であることが分かる。他方、検出した電流値がＩｂであれば、金属酸化物層３の抵抗値が高抵抗値ＲＨであると判別する。その結果、抵抗変化素子１０に書き込まれたデータが「０」であることが分かる。このようにして、抵抗変化素子１０に書き込まれたデータの読み出しが行われる。
本実施の形態の抵抗変化素子１０は、電源を切ったとしても抵抗値が変化しない。そのため、この抵抗変化素子１０を用いることにより、不揮発性記憶装置を実現することができる。
図８は、本発明の実施の形態１の抵抗変化素子１０に与える電圧パルスの電圧値を変化させた場合における金属酸化物層３の抵抗値の変化を示すグラフである。
図８に示すように、電圧パルスの電圧値が０から＋２．５Ｖ程度に至るまでの間、金属酸化物層３の抵抗値は初期抵抗値を維持したままであり、＋２．５Ｖ程度になったときに急激に減少し、抵抗値Ｒ１となる。その後、電圧パルスの電圧値が＋２．５Ｖ程度から−１．０Ｖに至るまでの間、金属酸化物層３の抵抗値は高い状態（高抵抗値ＲＨ）を維持し、−１．０Ｖ程度になったときに急激に減少して低抵抗値ＲＬとなる。次に、電圧パルスの電圧値が−１．２Ｖ程度から０Ｖに至るまでの間、金属酸化物層３の抵抗値は低い状態（低抵抗値ＲＬ）を維持する。ここまでが、図８において「１回目」と示した点の軌跡である。
次に、電圧パルスの電圧値が０Ｖから＋１．０Ｖ程度に至るまでの間、金属酸化物層３の抵抗値は低い状態を維持し、＋１．０Ｖ程度になったときに急激に増加する。その後、電圧パルスの電圧値が＋１．５Ｖ程度から−０．８Ｖ程度に至るまでの間、金属酸化物層３の抵抗値は高い状態を維持し、−０．８Ｖ程度になったときに急激に減少して低抵抗値ＲＬとなる。次に、電圧パルスの電圧値が−０．８Ｖ程度から０Ｖに至るまでの間、金属酸化物層３の抵抗値は低い状態を維持する。ここまでが、図８において「２回目」と示した点の軌跡である。なお、「３回目」と示した点の軌跡も、この「２回目」の場合と同様になっている。
以上の結果から、初期電圧パルスの電圧値Ｖ０を＋２．５Ｖ程度に設定するとともに、書き込み電圧パルスの電圧値Ｖｗを−１．２Ｖ程度に、消去電圧パルスの電圧値Ｖｅを＋１．５Ｖ程度にそれぞれ設定し、初期過程、書き込み過程及び消去過程を実施することにより、安定な抵抗変化が可能であることが分かる。そのため、図３を参照しながら上述したように、本実施の形態にておいては、初期電圧パルスの電圧値Ｖ０、書き込み電圧パルスの電圧値Ｖｗ、及び消去電圧パルスの電圧値Ｖｅをそれぞれ、＋２．５Ｖ、−１．２Ｖ、及び＋２．０Ｖとしている。
なお、第２のタンタル酸化物層３ｂをさらに厚くしたり、第１のタンタル酸化物層３ａの抵抗を高くすれば、各電圧パルスの電圧値も大きくする必要がある。第２のタンタル酸化物層３ｂの抵抗を高くすると、高抵抗値ＲＨと低抵抗値ＲＬの差を大きくすることができ、読み出しマージンを大きくすることができる。また、第１のタンタル酸化物層３ａの抵抗を高くすると、高抵抗値ＲＨと低抵抗値ＲＬの差は変わらないが、低抵抗値ＲＬを高くすることができ、消費電流を減らすことができる。
図９は、第２のタンタル酸化物層３ｂの厚みが６．２ｎｍである金属酸化物層３の抵抗状態の変化の一例を示すグラフである。この例では、図３に示す例と比べて、初期電圧パルス、書き込み電圧パルス、及び消去電圧パルスの何れについても電圧値が大きくなっている。具体的には、初期電圧パルスの電圧値Ｖ０、書き込み電圧パルスの電圧値Ｖｗ、及び消去電圧パルスの電圧値Ｖｅをそれぞれ、＋５．０Ｖ、−２．０Ｖ、及び＋３．０Ｖとしている。この場合でも、図３に示す例と同様に、金属酸化物層３の抵抗状態が安定して変化していることを確認することができる。
以下、本実施の形態に対する比較例として、３つの例を示す。なお、以下の比較例１〜３の抵抗変化素子の構成は、本実施の形態の抵抗変化素子１０（第２のタンタル酸化物層３ｂの厚みは５．０ｎｍ）と同様であるため、説明を省略する。
［比較例１］
図１０は、比較例１の抵抗変化素子が備える金属酸化物層の抵抗状態の変化の一例を示すグラフである。この比較例１では、本実施の形態の場合と異なり、初期電圧パルスを両電極間に印加する初期過程が行われない。すなわち、電圧値が−１．２Ｖでパルス幅が１００ｎｓの書き込み電圧パルスを第１電極２と第２電極４との間に印加する書き込み過程と、電圧値が＋２．０Ｖでパルス幅が１００ｎｓの消去電圧パルスを第１電極２と第２電極４との間に印加する消去過程とが繰り返し実行されるのみである。
図１０に示すように、比較例１においては、金属酸化物層の抵抗値は初期抵抗値のままであり、抵抗状態の変化がみられない。したがって、この比較例１の状態の抵抗変化素子をメモリに用いることはできない。
［比較例２］
図１１は、比較例２の抵抗変化素子が備える金属酸化物層の抵抗状態の変化の一例を示すグラフである。この比較例２では、本実施の形態の場合と異なり、初期電圧パルス、書き込み電圧パルス、及び消去電圧パルスの電圧値が｜Ｖ０｜＞｜Ｖｅ｜＜｜Ｖｗ｜の関係にある。具体的には、初期電圧パルスの電圧値が＋２．５Ｖに、書き込み電圧パルスの電圧値が−２．０Ｖに、消去電圧パルスの電圧値が＋１．２Ｖにそれぞれ設定される。なお、何れの電圧パルスもパルス幅は１００ｎｓである。
図１１に示すように、比較例２においては、初期電圧パルスを両電極間に印加する初期過程を実行することによって金属酸化物層の抵抗値は初期抵抗値から減少し、その後の第１回目の書き込み過程によって当該抵抗値がさらに減少しているが、その後は書き込み過程及び消去過程を繰り返しても抵抗状態の変化がみられない。したがって、この比較例２の状態の抵抗変化素子もメモリに用いることは不可能である。
［比較例３］
図１２は、比較例３の抵抗変化素子が備える金属酸化物層の抵抗状態の変化の他の例を示すグラフである。この比較例３においても、比較例２と同様に、各電圧パルスの電圧値が｜Ｖ０｜＞｜Ｖｅ｜＜｜Ｖｗ｜の関係にある。具体的には、初期電圧パルスの電圧値が＋２．５Ｖに、書き込み電圧パルスの電圧値が−１．２Ｖに、消去電圧パルスの電圧値が＋１．１Ｖにそれぞれ設定される。なお、何れの電圧パルスもパルス幅は１００ｎｓである。
図１２に示すように、比較例３においても、比較例２の場合と同様に、初期過程を実行することによって金属酸化物層の抵抗値は初期抵抗値から減少し、その後の第１回目の書き込み過程によって当該抵抗値がさらに減少しているが、その後は書き込み過程及び消去過程を繰り返しても抵抗状態の変化がみられない。したがって、この比較例３の状態の抵抗変化素子もメモリに用いることは不可能である。
これらの比較例１〜３から分かるように、初期過程を実行しない場合、並びに初期電圧パルス、書き込み電圧パルス、及び消去電圧パルスの電圧値が｜Ｖ０｜＞｜Ｖｅ｜≧｜Ｖｗ｜の関係にない場合では、安定した動作が可能な抵抗変化素子を実現することができない。
なお、図３及び図９を参照しながら説明した上記の本実施の形態では、｜Ｖ０｜＞｜Ｖｅ｜＞｜Ｖｗ｜の関係が成立しているものの、｜Ｖ０｜＞｜Ｖｅ｜＝｜Ｖｗ｜の関係は成立していない。｜Ｖ０｜＞｜Ｖｅ｜＝｜Ｖｗ｜の関係が成り立つ場合の本実施の形態の変形例について、以下に説明する。
［変形例］
図１３は、本発明の実施の形態１に係る変形例の抵抗変化素子が備える金属酸化物層の抵抗状態の変化の一例を示すグラフである。この変形例では、初期電圧パルス、書き込み電圧パルス、及び消去電圧パルスの電圧値が｜Ｖ０｜＞｜Ｖｅ｜＝｜Ｖｗ｜の関係にある。具体的には、初期電圧パルスの電圧値が＋２．５Ｖに、書き込み電圧パルスの電圧値が−１．２Ｖに、消去電圧パルスの電圧値が＋１．２Ｖにそれぞれ設定される。なお、何れの電圧パルスもパルス幅は１００ｎｓである。
図１３に示すように、変形例においては、図３及び図９に示す場合と比べて高抵抗状態と低抵抗状態との差が小さく、しかも高抵抗状態における抵抗値にばらつきがみられるものの、金属酸化物層の抵抗状態は、高抵抗と低抵抗との間で変化している。そのため、この変形例の抵抗変化素子を用いてメモリに用いた場合、｜Ｖ０｜＞｜Ｖｅ｜＞｜Ｖｗ｜の関係が成立する場合と比べると安定度が低いものの、十分実用に耐え得る動作を実現することができる。
（実施の形態２）
実施の形態２は、実施の形態１において説明した抵抗変化素子を備える不揮発性記憶装置である。以下、実施の形態２に係る不揮発性記憶装置の構成及び動作について説明する。
［不揮発性記憶装置の構成］
図１４は、本発明の実施の形態２に係る不揮発性記憶装置の構成の一例を示すブロック図である。図１４に示すように、記憶装置２００は、抵抗変化素子およびアクセストランジスタ（電流抑制素子）を具備するメモリアレイ２０１と、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０４と、ワード線ドライバ２０５と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７とを備えている。また、ビット線／プレート線ドライバ２０７はセンス回路を備えており、ビット線またはプレート線に流れる電流や、発生した電圧を測定することができる。
メモリアレイ２０１は、図１４に示すように、縦方向に延びる２本のワード線Ｗ１，Ｗ２と、当該ワード線Ｗ１，Ｗ２と交差して横方向に延びる２本のビット線Ｂ１，Ｂ２と、当該ビット線Ｂ１，Ｂ２に一対一で対応して設けられる横方向に延びる２本のプレート線Ｐ１，Ｐ２と、ワード線Ｗ１，Ｗ２とビット線Ｂ１，Ｂ２との各交差点に対応してマトリクス状に設けられた４個のアクセストランジスタＴ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２と、当該４個のアクセストランジスタＴ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２に一対一で対応してマトリクス状に設けられた抵抗変化素子ＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２とを具備している。抵抗変化素子ＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２には、実施の形態１の図１で示した抵抗変化素子１０を用いることができる。すなわち、上記抵抗変化素子は、図１に示した第１電極２と金属酸化物層３と第２電極４とからなる抵抗変化素子であり、これらの抵抗変化素子の第１電極２または第２電極４に、各々、アクセストランジスタＴ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２のソースまたはドレインが電気的に接続されている。なお、ワード線ドライバ２０５とビット線／プレート線ドライバ２０７とは、抵抗変化素子の第１電極と第２電極との間に所定のパルス電圧を印加するパルス電圧印加手段に相当する。
なお、これらの各構成要素の個数または本数は説明を容易にするために簡単化したものであり、上記のものに限定されるわけではない。例えば、メモリアレイ２０１は上記のように４個の抵抗変化素子を具備しているが、これは一例であり、例えば５個以上の抵抗変化素子を具備する構成であってもよい。
上述した抵抗変化素子ＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２は、実施の形態１において図４を参照して説明した素子に相当する。図４を併せて参照しながらメモリアレイ２０１の構成についてさらに説明すると、アクセストランジスタＴ２１１及び抵抗変化素子ＭＣ２１１は、ビット線Ｂ１とプレート線Ｐ１との間に設けられており、アクセストランジスタＴ２１１のソースと抵抗変化素子ＭＣ２１１の端子１１とが接続されるべく直列に並んでいる。より詳しくは、アクセストランジスタＴ２１１は、ビット線Ｂ１と抵抗変化素子ＭＣ２１１との間で、ビット線Ｂ１及び抵抗変化素子ＭＣ２１１と接続されており、抵抗変化素子ＭＣ２１１は、アクセストランジスタＴ２１１とプレート線Ｐ１との間で、アクセストランジスタＴ２１１及びプレート線Ｐ１と接続されている。また、アクセストランジスタＴ２１１のゲートはワード線Ｗ１に接続されている。図１４では、プレート線Ｐ１はビット線Ｂ１と平行に配置され、ビット線／プレート線ドライバ２０７に接続されているが、プレート線Ｐ１をワード線Ｗ１と平行に配置し、ワード線ドライバ２０５の代わりに配置されたワード線／プレート線ドライバに接続する構成としてもよい。プレート線Ｐ１は、電圧を固定してもよいし、ドライバを用いて電圧を変化させてもよい。
なお、他の３個のアクセストランジスタＴ２１２，Ｔ２２１，Ｔ２２２及びこれらのアクセストランジスタＴ２１２，Ｔ２２１，Ｔ２２２と直列に配置される３個の抵抗変化素子ＭＣ２１２，ＭＣ２２１，ＭＣ２２２の接続状態は、アクセストランジスタＴ２１１及び抵抗変化素子ＭＣ２１１の場合と同様であるので、説明を省略する。
以上の構成により、アクセストランジスタＴ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２のそれぞれのゲートに、ワード線Ｗ１，Ｗ２を介して所定の電圧（活性化電圧）が供給されると、アクセストランジスタＴ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２のドレイン及びソース間が導通することになる。
アドレスバッファ２０２は、外部回路（図示せず）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ２０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０６に出力する。ここで、アドレス信号ＡＤＤＲＥＳＳは、抵抗変化素子ＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２のうちの選択される抵抗変化素子のアドレスを示す信号である。また、行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、同じく列のアドレスを示す信号である。
制御部２０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、初期モード、書き込みモード、リセット（消去）モード、及び読み出しモードのうちのいずれか１つのモードを選択する。以下、電圧印加の場合、プレート線の電位を基準に各電圧が印加されるものとする。
初期モードにおいて、制御部２０３は、「初期電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。この初期モードは、第１回目の書き込みが行われる前に選択されるモードである。
また、書き込みモードにおいて、制御部２０３は、外部回路から受け取った入力データＤｉｎに応じて、「書き込み電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
また、読み出しモードの場合、制御部２０３は、「読み出し電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。この読み出しモードでは、制御部２０３はさらに、ビット線／プレート線ドライバ２０７から出力される信号ＩREADを受け取り、この信号ＩREADに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。この信号ＩREADは、読み出しモードのときにプレート線Ｐ１，Ｐ２を流れる電流の電流値を示す信号である。
さらに、リセットモードにおいて、制御部２０３は、抵抗変化素子ＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２の書き込み状態を確認し、その書き込み状態に応じて、「リセット電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
行デコーダ２０４は、アドレスバッファ２０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、２本のワード線Ｗ１，Ｗ２のうちの何れか一方を選択する。ワード線ドライバ２０５は、行デコーダ２０４の出力信号に基づいて、行デコーダ２０４によって選択されたワード線に活性化電圧を印加する。
列デコーダ２０６は、アドレスバッファ２０２から出力された列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、２本のビット線Ｂ１，Ｂ２のうちの何れか一方を選択するとともに、選択されたビット線に対応する、２本のプレート線Ｐ１，Ｐ２のうちの何れか一方を選択する。
ビット線／プレート線ドライバ２０７は、制御部２０３から「初期電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、各ビット線と各プレート線間に初期電圧ＶINITIALを印加し、各抵抗変化素子ＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２に初期電圧パルスＶ０が印加されるようにする。
また、ビット線／プレート線ドライバ２０７は、制御部２０３から「書き込み電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線とプレート線との間にＶWRITEを印加し、選択された抵抗変化素子ＭＣ（例えばＭＣ２１１）に書き込み電圧パルスＶｗが印加されるようにする。
また、ビット線／プレート線ドライバ２０７は、制御部２０３から「読み出し電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線とプレート線との間にＶREADを印加し、選択された抵抗変化素子ＭＣ（例えばＭＣ２１１）に読み出し電圧パルスＶｒが印加されるようにする。その後、ビット線／プレート線ドライバ２０７は、そのプレート線を流れる電流の電流値を示す信号ＩREADを制御部２０３に出力する。
さらに、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線とプレート線との間にＶRESETを印加し、選択された抵抗変化素子ＭＣ（例えばＭＣ２１１）に消去電圧パルスＶｅが印加されるようにする。
ここで、初期電圧Ｖ０の電圧値は、例えば＋２．５Ｖに設定され、そのパルス幅は１００ｎｓ秒に設定される。また、書き込み電圧Ｖｗの電圧値は、例えば−１．２Ｖに設定され、そのパルス幅が１００ナノ秒に設定される。また、読み出し電圧Ｖｒの電圧値は、例えば＋０．５Ｖに設定される。さらに、リセット電圧Ｖｅの電圧値は、例えば＋２．０Ｖに設定され、そのパルス幅は１００ｎｓに設定される。
ＶINITIAL、ＶWRITE、ＶREAD、ＶRESETは、それぞれ上記Ｖ０、Ｖｗ、Ｖｒ、Ｖｅの電圧値に、アクセストランジスタのオン抵抗による電圧降下値を加えた電圧値またはそれよりも大きな電圧値である。
［不揮発性記憶装置の動作］
以下、上述したように構成される記憶装置２００の動作例を、上記の初期モード（第１回目の書き込みの前に選択されるモード）、書き込みモード（抵抗変化素子に入力データＤｉｎを書き込むモード）、リセットモード（抵抗変化素子に書き込まれたデータをリセット（消去）するモード）、及び読み出しモード（抵抗変化素子に書き込まれたデータを出力データＤｏｕｔとして出力（読み出し）するモード）の各モードに分けて説明する。ここで、上記の初期過程は初期モードに、書き込み過程は書き込みモードに、消去過程はリセットモードにそれぞれ該当する。
なお、説明の便宜上、アドレス信号ＡＤＤＲＥＳＳは、抵抗変化素子ＭＣ２１１のアドレスを示す信号であるものとする。
〔初期モード〕
制御部２０３は、第１回目の書き込みを実行する前に、「初期電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。ビット線／プレート線ドライバ２０７は、制御部２０３から「初期電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、各ビット線に初期電圧ＶINITIALを印加するとともに、各プレート線を接地状態にする。
その結果、電圧値が初期電圧ＶINITIALでパルス幅が１００ｎｓの電圧パルスが、すべての抵抗変化素子ＭＣに印加される。これにより、すべての抵抗変化素子ＭＣにおいて金属酸化物層の抵抗値が初期抵抗値Ｒ０から抵抗値Ｒ１へ減少する。
初期モードにおける抵抗変化素子の選択は、ドライバの能力に応じて一度に複数の抵抗変化素子を選択してもよいし、１つずつ順に選択してもよい。
〔書き込みモード〕
制御部２０３は、外部回路から入力データＤｉｎを受け取る。ここで、制御部２０３は、この入力データＤｉｎが「１」である場合に、「書き込み電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。一方、制御部２０３は、入力データＤｉｎが「０」である場合には制御信号ＣＯＮＴを出力しない。
ビット線／プレート線ドライバ２０７は、制御部２０３から「書き込み電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１と選択されたプレート線Ｐ１間に電圧値が書き込み電圧ＶWRITEでパルス幅が１００ｎｓのの電圧パルスを印加する。
このとき、行デコーダ２０４によって選択されたワード線Ｗ１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、アクセストランジスタＴ２１１のドレイン及びソース間が導通状態となっている。
その結果、電圧値が書き込み電圧ＶWRITEでパルス幅が１００ナノ秒の書き込み電圧パルスが、抵抗変化素子ＭＣ２１１に印加される。これにより、抵抗変化素子ＭＣ２１１の金属酸化物層の抵抗値は、高抵抗状態から低抵抗状態へと変化する。他方、非選択の抵抗変化素子ＭＣ２２１，ＭＣ２２２には書き込み電圧パルスは印加されず、且つ非選択の抵抗変化素子ＭＣ２１２は、直列接続されたアクセストランジスタＴ２１２のゲートに活性化電圧が印加されないため、非選択の抵抗変化素子ＭＣ２１２，ＭＣ２２１，ＭＣ２２２の抵抗状態はいずれも変化しない。
このようにして、選択された抵抗変化素子ＭＣ２１１のみを低抵抗状態へ変化させることができ、これにより、抵抗変化素子ＭＣ２１１に、低抵抗状態に対応する「１」を示す１ビットデータが書き込まれる（１ビットデータが記憶される）。
なお、選択された抵抗変化素子ＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の記憶装置２００の書き込みモードにおける動作が、抵抗変化素子ＭＣ２１１以外の抵抗変化素子に対して繰り返される。
〔読み出しモード〕
制御部２０３は、「読み出し電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
ビット線／プレート線ドライバ２０７は、制御部２０３から「読み出し電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１と選択されたプレート線Ｐ１間に読み出し電圧ＶREADを印加する。
このとき、行デコーダ２０４によって選択されたワード線Ｗ１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、アクセストランジスタＴ２１１のドレイン及びソース間が導通状態となっている。
このため、読み出し電圧Ｖｒとして、＋０．５Ｖの電圧が、選択された抵抗変化素子ＭＣ２１１に印加される。これにより、選択された抵抗変化素子ＭＣ２１１の抵抗値に応じた読み出し電流が、選択された抵抗変化素子ＭＣ２１１を介して、ビット線Ｂ１からプレート線Ｐ１に流れ込む。
なお、非選択の抵抗変化素子ＭＣ２２１，ＭＣ２２２には読み出し電圧が印加されず、且つ非選択の抵抗変化素子ＭＣ２１２は、直列接続されたアクセストランジスタＴ２１２のゲートに活性化電圧が印加されないため、非選択の抵抗変化素子ＭＣ２１２，ＭＣ２２１，ＭＣ２２２にはいずれも上記読み出し電流が流れない。
次に、ビット線／プレート線ドライバ２０７は、ビット線Ｂ１またはプレート線Ｐ１を流れる読み出し電流の電流値を測定し、その測定値を示す信号ＩREADを制御部２０３に出力する。
制御部２０３は、その信号ＩREADに示された電流値に応じた出力データＤｏｕｔを外部へ出力する。例えば、信号ＩREADに示された電流値が、選択された抵抗変化素子ＭＣ２１１が低抵抗状態のときに流れる電流の電流値に相当する場合、制御部２０３は、「１」を示す出力データＤｏｕｔを出力する。
このようにして、選択された抵抗変化素子ＭＣ２１１のみに当該抵抗変化素子ＭＣ２１１の抵抗値に応じた読み出し電流が流れ、当該読み出し電流がビット線Ｂ１からプレート線Ｐ１に流出される。これにより、選択された抵抗変化素子ＭＣ２１１から「１」を示す１ビットデータが読み出される。
なお、抵抗変化素子ＭＣ２１１の抵抗値の測定は、あらかじめ抵抗変化素子ＭＣ２１１にプリチャージした電圧が抵抗変化素子ＭＣ２１１の抵抗値と付加された容量値に対応した時定数で減衰する過程の電圧を測定してもよい。
選択された抵抗変化素子ＭＣ２１１からの読み出しが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の記憶装置２００の読み出しモードにおける動作が、抵抗変化素子ＭＣ２１１以外の抵抗変化素子に対して繰り返される。
〔リセットモード〕
リセットモードにおいては、まず制御部２０３が、上記読み出しモードを実行することによって選択された抵抗変化素子ＭＣ２１１の抵抗値の状態（記憶状態）を取得する。そして、選択された抵抗変化素子ＭＣ２１１に「１」を示すビットデータが記憶されていると判定した場合（抵抗変化素子ＭＣ２１１が低抵抗状態にあると判定した場合）、制御部２０３は、「リセット電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。他方、抵抗変化素子ＭＣ２１１に「０」を示すビットデータが記憶されていると判定した場合（抵抗変化素子ＭＣ２１１が高抵抗状態にあると判定した場合）は、制御部２０３は上記制御信号ＣＯＮＴを出力しない。
ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１と選択されたプレート線Ｐ１間にリセット電圧ＶRESETを印加する。
このとき、行デコーダ２０４によって選択されたワード線Ｗ１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、アクセストランジスタＴ２１１のドレイン及びソース間が導通状態となっている。
その結果、リセット（消去）電圧Ｖｅ、すなわち電圧値が＋４．０Ｖでパルス幅が１００ｎｓの消去電圧パルスが、選択された抵抗変化素子ＭＣ２１１に印加される。これにより、選択された抵抗変化素子ＭＣ２１１は、低抵抗状態から高抵抗状態へと変化する。他方、非選択の抵抗変化素子ＭＣ２２１，ＭＣ２２２には消去電圧パルスは印加されず、且つ非選択の抵抗変化素子ＭＣ２１２は、直列接続されたアクセストランジスタＴ２１２のゲートに活性化電圧が印加されないため、抵抗変化素子ＭＣ２１２，ＭＣ２２１，ＭＣ２２２の抵抗状態はいずれも変化しない。
このようにして、選択された抵抗変化素子ＭＣ２１１のみを高抵抗状態へ変化させることができる。これにより、抵抗変化素子ＭＣ２１１に記憶された低抵抗状態に対応する「１」を示す１ビットデータが、高抵抗状態に対応する「０」にリセットされる。
なお、選択された抵抗変化素子ＭＣ２１１のリセットが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の記憶装置２００のリセットモードにおける動作が、抵抗変化素子ＭＣ２１１以外の抵抗変化素子に対して繰り返される。
以上のように動作することにより、記憶装置２００は、安定した高速動作を実現することができる。また、上記には、各モードにおける動作や回路の一例を示したが、本発明に係る初期電圧印加が実施可能な動作や回路構成であれば、他の動作や回路を用いても構わない。
（実施の形態３）
実施の形態３は、実施の形態１において説明した抵抗変化素子を備えるクロスポイント型の不揮発性記憶装置である。ここで、クロスポイント型の不揮発性記憶装置とは、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた態様の記憶装置である。
以下、実施の形態３に係る不揮発性記憶装置の構成及び動作について説明する。
［不揮発性記憶装置の構成］
図１５は、本発明の実施の形態３の不揮発性記憶装置の構成の一例を示すブロック図である。図１５に示すように、クロスポイント型の不揮発性記憶装置１００は、抵抗変化素子を具備するメモリアレイ１０１と、アドレスバッファ１０２と、制御部１０３と、行デコーダ１０６と、ワード線ドライバ１０７と、列デコーダ１０４と、ビット線ドライバ１０５とを備えている。また、ビット線ドライバ１０５はセンス回路を備えており、ビット線に流れる電流や、発生した電圧を測定することができる。
メモリアレイ１０１は、図１５に示すように、互いに平行にして横方向に延びるように形成された複数のワード線Ｗ１，Ｗ２，Ｗ３，…と、これらのワード線Ｗ１，Ｗ２，Ｗ３，…と交差し、互いに平行にして縦方向に延びるように形成された複数のビット線Ｂ１，Ｂ２，Ｂ３，…とを具備している。ここで、ワード線Ｗ１，Ｗ２，Ｗ３，…は、基板（図示せず）の主面に平行な第１の平面内において形成されており、ビット線Ｂ１，Ｂ２，Ｂ３，…は、その第１の平面より上方または下方に位置し且つ第１の平面に実質的に平行な第２の平面内において形成されている。そのため、ワード線Ｗ１，Ｗ２，Ｗ３，…とビット線Ｂ１，Ｂ２，Ｂ３，…とは立体交差しており、その立体交差点に対応して、複数のメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ３１，ＭＣ３２，ＭＣ３３，…（以下、「メモリセルＭＣ１１，ＭＣ１２，…」と表す）が設けられている。
個々のメモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３は、抵抗変化素子ＭＣ１１１、ＭＣ１２１、ＭＣ１３１、ＭＣ２１１、ＭＣ２２１、ＭＣ２３１、ＭＣ３１１、ＭＣ３２１、ＭＣ３３１と、当該抵抗変化素子に電気的に直列に接続された、例えば双方向ダイオードで構成される電流抑制素子Ｄ１１，Ｄ１２，Ｄ１３，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ３１，Ｄ３２，Ｄ３３，…とを具備しており、当該抵抗変化素子はワード線Ｗ１，Ｗ２，Ｗ３…と、電流抑制素子はビット線Ｂ１，Ｂ２，Ｂ３，…とそれぞれ接続されている。なお、この抵抗変化素子として、実施の形態１の抵抗変化素子１０を用いることができる。また、電流抑制素子としては、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｒａｔｏｒ Ｍｅｔａｌ）ダイオードやＭＳＭ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｔａｌ）ダイオード、あるいはバリスタ等を用いることができる。
アドレスバッファ１０２は、外部回路（図示せず）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ１０６に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ１０４に出力する。ここで、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１２，ＭＣ２１，…のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、同じく列のアドレスを示す信号である。なお、ワード線ドライバ１０７とビット線ドライバ１０５とは、抵抗変化素子の第１電極と第２電極との間に所定のパルス電圧を印加するパルス電圧印加手段に相当する。所定のパルス電圧とは、電流抑制素子の電流オン時の電圧降下値と、抵抗変化素子への書き込みあるいは読み出し時の抵抗変化素子の電圧降下値の和またはそれよりも大きな電圧である。
以下、電圧印加の場合、ビット線を基準に各電圧が印加されるものとする。
制御部１０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、初期モード（第１回目の書き込み過程の前に選択されるモード）、書き込みモード（上記の書き込み過程及び消去過程に該当）及び読み出しモードのうちのいずれか１つのモードを選択する。
初期モードにおいて、制御部１０３は、初期電圧パルスをワード線ドライバ１０７、またはビット線ドライバ、あるいはその両方に出力する。
また、書き込みモードにおいて、制御部１０３は、外部回路から受け取った入力データＤｉｎに応じて、書き込み電圧パルスまたは消去電圧パルスをワード線ドライバ１０７、またはビット線ドライバ、あるいはその両方に出力する。
さらに、読み出しモードの場合、制御部１０３は、読み出し電圧を、例えばワード線ドライバ１０７に出力する。この読み出しモードでは、制御部１０３はさらに、ビット線ドライバ１０５から出力される信号ＩREADを受け取り、この信号ＩREADに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。この信号ＩREADは、読み出しモードのときにワード線Ｗ１，Ｗ２，Ｗ３，…を流れる電流の電流値を示す信号である。
行デコーダ１０６は、アドレスバッファ１０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、ワード線Ｗ１，Ｗ２，Ｗ３，…のうちの何れか一つを選択する。ワード線ドライバ１０７は、行デコーダ１０６の出力信号に基づいて、行デコーダ１０６によって選択されたワード線に活性化電圧を印加する。
列デコーダ１０４は、アドレスバッファ１０２から出力された列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１，Ｂ２，Ｂ３，…のうちの何れか一つを選択する。
ビット線ドライバ１０５は、列デコーダ１０４の出力信号に基づいて、列デコーダ１０４によって選択されたビット線を接地状態にしてもよい。
なお、本実施の形態は、１層型のクロスポイント型記憶装置であるが、メモリアレイを積層することにより複層型のクロスポイント型記憶装置としてもよい。
また、抵抗変化素子と電流抑制素子とは、その位置関係が入れ替わっていてもよい。すなわち、ビット線が抵抗変化素子に、ワード線が電流抑制素子にそれぞれ接続されていてもよい。
さらに、ビット線及びワード線のうちのいずれか一方または両方が抵抗変化素子における電極を兼ねるような構成であってもよい。
［不揮発性記憶装置の動作］
以下、上述したように構成される不揮発性記憶装置１００の動作例を、上記の初期モード、書き込みモード及び読み出しモードの各モードに分けて説明する。なお、ビット線及びワード線を選択する方法、並びに電圧パルスを印加する方法などについては、周知のものが利用可能であるため、詳細な説明を省略する。
以下では、メモリセルＭＣ２２に対して書き込み／読み出しを行う場合を例にして説明する。
〔初期モード〕
初期モードにおいては、一度に複数の抵抗変化素子に対して初期電圧パルスＶ０を与えるか、１つずつ順に、すべての抵抗変化素子に対して初期電圧パルスＶ０を与える。すなわち、例えばビット線ドライバ１０５により各ビット線が接地されるとともに、ワード線ドライバ１０７により各ワード線と制御部１０３とが電気的に接続される。そして、制御部１０３により、各ワード線に初期電圧ＶINITIALが印加される。ここで、抵抗変化素子に印加される初期電圧パルスＶ０の電圧値は、例えば＋２．５Ｖに、パルス幅は１００ｎｓに設定される。
以上のような動作により、すべての抵抗変化素子において金属酸化物層の抵抗値が初期抵抗値Ｒ０から抵抗値Ｒ１へ減少する。
〔書き込みモード〕
抵抗変化素子ＭＣ２２１に「１」を表す１ビットデータを書き込む（記憶する）場合、例えばビット線ドライバ１０５によりビット線Ｂ２が接地され、ワード線ドライバ１０７によりワード線Ｗ２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み電圧パルスＶWRITEが印加される。ここで、選択された抵抗変化素子に印加される書き込み電圧パルスＶｗの電圧値は、例えば−１．２Ｖに、パルス幅は１００ｎｓに設定される。
以上のような動作により、選択された抵抗変化素子ＭＣ２２１には書き込み電圧パルスＶｗが印加されるので、抵抗変化素子ＭＣ２２１は、「１」に対応する低抵抗状態になる。
他方、選択された抵抗変化素子ＭＣ２２１に「０」を表す１ビットデータを書き込む（リセット、消去する）場合には、例えばビット線ドライバ１０５によりビット線Ｂ２が接地され、ワード線ドライバ１０７によりワード線Ｗ２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ２にリセット（消去）電圧パルスＶRESETが印加される。ここで、選択された抵抗変化素子に印加される消去電圧パルスＶｅの電圧値は、例えば＋２．０Ｖに、パルス幅は１００ｎｓに設定される。
以上のような動作により、選択された抵抗変化素子ＭＣ２２１の抵抗変化素子には消去電圧パルスＶｅが印加されるので、抵抗変化素子ＭＣ２２１の金属酸化物層は、「０」に対応する高抵抗状態になる。
〔読み出しモード〕
選択された抵抗変化素子ＭＣ２２１に書き込まれているデータを読み出す場合、例えばビット線ドライバ１０５によりビット線Ｂ２が接地され、ワード線ドライバ１０７によりワード線Ｗ２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に読出電圧ＶREADが印加される。ここで、選択された抵抗変化素子ＭＣ２２１に印加される読出電圧Ｖｒの電圧値は＋０．５Ｖに設定される。
抵抗変化素子ＭＣ２２１に読出電圧Ｖｒが印加されると、抵抗変化素子ＭＣ２２１の金属酸化物層の抵抗値に応じた電流値を有する読み出し電流ＩREADがビット線Ｂ２とワード線Ｗ２との間に流れる。制御部１０３は、この読み出し電流ＩREADの電流値を検知し、その電流値と読出電圧Ｖｒとに基づいて抵抗変化素子ＭＣ２２の抵抗状態を検出する。
選択された抵抗変化素子ＭＣ２２１の金属酸化物層が低抵抗状態であれば、抵抗変化素子ＭＣ２２１に書き込まれているデータが「１」であることが分かる。他方、高抵抗状態であれば、抵抗変化素子ＭＣ２２１に書き込まれているデータが「０」であることが分かる。
以上のように動作することにより、不揮発性記憶装置１００は、安定した高速動作を実現することができる。
なお、上記では、ビット線を接地し、ワード線に所定の電圧パルスを印加するような構成について説明したが、ビット線、ワード線それぞれに別々の電圧パルスを印加し、その電位差が所定の電圧になるように構成してもよい。
また、上記には、各モードにおける動作や回路の一例を示したが、本発明に係る初期電圧印加が実施可能な動作や回路構成であれば、他の動作や回路を用いても構わない。
（その他の実施の形態）
上記の各実施の形態において、金属酸化物層はタンタル酸化物の積層構造で構成されていたが、本発明はこれに限定されるわけではない。例えば、ハフニウム（Ｈｆ）酸化物の積層構造またはジルコニウム（Ｚｒ）酸化物の積層構造などであってもよい。
ハフニウム酸化物の積層構造を採用する場合は、第１ハフニウム酸化物の組成をＨｆＯxとし、第２ハフニウム酸化物の組成をＨｆＯyとすると、０．９≦ｘ≦１．６程度であって、ｙが１．８＜ｙ＜２．０程度、第２ハフニウム酸化物の膜厚は３ｎｍ以上、４ｎｍ以下であることが好ましい。
また、ジルコニウム酸化物の積層構造を採用する場合は、第１ジルコニウム酸化物の組成をＺｒＯxとし、第２ジルコニウム酸化物の組成をＺｒＯyとすると、０．９≦ｘ≦１．４程度であって、ｙが１．９＜ｙ＜２．０程度、第２ジルコニウム酸化物の膜厚は１ｎｍ以上、５ｎｍ以下であることが好ましい。
また、ハフニウム酸化物の場合は、Ｈｆターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上に第１のハフニウム酸化物層を形成する。第２のハフニウム酸化物層は第１のハフニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第１のハフニウム酸化物層の表面を暴露することにより形成できる。第１のハフニウム酸化物層の酸素含有率は、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
また、第２のハフニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第１のハフニウム酸化物層の組成をＨｆＯx、第２のハフニウム酸化物層の組成をＨｆＯyと表した場合、０．９≦ｘ≦１．６、１．８＜ｙ＜２．０、第２のハフニウム酸化物層の膜厚は３ｎｍ以上４ｎｍ以下の範囲で安定した抵抗変化特性を実現できる。
ジルコニウム酸化物の場合は、Ｚｒターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上に第１のジルコニウム酸化物層を形成する。第２のジルコニウム酸化物層は第１のジルコニウム酸化物層を形成後に、ＡｒガスとＯ2ガスのプラズマに第１のジルコニウム酸化物層の表面を暴露することにより形成できる。第１のジルコニウム酸化物層の酸素含有率は、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
また第２のジルコニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第１のジルコニウム酸化物層の組成をＺｒＯx、第２のジルコニウム酸化物層の組成をＺｒＯyと表した場合、０．９≦ｘ≦１．４、１．９＜ｙ＜２．０、第２のジルコニウム酸化物層の膜厚は１ｎｍ以上５ｎｍ以下の範囲で安定した抵抗変化特性を実現できる。
なお、上記の各実施の形態においては、上述したように安定した抵抗変化動作を実現することができるが、極めて稀に、書き込み過程または消去過程における書き込みに失敗する場合がある。そのように書き込みに失敗した場合において、初期電圧パルスを両電極間に印加する初期過程を実行し、その後書き込み過程及び消去過程を繰り返すようにすることによって、安定した動作を長期にわたり実現することが可能になる。
本発明の抵抗変化素子の駆動方法及び不揮発性記憶装置はそれぞれ、パーソナルコンピュータまたは携帯型電話機などの種々の電子機器に用いられる抵抗変化素子の駆動方法及び記憶装置などとして有用である。
１ 基板
２ 第１電極
３ 金属酸化物層
３ａ 第１のタンタル酸化物層
３ｂ 第２のタンタル酸化物層
４ 第２電極
５ 電源
１０ 抵抗変化素子
１１ 第１端子
１２ 第２端子
１００ 不揮発性記憶装置
１０１ メモリアレイ
１０２ アドレスバッファ
１０３ 制御部
１０４ 列デコーダ
１０５ ビット線ドライバ
１０６ 行デコーダ
１０７ ワード線ドライバ
２００ 不揮発性記憶装置
２０１ メモリアレイ
２０２ アドレスバッファ
２０３ 制御部
２０４ 行デコーダ
２０５ ワード線ドライバ
２０６ 列デコーダ
２０７ ビット線／プレート線ドライバ
Ｗ１，Ｗ２，Ｗ３ ワード線
Ｂ１，Ｂ２，Ｂ３ ビット線
ＭＣ１１１，ＭＣ１２１，ＭＣ１３１，ＭＣ２１１，ＭＣ２２１，ＭＣ２３１，ＭＣ３１１，ＭＣ３２１，ＭＣ３３１，ＭＣ２１１，ＭＣ２１２，ＭＣ２１３，ＭＣ２１４ 抵抗変化素子
ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ３１，ＭＣ３２，ＭＣ３３ メモリセル
Ｄ１１，Ｄ１２，Ｄ１３，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ３１，Ｄ３２，Ｄ３３ 電流抑制素子
Ｔ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２ アクセストランジスタ

Claims (9)

  1. 第１電極と、第２電極と、前記第１電極と前記第２電極間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加または減少する金属酸化物を備えた抵抗変化素子を駆動する駆動方法において、
    前記金属酸化物は、前記第１電極に接続された第１の酸化物層と、当該第１の酸化物層よりも酸素含有率が高く、前記第２電極に接続された第２の酸化物層とが積層されて構成されており、前記金属酸化物は、タンタル酸化物、ハフニウム酸化物、およびジルコニウム酸化物のいずれかであり、
    第１の極性を有する書き込み電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該金属酸化物の抵抗状態を高から低へ変化させて書き込み状態にする書き込み過程と、
    前記第１の極性とは異なる第２の極性を有する消去電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該金属酸化物の抵抗状態を低から高へ変化させて消去状態にする消去過程と、
    前記抵抗変化素子が製造されて出荷された後において、第１回目の書き込み過程の前に、前記第２の極性を有する初期電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該金属酸化物の初期状態の抵抗値を変化させる初期過程とを有し、
    前記金属酸化物の初期状態の抵抗値をＲ０、前記書き込み状態の抵抗値をＲＬ、前記消去状態の抵抗値をＲＨとし、前記初期電圧パルスの電圧値をＶ０、前記書き込み電圧の電圧値をＶｗ、前記消去電圧パルスの電圧値をＶｅとした場合に、
    Ｒ０＞ＲＨ＞ＲＬ
    且つ
    ｜Ｖ０｜＞｜Ｖｅ｜≧｜Ｖｗ｜
    を満たすことを特徴とする、抵抗変化素子の駆動方法。
  2. 前記初期過程後の前記金属酸化物の抵抗値をＲ１とした場合に、
    Ｒ０＞Ｒ１≧ＲＨ＞ＲＬ
    を満たす、請求項１に記載の抵抗変化素子の駆動方法。
  3. 前記第１の酸化物は、ＴａＯx（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、
    前記第２の酸化物は、ＴａＯy（但し、２．１≦ｙ≦２．５）で表される組成を有するタンタル酸化物で構成される、請求項１または２に記載の抵抗変化素子の駆動方法。
  4. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加または減少する金属酸化物を具備する抵抗変化素子と、
    前記抵抗変化素子に所定のパルス電圧を印加するパルス電圧印加手段と、
    を備え、
    前記金属酸化物は、前記第１電極に接続された第１の酸化物層と、当該第１の酸化物層よりも酸素含有率が高く、前記第２電極に接続された第２の酸化物層とが積層されて構成されており、前記金属酸化物は、タンタル酸化物、ハフニウム酸化物、およびジルコニウム酸化物のいずれかであり、
    前記パルス電圧印加手段は、
    第１の極性を有する書き込み電圧パルスを前記第１電極と前記第２電極間に印加することによって、前記金属酸化物の抵抗状態を高から低へ変化させて書き込み状態にし、
    前記第１の極性とは異なる第２の極性を有する消去電圧パルスを前記第１電極と前記第２電極間に印加することによって、前記金属酸化物の抵抗状態を低から高へ変化させて消去状態にし、
    前記抵抗変化素子が製造されて出荷された後において、第１回目の書き込み過程の前に、前記第２の極性を有する初期電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該金属酸化物の初期状態の抵抗値を変化させ、
    前記金属酸化物の初期状態の抵抗値をＲ０、前記書き込み状態の抵抗値をＲＬ、前記消去状態の抵抗値をＲＨとし、前記初期電圧パルスの電圧値をＶ０、前記書き込み電圧の電圧値をＶｗ、前記消去電圧パルスの電圧値をＶｅとした場合に、
    Ｒ０＞ＲＨ＞ＲＬ
    且つ
    ｜Ｖ０｜＞｜Ｖｅ｜≧｜Ｖｗ｜
    を満たす、不揮発性記憶装置。
  5. 前記初期電圧パルス印加後の前記金属酸化物の抵抗値をＲ１とした場合に、
    Ｒ０＞Ｒ１≧ＲＨ＞ＲＬ
    を満たす、請求項４に記載の不揮発性記憶装置。
  6. 前記第１の酸化物は、ＴａＯx（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、
    前記第２の酸化物は、ＴａＯy（但し、２．１≦ｙ≦２．５）で表される組成を有するタンタル酸化物で構成される、請求項４または５に記載の不揮発性記憶装置。
  7. 前記第１電極または前記第２電極に電気的に接続された電流抑制素子をさらに備える、請求項４から６のいずれか１項に記載の不揮発性記憶装置。
  8. 前記電流抑制素子がトランジスタである、請求項７に記載の不揮発性記憶装置。
  9. 前記電流抑制素子がダイオードである、請求項７に記載の不揮発性記憶装置。
JP2010534295A 2009-03-25 2010-03-25 抵抗変化素子の駆動方法及び不揮発性記憶装置 Active JP4628501B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009073296 2009-03-25
JP2009073296 2009-03-25
PCT/JP2010/002125 WO2010109876A1 (ja) 2009-03-25 2010-03-25 抵抗変化素子の駆動方法及び不揮発性記憶装置

Publications (2)

Publication Number Publication Date
JP4628501B2 true JP4628501B2 (ja) 2011-02-09
JPWO2010109876A1 JPWO2010109876A1 (ja) 2012-09-27

Family

ID=42780572

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010534295A Active JP4628501B2 (ja) 2009-03-25 2010-03-25 抵抗変化素子の駆動方法及び不揮発性記憶装置

Country Status (4)

Country Link
US (2) US8279658B2 (ja)
JP (1) JP4628501B2 (ja)
CN (1) CN102047422B (ja)
WO (1) WO2010109876A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012169198A1 (ja) * 2011-06-10 2012-12-13 パナソニック株式会社 不揮発性記憶素子、その製造方法及び初期ブレーク方法、並びに不揮発性記憶装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009107370A1 (ja) * 2008-02-25 2009-09-03 パナソニック株式会社 抵抗変化素子の駆動方法およびそれを用いた抵抗変化型記憶装置
JP4485605B2 (ja) * 2008-09-30 2010-06-23 パナソニック株式会社 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
WO2011096194A1 (ja) 2010-02-02 2011-08-11 パナソニック株式会社 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
JP5121864B2 (ja) * 2010-03-02 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
JP5431267B2 (ja) * 2010-08-04 2014-03-05 パナソニック株式会社 抵抗変化素子の駆動方法及び不揮発性記憶装置
JP5369071B2 (ja) * 2010-09-30 2013-12-18 シャープ株式会社 可変抵抗素子のフォーミング処理方法、及び、不揮発性半導体記憶装置
EP2626902B1 (en) * 2010-10-08 2016-05-04 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile storage element and method for manufacturing same
CN102568582A (zh) * 2010-12-24 2012-07-11 三星电子株式会社 可变电阻器件、包括可变电阻器件的半导体器件及操作方法
US8927331B2 (en) 2011-03-10 2015-01-06 Panasonic Corporation Method of manufacturing nonvolatile memory device
US9153319B2 (en) * 2011-03-14 2015-10-06 Panasonic Intellectual Property Management Co., Ltd. Method for driving nonvolatile memory element, and nonvolatile memory device having a variable resistance element
US9390797B2 (en) 2011-12-13 2016-07-12 Panasonic Intellectual Property Management Co., Ltd. Driving method of variable resistance element and non-volatile memory device
JP5602175B2 (ja) * 2012-03-26 2014-10-08 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
JP2014211937A (ja) * 2013-04-03 2014-11-13 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP6509037B2 (ja) * 2015-05-22 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置、それを備えた半導体システム及び半導体装置の制御方法
TWI774436B (zh) * 2016-09-21 2022-08-11 中國大陸商合肥睿科微電子有限公司 用於初始化電阻式記憶體裝置之技術
CN112086118A (zh) * 2019-06-14 2020-12-15 旺宏电子股份有限公司 可变电阻式存储器、其编程方法及电压编程方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204139B1 (en) 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
TWI355661B (en) 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
JP4313372B2 (ja) * 2005-05-11 2009-08-12 シャープ株式会社 不揮発性半導体記憶装置
JP4594878B2 (ja) * 2006-02-23 2010-12-08 シャープ株式会社 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
WO2008047711A1 (fr) 2006-10-16 2008-04-24 Panasonic Corporation Réseau d'élément de stockage non-volatile et son procédé de fabrication
US7525786B1 (en) 2006-10-18 2009-04-28 Douglas Stephen C Extendable electronic immobilization staff
WO2008149484A1 (ja) 2007-06-05 2008-12-11 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP4280302B2 (ja) 2007-06-22 2009-06-17 パナソニック株式会社 抵抗変化型不揮発性記憶装置
CN101828262B (zh) * 2007-10-15 2012-06-06 松下电器产业株式会社 非易失性存储元件和使用该非易失性存储元件的非易失性半导体装置
JP2009141225A (ja) * 2007-12-07 2009-06-25 Sharp Corp 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置
JP5170107B2 (ja) * 2007-12-07 2013-03-27 富士通株式会社 抵抗変化型メモリ装置、不揮発性メモリ装置、およびその製造方法
WO2009107370A1 (ja) 2008-02-25 2009-09-03 パナソニック株式会社 抵抗変化素子の駆動方法およびそれを用いた抵抗変化型記憶装置
JP5488463B2 (ja) * 2008-06-20 2014-05-14 日本電気株式会社 半導体記憶装置及びその動作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012169198A1 (ja) * 2011-06-10 2012-12-13 パナソニック株式会社 不揮発性記憶素子、その製造方法及び初期ブレーク方法、並びに不揮発性記憶装置
JP5270809B2 (ja) * 2011-06-10 2013-08-21 パナソニック株式会社 不揮発性記憶素子、及び不揮発性記憶装置

Also Published As

Publication number Publication date
WO2010109876A1 (ja) 2010-09-30
US8395930B2 (en) 2013-03-12
US8279658B2 (en) 2012-10-02
CN102047422B (zh) 2013-04-24
US20120320661A1 (en) 2012-12-20
CN102047422A (zh) 2011-05-04
JPWO2010109876A1 (ja) 2012-09-27
US20110080770A1 (en) 2011-04-07

Similar Documents

Publication Publication Date Title
JP4628501B2 (ja) 抵抗変化素子の駆動方法及び不揮発性記憶装置
JP4202411B2 (ja) 抵抗変化型素子および抵抗変化型記憶装置
JP4485605B2 (ja) 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
JP4607252B2 (ja) 抵抗変化素子の駆動方法およびそれを用いた抵抗変化型記憶装置
US8125817B2 (en) Nonvolatile storage device and method for writing into the same
US8179714B2 (en) Nonvolatile storage device and method for writing into memory cell of the same
JP4778125B1 (ja) 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
JP4308884B2 (ja) 抵抗変化型記憶装置、不揮発性スイッチング装置
US7964869B2 (en) Memory element, memory apparatus, and semiconductor integrated circuit
JPWO2008081742A1 (ja) 抵抗変化型素子、抵抗変化型記憶装置、および抵抗変化型装置
JP2011034637A (ja) 不揮発性半導体記憶装置
JP5069339B2 (ja) 不揮発性可変抵抗素子の抵抗制御方法
JP5312709B1 (ja) 抵抗変化素子の駆動方法及び不揮発性記憶装置
JP5431267B2 (ja) 抵抗変化素子の駆動方法及び不揮発性記憶装置
JP2011233211A (ja) 抵抗変化素子の駆動方法及び不揮発性記憶装置
JP2012169000A (ja) 抵抗変化素子の駆動方法、不揮発性記憶装置、抵抗変化素子および多値記憶方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101019

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101109

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4628501

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250