KR20040107435A - 비휘발성 반도체 기억장치 및 그 제어방법 - Google Patents

비휘발성 반도체 기억장치 및 그 제어방법 Download PDF

Info

Publication number
KR20040107435A
KR20040107435A KR1020040043351A KR20040043351A KR20040107435A KR 20040107435 A KR20040107435 A KR 20040107435A KR 1020040043351 A KR1020040043351 A KR 1020040043351A KR 20040043351 A KR20040043351 A KR 20040043351A KR 20040107435 A KR20040107435 A KR 20040107435A
Authority
KR
South Korea
Prior art keywords
voltage
programming
pulse
memory cell
erasing
Prior art date
Application number
KR1020040043351A
Other languages
English (en)
Other versions
KR100547969B1 (ko
Inventor
모리모토히데노리
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20040107435A publication Critical patent/KR20040107435A/ko
Application granted granted Critical
Publication of KR100547969B1 publication Critical patent/KR100547969B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

비휘발성 반도체 기억장치는, 반도체 기판 상에 전기적 스트레스에 의한 전기저항의 변화에 따라 정보를 기억하는 가변저항소자의 일단과 선택 트랜지스터의 드레인을 접속하여 각각 형성된 복수의 메모리셀을 행방향 및 열방향으로 배열하는 메모리 어레이(101)와, 메모리셀에 접속된 소스선과 비트선에 인가되는 판독 전압과 소거 전압 및 프로그래밍 전압을 스위칭하기 위한 전압스위칭 회로(110)와, 펄스전압인가회로 (108)를 포함하여 이루어진다. 상기 메모리 어레이에 있어서, 프로그래밍 또는 소거되는 메모리셀에 접속된 비트선과 소스선에, 전압스위칭 회로(110)를 통해 상기 비트선과 소스선에 대응되는 프로그래밍 전압이나 소거전압이 인가되는 상태에서, 펄스전압인가회로(108)는 메모리셀에 접속된 선택 트랜지스터의 게이트 전극에 접속된 워드선에 프로그래밍 또는 소거용 전압펄스를 인가한다.

Description

비휘발성 반도체 기억장치 및 그 제어방법 {Nonvolatile semiconductor memory device and control method thereof}
본 발명은 반도체 기판 상에 전압인가에 의한 전기저항의 변화에 따라 정보를 기억하는 가변저항소자의 일단과 선택 트랜지스터의 드레인을 접속하여 각각 형성된 복수의 메모리셀을, 행방향 및 열방향으로 배열하는 메모리 어레이를 갖는 비휘발성 반도체 기억장치 및 그 제어방법에 관한 것으로, 특히, 본 발명은 프로그래밍 또는 소거시 메모리셀에 전압을 인가하는 방법에 관한 것이다.
최근에는, 언제 어디서나 쉽게 정보를 얻어 자유롭게 정보를 휴대하기가 점점 용이해지고 있다. 휴대전화와 PDA(Personal Digital Assistant ; 개인휴대용정보단말기)로 대표되는 모바일기기의 보급으로 사용자는 장소와 시간에 관계없이 다양한 정보에 접근할 수 있다. 그럼에도 불구하고, 모바일기기의 배터리 수명과 정보엑세스 속도 등의 모바일기기의 성능은 아직 충분히 높지 못하므로, 그 성능개선이 매우 필요하다. 특히, 배터리 수명은 모바일기기의 유용성을 결정하는 주 성능의 하나이므로, 전력소모의 감소는 모바일기기의 구성에서 강력하게 요구된다.
그 주요 장치의 하나로, 비휘발성 반도체 메모리는 더욱 중요하다. 모바일기기는, 활성 동작상태에서는 논리함수를 실행하기 위한 논리회로의 전력소모가 지배적이지만, 대기상태에서는 기억장치의 전력소모가 지배적이다. 이때, 대기상태에서의 전력소모는 모바일기기의 배터리 구동시간이 증가함에 따라서 더욱 중요하다. 비휘발성 반도체 기억장치를 사용함으로써, 대기상태에서 비휘발성 반도체 메모리에 전력을 공급할 필요가 없으며, 이에 따라 전력소모를 극한까지 감소시킬 수 있다.
비휘발성 반도체 메모리는 플래시메모리, FeRAM(Ferroelectric Random Access Memory) 등을 포함하며, 그들 중 다수는 이미 실용화되었다. 상기 비휘발성 반도체 메모리는 고속, 재기록 내성, 전력소모 등에서 트래드오프(tradeoff)를 갖는다. 요구되는 특성을 모두 만족하는 이상적인 비휘발성 반도체 메모리의 연구 개발이 이루어지고 있다. 신소재를 사용한 비휘발성 반도체 기억장치는 이미 제안되고 있는데, RRAM(Resistance Random Access Memory)은 기대되는 비휘발성 반도체 메모리 중 하나이다. RRAM이 고속, 대용량, 낮은 전력소모 등의 높은 잠재력을 갖기 때문이며, RRAM은 그 장래성이 기대된다.
공지문헌[Zhuang H.H. 등에 의한, "Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)", IEDM, 논문번호 7.5, 2002년 12월]은, Pr1-xCaXMnO3(0<x<1, 이하, 약어로 "PCMO"라고 함.)와 같은 CMR(초거대 자기저항)과 HTSC(고온 초전도)를 보이는 페로브스카이트형 결정구조의 망간을 함유하는 산화물에 전압 펄스를 인가함으로써 저항값이 변화되는 RRAM을 기술하고 있다.
구체적인 특성으로서, 수직축이 저항값을, 수평축이 펄스 인가회수를 각각 표시하는 도 13은, 100nm 두께의 PCMO에 ±5V의 100나노세컨드의 펄스가 인가될 때 저항값의 변화를 나타낸다. 펄스 인가로 저항값은 1㏀과 1㏁ 사이에서 변하고, 세 자릿수의 큰 저항값 변화는 100번 이상 가역적으로 발생한다. 수직축이 저항값을, 수평축이 4V, 5나노세컨드 펄스 인가횟수를 표시하는 도 14는, 펄스 인가횟수에 따라 가변저항소자의 저항값이 아날로그 식으로 변하는 것을 나타낸다. 이때, 저저항상태(예를 들어, 1㏀ 이하)와 고저항상태(100㏀ 이상)의 두 상태뿐만 아니라 임의 저항상태를 설정할 수 있다. 따라서, 예를 들면, 도 17에 도시된 바와 같이 10㏀ 부터 1㏁ 사이에서 저항값을 네 가지 상태로 분할함으로써, 저항값은 다치를 가질 수 있으며, 비트코스트(bit cost)가 감소될 수 있다. 이러한 가변저항소자를 메모리 캐리어로 사용함으로써, 이상적인 고속, 대용량의 비휘발성 반도체 메모리를 실현하는 것이 가능할 것으로 기대된다.
그러나, 공지문헌[Hsu S.T. 등에 의한, "Charge Transport Property in Non-Volatile Resistor Random Access Memory(RRAM)", Non-Volatile Semiconductor Memory Workshop 2003, pp.97-98, 2003년 2월]은, 도 15와 도 16에 도시된 바와 같이, 전류의 로그값(LogI)의 수직축 및, 전압의 루트값(√V)의 수평축 그래프 상에, 고저항상태와 저저항상태 각각에 있어서의 전류(I)-전압(V) 특성이 플로팅되면 가변저항소자의 전기전도 특성은 거의 선형이다. 이 결과로부터, 고저항상태와 저저항상태 각각에서의 각 전기전도 특성은 풀-프렌켈(Poole-Frenkel)형의 비선형 전기전도 특성을 표시함을 알 수 있다.
가변저항소자에서의 풀-프렌켈형 전기전도 특성으로서, 전류 I와 전압 V 사이의 관계를 I∝Exp(√V)로 표현한다. 이는, 전류-전압 특성이 매우 높은 비선형성을 가지며, 작은 전압 변화가 큰 전류량 변화를 야기한다는 것을 도시한다. 결국, 데이터를 프로그래밍 또는 소거하기 위해 가변저항소자에 동일한 전압을 인가했을 때, 가변저항소자의 저저항상태(이하, RL로 함.)로부터 고저항상태(이하, RH로 함.)로 바뀌는 프로그래밍임계 전압이나, RH에서 RL로 바뀌는 소거임계 전압에 변화가 있다면, 가변저항소자의 전류량에 매우 큰 변화가 발생하며, 프로그래밍 또는 소거시 소모된 전류가 증가한다.
본 발명은 이러한 문제를 고려하여 이루어진 것으로, 그 목적은, 메모리셀이 전압인가에 의한 전기저항의 변화에 따라 정보를 기억하는 가변저항소자를 포함하고, 프로그래밍 또는 소거시 전류소모의 증가를 억제하면서 확실한 메모리셀로의 데이터 프로그래밍과 메모리셀로부터의 소거를 실현할 수 있는 비휘발성 반도체 기억장치와 그 제어방법을 제공하는 데에 있다.
도 1은 본 발명에 의한 비휘발성 반도체 기억장치의 일실시예에 있어서의 전체적 구성을 보인 블록도
도 2는 본 발명에 의한 비휘발성 반도체 기억장치에 사용되는 메모리셀의 구조를 개략적으로 도시하는 단면도
도 3은 본 발명에 의한 비휘발성 반도체 기억장치에 사용되는 메모리 어레이의 구성 일예를 도시하는 회로도
도 4는 본 발명에 의한 비휘발성 반도체 기억장치에 사용되는 메모리 어레이의 다른 구성예를 도시하는 회로도
도 5는 도 3의 메모리 어레이의 주요 부분을 도시하는 개략도
도 6은 도 4의 메모리 어레이의 주요 부분을 도시하는 개략도
도 7은 본 발명에 의한 비휘발성 반도체 기억장치에 사용되는 메모리셀의 프로그래밍 또는 소거 동작을 설명하는 회로도
도 8은 본 발명에 의한 비휘발성 반도체 기억장치에 사용되는 메모리셀의 프로그래밍 또는 소거 동작을 설명하는 등가회로도
도 9는 본 발명에 의한 비휘발성 반도체 기억장치에 사용되는 메모리셀의 프로그래밍 동작을 상세히 설명하는 등가회로도
도 10은 본 발명에 의한 비휘발성 반도체 기억장치에 사용되는 메모리셀의 프로그래밍 동작에 있어서 게이트 전압의 의존성을 도시하는 도면
도 11은 본 발명에 의한 비휘발성 반도체 기억장치에 사용되는 메모리셀의 소거 동작을 상세히 설명하는 등가회로도
도 12는 본 발명에 의한 비휘발성 반도체 기억장치에 사용되는 메모리셀의 소거 동작에 있어서 게이트 전압의 의존성을 도시하는 도면
도 13은 가변저항소자의 스위칭 특성을 도시하는 특성도
도 14는 가변저항소자의 스위칭 특성을 도시하는 특성도
도 15는 가변저항소자의 저저항상태에서의 비선형 전류-전압 특성을 도시하는 특성도
도 16은 가변저항소자의 고저항상태에서의 비선형 전류-전압 특성을 도시하는 특성도
도 17은 다치 메모리셀에 가변저항소자를 사용하는 경우, 다치 레벨 범위를 도시하는 도면
도 18은 본 발명에 의한 비휘발성 반도체 기억장치의 제어방법의 일실시예에서 메모리셀의 프로그래밍 과정을 도시하는 플로우차트
도 19는 본 발명에 의한 비휘발성 반도체 기억장치의 제어방법의 일실시예에서 메모리셀의 소거 과정을 도시하는 플로우차트
도 20은 본 발명에 의한 비휘발성 반도체 기억장치의 다른 실시예에 있어서의 전체적 구성을 도시하는 블록도
도 21은 본 발명에 의한 비휘발성 반도체 기억장치의 제어방법의 다른 실시예에서 메모리셀의 프로그래밍 과정을 도시하는 플로우차트
도 22는 본 발명에 의한 비휘발성 반도체 기억장치의 제어방법의 다른 실시예에서 메모리셀의 소거 과정을 도시하는 플로우차트
상기 목적을 달성하기 위해 본 발명은,
반도체 기판 상에 전기적 스트레스에 의한 전기저항의 변화에 따라 정보를기억하는 가변저항소자의 일단과 선택 트랜지스터의 드레인을 접속하여 각각 형성된 복수의 메모리셀을, 행방향 및 열방향으로 배열하는 메모리 어레이; 동일 행에서의 상기 복수 메모리셀의 선택 트랜지스터의 게이트에 접속되는 워드선; 동일 행 또는 동일 열에서의 상기 복수 메모리셀의 선택 트랜지스터 소스에 접속되는 소스선; 동일 열에서의 상기 복수 메모리셀의 가변저항소자 타단에 접속되는 비트선; 상기 메모리셀로의 정보 프로그래밍, 상기 메모리셀로부터의 정보 소거 및 판독에 대한 제어를 실행하는 제어회로; 상기 소스선과 비트선에 인가되는 판독 전압과 소거 전압 및 프로그래밍 전압을 스위칭하는 전압스위칭 회로; 상기 메모리셀로부터 정보를 판독하는 판독회로; 및 상기 메모리 어레이에서 프로그래밍 또는 소거되는 메모리셀에 접속된 비트선과 소스선에, 전압스위칭 회로를 통해 상기 비트선과 소스선에 대응되는 프로그래밍 전압이나 소거 전압이 인가되는 상태에서, 상기 메모리셀에 접속된 워드선에 프로그래밍 또는 소거용 전압펄스를 인가하는 펄스전압인가회로를 포함하는 비휘발성 반도체 기억장치를 제공한다.
그리고, 상기 목적을 달성하기 위해 본 발명은,
반도체 기판 상에 전기적 스트레스에 의한 전기저항의 변화에 따라 정보를 기억하는 가변저항소자의 일단과 선택 트랜지스터의 드레인을 접속하여 각각 형성된 복수의 메모리셀을, 행방향 및 열방향으로 배열하는 메모리 어레이; 동일 행에서의 상기 복수 메모리셀의 선택 트랜지스터의 게이트에 접속되는 워드선; 동일 행 또는 동일 열에서의 상기 복수 메모리셀의 선택 트랜지스터 소스에 접속되는 소스선; 동일 열에서의 상기 복수 메모리셀의 가변저항소자 타단에 접속되는 비트선;상기 메모리셀로의 정보 프로그래밍, 상기 메모리셀로부터의 정보 소거 및 판독에 대한 제어를 실행하는 제어회로; 상기 소스선과 비트선에 인가되는 판독 전압과 소거 전압 및 프로그래밍 전압을 스위칭하는 전압스위칭 회로; 및 상기 메모리셀로부터 정보를 판독하는 판독회로를 포함하는 비휘발성 반도체 기억장치에 있어서, 상기 메모리 어레이에서 프로그래밍 또는 소거되는 메모리셀에 접속된 비트선과 소스선에, 전압스위칭 회로를 통해 상기 비트선과 소스선에 대응되는 프로그래밍 전압이나 소거 전압이 인가되는 상태에서, 상기 메모리셀에 접속된 워드선에 프로그래밍 또는 소거용 전압펄스를 인가하고, 프로그래밍 또는 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법을 제공한다.
바람직하게는, 본 발명에 의한 비휘발성 반도체 기억장치 및 그 제어방법에 있어서, 워드선에 프로그래밍 또는 소거용 전압펄스를 인가하는 경우, 프로그래밍 때는 프로그래밍용으로 조정된 전압값의 전압펄스를 발생하고, 소거할 때는 소거용으로 조정된 전압값의 전압펄스를 발생한다.
더욱 바람직하게는, 본 발명에 의한 비휘발성 반도체 기억장치 및 그 제어방법에 있어서, 프로그래밍 또는 소거되는 메모리셀에 있어서 선택 트랜지스터의 게이트에 전압펄스를 인가할 때, 상기 비트선과 소스선에 인가된 프로그래밍 전압과 소거 전압 사이의 전압차의 절대값으로부터 상기 선택 트랜지스터의 드레인-소스 전압을 빼서 얻는 전압값은, 상기 가변저항소자에서 데이터를 소거하기 위해 필요한 소거임계 전압이나 가변저항소자에 데이터를 프로그래밍하기 위해 필요한 프로그래밍임계 전압 보다 크게 설정된다.
더욱 바람직하게는, 본 발명에 의한 비휘발성 반도체 기억장치 및 그 제어방법에 있어서, 전압펄스의 전압값은, 프로그래밍 또는 소거되는 메모리셀에 있어서 선택 트랜지스터의 게이트에 전압펄스를 인가할 때, 상기 선택 트랜지스터가 전압펄스의 인가기간 중 적어도 한 기간에 포화영역에서 작동하도록 설정된다.
본 발명에 의한 비휘발성 반도체 기억장치 및 그 제어방법에 있어서, 상기 비트선이나 소스선 또는 워드선에는, 상기 비트선과 소스선에 인가되는 프로그래밍 전압 또는 소거 전압을 인가하고, 프로그래밍 전압 또는 소거 전압이 인가되지 않은 소스선이나 비트선에는, 워드선에 인가된 전압펄스를 인가한다. 이와 같은 방식으로, 프로그래밍 또는 소거시, 비트선과 워드선 사이의 관계 또는 소스선과 워드선 사이의 관계를 바꿈으로써, 본 발명에 의한 비휘발성 반도체 기억장치 및 그 제어방법과 동일한 효과를 나타낼 수 있다.
이하, 본 발명에 의한 비휘발성 반도체 기억장치 및 그 제어방법(이하, "본 발명의 장치"와 "본 발명의 방법"이라고 함.)의 실시예를 도면을 참고하여 설명하기로 한다.
[제 1실시예]
도 1은 본 발명의 장치(100)의 블록도이다. 본 발명의 장치(100)는 메모리 어레이(101)에 정보를 기억하는 구성을 가지며, 상기 메모리 어레이(101)는 복수 메모리셀을 배열함으로써 이루어진다. 메모리 어레이(101) 안의 메모리셀은 정보를 기억하거나 이 메모리셀로부터 정보를 판독할 수 있다.
어드레스선(102)으로부터 입력된 어드레스에 대응하는 메모리 어레이(101)안의 특정 메모리셀에 정보가 기억된다. 그 정보는 데이터선(103)을 지나 장치 외부로 출력된다. 워드선 디코더(104)는 어드레스선(102)에 입력된 펄스에 대응하는 메모리 어레이(101)의 워드선을 선택하고, 비트선 디코더(105)는 어드레스선(102)에 입력된 어드레스펄스에 대응하는 메모리 어레이(101)의 비트선을 선택하며, 또한 소스선 디코더(106)는 어드레스선(102)에 입력된 어드레스펄스에 대응하는 메모리 어레이(101)의 소스선을 선택한다. 제어회로(109)는 메모리 어레이(101)의 프로그래밍, 소거 및 판독을 제어한다. 상기 제어회로(109)는 어드레스선(102)으로부터 입력된 어드레스펄스, 데이터선(103)으로부터 입력된 데이터입력(프로그래밍시) 및 제어펄스선(111)으로부터 입력된 제어입력펄스를 기초로 하여, 워드선 디코더(104), 비트선 디코더(105), 소스선 디코더(106), 전압스위칭 회로(110) 및 펄스전압인가회로(108)를 제어함으로써, 메모리 어레이(101)의 프로그래밍 동작, 소거 동작 및 판독 동작을 제어한다. 도 1에 보인 예와 같이, 제어회로(109)는 도시되지 않았으나 일반적인 회로로서의 어드레스 버퍼회로, 데이터입출력 버퍼회로 및 제어입력 버퍼회로의 기능을 갖는다.
상기 전압스위칭 회로(110)는 메모리 어레이(101)의 프로그래밍, 소거 및 판독시 필요한 비트선 전압과 소스선 전압을 인가한다. Vcc는 장치에 공급되는 전압을, Vss는 접지전압을, Vpp는 프로그래밍용 또는 소거용 전압을 나타낸다. 상기 펄스전압인가회로(108)는 워드선 디코더(104)에 의해 선택된 워드선에 펄스전압을 인가한다. 상기 펄스전압인가회로(108)는 동일한 펄스전압을 하나 이상의 워드선에 동시에 인가할 수 있고, 다른 전압레벨의 펄스전압을 둘 이상의 워드선에 동시에인가할 수 있다. 한편, 비트선 디코더(105)와 판독회로(107)를 통해 메모리 어레이(101)로부터 데이터를 판독한다. 상기 판독회로(107)는 데이터의 상태를 판정하고, 제어회로(109)에 그 결과를 보내며, 데이터선(103)에 그것을 출력한다.
도 2는 메모리 어레이(101)의 구성요소로서의 메모리셀(11)의 개략 단면도이다. 도 2에 도시된 바와 같이, 메모리셀(11)은 드레인 영역(3)과 하부 전극(7)을 전기적으로 접속함과 동시에, 선택 트랜지스터(6)와 가변저항소자(10)를 직렬로 접속함으로써 형성된다. 상기 선택 트랜지스터(6)는, 게이트 산화막(4) 위에 형성된 게이트 전극(5)과 반도체기판(1)에 형성된 드레인 영역(3)과 소스 영역(2)으로 구성된다. 상기 가변저항소자(10)는, 하부 전극(7)과 상부 전극(9) 사이에 전압인가시 저항값이 변하는 가변저항재료(8)를 삽입함으로써 구성된다. 상기 상부 전극(9)은 비트선으로서 기능하는 금속배선(12)에 접속되고, 상기 게이트 전극(5)은 워드선에 접속되며, 소스 영역(2)은 소스선으로서 기능하는 금속배선(13)이나 확산층에 접속된다.
상기 가변저항소자(10)는, 전압인가에 의해 전기저항이 변하고 전압인가완료 후에도 변화된 전기저항이 유지되며 저항변화에 따라 데이터를 기억할 수 있는 비휘발성 기억소자이며, 망간을 함유하는 페로브스카이트형 결정구조의 산화물로 이루어지는 CMR(초거대 자기저항) 기억소자이다. 상기 가변저항재료(8)로서는, 예를 들면, Pr1-xCaxMnO3, La1-xCaxMnO3(PCMO), La1-x-yCaxPbyMnO3(x<1, y<1, x+y<1) 등으로 표현되는 재료들로 형성된 막이 사용된다. 예컨대, Pr0.7Ca0.3MnO3, La0.65Ca0.35MnO3,La0.65Ca0.175Pb0.175MnO3등으로 이루어진 망간산화막은 MOCVD, 스핀코팅, 레이저애블레이션, 스퍼터링 등의 방법에 의해 형성된다.
가변저항소자(10)의 저항변화는 세자리 이상으로 크기 때문에, 저항값을 복수 영역들로 분할하고 영역들에 다른 정보를 정의할 때에도, 각 정보를 충분히 판정할 수 있다. 따라서, 상기 가변저항소자(10)는 1비트(바이너리 데이터) 이상의 다치 정보를 기억할 수 있다. 상기한 가변저항재료들은 비선형 전류-전압 특성을 갖는데, 자세하게는 위에서 설명한 풀-프렌켈형 비선형 전기전도 특성을 갖는다.
도 3과 도 4는 메모리 어레이(101)의 구성을 개략적으로 보인다. 두 구성에 있어서, 상기 메모리 어레이(101)는 m비트선(BL1∼BLm)과 n워드선(WL1∼WLn)의 교차점에 m×n메모리셀(11)이 배치된 구성으로 이루어진다. 도 3에서는 n소스선(SL1∼SLn)이 워드선과 평행하게 배치된 구성을 보이고, 도 4에서는 m소스선(SL1∼SLm)이 비트선과 평행하게 배치된 구성을 보인다. 도 5는 도 3에 도시된 바와 같이 워드선과 소스선이 평행한 메모리 어레이(101)의 일부분(네개의 셀)을 보인 개략도이다. 도 6은 도 4에 도시된 바와 같이 비트선과 소스선이 평행한 메모리 어레이의 일부분(두개의 셀)을 보인 개략도이다. 도 5와 도 6의 메모리 어레이(101)는 셀의 숫자는 다르지만, 거의 같은 면적을 갖는다. 도 2에 도시된 메모리셀의 단면구조는 도 5나 도6의 배치와는 직접 대응되지 않지만, 도 2에 도시된 메모리셀의 단면구조를 기초로 하여 비트선이나 소스선의 배열을 변화함으로써, 도 5나 도 6의 메모리셀 어레이에 사용할 수 있다.
메모리셀(11)을 일반적인 MOS집적회로 제조방법을 사용해 제조하는 경우, 소스선(SL)이 워드선(WL)과 평행한 메모리 어레이(도 5)에서는 소스선(SL)을 확산층에 의해 형성할 수 있다. 반면에, 소스선(SL)이 비트선(BL)과 평행한 메모리 어레이(도 6)에서는 소스선(SL)을 확산층에 의해 형성할 수 없다. 소스 확산영역에 컨택트를 제공하고, 두 셀마다 금속층의 소스선(SL)에 그 컨택트를 접속할 필요가 있다. 소스선(SL)이 비트선(BL) 사이에 형성되어야 하므로 셀영역이 확장된다.
소스선(SL)과 비트선(BL)이 서로 평행한 메모리 어레이(도 6)에서는, 프로그래밍과 소거시, 선택된 셀의 소스선(SL)과 비트선(BL)중 하나에는 프로그래밍전압 또는 소거전압(Vpp)을, 그외 다른 선에는 접지전압(Vss)을, 워드선에는 후술할 펄스전압을 인가하기에 충분하다. 따라서, 프로그래밍과 소거시 동일한 제어방법을 사용할 수 있고, 프로그래밍과 소거용 주변 회로들을 공통으로 사용할 수 있는 장점이 있다.
도 3의 메모리 어레이를 사용하여, 소거동작을 수행하기 위해 선택된 셀의 소스선에 Vpp를 인가하는 경우, 공통 워드선을 사용하며 동일한 행에서 선택되지 않은 셀의 선택 트랜지스터(6)는 온되고, Vpp는 소스 영역(2)에 인가된다. 이에 따라, 가변저항소자(10)에 전압이 인가되지 않도록 선택되지 않은 셀의 비트선 모두에 Vpp를 인가해야 하며, 그 제어는 복잡해진다. 어떤 메모리 어레이의 형태라도 사용할 수 있으나, 제조비용을 감안한다면 작은 셀영역을 갖는 도 3의 어레이를 사용하는 것이 바람직하다. 본 발명은 소스선의 연장방향을 제한하지 않고, 메모리 어레이의 구성은 도 3과 도 4에 보인 구성으로 제한하지 않으며, 반면 두 구성을수정해서 얻어지는 구성은 사용해도 좋다.
본 발명의 장치(100)의 제어방법은 아래에서 설명하기로 한다. 표 1은 메모리셀(11)의 프로그래밍과 소거시 단자에서의 전압조건을 보인다. 프로그래밍시에는, 상부 전극에는 Vpp가, 소스 영역에는 Vss가, 게이트 전극에는 후술할 전압진폭Vwp의 전압펄스가 인가되어 선택 트랜지스터(6)를 온 시킬 때, 가변저항소자(10)에는 저저항상태에서 고저항상태로 변하는 프로그래밍임계 전압의 스위칭전압 보다 크거나 같은 양전압이 인가되고, 저저항상태에서 고저항상태로 변한다(상부 전극이 하부 전극 보다 높은 전압을 갖는 경우, 이 전압 극성을 양으로 설정한다). 소거시에는, 프로그래밍 동작과 달리, 상부 전극에는 Vss가, 소스 영역에는 Vpp가, 게이트 전극에는 전압진폭Vwe의 전압펄스가 각각 인가되어 선택 트랜지스터(6)를 온 시킬 때, 가변저항소자(10)에는 절대값이 소거임계 전압 보다 크거나 같은 음전압이 인가되며, 가변저항소자(10)는 고저항상태에서 저저항상태로 변한다.
표 1
게이트 전극 상부 전극 소스 영역
프로그래밍 Vwp Vpp Vss
소거 Vwe Vss Vpp
본 발명의 장치(100)의 제어방법은 또한, 도 7에 도시된 메모리셀(11)의 등가회로를 사용함으로써 설명된다. 상기 선택 트랜지스터(6)와 가변저항소자(10)는 직렬로 접속되고, 선택 트랜지스터(6)의 소스 영역(2)과 가변저항소자(10)의 상부 전극(9)은 각각 도 2에 도시된 전압스위칭 회로(110)에 접속된다. 프로그래밍 또는소거시, Vpp(프로그래밍 또는 소거 전압)나 Vss(접지전압)는 선택적으로 인가된다. 펄스전압인가회로(108)는 선택 트랜지스터(6)의 게이트 전극(5)에 접속되고, "t" 시간의 펄스폭을 갖는 펄스전압과 Vwp나 Vwe의 전압진폭은 게이트 전극(5)에 인가될 수 있다.
선택 트랜지스터(6)가 온된 상태에서, 상기 선택 트랜지스터(6)는 ON상태의 저항값(Ron)을 갖는 저항소자(17)와 등가적으로 사용될 수 있고, 도 8에 도시된 등가회로로 표현될 수 있다. 도 8에서, 가변저항소자(10)의 저항값은 Rr로 표시하고, 선택 트랜지스터(6)로서의 저항소자(17)의 전압들은 Vds와 Vr로 표시했다.
선택 트랜지스터(6)가 포화영역에서 작동할 때, 드레인 전류는 드레인-소스 전압(Vds)의 변화에 응답하는 큰 변화를 보이지 않고, 저항소자(17)는 대개 정전류소자로 취급할 수 있다. 선택 트랜지스터(6)가 선형 영역(비포화 영역)에서 작동할 때, 드레인 전류는 소스-드레인 전압의 변화를 따르도록 변화한다.
메모리셀(11)에 데이터를 프로그래밍하기 위해, 처음에는, 상부 전극(9)에 프로그래밍 전압(Vpp)을, 소스 영역(2)에 접지전압(Vss)을 인가한다. Vpp를 상부 전극(9)에 인가할 때, 저항소자(17)에 인가되는 전압Vr은 수학식[1]로 표시되고, 선택 트랜지스터(6)의 드레인-소스 사이에 인가되는 전압Vds는 수학식[2]로 표시되며, 상부 전극(9)과 소스 영역(2) 사이의 전압차(Vpp-Vss)는 Vr과 Vds로 나뉜다.
Vr＝Vpp×Rr／(Rr＋Ron)...[1]
Vds＝Vpp×Ron／(Rr＋Ron)...[2]
게이트 전극(5)에 인가되는 펄스전압의 전압진폭Vwp에 의해 수학식[1]과 [2]에서 ON상태 저항(Ron)을 조정함으로써, 수학식[1]로 도시된 바와 같이 가변저항소자(10)에 인가되는 전압Vr을 조절할 수 있다. 따라서, 프로그래밍임계 전압 이상이며 가능한 한 큰 프로그래밍임계 전압에 가까운 전압을 가변저항소자(10)에 인가하기 위해 조정된, 전압진폭Vwp를 갖는 전압펄스는 게이트 전극(5)에 인가된다. Vr은, 선택 트랜지스터(6)에 흐르는 드레인 전류와 동일한 전류가 가변저항소자(10)에 흐를 때, 상부 전극(9)과 하부 전극(7) 사이에 인가되는 전압을 나타낸다. 전압진폭Vwp가 불필요하게 증가하고 ON상태 저항(Ron)이 과도하게 감소한다면, 프로그래밍임계 전압을 초과하는 전압이 가변저항소자(10)에 인가된다. 또한, 프로그래밍시 드레인 전류가 증가하여, 그 결과로, 프로그래밍시 전류소모가 증가한다.
기본적으로, 메모리셀(11)의 소거동작은 프로그래밍 동작과 같다. 그러나, 소거동작시 메모리셀(11)에서의 가변저항소자(10)의 저항값은 고저항상태이므로, 가변저항소자(10)에는 프로그래밍 때보다 작은 드레인 전류에 의해 소거임계전압을 인가할 수 있다. 따라서, 선택 트랜지스터(6)의 ON상태 저항(Ron)은 프로그래밍 동작 때보다 높게 설정할 수 있고, 게이트 전극(5)에 인가된 펄스전압의 전압진폭Vwe는 프로그래밍 때의 전압진폭Vwp 보다 작게 설정되어야 한다.
이하, 선택 트랜지스터(6) 내 게이트 전극(5)에 인가될 펄스전압의 프로그래밍할 때의 전압진폭Vwp와 소거할 때의 전압진폭Vwe, 각각의 조정은 도 9 내지 도 12를 참조하여 상세하게 설명하기로 한다. 도 9는, 프로그래밍 동작시 도 7에 도시된 메모리셀(11)의 단자에 인가된 전압들(Vpp, Vss, Vwp)과, 선택 트랜지스터(6)의 드레인-소스 전압(Vds) 드레인 전류와 ON상태 저항(Ron) 그리고, 가변저항소자(10)의 저저항상태에서의 저항(Rr0) 및 양단 전압(Vr0)을 도시한다.
메모리셀(11)의 프로그래밍 및 소거 테스트를 위해 사용된 샘플예로, 전압Vpp, Vss, Vwp는 각각 5V, 0V, 5.5V이다. 선택 트랜지스터(6)의 Vds, 드레인 전류 및 ON상태 저항(Ron)은 각각 3.6V, 1.95mA, 1.8㏀이다. 가변저항소자(10)의 저항(Rr0) 및 양단 전압(Vr0)은 각각 720Ω, 1.4V이다. 샘플 예에서, 펄스전압의 전압진폭Vwp는 5.5V이고, 프로그래밍임계 전압을 초과한 1.4V의 전압이 가변저항소자(10)에 인가되며, 저항값은 720Ω으로부터 고저항상태로 변한다.
도 10은 프로그래밍 동작시 전압진폭Vwp의 의존성을 도시한다. 즉, 프로그래밍 및 소거동작이 좌측에서 우측으로 반복되는 경우, 메모리셀(11)의 합성저항값(Rr＋Ron)이 변하는 것을 도시한다. 1V 이하의 소정 판독 전압이 비트선에 인가되고, 불필요한 프로그래밍과 소거 동작은 배제되며, 합성저항값이 측정된다. 도면에서, P1에서 P8은 프로그래밍 동작을, E1에서 E3은 소거 동작을 나타낸다. 프로그래밍과 소거 동작시 Vpp, Vss는 각각 5V, 0V이고, 펄스전압의 펄스폭은 100나노세컨드이다. 동작시, 펄스전압의 전압진폭Vwp와 Vwe의 전압값들은 P1∼P8과 E1∼E3 아래의 괄호안에 표시했다. P1, E1, P2, E2는, 프로그래밍/소거 시험용 샘플에서 프로그래밍/소거가 정상적으로 수행될 수 있는지 여부의 동작확인을 보인다. 프로그래밍 동작시 P3 내지 P7에는, 전압진폭Vwp를 3.0V에서 5.5V까지 0.5V 간격으로 단계적으로 증가시키는 동안 펄스전압을 인가한다. 그 결과로, 5.5V의 전압진폭Vwp로 프로그래밍하는 것이 확인될 수 있다. E3와 P8은, 검사된 전압진폭Vwp의 의존성을 조사한 후의 동작확인을 나타낸다. 이 결과로, 전압진폭Vwp가 5V 이하일때 프로그래밍임계 전압을 초과한 1.4V의 전압은 가변저항소자(10)에 인가되지 않고, 가변저항소자(10)는 저저항상태(720Ω)에서 고저항상태로 변하지 않는다는 것을 알 수 있다. 전압진폭Vwp가 5V일 때 중간 프로그래밍을 인식하므로, 높은 정밀도로 전압진폭Vwp을 조절함으로써 다치 기억이 가능해진다.
도 11은, 소거 동작시 도 7에 도시된 메모리셀(11)의 단자에 인가되는 전압들(Vpp, Vss, Vwe)과, 선택 트랜지스터(6)의 드레인-소스 전압(Vds), 드레인 전류 및 ON상태 저항(Ron) 그리고, 가변저항소자(10)의 고저항상태에서의 저항(Rr1) 및 양단 전압(Vr1)을 보인다. 메모리셀(11)의 프로그래밍/소거 테스트를 위해 사용되는 샘플예로서, 전압Vpp, Vss, Vwe는 각각 5V, 0V, 3.5V이다. 선택 트랜지스터(6)의 Vds, 드레인 전류와 ON상태 저항(Ron)은 각각 3.7V, 645㎂, 5.7㏀이다. 가변저항소자(10)의 저항(Rr1) 및 양단 전압(Vr1)(절대값)은 각각 1.95㏀, 1.3V이다. 샘플 예에서, 펄스전압의 전압진폭Vwe는 3.5V이고, 소거임계 전압을 초과한 1.4V의 전압(절대값)이 가변저항소자(10)에 인가되며, 저항값은 1.95㏀으로부터 저저항상태로 변한다.
도 12는 소거 동작시 전압진폭Vwe의 의존성을 도시한다. 즉, 프로그래밍/소거 동작이 좌측에서 우측으로 반복되는 경우, 메모리셀(11)의 합성저항값(Rr＋Ron)이 변하는 것을 도시한다. 1V 이하의 소정 판독 전압이 비트선에 인가되고, 불필요한 프로그래밍과 소거 동작은 배제되며, 합성저항값이 측정된다. 도면에서, P1 내지 P3은 프로그래밍 동작을, E1 내지 E7은 소거 동작을 나타낸다. 프로그래밍과 소거 동작시 Vpp, Vss는 각각 5V, 0V이고, 펄스전압의 펄스폭은 100나노세컨드이다.동작시, 펄스전압의 전압진폭Vwp와 Vwe의 전압값들은 P1∼P3과 E1∼E7 아래에 괄호안에 표시했다. P1, E1, P2는, 프로그래밍/소거 시험용 샘플에서 프로그래밍 및 소거가 정상적으로 수행될 수 있는지 여부의 동작확인을 보인다. 소거 동작시 E2에서 E7에는, 전압진폭Vwe를 1.0V에서 3.5V까지 0.5V 간격으로 단계적으로 증가시키는 동안 펄스전압을 인가한다. 그 결과로, 3.5V의 전압진폭Vwe로 소거하는 것이 확인되었다. P3은, 전압진폭Vwe의 의존성을 시험한 후의 프로그래밍 동작확인을 나타낸다. 전압진폭Vwe가 3V 이하일 때 소거임계 전압을 초과한 1.3V의 전압(절대값)은 가변저항소자(10)에 인가되지 않고, 저항값은 고저항상태(1.95㏀)에서 저저항상태로 변하지 않음을 알 수 있다.
펄스전압이 인가된 선택 트랜지스터(6)가 포화영역에서 작동한다고 가정하면, 게이트 전극이 지배적이 된다. 드레인-소스 전압(Vds)이 변해도, 대체로 일정한 드레인 전류가 흐르기 때문에, 정전류 프로그래밍이 수행된다. 드레인 전류는 펄스전압의 전압진폭Vwp나 Vwe에 의해 조정되고, 가변저항소자(10)에 인가된 전압값(Vr)은 변할 수 있다. 반면에, 선택 트랜지스터(6)가 비포화영역에서 작동할 때에는 드레인-소스 전압(Vds)이 지배적이 되므로, 정전류 프로그래밍은 수행되지 않는다. 드레인-소스 전압(Vds)이 어느 정도 커질 때, 선형성은 저하되며, 드레인 전류는 게이트 전극의 변화에 의해 변한다. 따라서, 펄스전압의 전압진폭Vwp나 Vwe에 의해 드레인 전류를 조정함으로써, 가변저항소자(10)에 인가된 전압값(Vr)을 변화시킬 수 있다.
그러므로, 선택 트랜지스터(6)의 게이트 전극(5)에 펄스전압을 인가할 때,포화영역은 작동영역으로 바람직하다고 할 수 있다. 특히, 도 11에 도시된 소거시, 소거 동작과 관련하여 가변저항소자(10)의 저항값은 감소하고, 드레인 전류는 초기 상태에 비해 커진다. 이는 전류 소모의 증가를 정전류 작동에 의해 억제할 수 있어서 바람직하다. 따라서, 소거 동작 초기에 선택 트랜지스터가 포화영역 안에 있지 않더라도, 가변저항소자(10)의 저항값이 변하면서, 드레인-소스 전압(Vds)은 증가하고, 선택 트랜지스터(6)는 포화상태에 들어가며, 소거시 전류 소모는 정전류 동작에 의해 억제될 수 있다.
L<1㎛의 게이트 길이를 갖는 단채널 트랜지스터 안에서, "early saturation"으로 불리는 종래의 장채널 트랜지스터의 비선형 영역에 캐리어속도가 포화되고, 비선형 영역에도 드레인-소스 전압(Vds)의 변화 보다 드레인 전류의 변화가 더 작은 영역이 존재한다. 포화상태는 거의 초기 포화 영역을 포함하는 것으로 생각할 수 있다.
도 10과 도 12의 샘플예에서, 펄스전압의 펄스폭으로서, 100나노세컨드가 설정된다. 펄스폭으로는, 가변저항소자(10)의 특성에 따라 최적값을 사용해야 한다. 상기 첫번째 문헌의 데이터를 살펴볼 때, 예를 들면 100나노세컨드가 바람직하고, 10나노세컨드 내지 100㎲ 범위의 값을 적당하게 선택해도 좋다. 프로그래밍 및 소거 동작시 100㎲ 이하의 펄스폭으로 완료된다면, 그 시간은 본 상황에서 플래시메모리의 프로그래밍 시간 보다 충분히 짧다.
상기한 바와 같이, 본 발명의 장치와 방법에 있어서, 프로그래밍 및 소거시, 메모리셀(11)에 있어서의 선택 트랜지스터(6)의 게이트 전극(5)에 인가된 펄스전압의 전압진폭Vwp와 Vwe를 독립적으로 조정함으로써, 프로그래밍 및 소거 동작을 수행할 수 있다. 대안으로, 프로그래밍과 소거 동작시 가변저항소자(10)에 적정 전압을 인가하기 위해, 프로그래밍과 소거시 펄스전압의 동일 전압진폭을 사용하고 비트선이나 소스선에 인가될 프로그래밍 전압 또는 소거 전압(Vpp)을 조정하는 다른 제어방법도 고려된다.
그러나, 다른 제어방법에 따르면, 선택 트랜지스터(6)가 포화 영역에서 작동하는 경우, Vpp가 변할 때에도 가변저항소자(10)의 총 전류량은 크게 변하지 않기 때문에, 가변저항소자(10)에 인가되는 전압도 그다지 많이 변하지 않는다. Vpp의 제어에 의한 프로그래밍 또는 소거 방법에 있어서, 가변저항소자(10)의 프로그래밍임계 또는 소거임계 전압의 변화 때문에 프로그래밍 또는 소거가 수행되지 않을 수 있다.
그러므로, 본 발명의 방법에서는, 선택 트랜지스터(6)의 게이트 전압을 제어함으로써 선택 트랜지스터(6)의 드레인 전류가 변하기 때문에, 가변저항소자(10)에 인가되는 필요전압을 적절하게 조절할 수 있다. 따라서, 메모리셀(11)에 과전류가 흐르지 않고, 가변저항소자(10)에 프로그래밍임계/소거임계 전압 이상이며 가능한 한 큰 프로그래밍임계/소거임계 전압에 가까운 전압을 고정밀도로 인가할 수 있도록, 펄스전압의 전압진폭Vwp와 Vwe를 제어할 수 있다.
본 발명의 방법은 가변저항소자(10)에 인가되는 필요전압을 고정밀도로 제어할 수 있으므로, 비선형 전류-전압 특성을 갖는 가변저항소자에 특히 효과적이다. 또한, 본 발명의 방법에 따르면, 프로그래밍시 펄스전압의 전압진폭Vwp 크기를 변화시킴으로써, 가변저항소자(10)에 인가되는 전압을 고정밀도로 조정할 수 있다. 따라서, 본 발명은, 저항값의 변화에 민감한 하나의 메모리셀에 1비트 이상의 다치 정보를 프로그래밍하는 다치 메모리셀에 대해 특히 효과적인 프로그래밍 방법을 제공한다.
도 1에 도시된 본 발명의 장치(100)에 있어서의 메모리 어레이(101)에 프로그래밍 및 소거시, 비트선, 소스선 및 워드선에 전압을 인가하는 조건을 설명하기로 한다.
메모리 어레이(101)가 도 3에 도시된 메모리 어레이 구성을 갖는 경우의 프로그래밍시, 선택된 비트선에 프로그래밍 전압(Vpp)을, 선택되지 않은 비트선에 접지전압(Vss)을, 각각 비트선 디코더(105)와 전압스위칭 회로(110)를 통해 인가하고, 모든 소스선에 접지전압(Vss)을 소스선 디코더(106)와 전압스위칭 회로(110)를 통해 인가한다. 그 다음, 펄스전압인가회로(108)로부터 전압진폭Vwp의 펄스전압을 선택된 워드선에 워드선 디코더(104)를 통해 인가한다.
메모리 어레이(101)가 도 3에 도시된 것과 같은 메모리 어레이 구성을 갖는 경우의 소거시, 먼저, 선택된 비트선에 접지전압(Vss)을, 선택되지 않은 비트선에 소거 전압(Vpp)을, 각각 비트선 디코더(105)와 전압스위칭 회로(110)를 통해 인가한다. 그리고, 선택된 소스선에 소거 전압(Vpp)을, 선택되지 않은 소스선에 접지전압(Vss)을, 각각 소스선 디코더(106)와 전압스위칭 회로(110)를 사용해 인가한다. 그 다음, 펄스전압인가회로(108)로부터 전압진폭Vwe의 펄스전압을 선택된 워드선에 워드선 디코더(104)를 통해 인가한다.
메모리 어레이(101)가 도 4에 도시된 메모리 어레이 구성을 갖는 경우의 프로그래밍시, 선택된 비트선에 프로그래밍 전압(Vpp)을, 선택되지 않은 비트선에 접지전압(Vss)을, 각각 비트선 디코더(105)와 전압스위칭 회로(110)를 통해 인가하고, 모든 소스선에 접지전압(Vss)을 소스선 디코더(106)와 전압스위칭 회로(110)를 통해 인가한다. 그 다음, 펄스전압인가회로(108)로부터 전압진폭Vwp의 펄스전압을 선택된 워드선에 워드선 디코더(104)를 통해 인가한다.
메모리 어레이(101)가 도 4에 도시된 것과 같은 메모리 어레이 구성을 갖는 경우의 소거시, 먼저, 모든 비트선에 접지전압(Vss)을 비트선 디코더(105)와 전압스위칭 회로(110)를 통해 인가하고, 선택된 소스선에 소거 전압(Vpp)을, 선택되지 않은 소스선에 접지전압(Vss)을, 각각 소스선 디코더(106)와 전압스위칭 회로(110)를 통해 인가한다. 그 다음, 펄스전압인가회로(108)로부터 전압진폭Vwe의 펄스전압을 선택된 워드선에 워드선 디코더(104)를 통해 인가한다.
위에서와 같이, 도 3과 도 4에 도시된 소스선 배치방법이 다른 2종류의 메모리 어레이 구성을 가지고, 본 발명의 장치의 메모리 어레이(101)에 대해 데이터를 프로그래밍하고, 이 메모리 어레이(101)로부터 데이터를 소거할 수 있다. 이때, 펄스전압이 인가되는 워드선의 수는 한개여도 좋고, 본 발명의 장치의 프로그래밍속도(프로그래밍 처리량)를 증가시키기 위해 펄스전압은 둘 이상의 워드선에 동시에 인가해도 좋다. 펄스전압이 인가되는 워드선의 수가 둘 이상일 때, 펄스전압의 전압진폭Vwp를 변화시키면서 펄스전압을 인가함으로써, 다른 레벨의 정보를 다치 메모리셀에 동시에 프로그래밍할 수 있다.
이하에서는, 선택 트랜지스터(6)의 게이트 전압을 제어함으로써, 가변저항소자(10)에 인가되는 필요전압을 적절히 제어하는 구체적인 방법을 설명하기로 한다.
도 18의 플로우차트에 도시된 것과 같이, 메모리 어레이(101) 안의 임의의 메모리셀(11)에 데이터를 프로그래밍하는 경우, 먼저, 스텝W1에서, 메모리셀(11)에 접속하는 비트선과 소스선에 각각 Vpp와 Vss를 인가한다. 스텝W2에서, 메모리셀(11)에 접속하는 워드선에 Vwp의 펄스전압을 인가한다. 이후, 메모리셀(11)의 전류값 또는 저항값(가변저항소자와 트랜지스터의 합성저항)을 판독하고, 그 판독값이 소정 전류값(Iw) 이하 또는 소정 저항값(Rw) 이상인지 확인하며(스텝W3), 그것에 의해 가변저항소자(10)의 전기저항이 소정 범위(프로그래밍 상태)에 도달하는지 아닌지를 간접적으로 판단한다. 전기저항이 그 범위에 도달하면, 프로그래밍은 완료된다(W5스텝). 그러나, 전기저항이 상기 범위에 도달하지 않았다면, 워드선 전압Vwp을 ΔV만큼 증가시켜(스텝W4), 펄스전압을 다시 인가하고(스텝W2), 이후, 동일한 확인과정을 수행한다(스텝W3). 상기 작동을 반복하고, 전기저항이 상기 범위에 도달할 때까지 전압펄스의 인가(스텝W2)와 확인(스텝W3)을 수행하여, 프로그래밍 동작을 완료한다.
도 10에 보인 측정 결과(P4~P7)를 사용해 상기 방법을 상세히 설명하기로 한다. 도 10은, 선택 트랜지스터(6)의 게이트 전압(5)에 인가되는 펄스전압의 프로그래밍시 전압진폭Vwp와 펄스전압 인가 후의 판독 저항값 사이의 관계를 보인다.
먼저, 비트선 전압Vpp=5.0V, 소스선 전압Vss=0V를 인가한 다음, 펄스전압Vwp=4.0V를 워드선에 인가한다. 이어서, 저항값(가변저항소자와 트랜지스터의 합성저항)을 판독한다. 판독 저항값이 소정 저항값(예를 들어, Rw=50㏀)에 도달하지 않으므로, Vwp를 0.5V만큼 증가시켜 Vwp=4.5를 다시 인가한다. 또, 저항값이 소정 저항값에 도달하지 않으므로, Vwp를 5.0V로 설정하여 다시 인가한다. 그러나, 여전히 소정 저항값(Rw=50㏀)에 도달하지 않는다. Vwp=5.5V를 인가할 때, 저항값이 소정 저항값에 도달하므로, 이때 프로그래밍 동작을 완료한다.
소거 동작 또한 프로그래밍 동작과 동일한 과정으로 수행할 수 있다. 도 19의 플로우차트에 도시된 것과 같이, 메모리 어레이(101) 안의 임의의 메모리셀(11)에서 데이터를 소거하는 경우, 먼저, 스텝E1에서, 메모리셀(11)에 접속하는 비트선과 소스선에 각각 Vss와 Vpp를 인가한다. 스텝E2에서, 메모리셀(11)에 접속하는 워드선에 Vwe의 펄스전압을 인가한다. 이후, 메모리셀(11)의 전류값 또는 저항값(가변저항소자와 선택 트랜지스터의 합성저항)을 판독하고, 그 판독값이 소정 전류값(Ie) 이상 또는 저항값(Re) 이하인지 확인하며(스텝E3), 그것에 의해 가변저항소자(10)의 전기저항이 소정 범위(소거 상태)에 도달하는지 아닌지를 간접적으로 판단한다. 전기저항이 그 범위에 도달하면, 소거 동작은 완료된다(스텝E5). 만약 전기저항이 상기 범위에 도달하지 않았다면, 워드선 전압Vwe를 ΔV만큼 증가시켜(스텝E4), 펄스전압을 다시 인가하고(스텝E2), 이후, 동일한 확인과정을 수행한다(스텝E3). 상기 작동을 반복하고, 전기저항이 상기 범위에 도달할 때까지 전압펄스의 인가(스텝E2)와 확인(스텝E3)을 수행하여, 소거 동작을 완료한다.
도 12에 보인 측정 결과(E5~E7)를 사용해 상기 방법을 상세히 설명하기로 한다. 도 12는 선택 트랜지스터(6)의 게이트 전압(5)에 인가된 펄스전압의 소거시 전압진폭Vwe와 펄스전압 인가 후의 판독 저항값 사이의 관계를 보인다.
먼저, 비트선 전압Vss=0V, 소스선 전압Vpp=5.0V를 인가한 다음, 펄스전압Vwe=2.5V를 워드선에 인가한다. 이어서, 저항값(가변저항소자와 선택 트랜지스터의 합성저항)을 판독한다. 판독 저항값이 소정 저항값(예를 들어, Re=20㏀)에 도달하지 않으므로, Vwe를 0.5V만큼 증가시켜 Vwe=3.0V를 다시 인가한다. 인가 후 판독 동작을 수행할 때 저항값이 소정 저항값에 도달하지 않으므로, Vwe를 3.5V로 설정하여 다시 인가한다. 이때, 저항값이 소정 저항값에 도달하므로, 소거 동작을 완료한다.
[제 2실시예]
이상 설명한 바와 같이, 제 1실시예에 따른 본 발명의 장치 및 본 발명의 방법에서는, 프로그래밍 및 소거시, 메모리셀(11)에 있어서 선택 트랜지스터(6)의 게이트 전극(5)에 인가되는 펄스전압의 전압진폭Vwp와 Vwe를 독립적으로 조정함으로써, 프로그래밍 및 소거 동작을 수행할 수 있다. 제 1실시예에서는, 게이트 전압(5)에 인가되는 펄스전압의 펄스폭에 의해, 메모리셀이 프로그래밍 또는 소거 상태에 있는 시간이 정해진다. 제 2실시예에 따른 본 발명의 장치 및 본 발명의 방법에서는, 프로그래밍 또는 소거되는 메모리셀에 접속하는 비트선과 소스선 중 하나에 펄스전압을 인가함으로써, 제 1실시예에서의 비트선과 소스선을 통해 인가되는 펄스에 있어서의 프로그래밍 전압 또는 소거 전압이 펄스로 인가된다. 그 시간 동안, 소정 워드선 전압은 프로그래밍 또는 소거되는 메모리셀에 접속하는 워드선에 인가되고, 비트선 또는 소스선에 인가된 펄스전압의 펄스폭에 의해,메모리셀(11)이 프로그래밍 또는 소거 상태에 들어가는 시간이 정해진다. 이 경우, 최적의 전압(워드선 전압)을 선택 트랜지스터(6)의 게이트 전극(5)에 인가한 상태에서, 가변저항소자(10)의 상부 전극(9) 또는 선택 트랜지스터(6)의 소스 영역(2)에 펄스전압을 인가한다. 상기 펄스전압을 인가하는 시간에서 구성요소(워드선, 비트선, 소스선)의 전압 조건들은, 제 1실시예에서 펄스전압을 인가하는 시간에서의 조건들과 같을 수 있으므로, 제 1실시예와 비슷한 결과를 얻을 수 있다. 전압펄스의 상승시간에 중요성을 두는 경우, 작은 부하용량의 비트선에 펄스전압을 인가하는 제 2실시예는, 워드선에 펄스전압을 인가하는 제 1실시예 보다 더욱 바람직하다고 말할 수 있다.
도 20은 제 2실시예에 의한 본 발명의 장치(200)를 도시한 블록도이다. 제 2실시예에서는, 펄스전압인가회로(208)가 비트선 디코더(105)에 의해 선택된 비트선이나 소스선 디코더(106)에 의해 선택된 소스선에 동일 펄스전압을 인가한다. 그리고, 상기 펄스전압인가회로(208)는 하나 이상의 비트선이나 소스선에 펄스전압을 동시에 인가할 수 있고, 둘 이상의 비트선이나 소스선에 다른 전압 레벨의 펄스전압을 동시에 인가할 수 있는 기능이 있다. 펄스전압이 인가되지 않은 비트선이나 소스선에, 전압스위칭 회로(110)의 프로그래밍 전압이나 소거 전압이 펄스전압인가회로(208)를 통해 인가된다. 워드선에는, 소정 워드선 전압(프로그래밍 동작시의 Vwp와 소거 동작시의 Vwe)이 워드선 디코더(104)에 의해 전압스위칭 회로(110)를 통해 인가되지만, 프로그래밍 또는 소거 시간을 정하는 펄스전압으로서 인가되지 않는다. 회로의 나머지 구성은 제 1실시예의 것과 동일하므로, 동일한 기능을 갖는회로에는 동일한 참조 부호를 붙인다. 워드선 전압용 전압스위칭 회로는, 비트선과 소스선의 프로그래밍 전압과 소거 전압 사이를 스위칭하는 전압스위칭 회로와 다른 회로로 구성해도 좋다. 도 20은 한 회로로 두 회로 모두를 나타낸다. 도 20에 도시된 본 발명의 장치(200)의 메모리 어레이(101)에 데이터를 프로그래밍하거나 이 메모리 어레이(101)로부터 데이터를 소거할 때, 비트선과 소스선과 워드선에 전압을 인가하는 조건을 설명하기로 한다.
메모리 어레이(101)가 도 3에 도시된 메모리 어레이 구성을 갖는 경우의 프로그래밍시, 먼저, 선택된 워드선에 프로그래밍 전압(Vwp)을, 선택되지 않은 워드선에 접지전압(Vss)을, 각각 워드선 디코더(104)와 전압스위칭 회로(110)를 통해 인가한다. 모든 소스선에 접지전압(Vss)을 소스선 디코더(106)와 전압스위칭 회로(110)를 통해 인가한다. 그 다음, 펄스전압인가회로(208)로부터 전압진폭Vpp의 펄스전압을 선택된 비트선에 비트선 디코더(105)를 통해 인가한다.
메모리 어레이(101)가 도 3에 도시된 것과 같은 메모리 어레이 구성을 갖는 경우의 소거시, 먼저, 선택된 비트선에 접지전압(Vss)을, 선택되지 않은 비트선에 소거 전압(Vpp)을, 각각 비트선 디코더(105)와 전압스위칭 회로(110)를 통해 인가한다. 그리고, 선택된 워드선에 소거 전압(Vwe)을, 선택되지 않은 소스선에 접지전압(Vss)을, 각각 워드선 디코더(104)와 전압스위칭 회로(110)를 사용해 인가한다. 그 다음, 펄스전압인가회로(208)로부터 전압진폭Vpp의 펄스전압을 선택된 소스선에 소스선 디코더(106)를 통해 인가한다.
메모리 어레이(101)가 도 4에 도시된 메모리 어레이 구성을 갖는 경우의 프로그래밍시, 먼저, 선택된 워드선에 프로그래밍 전압(Vwp)을, 선택되지 않은 워드선에 접지전압(Vss)을, 각각 워드선 디코더(104)와 전압스위칭 회로(110)를 통해 인가하고, 모든 소스선에 접지전압(Vss)을 소스선 디코더(106)와 전압스위칭 회로(110)를 통해 인가한다. 그 다음, 펄스전압인가회로(208)로부터 전압진폭Vpp의 펄스전압을 선택된 비트선에 비트선 디코더(105)를 통해 인가한다.
메모리 어레이(101)가 도 4에 도시된 것과 같은 메모리 어레이 구성을 갖는 경우의 소거시, 먼저, 모든 비트선에 접지전압(Vss)을 비트선 디코더(105)와 전압스위칭 회로(110)를 통해 인가하고, 선택된 워드선에 소거 전압(Vwe)을, 선택되지 않은 워드선에 접지전압(Vss)을, 각각 워드선 디코더(104)와 전압스위칭 회로(110)를 통해 인가하며, 선택되지 않은 소스선에 접지전압(Vss)을 소스선 디코더(106)와 전압스위칭 회로(110)를 통해 인가한다. 그 다음, 펄스전압인가회로(208)로부터 전압진폭Vpp의 펄스전압을 선택된 소스선에 소스선 디코더(106)를 통해 인가한다.
위에서와 같이, 도 3과 도 4에 도시된 소스선 배치방법이 다른 2종류의 메모리 어레이 구성에 의해, 본 발명의 장치의 메모리 어레이(101)에 데이터를 프로그래밍하고 이 메모리 어레이(101)로부터 데이터를 소거할 수 있다. 펄스전압이 인가되는 비트선 또는 소스선의 수는 한개여도 좋고, 본 발명의 장치의 프로그래밍 속도(프로그래밍 처리량)를 증가시키기 위해 펄스전압은 둘 이상의 비트선이나 소스선에 동시에 인가해도 좋다. 프로그래밍시 워드선 전압이 인가되는 워드선의 수가 둘 이상일 때, 워드선 전압의 전압진폭Vwp를 변화시키면서 워드선 전압을 인가함으로써, 다른 레벨의 정보를 다치 메모리셀에 동시에 프로그래밍할 수 있다.
이하, 제 2실시예의 본 발명의 방법에 있어서, 프로그래밍 또는 소거되는 메모리셀에 접속한 비트선이나 소스선에 인가되는 펄스 전압을 제어함으로써, 가변저항소자(10)에 인가되는 필요전압을 적절히 제어하는 구체적인 방법을 설명하기로 한다.
도 21의 플로우차트에 도시된 것과 같이, 메모리 어레이(101) 안의 임의의 메모리셀(11)에 데이터를 프로그래밍하는 경우, 먼저, 스텝W1에서, 메모리셀(11)에 접속된 워드선과 소스선에 각각 Vwp와 Vss를 인가한다. 스텝W2에서, 메모리셀(11)에 접속하는 비트선에 Vpp의 펄스전압을 인가한다. 이후, 메모리셀(11)의 전류값 또는 저항값(가변저항소자와 트랜지스터의 합성저항)을 판독하고, 그 판독값이 소정 전류값(Iw) 이하 또는 소정 저항값(Rw) 이상인지 확인하며(스텝W3), 그것에 의해 가변저항소자(10)의 전기저항이 소정 범위(프로그래밍 상태)에 도달하는지 아닌지를 간접적으로 판단한다. 전기저항이 그 범위에 도달하면, 프로그래밍 동작을 완료한다(스텝W5). 그러나, 전기저항이 조건을 만족하지 않는다면, 스텝W4에서 워드선 전압Vwp을 ΔV만큼 증가시켜 얻은 전압을 스텝W1에서의 워드선에 인가한다. 펄스전압을 비트선에 다시 인가하고(스텝W2), 위와 같은 확인과정을 수행한다(스텝W3). 상기 작동을 반복하고, 전기저항이 상기 범위에 도달할 때까지, 워드선 전압의 인가(스텝W1), 전압펄스의 인가(스텝W2) 및 확인(스텝W3)을 수행하여, 프로그래밍 동작을 완료한다.
소거 동작 또한 프로그래밍 동작과 동일한 과정으로 수행할 수 있다. 도 22의 플로우차트에 도시된 것과 같이, 메모리 어레이(101) 안의 임의의 메모리셀(11)에서 데이터를 소거하는 경우, 먼저, 스텝E1에서, 메모리셀(11)에 접속하는 워드선과 비트선에 각각 Vwe와 Vss를 인가한다. 스텝E2에서, 메모리셀(11)에 접속하는 소스선에 Vpp의 펄스전압을 인가한다. 이후, 메모리셀(11)의 전류값 또는 저항값(가변저항소자와 트랜지스터의 합성저항)을 판독하고, 그 판독값이 소정 전류값(Ie) 이하 또는 저항값(Re) 이상인지 확인하며(스텝E3), 그것에 의해 가변저항소자(10)의 전기저항이 소정 범위(소거 상태)에 도달하는지 아닌지를 간접적으로 판단한다. 전기저항이 그 범위에 도달하면, 소거 동작을 완료한다(스텝E5). 만약 전기저항이 상기 범위에 도달하지 않았다면, 스텝E4에서 워드선 전압Vwe를 ΔV만큼 증가시켜 얻은 전압을 스텝E1에서의 워드선에 인가하고, 펄스전압을 소스선에 다시 인가하며(스텝E2), 이후, 위와 같은 확인과정을 수행한다(스텝E3). 상기 작동을 반복하고, 전기저항이 소정 범위에 도달할 때까지, 워드선 전압의 인가(스텝E1), 전압펄스의 인가(스텝E2) 및 확인(스텝E3)을 수행하여, 소거 동작을 완료한다.
[다른 실시예]
위의 두 실시예에서, 메모리셀(11)은 도 2와 도 7에 도시된 것과 같이 구성된다. 상기 메모리셀(11)은 또한, 선택 트랜지스터(6)의 소스 영역(2)과 가변저항소자(10)의 하부 전극(7)을 각각 전기적으로 접속하고, 상부 전극(9)을 소스선에 접속하고, 드레인 영역(3)을 비트선에 접속하며, 선택 트랜지스터(6)와 가변저항소자(10)의 위치를 바꾸어 구성해도 좋다. 위치 교체에 의해서 상부 전극(9)과 드레인 영역(3) 사이의 전압차(Vpp-Vss)는, 정상상태에서 도 2와 도 7에 도시된 메모리셀 구성과 같이, 가변저항소자(10)의 양단에 인가되는 전압(Vr)과 소스-드레인 전압(Vds)으로 나뉜다.
본 발명의 장치와 방법은, 가변저항재료로서의 PCMO와 같은 망간을 함유한 페로브스카이트형 결정구조의 산화물을 사용한 RRAM에 한정하지 않고, 전압인가에 의해 저항값이 변하는 소자를 메모리 캐리어로 사용함으로써 메모리셀을 구성하는 비휘발성 반도체 기억 장치에도 쉽게 사용할 수 있다.
상기 실시예들에서 상세하게 나타낸 전압값들, 저항값들 및 전류값들은 단지 예에 해당하며, 본 발명은 상세한 값들로 제한하지 않는다.
위의 상세한 설명과 같이, 본 발명에 의한 비휘발성 반도체 기억장치 및 그 제어방법에서는, 비트선과 소스선에 전압들을 인가한 다음, 워드선에 인가되는 펄스전압의 전압진폭을 조정함으로써, 가변저항소자에 인가되는 전압을 고정밀도로 조절할 수 있다. 그 결과로, 프로그래밍/소거시 가변저항소자에 과도한 전압을 인가하지 않아도, 작은 전류량으로 프로그래밍과 소거 동작을 수행할 수 있다. 가변저항소자에 인가되는 전압을 고정밀도로 조정할 수 있으므로, 또한 가변저항소자의 저항값도 고정밀도로 조절할 수 있다. 따라서, 본 발명은 저항값 변화에 민감하고 2비트 이상의 다치 정보를 기억하는 다치 메모리셀에 사용되는, 최적의 비휘발성 반도체 기억장치 및 그 제어방법을 제공할 수 있다.
그리고, 본 발명에 의한 비휘발성 반도체 기억장치 및 그 제어방법에서는, 확인동작을 수행함으로써, 프로그래밍과 소거시에 인가되는 워드선 전압의 진폭을 쉽게 조절할 수 있다. 그 결과로, 가변저항소자에 인가되는 전압을 고정밀도로 조절할 수 있다. 프로그래밍과 소거시, 가변저항소자에 과도한 전압을 인가하지 않아도, 작은 전류량으로 프로그래밍과 소거를 수행할 수 있다.
한편, 본 발명을 바람직한 실시예들에 의해 설명하였으나, 본 발명의 요지와 목적으로부터 벗어남이 없이 그 분야의 당업자에게는 다양한 수정과 변경이 가능함을 알 수 있을 것이다. 그러므로, 본 발명은 다음의 청구항에 의해서 판단되어야 한다.
이상 설명한 바와 같이, 본 발명에 의한 비휘발성 반도체 기억장치 및 그 제어방법은, 전압인가에 의한 전기저항의 변화에 따라 정보를 기억하는 가변저항소자를 포함하는 메모리셀을 제공하며, 프로그래밍 또는 소거시 가변저항소자에 작은 전류량 공급으로도 확실한 데이터 프로그래밍과 소거 동작을 가능하게 한다.

Claims (36)

  1. 비휘발성 반도체 기억장치에 있어서,
    반도체 기판 상에 전기적 스트레스에 의한 전기저항의 변화에 따라 정보를 기억하는 가변저항소자의 일단과 선택 트랜지스터의 드레인을 접속하여 각각 형성된 복수의 메모리셀을, 행방향 및 열방향으로 배열하는 메모리 어레이;
    동일 행에서의 상기 복수 메모리셀의 선택 트랜지스터의 게이트에 접속되는 워드선;
    동일 행 또는 동일 열에서의 상기 복수 메모리셀의 선택 트랜지스터 소스에 접속되는 소스선;
    동일 열에서의 상기 복수 메모리셀의 가변저항소자 타단에 접속되는 비트선;
    상기 메모리셀로의 정보 프로그래밍, 상기 메모리셀로부터의 정보 소거 및 판독에 대한 제어를 실행하는 제어회로;
    상기 소스선과 비트선에 인가되는 판독 전압과 소거 전압 및 프로그래밍 전압을 스위칭하는 전압스위칭 회로;
    상기 메모리셀로부터 정보를 판독하는 판독회로; 및
    상기 메모리 어레이에서 프로그래밍 또는 소거되는 메모리셀에 접속된 비트선과 소스선에, 전압스위칭 회로를 통해 상기 비트선과 소스선에 대응되는 프로그래밍전압이나 소거전압이 인가되는 상태에서, 상기 메모리셀에 접속된 워드선에 프로그래밍 또는 소거용 전압펄스를 인가하는 펄스전압인가회로를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 기억장치
  2. 제 1항에 있어서,
    상기 펄스전압인가회로는, 프로그래밍시에는 프로그래밍용으로 조절된 전압값의 전압펄스를 발생하고, 소거시에는 소거용으로 조절된 전압값의 전압펄스를 발생하는 것을 특징으로 하는 비휘발성 반도체 기억장치
  3. 제 2항에 있어서,
    프로그래밍 또는 소거되는 상기 메모리셀의 선택 트랜지스터의 게이트에 펄스전압인가회로에서 발생된 전압펄스를 인가할 때, 상기 비트선과 소스선에 인가된 프로그래밍 전압이나 소거전압 사이의 전압차의 절대값으로부터 상기 선택 트랜지스터의 드레인-소스 전압을 빼서 얻은 전압값은, 상기 가변저항소자에서 데이터를 소거하기 위해 소거임계전압이나 상기 가변저항소자에 데이터를 프로그래밍하기 위해 필요한 프로그래밍임계전압 보다 크게 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치
  4. 제 2항에 있어서,
    상기 전압펄스의 전압값은, 프로그래밍 또는 소거되는 상기 메모리셀의 선택 트랜지스터의 게이트에 전압펄스를 인가하는 경우, 상기 선택 트랜지스터가 전압펄스의 인가기간 중 적어도 한 기간에 포화영역에서 작동하도록 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치
  5. 제 1항에 있어서,
    상기 펄스전압인가회로는 하나 이상의 워드선에 전압펄스를 동시에 인가할 수 있는 기능을 갖는 것을 특징으로 하는 비휘발성 반도체 기억장치
  6. 제 1항에 있어서,
    상기 펄스전압인가회로는 프로그래밍시 둘 이상의 워드선에 다른 전압값의 펄스전압을 동시에 인가할 수 있는 기능을 갖는 것을 특징으로 하는 비휘발성 반도체 기억장치
  7. 제 1항에 있어서,
    상기 가변저항소자는 망간을 함유한 페로브스카이트 결정구조의 산화물로 형성되는 것을 특징으로 하는 비휘발성 반도체 기억장치
  8. 제 1항에 있어서,
    상기 가변저항소자의 전류-전압 특성은 풀-프렌켈형 비선형 전기전도 특성을 갖는 것을 특징으로 하는 비휘발성 반도체 기억장치
  9. 제 1항에 있어서,
    상기 메모리셀에 있어서 상기 소스선과 비트선을 평행하게 배열하는 것을 특징으로 하는 비휘발성 반도체 기억장치
  10. 제 1항에 있어서,
    상기 메모리셀에 있어서 상기 소스선과 워드선을 평행하게 배열하는 것을 특징으로 하는 비휘발성 반도체 기억장치
  11. 제 1항에 있어서,
    상기 가변저항소자는 판독 가능한 두 값 이상의 정보를 기억할 수 있는 것을 특징으로 하는 비휘발성 반도체 기억장치
  12. 반도체 기판 상에 전기적 스트레스에 의한 전기저항의 변화에 따라 정보를 기억하는 가변저항소자의 일단과 선택 트랜지스터의 드레인을 접속하여 각각 형성된 복수의 메모리셀을, 행방향 및 열방향으로 배열하는 메모리 어레이;
    동일 행에서의 상기 복수 메모리셀의 선택 트랜지스터의 게이트에 접속되는 워드선;
    동일 행 또는 동일 열에서의 상기 복수 메모리셀의 선택 트랜지스터 소스에 접속되는 소스선;
    동일 열에서의 상기 복수 메모리셀의 가변저항소자 타단에 접속되는 비트선;
    상기 메모리셀로의 정보 프로그래밍, 상기 메모리셀로부터의 정보 소거 및판독에 대한 제어를 실행하는 제어회로;
    상기 워드선, 소스선 및 비트선에 인가되는 판독 전압, 소거 전압 및 프로그래밍 전압을 스위칭하는 전압스위칭 회로;
    상기 메모리셀로부터 정보를 판독하는 판독회로 및;
    상기 메모리 어레이에 있어서 프로그래밍 또는 소거되는 상기 메모리셀에 접속된 비트선, 소스선 및 워드선 중 하나에, 상기 전압스위칭 회로를 통해 프로그래밍 전압이나 소거 전압이 인가되는 상태에서, 상기 메모리셀에 접속되며 프로그래밍 전압이나 소거 전압이 인가되지 않는 상기 비트선 또는 소스선에, 프로그래밍 또는 소거용 전압펄스를 인가하는 펄스전압인가회로를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 기억장치
  13. 제 12항에 있어서,
    상기 펄스전압인가회로는 하나 이상의 상기 비트선이나 소스선에 전압펄스를 동시에 인가할 수 있는 기능을 갖는 것을 특징으로 하는 비휘발성 반도체 기억장치
  14. 제 12항에 있어서,
    프로그래밍시 상기 워드선에 프로그래밍 전압을 인가하는 수단은 두 워드선 이상에 다른 전압값의 프로그래밍 전압을 동시에 인가할 수 있는 기능을 갖는 것을 특징으로 하는 비휘발성 반도체 기억장치
  15. 제 12항에 있어서,
    상기 가변저항소자는 망간을 함유한 페로브스카이트 결정구조의 산화물로 형성되는 것을 특징으로 하는 비휘발성 반도체 기억장치
  16. 제 12항에 있어서,
    상기 가변저항소자의 전류-전압 특성은 풀-프렌켈형 비선형 전기전도 특성을 갖는 것을 특징으로 하는 비휘발성 반도체 기억장치
  17. 제 12항에 있어서,
    상기 메모리셀에 있어서 상기 소스선과 비트선을 평행하게 배열하는 것을 특징으로 하는 비휘발성 반도체 기억장치
  18. 제 12항에 있어서,
    상기 메모리셀에 있어서 상기 소스선과 워드선을 평행하게 배열하는 것을 특징으로 하는 비휘발성 반도체 기억장치
  19. 제 12항에 있어서,
    상기 가변저항소자는 판독 가능한 두 값 이상의 정보를 기억할 수 있는 것을 특징으로 하는 비휘발성 반도체 기억장치
  20. 비휘발성 반도체 기억장치의 제어방법에 있어서,
    상기 비휘발성 반도체 기억장치는 적어도,
    반도체 기판 상에 전기적 스트레스에 의한 전기저항의 변화에 따라 정보를 기억하는 가변저항소자의 일단과 선택 트랜지스터의 드레인을 접속하여 각각 형성된 복수의 메모리셀을, 행방향 및 열방향으로 배열하는 메모리 어레이;
    동일 행에서의 상기 복수 메모리셀의 선택 트랜지스터의 게이트에 접속되는 워드선;
    동일 행 또는 동일 열에서의 상기 복수 메모리셀의 선택 트랜지스터 소스에 접속되는 소스선;
    동일 열에서의 상기 복수 메모리셀의 가변저항소자 타단에 접속되는 비트선;
    상기 메모리셀로의 정보 프로그래밍, 상기 메모리셀로부터의 정보 소거 및 판독에 대한 제어를 실행하는 제어회로;
    상기 소스선과 비트선에 인가되는 판독 전압, 소거 전압 및 프로그래밍 전압을 스위칭하는 전압스위칭 회로; 및
    상기 메모리셀로부터 정보를 판독하는 판독회로를 포함하고:
    프로그래밍 또는 소거 동작시, 상기 메모리 어레이에 있어서 프로그래밍 또는 소거되는 메모리셀에 접속된 상기 비트선과 소스선에, 전압스위칭 회로를 통해 상기 비트선과 소스선에 대응되는 프로그래밍 전압이나 소거 전압이 인가되는 상태에서, 상기 메모리셀에 접속된 상기 워드선에 프로그래밍용 또는 소거용 전압펄스를 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  21. 제 20항에 있어서,
    메모리 어레이에서의 프로그래밍 또는 소거되는 메모리셀에 접속된 상기 비트선과 소스선에, 상기 비트선과 소스선에 대응하는 프로그래밍 전압이나 소거 전압을 상기 전압스위칭 회로를 통해 인가하는 상태에서, 상기 메모리셀에 접속된 워드선에 프로그래밍 또는 소거용 전압펄스를 인가하는 제 1단계;
    상기 메모리셀에 있어서의 가변저항소자의 전기저항이 소정 범위에 도달하는지 아닌지를 판단하는 제 2단계;
    상기 전기저항이 소정 범위에 도달하지 않은 경우, 상기 제 1단계와 다른 전압인가 조건 하에서 상기 제 1단계의 전압인가를 다시 수행하는 제 3단계; 및
    상기 전기저항이 소정 범위에 도달할 때까지 상기 제 2단계와 제 3단계를 반복하는 제 4단계로 이루어지는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  22. 제 21항에 있어서,
    상기 3단계에서 전압펄스의 전압진폭은 상기 제 1단계의 것보다 큰 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  23. 제 20항에 있어서,
    상기 워드선에 프로그래밍 또는 소거용 전압펄스를 인가하는 경우, 프로그래밍시에는 프로그래밍용으로 조정된 전압값의 전압펄스를 발생하고, 소거시에는 소거용으로 조정된 전압값의 전압펄스를 발생하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  24. 제 23항에 있어서,
    프로그래밍이나 소거되는 상기 메모리셀의 선택 트랜지스터의 게이트에 전압펄스를 인가할 때, 상기 비트선과 소스선에 인가된 프로그래밍 전압이나 소거전압 사이의 전압차의 절대값으로부터 상기 선택 트랜지스터의 드레인-소스 전압을 빼서 얻은 전압값은, 상기 가변저항소자에서 데이터를 소거하기 위해 필요한 소거임계 전압이나 상기 가변저항소자에 데이터를 프로그래밍하기 위해 필요한 프로그래밍임계 전압 보다 크게 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  25. 제 23항에 있어서,
    상기 전압펄스의 전압값은, 프로그래밍 또는 소거되는 상기 메모리셀의 선택 트랜지스터의 게이트에 전압펄스를 인가하는 경우, 선택 트랜지스터가 전압펄스의 인가기간 중 적어도 한 기간에 포화영역에서 작동하도록 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  26. 제 20항에 있어서,
    상기 워드선에 전압펄스를 인가하는 수단은 하나 이상의 워드선에 전압펄스를 동시에 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  27. 제 20항에 있어서,
    프로그래밍시 상기 워드선에 전압펄스를 인가하는 수단은 둘 이상의 워드선에 복수 전압값 중에서 각각 선택되는 전압값의 전압펄스를 동시에 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  28. 제 20항에 있어서,
    상기 가변저항소자는 판독 가능한 두 값 이상의 정보를 기억할 수 있는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  29. 제 20항에 있어서,
    상기 전압펄스의 펄스시간폭은 100마이크로세컨드 이하 10나노세컨드 이상인 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  30. 비휘발성 반도체 기억장치의 제어방법에 있어서,
    상기 비휘발성 반도체 기억장치는 적어도,
    반도체 기판 상에 전기적 스트레스에 의한 전기저항의 변화에 따라 정보를 기억하는 가변저항소자의 일단과 선택 트랜지스터의 드레인을 접속하여 각각 형성된 복수의 메모리셀을, 행방향 및 열방향으로 배열하는 메모리 어레이;
    동일 행에서의 상기 복수 메모리셀의 선택 트랜지스터의 게이트에 접속되는 워드선;
    동일 행 또는 동일 열에서의 상기 복수 메모리셀의 선택 트랜지스터 소스에 접속되는 소스선;
    동일 열에서의 상기 복수 메모리셀의 가변저항소자 타단에 접속되는 비트선;
    상기 메모리셀로의 정보 프로그래밍, 상기 메모리셀로부터의 정보 소거 및 판독에 대한 제어를 실행하는 제어회로와;
    상기 워드선, 소스선 및 비트선에 인가되는 판독 전압, 소거 전압 및 프로그래밍 전압을 스위칭하는 전압스위칭 회로; 및
    상기 메모리셀로부터 정보를 판독하는 판독회로를 포함하고:
    프로그래밍 또는 소거 동작시, 상기 메모리 어레이에 있어서 프로그래밍 또는 소거되는 메모리셀에 접속된 비트선, 소스선 및 워드선 일단에, 전압스위칭 회로를 통해 프로그래밍 전압이나 소거 전압이 인가되는 상태에서, 상기 메모리셀에 접속되며 프로그래밍 전압이나 소거 전압이 인가되지 않는 비트선 또는 소스선에, 프로그래밍용 또는 소거용 전압펄스를 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  31. 제 30항에 있어서,
    상기 비트선이나 소스선에 전압펄스를 인가하는 수단은 하나 이상의 비트선이나 소스선에 전압펄스를 동시에 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  32. 제 30항에 있어서,
    프로그래밍시 상기 워드선에 프로그래밍 전압을 인가하는 수단은 두 워드선 이상에 복수 전압값 중에서 각각 선택되는 다른 전압값의 프로그래밍 전압을 동시에 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  33. 제 30항에 있어서,
    상기 메모리 어레이에 있어서 프로그래밍 또는 소거되는 메모리셀에 접속된 비트선, 소스선 및 워드선 중 하나에, 상기 비트선이나 소스선에 대응하는 프로그래밍 전압이나 소거 전압을 상기 전압스위칭 회로를 통해 인가하는 상태에서, 상기 메모리셀에 접속되며 프로그래밍 전압이나 소거 전압이 인가되지 않는 비트선 또는 소스선에, 프로그래밍 또는 소거용 전압펄스를 인가하는 제 1단계;
    상기 메모리셀에 있어서의 가변저항소자의 전기저항이 소정 범위에 도달하는지 아닌지를 판단하는 제 2단계;
    상기 전기저항이 소정 범위에 도달하지 않은 경우, 상기 제 1단계와 다른 전압인가 조건 하에서 상기 제 1단계의 전압인가를 다시 수행하는 제 3단계; 및
    상기 전기저항이 소정 범위에 도달할 때까지 상기 제 2단계와 제 3단계를 반복하는 제 4단계로 이루어지는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  34. 제 33항에 있어서,
    상기 제 3단계에서 워드선에 인가되는 전압은 상기 제 4단계의 것보다 큰 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  35. 제 30항에 있어서,
    상기 가변저항소자는 판독 가능한 두 값 이상의 정보를 기억할 수 있는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
  36. 제 30항에 있어서,
    상기 전압펄스의 펄스시간폭은 100마이크로세컨드 이하 10나노세컨드 이상인 것을 특징으로 하는 비휘발성 반도체 기억장치의 제어방법
KR1020040043351A 2003-06-12 2004-06-12 비휘발성 반도체 기억장치 및 그 제어방법 KR100547969B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00168223 2003-06-12
JP2003168223 2003-06-12
JPJP-P-2003-00433815 2003-12-26
JP2003433815A JP4113493B2 (ja) 2003-06-12 2003-12-26 不揮発性半導体記憶装置及びその制御方法

Publications (2)

Publication Number Publication Date
KR20040107435A true KR20040107435A (ko) 2004-12-20
KR100547969B1 KR100547969B1 (ko) 2006-02-02

Family

ID=33302293

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040043351A KR100547969B1 (ko) 2003-06-12 2004-06-12 비휘발성 반도체 기억장치 및 그 제어방법

Country Status (7)

Country Link
US (1) US6995999B2 (ko)
EP (1) EP1486985B1 (ko)
JP (1) JP4113493B2 (ko)
KR (1) KR100547969B1 (ko)
CN (1) CN100479057C (ko)
DE (1) DE602004008833T2 (ko)
TW (1) TWI237271B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100868035B1 (ko) * 2006-03-13 2008-11-10 키몬다 아게 메모리 회로, 메모리 회로를 동작시키는 방법, 메모리디바이스 및 메모리 디바이스를 생성하는 방법
US7522444B2 (en) 2006-03-13 2009-04-21 Infineon Technologies Ag Memory circuit, method for operating a memory circuit, memory device and method for producing a memory device

Families Citing this family (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
JP4670252B2 (ja) * 2004-01-20 2011-04-13 ソニー株式会社 記憶装置
JP5135406B2 (ja) * 2004-02-20 2013-02-06 ルネサスエレクトロニクス株式会社 半導体装置
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
US7443710B2 (en) * 2004-09-28 2008-10-28 Spansion, Llc Control of memory devices possessing variable resistance characteristics
ATE488842T1 (de) * 2004-09-30 2010-12-15 Nxp Bv Integrierte schaltung mit speicherzellen mit einem programmierbaren widerstand und verfahren zum adressieren von speicherzellen mit einem programmierbaren widerstand
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
US7359236B2 (en) * 2005-03-11 2008-04-15 Adesto Technologies Read, write and erase circuit for programmable memory devices
JP4552745B2 (ja) * 2005-05-10 2010-09-29 ソニー株式会社 記憶素子及びその製造方法
JP4313372B2 (ja) * 2005-05-11 2009-08-12 シャープ株式会社 不揮発性半導体記憶装置
JPWO2006137111A1 (ja) * 2005-06-20 2009-01-08 富士通株式会社 不揮発性半導体記憶装置及びその書き込み方法
KR100937564B1 (ko) 2005-06-20 2010-01-19 후지쯔 가부시끼가이샤 비휘발성 반도체 기억 장치 및 그 기입 방법
US7289351B1 (en) * 2005-06-24 2007-10-30 Spansion Llc Method of programming a resistive memory device
JP2007018615A (ja) * 2005-07-08 2007-01-25 Sony Corp 記憶装置及び半導体装置
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
JP4802608B2 (ja) * 2005-08-19 2011-10-26 ソニー株式会社 記憶装置
JP4828901B2 (ja) * 2005-09-22 2011-11-30 株式会社東芝 半導体集積回路装置
JP2007095131A (ja) * 2005-09-27 2007-04-12 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置とデータ書込方法
US7514706B2 (en) * 2005-10-14 2009-04-07 Adesto Technologies Voltage reference circuit using programmable metallization cells
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
KR100970383B1 (ko) 2005-10-19 2010-07-15 후지쯔 가부시끼가이샤 불휘발성 반도체 기억 장치의 기입 방법
US7286395B2 (en) * 2005-10-27 2007-10-23 Grandis, Inc. Current driven switched magnetic storage cells having improved read and write margins and magnetic memories using such cells
DE102005053496B4 (de) * 2005-11-09 2008-05-08 Qimonda Ag Speicherbauelement mit mehreren resistiv schaltenden Speicherzellen, insbesondere PCM-Speicherzellen
US7463507B2 (en) 2005-11-09 2008-12-09 Ulrike Gruening-Von Schwerin Memory device with a plurality of memory cells, in particular PCM memory cells, and method for operating such a memory cell device
DE102005063435B4 (de) * 2005-11-09 2015-12-10 Polaris Innovations Ltd. Speicherbauelement mit mehreren Speicherzellen, insbesondere PCM-Speicherzellen, sowie Verfahren zum Betreiben eines derartigen Speicherbauelements
JP4764142B2 (ja) 2005-11-11 2011-08-31 株式会社東芝 半導体記憶装置
WO2007074504A1 (ja) * 2005-12-26 2007-07-05 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
JP4594878B2 (ja) * 2006-02-23 2010-12-08 シャープ株式会社 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
JP2007234133A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム
EP1835509A1 (de) * 2006-03-14 2007-09-19 Qimonda AG Speicherzelle, Speicher mit einer Speicherzelle und Verfahren zum Einschreiben von Daten in eine Speicherzelle
US8395199B2 (en) 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
JP2007294592A (ja) 2006-04-24 2007-11-08 Sony Corp 記憶装置の駆動方法
WO2007132525A1 (ja) 2006-05-16 2007-11-22 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
US8014199B2 (en) * 2006-05-22 2011-09-06 Spansion Llc Memory system with switch element
WO2007145295A1 (ja) * 2006-06-16 2007-12-21 Panasonic Corporation 不揮発性メモリ装置
JP4460552B2 (ja) * 2006-07-04 2010-05-12 シャープ株式会社 半導体記憶装置
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
US7932548B2 (en) 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US8454810B2 (en) 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US7428163B2 (en) * 2006-07-21 2008-09-23 Infineon Technologies Ag Method and memory circuit for operating a resistive memory cell
JP4195715B2 (ja) 2006-07-31 2008-12-10 シャープ株式会社 半導体記憶装置
JP4344372B2 (ja) 2006-08-22 2009-10-14 シャープ株式会社 半導体記憶装置及びその駆動方法
KR100755409B1 (ko) * 2006-08-28 2007-09-04 삼성전자주식회사 저항 메모리 소자의 프로그래밍 방법
EP1898426A3 (fr) * 2006-09-05 2008-05-21 Stmicroelectronics Sa Mémoire à changement de phase effacable et programmable au moyen d' un décodeur de ligne
JP4823316B2 (ja) 2006-09-05 2011-11-24 富士通株式会社 不揮発性半導体記憶装置の書き込み方法
KR100809337B1 (ko) 2006-09-06 2008-03-05 삼성전자주식회사 비휘발성 메모리 장치 및 그 구동 방법
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
KR101258983B1 (ko) * 2006-09-19 2013-04-29 삼성전자주식회사 가변저항 소자를 이용한 반도체 메모리 장치 및 그 동작방법
US20080101110A1 (en) * 2006-10-25 2008-05-01 Thomas Happ Combined read/write circuit for memory
JP4745395B2 (ja) * 2006-11-17 2011-08-10 パナソニック株式会社 抵抗変化型記憶装置
JP2008146740A (ja) 2006-12-08 2008-06-26 Sharp Corp 半導体記憶装置
JP4745956B2 (ja) * 2006-12-25 2011-08-10 富士通株式会社 シミュレーション装置
US8085615B2 (en) * 2006-12-29 2011-12-27 Spansion Llc Multi-state resistance changing memory with a word line driver for applying a same program voltage to the word line
JP4221031B2 (ja) 2007-02-09 2009-02-12 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
US8094481B2 (en) 2007-03-13 2012-01-10 Panasonic Corporation Resistance variable memory apparatus
US7764537B2 (en) * 2007-04-05 2010-07-27 Qualcomm Incorporated Spin transfer torque magnetoresistive random access memory and design methods
JP4288376B2 (ja) 2007-04-24 2009-07-01 スパンション エルエルシー 不揮発性記憶装置およびその制御方法
US7852662B2 (en) * 2007-04-24 2010-12-14 Magic Technologies, Inc. Spin-torque MRAM: spin-RAM, array
JP2008276858A (ja) * 2007-04-27 2008-11-13 Spansion Llc 不揮発性記憶装置及びそのバイアス制御方法
CN101542632B (zh) * 2007-06-01 2012-12-26 松下电器产业株式会社 电阻变化型存储装置
KR100914267B1 (ko) * 2007-06-20 2009-08-27 삼성전자주식회사 가변저항 메모리 장치 및 그것의 형성방법
KR20090009699A (ko) * 2007-07-20 2009-01-23 삼성전자주식회사 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치, 이 장치를 위한 동적 메모리 셀, 및 이 장치를구비한 메모리 시스템
US9129845B2 (en) 2007-09-19 2015-09-08 Micron Technology, Inc. Buried low-resistance metal word lines for cross-point variable-resistance material memories
JP5253784B2 (ja) 2007-10-17 2013-07-31 株式会社東芝 不揮発性半導体記憶装置
JP5050813B2 (ja) * 2007-11-29 2012-10-17 ソニー株式会社 メモリセル
JP2009141225A (ja) 2007-12-07 2009-06-25 Sharp Corp 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置
JP5072564B2 (ja) * 2007-12-10 2012-11-14 株式会社東芝 半導体記憶装置及びメモリセル電圧印加方法
JP4356786B2 (ja) * 2007-12-12 2009-11-04 ソニー株式会社 記憶装置および情報再記録方法
JP2009146478A (ja) * 2007-12-12 2009-07-02 Sony Corp 記憶装置および情報再記録方法
WO2009107370A1 (ja) 2008-02-25 2009-09-03 パナソニック株式会社 抵抗変化素子の駆動方法およびそれを用いた抵抗変化型記憶装置
US8094485B2 (en) 2008-05-22 2012-01-10 Panasonic Corporation Variable resistance nonvolatile storage device with oxygen-deficient oxide layer and asymmetric substrate bias effect
JP5221222B2 (ja) * 2008-06-25 2013-06-26 株式会社東芝 半導体記憶装置
US8553444B2 (en) 2008-08-20 2013-10-08 Panasonic Corporation Variable resistance nonvolatile storage device and method of forming memory cell
US7889572B2 (en) * 2008-09-04 2011-02-15 Macronix International Co., Ltd. Memory with high reading performance and reading method thereof
WO2010038442A1 (ja) 2008-09-30 2010-04-08 パナソニック株式会社 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
US8179714B2 (en) 2008-10-21 2012-05-15 Panasonic Corporation Nonvolatile storage device and method for writing into memory cell of the same
US8125817B2 (en) 2008-12-18 2012-02-28 Panasonic Corporation Nonvolatile storage device and method for writing into the same
JP4720912B2 (ja) * 2009-01-22 2011-07-13 ソニー株式会社 抵抗変化型メモリデバイス
KR101566899B1 (ko) * 2009-02-26 2015-11-06 삼성전자주식회사 동작 특성들을 변경할 수 있는 반도체 장치와 그 방법, 및 상기 반도체 장치를 포함하는 반도체 시스템
JP4806046B2 (ja) * 2009-03-16 2011-11-02 株式会社東芝 半導体記憶装置
JP2010225227A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
JP4606520B2 (ja) 2009-03-25 2011-01-05 パナソニック株式会社 抵抗変化型不揮発性記憶装置
US8199576B2 (en) * 2009-04-08 2012-06-12 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US7983065B2 (en) 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
WO2010117912A1 (en) * 2009-04-08 2010-10-14 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US8351236B2 (en) 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
CN102119424B (zh) 2009-04-15 2014-03-26 松下电器产业株式会社 电阻变化型非易失性存储装置
JP4628500B2 (ja) 2009-04-30 2011-02-09 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶装置
CN102077297A (zh) * 2009-05-14 2011-05-25 松下电器产业株式会社 非易失性存储装置和向非易失性存储装置写入数据的方法
CN102099863B (zh) * 2009-06-08 2014-04-02 松下电器产业株式会社 电阻变化型非易失性存储元件的写入方法及电阻变化型非易失性存储装置
WO2011052239A1 (ja) * 2009-11-02 2011-05-05 パナソニック株式会社 抵抗変化型不揮発性記憶装置およびメモリセルの形成方法
JP5120967B2 (ja) * 2009-12-25 2013-01-16 シャープ株式会社 可変抵抗素子
US8563962B2 (en) 2009-12-28 2013-10-22 Panasonic Corporation Memory device and method of manufacturing the same
US8526237B2 (en) 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
US8547720B2 (en) 2010-06-08 2013-10-01 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines
JP5069339B2 (ja) * 2010-06-10 2012-11-07 シャープ株式会社 不揮発性可変抵抗素子の抵抗制御方法
US8804398B2 (en) * 2010-08-20 2014-08-12 Shine C. Chung Reversible resistive memory using diodes formed in CMOS processes as program selectors
WO2012058324A2 (en) 2010-10-29 2012-05-03 Rambus Inc. Resistance change memory cell circuits and methods
US8824183B2 (en) * 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
TWI564890B (zh) * 2011-01-26 2017-01-01 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
JP2014075159A (ja) * 2011-01-27 2014-04-24 Panasonic Corp 不揮発性記憶装置及び不揮発性記憶装置の駆動方法
WO2012105164A1 (ja) * 2011-02-01 2012-08-09 パナソニック株式会社 不揮発性半導体記憶装置
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
US8885399B2 (en) * 2011-03-29 2014-11-11 Nxp B.V. Phase change memory (PCM) architecture and a method for writing into PCM architecture
CN102290101B (zh) * 2011-07-04 2016-02-24 上海华虹宏力半导体制造有限公司 源线偏置电路及存储器
JP5877338B2 (ja) * 2011-08-31 2016-03-08 パナソニックＩｐマネジメント株式会社 読み出し回路およびこれを用いた不揮発性メモリ
CN103165172B (zh) * 2011-12-09 2015-08-05 中国科学院微电子研究所 混合存储器件及其控制方法、制备方法
KR101959846B1 (ko) 2012-03-02 2019-03-20 삼성전자주식회사 저항성 메모리 장치
JP5602175B2 (ja) * 2012-03-26 2014-10-08 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
US9685608B2 (en) * 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US9111610B2 (en) 2012-04-20 2015-08-18 Panasonic Intellectual Property Management Co., Ltd. Method of driving nonvolatile memory element and nonvolatile memory device
US9165644B2 (en) * 2012-05-11 2015-10-20 Axon Technologies Corporation Method of operating a resistive memory device with a ramp-up/ramp-down program/erase pulse
JP2014102866A (ja) 2012-11-20 2014-06-05 Micron Technology Japan Inc 半導体装置及び半導体装置の制御方法
JP5830655B2 (ja) 2013-04-30 2015-12-09 パナソニックＩｐマネジメント株式会社 不揮発性記憶素子の駆動方法
US9373399B2 (en) 2013-07-22 2016-06-21 Micron Technology, Inc. Resistance variable element methods and apparatuses
US9286974B2 (en) * 2013-10-23 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices
US10037801B2 (en) 2013-12-06 2018-07-31 Hefei Reliance Memory Limited 2T-1R architecture for resistive RAM
US9029192B1 (en) * 2013-12-20 2015-05-12 Intermolecular, Inc. Metal organic chemical vapor deposition of resistive switching layers for ReRAM cells
US9286976B2 (en) * 2014-05-29 2016-03-15 Intel Corporation Apparatuses and methods for detecting write completion for resistive memory
JP6426940B2 (ja) * 2014-08-19 2018-11-21 ルネサスエレクトロニクス株式会社 半導体装置及びフォーミング方法
CN105448330B (zh) * 2014-09-24 2018-10-16 华邦电子股份有限公司 电阻式随机存取存储器装置以及其形成方法
CN105869670B (zh) * 2015-01-19 2019-03-15 华邦电子股份有限公司 电阻式随机存取存储器
JP6139623B2 (ja) * 2015-09-15 2017-05-31 株式会社東芝 不揮発性半導体メモリ
KR102394726B1 (ko) * 2015-10-26 2022-05-09 에스케이하이닉스 주식회사 내부전압생성회로
EP3378066A4 (en) * 2016-01-27 2019-07-31 Hewlett-Packard Enterprise Development LP MEMRISTOR MATRIX WITH PARALLEL RESET CONTROL DEVICES
JP2018156701A (ja) * 2017-03-16 2018-10-04 東芝メモリ株式会社 不揮発性半導体記憶装置
JP2020098655A (ja) * 2018-12-17 2020-06-25 キオクシア株式会社 半導体記憶装置
CN109903799B (zh) * 2019-01-29 2021-08-03 华中科技大学 一种可变编程级数的三维闪存阵列单元操作方法
JP6723402B1 (ja) * 2019-02-28 2020-07-15 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ
US10896699B1 (en) 2019-07-11 2021-01-19 Samsung Electronics Co., Ltd. Memory devices including switch circuit that operates regardless of power supply voltage
US11423985B2 (en) * 2019-09-25 2022-08-23 Arm Limited Devices and methods for controlling write operations
CN113555047A (zh) * 2020-04-24 2021-10-26 上海磁宇信息科技有限公司 磁性随机存储器
US20230125070A1 (en) * 2021-10-25 2023-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multilevel memory device and method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3749851B2 (ja) * 2001-10-25 2006-03-01 株式会社東芝 強誘電体半導体メモリ
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
JP4205938B2 (ja) * 2002-12-05 2009-01-07 シャープ株式会社 不揮発性メモリ装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100868035B1 (ko) * 2006-03-13 2008-11-10 키몬다 아게 메모리 회로, 메모리 회로를 동작시키는 방법, 메모리디바이스 및 메모리 디바이스를 생성하는 방법
US7522444B2 (en) 2006-03-13 2009-04-21 Infineon Technologies Ag Memory circuit, method for operating a memory circuit, memory device and method for producing a memory device

Also Published As

Publication number Publication date
TW200506949A (en) 2005-02-16
TWI237271B (en) 2005-08-01
JP4113493B2 (ja) 2008-07-09
US6995999B2 (en) 2006-02-07
CN100479057C (zh) 2009-04-15
EP1486985A3 (en) 2005-08-24
JP2005025914A (ja) 2005-01-27
EP1486985A2 (en) 2004-12-15
US20040264244A1 (en) 2004-12-30
KR100547969B1 (ko) 2006-02-02
CN1574076A (zh) 2005-02-02
DE602004008833T2 (de) 2008-06-12
EP1486985B1 (en) 2007-09-12
DE602004008833D1 (de) 2007-10-25

Similar Documents

Publication Publication Date Title
KR100547969B1 (ko) 비휘발성 반도체 기억장치 및 그 제어방법
US7016222B2 (en) Nonvolatile semiconductor memory device
US8059448B2 (en) Semiconductor memory device with variable resistance elements
JP4594878B2 (ja) 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
JP4460552B2 (ja) 半導体記憶装置
US7061790B2 (en) Semiconductor memory device and data write method
US7209379B2 (en) Storage device and semiconductor device
KR100582923B1 (ko) 비휘발성 반도체 기억 장치
JP4129274B2 (ja) 半導体記憶装置
JP4221031B2 (ja) 不揮発性半導体記憶装置及びその書き換え方法
JP4157582B1 (ja) 半導体記憶装置
JP4546842B2 (ja) 不揮発性半導体記憶装置及びその制御方法
US9747979B2 (en) Nonvolatile semiconductor storage device including cell transistor performance measuring cells
US20100259968A1 (en) Storage device and information rerecording method
US8369128B2 (en) Storage device and information rerecording method
JP4189269B2 (ja) 不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法
CN111599396A (zh) 一种rram电路及rram行形成的方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130320

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 15