TWI237271B - Nonvolatile semiconductor memory device and control method thereof - Google Patents

Description

1237271 九、發明說明： 【發明所屬之技術領域】 本發明係關於具有在半導體基板上 分別排列多數連接利用施加電壓引起之電阻變化 之可變電阻元件之-端與選擇電晶體之沒極所形成 體陣列所構成之非揮發性半導體記憶裝置及= 電壓施加方法。係 '關於對寫入或拭除時之記憶胞之 【先前技術】 近年來’已經逐漸邁入資訊隨時可得、處處可得，且可 由攜帶之時代。由於行動電話及PDA(個人數位助理）所 :::動機器之普及，可存取各式各樣資訊而 =與時間”旦’移動機器之電池壽命、對資訊之存取速 ==器之性能仍不可說充分，對其性能提高之並無 化兄'、電池哥命係決定移動機器之便捷性之主要性 :,故’對移動機器之構成元件強烈要求低耗電化。 作為其關鍵裝晉 _ 非揮毛性半導體記憶體變得愈來 移動機器在有效之動作狀態，以執行邏輯機能之 =電路之耗電力較具有支配性，但在待機狀態，則以記 2置之耗電力較具有支配性。此在待機狀態之耗電力在 要^之電池之驅動時間之長時間化上，變得愈來愈重 使用非揮發性半導體記憶體時，在待機狀態下，已不 7要對非揮發性半導體記憶體供應電力，故可將力 細小至極限。 1237271 在非揮發性半導體記憶體中，快閃記憶體、

FeRAM(Ferr〇electric Random Access Mem〇ry :強介質型 隨機存取記憶體）等已達實用化之記憶體雖多，但此等記 憶體在高速性、重寫耐性、耗電力等之點上，具有協調之 關係，追求滿足所有要求規格之理想的非揮發性半導體記 憶體之研發一直持續在進行之中。使用新材料之非揮發性 半導體記憶體已經有若干提案存在，RRAM(Resistanee Random Access Memory:電阻控制型隨機存取記憶體）係 其車父具潛力之候補記憶體之一。RRAM由於在高速性、大 容量性、低耗電姓等，其潛力頗高，故其將來性頗受期 待。 RRAM依據公知文獻i(Zhuang，H H等著"N〇vei c〇i Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)”，IEDM ,論文序號 7·5，2〇〇2年12 月）之詳細記載：將電壓脈衝施加至稱為Pri xCaxMn(^ (〇<x<l，以下簡稱「PCM0」）之超巨大磁阻（CMR: colossal magnetoredstance)或含有具有顯示高溫超傳導 (HTSC · high temperature super conductivity)之鈣鈦礦型結 晶構造之錳之氧化物材料時，可使電阻值發生變化。 作為具體的特性，縱軸取電阻值，橫軸取脈衝施加次 數，將±5 V之電壓以100奈秒之脈衝施加至膜厚i〇〇 nmi PCMO時之電阻值變化如圖π所示。施加脈衝時，電阻值 會在1 k Ω與1 Μ Ω間變化，且能夠可逆地引起大到3位數 之電阻值變化100次以上。另外，如圖14所示，可變電阻 1237271 元件在縱軸取電阻值，橫軸取4 V、5奈秒之脈衝施加次數 時，可依照脈衝施加次數，使電阻值發聲類比的變化，且 並非僅呈現低電阻狀態（例如1 k Ω以下）與高電阻狀態（1 00 k Ω以上）之2種狀態，而可在其間處於任意之電阻狀態。 因此，例如可在10 k Ω至1 Μ Ω之間，以例如圖17所示之 範圍將電阻值分成4種狀態而達成多值化，故可降低位元 成本。將此種可變電阻元件使用於記憶體載體，預期可實 現理想之高速而大容量之非揮發性半導體記憶體。 但，上述可變電阻元件之電導特性依據公知文獻2(Hsu， S. Τ·等著’’Charge Transport Property in Non-Volatile Resistor Random Access Memory (RRAM)M, Non-Volatile Semiconductor Memory Workshop 2003，pp. 97-98 2003 年 2 月），如圖 15、 圖1 6所示，對高電阻狀態與低電阻狀態之各狀態中之電流 (I)-電壓（V)特性，在縱軸取電流之對數值（logl)，在橫軸 取電壓之平方根（/" V)而繪圖時，大致顯示線性之特性。 由此結果，可說：高電阻狀態與低電阻狀態之電導可顯示 普爾弗倫克爾（Poole-Frenkele)型之非線性電導特性。 上述可變電阻元件之普爾福蘭克萊型之電導特性之電流 值I與電壓V之關係可用I〇cExp(/"V)表示。此表示電流-電 壓特性具有非常大之非線性，微量之電壓變化即有可能導 致大電流量之變化。即，在由可變電阻元件之低電阻狀態 (以下以RL表示）變化成高電阻狀態（以下以RH表示）之寫入 臨限值電壓，或由高電阻狀態變化成低電阻狀態之拭除臨 限值電壓有偏差時，將同一電壓施加至可變電阻元件以執 1237271 行寫入或拭除時，流過可變電阻元件之電流量會發生非常 大之偏差，且會增大寫入或拭除時之耗電流。 【發明内容】 本發明係鑒於上述問題而研發者，其目的在於提供可一 面抑制寫入或拭除時之耗電流之增大，一面確實實現記憶 胞之寫入及拭除，且記憶胞包含藉施加電壓引起之電阻變 化記憶資訊之可變電阻元件之非揮發性半導體記憶農置及 其控制方法。 為達成上述目的之本發明之非揮發性半導體記憶裝置係 至少包含記憶體陣列，其係在半導體基板上，⑤列方向及 行方向刀別排列夕數連接利用電的應力引起之電阻變化記 隐貝π之可文電阻凡件之一端與選擇電晶體之沒極所形成 之記憶胞者；字元線，其係連接於位於同—列之多數前述 記憶胞之前述選擇電晶體之閘極者；源極線，其係連接於 :同歹！或同行之多數前述記憶胞之前述選擇電晶體 之源極者’位兀線’其係連接於位於同—行之多數前述記 憶胞之前述可變雷阳-μ 電阻7L件之他端者；控制電路，苴係在前 述記憶胞執行資訊之寫人、拭除及讀出之控制者；、電壓開 關電路，其係切換施加至前述源極線與前 電壓、拭除雷懕芬％ , Κ ·馬入 4及讀出電壓者；及讀出電路，其係由前述 5己憶胞執行資訊之讀 · 一 路，直係在"脈衝電壓施加電 …、士連接於前述記憶體陣列内之寫 之前述記憶朐之义、+、 '除對象 之則述位元線與前述源極線，經 開關電路施加分別铒& 田則述電壓 】對應於前述位元線與前述源極線之前述 1237271 寫2電壓或拭除電壓之狀態下，將寫入用或拭除用之電壓 脈衝施加至連接於該記憶胞之前述字元線者。

為達成上述目的之本發明之非揮發性半導體記憶裝置之 控1方法係用於控制非揮發性半導體記憶裝置者，而該非 :發性半導體記憶裝置係至少包含記憶體陣列’其係在半 =體基板上，於列方向及行方向分別排列多數連接利用電 ^應力引起之電阻變化記憶資訊之可變電阻元件之一端與 選擇電晶體之沒極所形成之記憶胞者；字元線，其係連接 &位於同—列之多&前述記憶&之前述選#電晶體之閘極 者’源極線’其係連接於位於同-列或同-行之多數前述 隐胞之則述選擇電晶體之源極者；位元線，其係連接於 位於同一行之多數前述記憶胞之前述可變電阻元件之他端 者二控制電路，其係在前述記憶胞執行資訊之寫入、拭除 及讀出之控制者；電壓開關電路，其係切換施加至前述源 極線與前述位元線之寫入電壓、拭除電壓及讀出電壓者； 及。貝出电路，其係由前述記憶胞執行資訊之讀出者；在如 此所構成之非揮發性半導體記憶裝置之控制方法中，在對 連接於前述記憶體陣列内之寫人或拭除對象之記憶胞之前 述位元線與前述源極線，經由前述電壓開關電路施加分別 對應於刚m線與前述源極線之前述寫人電壓或拭除電 壓之狀態下’將寫人用或拭除用之電壓脈衝施加至連接: 該記憶胞之前述字元線，以執行寫入或拭除動作。 、 段思之情形為··在本發 其控制方法中，在將寫入用或拭除用之電壓脈衝施义 93591 -10- 1237271 述字元線之情形中，在寫 值夕帝颅π π ^ η正作為寫入用之電阻 私i脈衝，在栻除時產生 電壓脈衝。 乍為拭除用之電阻值之 更理想之情形為：在本發明非 …制方法中、,+ 揮發性半導體記憶裝置 /、㈣m w述電壓脈衝之電壓值係在施加至前述 日^入或拭除對象之前述記憶胞之前述選擇電晶體之閑極 :二將由施加至前述位元線與前述源極線之前述寫入電屋 或則逑拭除電壓之電塵差之絕對值扣除該選擇電晶體之汲 極-源極間電壓後之電壓值，設定於大於寫人前述可變電 阻兀件所需之寫人臨限值電壓或拭除所需之拭除臨限值電 壓。 更理想之情形為：在本發明之非揮發性半導體記憶裝置 及其控制方法中，前述電壓脈衝之電壓值係在施加至前述 ^入或拭除對象之前述記憶胞之前述選擇電晶體之閑極 時，該選擇電晶體係言史定於可在前述電麵衝施加期間中 至少一時期在飽和區域執行動作。 在本發明之非揮發性半導體記憶裝置及其控制方法中， 將轭加至則述位元線與前述源極線之前述寫入電壓或前述 拭除電壓施加至前述位元線或前述源極線及前述字元線， 將施加至前述字元線之電壓脈衝施加至不施加前述寫入電 壓或前述拭除電壓之前述源極線或前述位元線，而在寫入 或拭除時，即使更換前述位元線與前述字元線之關係、或 4述源極線與前述字元線之關係’也可發揮與上述本發明 之非揮發性半導體記憶裝置及其控制方法同樣之效果。 1237271 【實施方式】 ^據图式°兒明有關本發明之非揮發性半導體記憶裝置 及其控制方法（以下適宜地稱「本發明裝置」及「本發明 方法」）之一實施形態。 〈第1實施形態> 圖1係表示本發明裝置100之區塊圖。本發明裝置1〇〇係 7資訊記憶於記憶體陣列101内，記憶體陣列101使用配置 多數記憶胞之構成，可在記憶體陣列101内之記憶胞記 憶、讀出資訊。 資Λ被5己憶於對應於由位址線1 〇2輸入之位址之記憶體 陣列101内之特定記憶胞，該資訊通過資料線1〇3被輸出至 外部裝置。字元線解碼器104係選擇對應於輸入至位址線 102之信號之記憶體陣列101之字元線，位元線解碼器1〇5 係選擇對應於輸入至位址線102之位址信號之記憶體陣列 101之位元線，另外，源極線解碼器i 06係選擇對應於輸入 至位址線102之位址信號之記憶體陣列1〇1之源極線。控制 電路109係執行記憶體陣列1 ο 1之寫入、拭除、讀出之控 制，控制電路109係依據由位址線1〇2輸入之位址信號、由 資料線103輸入之資料輸入（寫入時）、由控制信號線u丨輸 入之控制輸入信號，控制字元線解碼器1 〇4、位元線解石馬 器105源極線解碼器106、開關電路11 〇、脈衝電壓施加電 路108，以控制記憶體陣列101之讀出、寫入、及拭除動 作。在圖1所示之例中，控制電路109具備作為一般的位址 缓衝電路、資料輸出入緩衝電路、控制輸入緩衝電路之機 93591 -12- 1237271 月b ’唯此部分並未予以圖示。 電屡開關電路U0供應記憶體陣列⑻ =時:一線與源極線之電厂堅，係裝置二及 ❿Vpp係寫入或拭除用之電— 電壓施加電路108係將脈 訂 摆少〜A 至子兀線解碼器所選 子兀Λ。脈衝電壓施加電路丨08更呈 電壓施加至丨條以上之字元@ ^ 八τ问呀將脈衝 {条乂上之子几線之機能’且具有可同時將不

脈衝電壓位準之脈衝電壓施加至2條以上之字元線之 機能。又’資料之讀出係由記憶體陣列ι〇ι通過位元線解 :益105、讀出電路107執行。讀出電路1〇7判定資料之狀 態’將其結果送至控制電路1〇9，輸出至資料線⑻。

圖2係表示構成記憶體陣列⑻之記憶胞^之剖面之模式 的圖。如圖2所示，記憶胞11係將製作於半導體基板1上之 源極區域2、汲極區域3、形成於閘極氧化膜4上之閘極電 極5所構成之選擇電晶體6、將電阻值因電壓施加而變化之 可變電阻材料8挾持於下部電極7與上部電極9間之可變電 阻兀件10，利用電性連接汲極區域3與下部電極7而串聯連 接所形成。又，上部電極9係連接於構成位元線之金屬配 線12 ,閘極電極5係連接於字元線，源極區域係連接於構 成源極線之擴散層或金屬配線13。 又，可變電阻元件丨〇係使用電阻因電壓施加而變化，在 電壓施加解除後仍可保持變化之電阻，以該電阻變化執行 貧料之記憶之非揮發性記憶元件，並以含錳之鈣鈦礦型結 晶構造之氧化物所形成之cMR(C〇l〇ssal 93591 13 1237271 magnetoresistance :超巨大磁阻）記憶元件，作為可變電阻 材料 8，例 # 使用將以 Pr|—A_3、Lai.xCaxM:〇3 (PCMO)、或 La^x_yCaxPbyMn03(但 χ<ΐ、y〈i、χ+η)手一、 之其中-種物 f，例如 Pr〇.7Ca〇.3Mn〇3、La〇 “Ca。35Mn〇= Lao.wCao.丨jb。,υΜηΟ3等之錳氧化膜以M〇CVD(有機金屬 化學汽相沉積法）、自旋式塗敷法、雷射燒蝕法、濺射法 等形成薄膜所製成之材料。 更由於可變電阻元件1〇之電阻變化大到3位數以上，故 即使將電阻值分割成多數區域，並定義各區域不同之資 訊，也可充分判別各資訊，記憶丨位元（2值）以上之多值資 訊。又，上述列舉之可變電阻材料具有非線性之電流·電 壓特性。具體上，顯示在先前技術項中所說明之普爾弗倫 克爾（Poole-Frenkele)型之非線性電導特性。 圖3及圖4係表示記憶體陣列1〇1之構成之模式。在兩構 成中，記憶體陣列101係呈現在爪條⑺匕丨〜BLm)位元線與η 條（WL1〜WLn)字元線之交點配置mxn個記憶胞丨丨之構成， 圖3係與字元線平行地配置以条（SL1〜SLn)源極線之構成， 圖4係與位元線平行地配置㈤條^乙丨〜SLm)源極線之構成。 圖5係圖3所不之源極線平行於字元線之記憶體陣列1 〇 1之 一部分（4胞）之配置之概略圖，圖6係圖4所示之源極線平行 於位元線之έ己憶體陣列之一部分（2胞）之配置之概略圖，圖 圖6之胞數雖異，但面積卻大略相同。又，圖2所示之 圮憶胞之剖面構造雖未直接對應於圖5、圖6中之任何一種 配置，但可以圖2所示之記憶胞之剖面構造為基本，透過 1237271 &更位元線或源極線之配線而適合於圖5、圖6之各記憶胞 之配置。 以一般的MOS積體電路製造方法製造記憶胞丨丨時，源極 線SL平行於字元線WL之記憶體陣列（圖5)可在擴散層形成 源極線SL。另一方面，源極線SL平行於位元線BL之記憶 體陣列（圖6)則不能在擴散層形成源極線sl，有必要在源 極擴散區域設置接觸部，並依每2胞連接於金屬層之源極 線SL，有必要將源極線SL形成於位元線BL與位元線 間’會增大胞面積。 但，源極線SL平行於位元線bl之記憶體陣列（圖6)在寫 入或拭除時，只要將寫入或拭除電壓Vpp施加至選擇胞之 位兀線BL與源極線SL中之一方，將接地電壓Vss施加至他 方’將後述脈衝電壓施加至字元線WL即可，故具有在寫 入與拭除時，可適用相同控制方法，共用寫入與拭除用之 週邊電路之優點。 使用圖3之記憶體陣列1〇1，將Vpp施加至選擇胞之源極 線以執行拭除時，由於字元線共通之同列之非選擇胞之選 擇電晶體6處於通電狀態，會將Vpp施加至其源極區域2， 故有必要將Vpp施加至非選擇胞之位元線之全部而不將電 壓施加至可變電阻元件1〇，使得控制變成複雜。記憶體陣 列可使用任何構成，但使用面積小之圖3之陣列時，在製 造成本上較為理想。另外，不受源極線之延長方向所拘 束，記憶體陣列之構成不限定於圖3、圖4所例示之構成， 也可使用將上述2種構成變形後之構成。 1237271 其次，說明本發明裝置100之控制方法。表〗係表示記憶 胞11之寫入、拭除時之各端子之電壓條件。寫入時，將 VPP施加至上a卩％極，將Vss施加至源極區域，將後述電壓 振幅Vwp之脈衝電慶施加至閑極電極時，在使選擇電晶體 6成為通電狀態時，將由低電阻狀態變化成高電阻狀態之 寫入臨限值電壓在開關電屢以上之正電壓施加至可變電阻 兀件丨〇，使其由低電阻狀態變化成高電阻狀態（上部電極 之電壓高於下部電極時之電壓極性為正）。拭除時與寫入 時相反’將Vss施加至上部電極，將Vpp施加至源極區域， 將電壓振幅Vwe之脈衝電壓施加至閑極電極，在使選擇電 晶體6成為通電狀態時，可將絕對值在拭除臨限值電壓以 上之負電壓施加至可變電阻元件1〇,使其由高電阻狀態變 化成低電阻狀態。 表1

其次，進-步利用圖7所示之記憶胞u之等效電路說明本 發明裝置100之控制方法。將選擇電晶體6與可變電阻元件 1〇串聯連接’將選擇電晶體6之源極區域2與可變電阻元件 1〇之上部電極9分別連接於圖2之電壓開關電路11〇，在寫入 =栻除時，選擇地施加Vpp(寫人或拭除電壓）與Μ(接地電 堡)。又’在選擇電晶體6之閘極電極5連接脈衝電壓施加電 1237271 路1 Ο8，可將脈衝寬t秒、電壓振幅Vwp或Vwe之脈衝電壓施 加至閘極電極5。 在選擇電晶體6通電之狀態下，選擇電晶體6可等效地作 為通電電阻值Ron之電阻元件17加以處理，並可以圖8所示 之等效電路加以表示。在圖8中，可變電阻元件10之電阻值 以Rr表示，作為選擇電晶體6之電阻元件17分別以Vds與Vr 表示。 電阻元件1 7在選擇電晶體6在飽和區域執行動作時，對源 極-汲極電壓Vds之變化，汲極電流不會顯示大的變化，可 視為定電流元件近似地加以處理，在線性區域（非飽和區 域）執行動作時，汲極電流會隨著源極-汲極電壓之變化而 變化。 對記憶胞11之寫入，首先將寫入電壓Vpp施加至上部電 極9，將接地電壓Vss施加至源極區域2。Vpp施加至上部電 極9時，施加至電阻元件17之電壓Vr以數式（1)表示，施加 至選擇電晶體6之源極-汲極間之電壓Vds以數式（2)表示， 上部電極9與源極區域2間之電壓差（Vpp-Vss)被分壓成Vr與 Vds。

Vr=VppxRr/(Rr+Ron) · · · (1)

Vds=VppxRon/(Rr+Ron) · · · (2) 利用施加至閘極電極5之脈衝電壓之電壓振幅Vwp調整數 式（1)及數式（2)之通電電阻值Ron，如數式（1)所示，可控制 施加至可變電阻元件10之電壓Vr，故可將被調整於寫入臨 限值電壓以上且儘可能接近寫入臨限值電壓之電壓施加至 1237271 可變電阻元件10之 Λ 兒壓振幅V w Ρ之脈衝電壓施加至 極5。Vr係在相同扒、、亡 ffJ ^ ^ ;心至選擇電晶體6之汲極電流之電流流 至可變電阻元件} 〇 番 守破軛加至上部電極9與下部電極7間之 以 & ’不必要地提高電壓振幅Vwp，而使通電電阻

Ron過度降低時， 不僅會將進-步超過寫入臨限值電壓之 电Μ方也力口至可變帝如一, , 屯兀件10，且可能導致寫入時之汲極電 ^增加而增加寫入時之耗電流之結果。 吕己憶胞11拭除之，卜主r & '矛、之Μ形之基本的想法也與寫入之情形相 同。但，有關拭除之夺愔的】彳々π作+ 一 心°己隱胞1 1之可變電阻元件1 〇之電阻值 處於南電阻狀態，故可 了以比寫入柃小之汲極電流將拭除臨 限值電壓施加至可樣、雷 殳电阻兀件10。因此，可將選擇電晶體6 之通電電阻Ron設定於大於寫入時之情形，施加至間極電 極5之脈衝電壓之„振幅⑽有必要設定於低於寫入時之 電壓振幅Vwp。 、 利用圖9圖12具體地說明有關施加至選擇電晶體 6之閘極電極5之脈衝電壓之寫入時之電壓振幅Vwp與拭除 時之電壓振幅Vwe之各其調整情形。圖9係分別表示寫入時 之圖7之s己憶胞11之各端子之施加電壓Vpp、Μ、—、選 擇電晶體6之源極·汲極電壓Vds、汲極電流及通電電阻 fon在可變電阻凡件10之低電阻狀態之電阻㈣及兩端電 壓W)。作為使用於記憶胞u之寫人、拭除試驗之樣本例， 电[Vpp、Vss、Vwp分別為5 V、〇 v、5·5 v、選擇電晶體 6之Vds、汲極電流及通電電阻R〇n分別為3 6 ν、丨.95爪a、 1.8 kQ、可變電阻元件10之電阻Rr〇及兩端電壓分別為72〇 1237271 一士、u v。在此樣本例中，脈衝電塵之電慶振幅Vwp為5 5 V呀，超過寫入臨限值電壓之電壓14 V被施加至可變電阻 π件1〇,電阻值由720 Ω變化成高電阻狀態。 寫入動作之電壓振幅vwp之依存性如圖1〇所示。圖中， 由左端向右方向表示重複施行寫X·拭除動作時之記憶胞 11之合成電阻值（Rr+Ron)之變化。但，將1 V以下之特定讀 出包壓^加至位元線’排除不要之寫人及拭除動作而施行 上述合成電阻值之敎。圖中，P1〜M示寫入動作， E卜E3表示拭除動作，任何—種情形，vpp、vss均為5 v， 脈衝包壓之脈衝寬均為丨QQ奈秒。圖中，將各動作之脈衝電 壓之脈衝振幅Vwp、Vwe用括號記入顯示於ρι〜ρ8、E1〜E3 之各標記之下。P1、E1、p2、E2係寫A ·拭除試驗所使用 之樣本是否可正常寫入·拭除之動作確認。在p3〜p7之寫 入動作中，一面逐次將電壓振幅^^?由3() ¥至5.5 v以〇5 V刻度階段地增加，一面施加脈衝電壓之結果，確認電壓 振幅Vwp可以5·5 V寫入。们與⑽係電壓振幅Vwp依存性調 查後之動作確認。由此可知：電壓振幅乂〜？在5 V以下，超 過寫入臨限值電壓之電壓丨·4 V不會被施加至可變電阻元件 10,電阻值不會由低電阻狀態（720 〇)變化成高電阻狀 態。但，確認以5 V之電壓振幅Vwp可施行中間的寫入，故 如後所述’可以良好之精度控制電壓振幅Vwp，施行多值 記憶。 圖11係分別表不拭除時之圖7之記憶胞丨丨之各端子之施加 電壓Vpp、Vss、Vwe、選擇電晶體6之源極-汲極電壓Vds、 1237271 汲極電流及通電電阻Ron、在可變電阻元件1〇之高電阻狀 態之電阻Rrl及兩端電壓Vrl。作為使用於記憶胞丨丨之寫 入、拭除試驗之樣本例，電壓Vpp、Vss、Vwe分別為5 v、 〇 V、3·5 V、選擇電晶體6之Vds、汲極電流及通電電阻尺⑽ 分別為3·7 V、645 μΑ、5.7 kQ、可變電阻元件1〇之電阻 Rrl及兩端電壓Vrl(絕對值）分別為丨.95 v。在此 樣本例中，脈衝電壓之電壓振幅Vwe為3.5 v時，超過拭除 臨限值電壓之電壓1·4 V(絕對值）被施加至可變電阻元件 10 ’電阻值由1.95 kD變化成低電阻狀態。 _ 拭除動作之電壓振幅Vwe之依存性如圖丨2所示。圖中， 由左端向右方向表示重複施行寫入·拭除動作時之記憶胞 il之合成電阻值（Rr+Ron)之變化。但，將} v以下之特定讀 出電壓施加至位元線，排除不要之寫入及拭除動作而施行 上述合成電阻值之測定。圖中，Pi〜P3表示寫入動作， E1〜E7表示拭除動作，任何一種情形，Vpp、Vss分別為$ v 與0 V，脈衝電壓之脈衝寬均為1〇〇奈秒。圖中，將各動作 春 之脈衝電壓之電壓振幅Vwp、Vwe之電壓值以括號記入顯 不於P1〜P3、E1〜E7之各標記之下。P1、E1、p2係寫入·拭 除試驗所使用之樣本是否可正常寫入·拭除之動作確認。 在E2〜E7之拭除動作中，一面逐次將電壓振幅¥批由1() v 以〇·5 V刻度階段地增加至3·5 v，一面施加脈衝電壓之結 _ 果’確認電壓振幅Vwe可以3·5 V拭除。ρ3係電壓振幅Vwe 依存性調查後之動作確認。由此可知：電壓振幅^^¥6在3 v 以下，超過拭除臨限值電壓之電壓13 V(絕對值）不會被施 93591 -20- 1237271 加至可又兒阻兀件10，電阻值不會由高電阻狀態（1.95 kQ ) 變化成低電阻狀態。 辛此，被施加脈衝電壓之選擇電晶體6假設係在飽和區域 執订動作’則閘極電壓具有支配性，即使源極·没極電壓

Vds有艾也可流通大略_定之没極電流，故可成為定 电:寫入，可藉脈衝電壓之電壓振幅Vwp、或Vwe調整汲 極私/爪使把加至選擇電晶體6之Vr之電壓值發生變化。另 方面遠擇電晶體6在非飽和區域執行動作時，源極-汲 極電壓VdS具有支配性，雖不能成為定電流寫X，但由於 源極-沒極電壓VdsA職種程度時，線性會被破壞，而可 藉閘極電壓之變化使汲極電流發生變化，可藉脈衝電壓之 電壓振幅Vwp、或Vwe調整汲極電流，使施加至選擇電晶 體6之Vr之電壓值發生變化。 因此，脈衝電壓施加至選擇電晶體6之間極電極5時之動 作區域可說最好為飽和區域。尤其，在圖u所示之拭除 時，隨著拭除動作之進行，可變電阻元件1〇之電阻值會變 低，沒極電流比初始狀態增加，故可利用定電流動作抑制 ㈣流之增加’相當理想。因此，縱使在拭除動作開始 %，亚非處於飽和區域，源極_汲極電壓Vds也會隨著可變 電阻元件H)之電阻值之變化而增加，成為飽和狀態，故可 利用定電流動作抑制拭除時之耗電流。 而，在閘極長L<1 μπιΗ下之短通道電晶體中，已知載子 速度會在所謂「EadySaturation:早期飽和」之以往之+通 道電晶體之非線性區域達到飽和，即# . 义、 丨呎隹该非線性區域， 1237271 也有對源極-汲極電壓Vds之變化顯示汲極電流變化較少之 區域存在，可以認為在上述飽和狀態中，實質上也含有，

EarlySaturation區域。 ’作為脈衝電壓之脈衝寬，在圖10、12之樣本例中， 設定於100奈秒。該脈衝寬本應依照可變電阻元件1〇之特性 採用取適當之值，但參考前述公知文獻丨之資料，以例如 ⑽奈秒較為理想，在10奈秒以上100 μ秒以下之範圍適冬 地選擇即可。且只要以10”秒以下之脈衝寬完成寫入·： 除動作，就已充分地比現狀之快閃記憶體之寫入時間快。 以上係說明在本發明裝置及本發明方法中，在寫入及拭 除呤可藉分別獨立地調整施加至記憶胞1 1之選擇電晶體^ 之閘極電極5之脈衝電壓之電壓振幅Vwp與Vwe，執行寫入 及拭除動作之情形。在此，也可考慮採用使脈衝電塵之電 壓振幅在寫入及拭除時成為相同電壓，調整施加至位元線 或源極線之寫人或拭除電麼Vpp，在寫入及拭除時分別控 制，藉以將適切之電壓施加至可變電阻元件1 〇之方法。 但，在該別的控制方法中，在選擇電晶體6在飽和區域執 行動作時，即使改變Vpp，流過可變電阻元件1〇之電流量 也不會有大變化。在此種利用Vpp控制之寫入方法中，有 可此因可變電阻几件1〇之寫入及拭除臨限值電壓之偏差而 不能執行寫入及拭除。 因此，本發明方法由於控制選擇電晶體6之閘極電壓，使 選擇電晶體6之汲極電流發生變化，故可適切地控制預期施 加至可變電阻元件1〇之所需之電壓。因此，不會有必要以 1237271 上之私級机至圮憶胞u，且可控制脈衝電壓之電壓振幅

Vwp與Vwe’以便以良好之精度將寫入及拭除臨限值電壓 乂上且k可月匕接近寫入及栻除臨限值電壓之電壓施加至可 變電阻元件1 0。 又，本發明方法如上所述由於可高精度地控制預期施加 至可艾私阻兀件1 〇之所需之電壓，&對電流_電壓特性具有 非線性特性之可變電阻元件特別有效。另外，本發明方法 由於可改變寫入時之脈衝電壓之電壓振幅Vwp之大小，高 精度地調節施加至可眷雷卩日；Μ , Α Λ f _ 玍」文私阻兀件10之電壓，故對將1位元以 , 上之多值資訊寫人對電阻值之偏差限制較大^個記憶胞之 多值記憶胞，提供特別有效之寫入方法。 其次’說明對圖1所示之本發明裝置i⑽之記憶體陣列⑻ 之寫入及拭除％之位π線、源極線、字元線之電壓施加條 件。 €憶體陣列101採用圖3所示之記憶體陣列構成之情形， 在寫入日守首先經由位元線解碼器1 05與電壓開關電路 _ 110,將寫入電壓Vpp施加至所選擇之位元線，將接地電壓 Vss^l加至非選擇之位元線，經由源極線解碼器⑽與電壓 開關電路11G將接地電壓Vss施加至全部源極線。其後，將 電壓振幅Vwp之脈衝電壓由脈衝電壓施加電路丨〇 8經字元線 解碼器104施加至所選擇之字元線。 在施行相同之圖3所示之記憶體陣列構成之拭除時，首 ’ 先，經由位元線解碼器105與電壓開關電路u〇，將接地電 壓Vss施加至所選擇之位元線，將拭除電壓v叩施加至非選 -23- 1237271

104施加至所選擇之字元線。 記憶體陣列1〇1採用圖4所示之記憶體陣列構成 在寫入時，首先經由位元線解碼器1〇5與電壓 110,將寫入電壓Vpp施加至所選擇之位元線， 裔106與電壓開關電路110將 豕極線。其後，將電壓振幅 加電路108經字元線解碼器 之情形，

電壓振幅Vwp之脈衝電壓由脈衝電壓施加電路1〇8經字元線 解碼器104施加至所選擇之字元線。 在施行相同之圖4所示之記憶體陣列構成之拭除時，首 先，經由位元線解碼器105與電壓開關電路11〇，將接地電 壓Vss施加至所選擇之位元線，經由源極線解碼器I%與電 壓開關電路110將拭除電壓Vpp施加至選擇之源極線，將接 地私壓Vss施加至非選擇之源極線。其後，將電壓振幅 之脈衝電壓由脈衝電壓施加電路1〇8經字元線解碼器ι〇4施 加至所選擇之字元線。 以上之说明顯示：不管採用圖3、圖4所示之源極線之配 置方法之不同之2種記憶體陣列中之任何一種，均可對本發 明裝置之記憶體陣列1 〇 1執行寫入及拭除。在此，施加脈衝 電壓之字元線固然可以為1條，但為了提高本發明裝置之寫 入速度（寫入生產率），也可同時施加至2條以上之字元線。 又’施加脈衝電壓之字元線在2條以上時，可利用改變脈衝 93591 -24- 1237271 兒壓之電壓振幅Vwp而施加方式，同時將不同位準之資訊 寫入上述多值記憶胞。 、° 其次，說明有關控制選擇電晶體6之閘極電壓，以適切地 控制預期施加至可變電阻元件1〇之必要之電壓之具^的方 法。 、 如圖18之流程圖所示，將資料寫入記憶體陣列1〇丨内之任 意記憶胞時，首先，在步驟界丨，將Vpp施加至連接於記憶 胞11之位元線，將Vss施加至源極線。其次，在步驟W2， 將Vwp之脈衝電壓施加至連接於記憶胞丨丨之字元線後，讀 出汜憶胞11之電流值或電阻值（可變電阻元件與電晶體之八 成電阻），檢驗（venfy)是否在特定電流值（Iw)以下或電阻值 (Rw)以上（步驟W3)，間接地判定可變電阻元件⑺之電阻是 否達到特定之範圍内（寫入狀態）。達到特定之前述範圍内 時，結束寫入動作（步驟W5)。但，未達到上述條件時，使 字元線電壓Vwp增加Δν(步驟W4)，再度施行電壓脈衝之施 加（步驟W2)與檢驗（步驟W3)。利用’施行脈衝電壓之施加 (步驟W2)與檢驗（步驟W3)重複此動作直到達到特定之範圍 内，而結束寫入動作。 其次，利用圖10之測定結果（Ρ4〜Ρ7)具體地說明上述方 法 圖1 〇係表示施加至選擇電晶體6之閘極電極5之脈衝電 壓之寫入時之電壓振幅Vwp與施加後之讀出電阻值之關 係。 首先’施加位元線電壓Vpp = 5.0 V、源極線電壓vss = 〇 v 後’將脈衝電壓Vwp=4.0 V施加至字元線。其後，施行電 9359» -25- 1237271 阻值（可變電阻元件與選擇電晶體之合成電阻）之讀出，由 於未達到特定電阻值（例如Rw=50 kQ)以上，故使Vwp增加 以Vwp-4·5 V再度施加。由於仍未達到特定電阻 文乂 Vwp-5·0 V又再度施加，但因未達到特定電阻值 (5〇 k Ω )以上，最後施加= 5 5 v時，因已達到特定 電阻值，故結束寫入動作。

有關拭除動作也可利用與寫入同樣之步驟進行。如圖19 之流程圖所示，欲拭除記憶體陣列内之任意記憶胞U之 資料時，首先，在步驟£1，將Vss施加至連接於記憶胞u 位元線，將Vpp施加至源極線。其次，在步驟μ，將 Vwe之脈衝電壓施加至連接於記憶胞η之字元線後，讀出 圯憶胞11之電流值或電阻值（可變電阻元件與選擇電晶體之 合成電阻），檢驗（venfy)是否在特定電流值（Ie)以上或電阻 值（Re)以下（步驟E3)，間接地判定可變電阻元件ι〇之電阻 是否達到特定之範圍内（拭除狀態）。達到特定之範圍内 時，結束寫入動作（步驟E5)。但，未達到上述條件時，使 字元線電壓Vwe增加ΔΥ(步驟E4)，再度施行電壓脈衝之施 加（步驟E2)與檢驗（步驟E3)。利用施行脈衝電壓之施加（步 驟E2)與檢驗（步驟E3)重複此動作直到達到特定之範圍内， 而結束寫入動作。 其次，利用圖12之測定結果（E5〜E7)具體地說明上述 法。圖12係表示施加至選擇電晶體6之間極電極5之脈衝 壓之拭除時之電壓振幅Vwe與施加後之讀出電阻值之 係0 -26- 1237271 ☆百先，施加位元線電壓Vss=0 V、源極線電壓〇 V 後’將脈衝電壓Vwe=25 V施加至字元線。其後，施行電 阻值（可變電阻元件與選擇電晶體之合成電阻）之讀出，由 於未達到特定電阻值（Re=2G kin以τ，故使Vwe增加0.5 V以Vwe=3,0 V再度施加。在施加後之讀出動作中，由於 仍未達到特定電阻值，故以Vwe=3.5 V施加時，因已達到 特定電阻值，故結束栻除動作。 <第2實施形態> 在上述第1實施形態之本發明裝置及本發明方法中，說明 f寫入及拭除牯，可藉分別獨立地調整施加至記憶胞11之 1擇电日日體6之閘極電極5之脈衝電壓之電壓振幅與 Vwe :執行寫入及拭除動作之情形。又，在第β施形態 中’以施加至閘極電極5之脈衝電壓之脈衝寬，規;t記憶胞 U成為寫入或栻除動作狀態之期間。對此，在第2實施形態 之本發明裝置及本發明方法中，利用將脈衝電壓施加至連 接於f入或拭除對象之記憶胞之位元線與源極線中之一 藉、利用脈衝狀施加在第i實施形態令施加至位元線與 、“才。線間之寫入電壓或拭除電壓，將特定之字元線電壓施 加至其間連接於寫入或拭除對象之記憶胞之字元線，以施 加至位7L線與源極線中之一方之脈衝電壓之脈衝寬，規定 :己憶胞11成為寫入或栻除動作狀態之期間。此時，可在將 瑕適之電壓(字元線電壓)施加至選擇電晶體6之閘極電極5 之狀態，將脈衝電壓施加至可變電阻元件ι〇之上部電極9或 選擇電晶體6之源極區域2。在此脈衝電壓施加期間中，可 <>3591 •27- 1237271 將各部（字元線、位元線、源極線）之電壓條件設定於與第1 實施形態之脈衝電壓施加中之電壓條件相同，故可獲得與 第1實施形態同樣之結果。但在重視電壓脈衝之上升時間之 事例中，可說以將脈衝電壓施加至負載電容小的位元線之 第2實施形態比將脈衝電壓施加至字元線之第1實施形態更 符合理想。

圖20係表示第2實施形態之本發明裝置2〇〇之區塊圖。在 第2實施形態中，脈衝電壓施加電路208將脈衝電壓施加至 位元線解碼為10 5所選擇之位元線，或源極線解碼器1 〇 $所 選擇之源極線。脈衝電壓施加電路208更具有可將相同之脈 衝電壓施加至1條以上之位元線或源極線之機能，且具有可 同時將不同之脈衝電壓施加至2條以上之位元線或源極線之 機旎。電壓開關電路1 1 〇之寫入電壓或拭除電壓經由脈衝電 壓施加電路208施加至未被施加脈衝電壓之位元線或源極 線。又，特定之字元線電壓（寫入時：Vwp、栻除時·· Vwe) 經由脈衝電壓施加電路208，被字元線解碼器1〇4施加至字 元線，但並未被施加作為規定寫入或拭除期間之脈衝電 壓。其他之電路構成與第丨實施形態相同，對於相同機能之 電路附以相同符號。又，字元線電壓用之電壓開關電路也 可利用有別於切換位元線及源極線之寫人電壓、拭除電壓 之電壓開關電路之電路構成。圖2G係簡易地將兩電路囊總 成1個加以記載。 其次’說明對圖20所示之本發明裝置2〇〇記憶體陣列】 之寫入及拭除時之位元線、源極線、字元線之電麼施加 93591 -28- 1237271 件。 記憶體陣列1 〇 1在施行圖3所干 口 ^所不之圯憶體陣列構成之情形 之寫入時，首先經由字元線解碼器104與電壓開關電路 110’將寫人電壓Vwp施加至所選擇之字元線，將接地電壓 Vss施加至非選擇之字元線，經由源極線解碼器⑽盘電壓 開關電路UO將接地電壓Vss施加至全部源極線。1後，將 電隸幅VPP之脈衝電壓由脈衝㈣施加電路經位元線 解碼器施加至所選擇之位元線。 在施行相同之圖3所示之記憶體陣列構成之拭除時，首 先’經由位元線解碼器105與電壓„電路11〇，將接地電 壓Vss施加至所選擇之位元線，將拭除電廢、施加至非^ 擇之位m，使用字％線解瑪器1G4與電㈣關電路"ο將 接地電麼Vss施加至非選擇之字元線。其後，將電麼振幅 νΡΡ之脈衝電壓由脈衝電壓施加電路2〇8經源極線解碼器 106施加至所選擇之源極線。 記憶體陣列101在施行圖4所示之記憶體陣列構成之情形 之寫入時，首先經由字元線解碼器1〇4與電壓開關電路 110,將寫人MVwp施加至所選擇之字元線，將接地電壓 Vss她加至非選擇之字元線，經由源極線解碼器與電壓 開關電路110將接地電壓Vss施加至全部源極線。其後，將 電壓振幅Vpp之脈衝電壓由脈衝電壓施加電路2〇8經位元線 解碼器10 5施加至所選擇之位元線。 在施行相同之圖4所示之記憶體陣列構成之拭除時，首 先，經由位元線解碼器105與電壓開關電路11〇，將接地電 9359! -29- 1237271 壓Vss施加至全部之位元線，使用字元線解碼器1〇4與電壓 開關電路110將拭除電壓v w e施加至選擇之字元線，將接地 電壓Vss施加至非選擇之字元線。其後，將電壓振幅V卯之 脈衝電壓由脈衝電壓施加電路208經源極線解碼器1〇6施加 至所選擇之源極線。 以上之說明顯示：不管採用圖3、圖4所示之源極線之配 置方法之不同之2種記憶體陣列中之任何一種，均可對本發 明裝置之記憶體陣列101執行寫入及拭除。在此，施加脈衝 電壓之字元線·或源極線固然可以為1條，但為了提高本發明 裝置之寫入速度（寫入生產率），也可同時施加至2條以上之 子元線或源極線。又，在寫入時，施加字元線電壓之字元 線在2條以上時，可利用改變字元線電壓之電壓振幅vwp而 施加方式，同時將不同位準之資訊寫入上述多值記憶胞。 其次’說明在第2實施形態之本發明方法中，有關控制施 加至連接於寫入或拭除對象之記憶胞之位元線或源極線之 脈衝電壓，以適切地控制預期施加至可變電阻元件1〇之必 要之電壓之具體的方法。 如圖21之流程圖所示，將資料寫入記憶體陣列ι〇1内之任 意記憶胞11時，首先，在步驟W1，將Vwp施加至連接於記 憶胞11之字元線，將Vss施加至源極線。其次，在步驟 w2，將Vpp之脈衝電壓施加至連接於記憶胞1丨之位元線 後，讀出記憶胞11之電流值或電阻值（可變電阻元件與電晶 體之合成電阻），檢驗（verify)是否在特定電流值（iw)以下或 電阻值（Rw)以上（步驟W3)，間接地判定可變電阻元件1〇之 1237271 1阻是否達到特定之範圍内（寫入狀態）。達到前述範圍内 時，結束寫入動作（步驟W5)。但，未達到上述條件時，在 步驟W4，將使字元線電壓Vwp增加Δν之電壓在步驟.I施 加至字元線後，再度對位元線施行電壓脈衝之施加（步驟 W2)，其後同樣施行檢驗（步驟W3)。利用施行字元線電壓 之施加（步驟wi)、電壓脈衝之施加（步驟W2)與檢驗（步驟 W3)重複此動作直到達到特定之範圍内，而結束寫入動 作。 有關拭除動作也可利用與寫入同樣之步驟進行。如圖22 之流程圖所示，欲拭除記憶體陣列1〇1内之任意記憶胞丨丨之 二貝料日守，首先，在步驟E1，將Vwe施加至連接於記憶胞Η 之子元線，將Vss施加至位元線。其次，在步驟Ε2，將Vpp 之脈衝電壓施加至連接於記憶胞丨丨之源極線後，讀出記憶 胞Π之電流值或電阻值（可變電阻元件與選擇電晶體之合成 電阻）’檢驗（verify)是否在特定電流值（ie)以下或電阻值 (Re)以上（步驟E3)，間接地判定可變電阻元件丨〇之電阻是 否達到特定之範圍内（拭除狀態）。達到前述範圍内時，結 束寫入動作（步驟E5)。但，未達到上述條件時，在步驟 E4 ’將使字元線電壓Vwe增加AV之電壓在步驟E1施加至字 元線後，再度對位元線施行電壓脈衝之施加（步驟E2)，其 後同樣施行檢驗（步驟E3)。利用施行電壓脈衝之施加（步驟 E2)與檢驗（步驟E3)重複此動作直到達到特定之範圍内，而 結束寫入動作。 <另一實施形態〉 1237271 在上述各實施形態中，記 干，& — ^ C U l 11係構成如圖;2及圖7所 、仁在屺憶胞U之構成中，也可採用蔣^ + 揣π m t 」妹用將選擇電晶體6之源 極&域2與可變電阻元件1〇 原 電㈣、鱼拉 之下邛电極7電性連接，將上部 、丄連接於源極線’將汲極區域3連接於位元線，而更換 k擇電晶體6與可變雷fi且开姓_】Λ 、 … “阻7"件10之配置之構成。#由該配置 之更換，可使上部電極9盥汲坧 ”及桎£域3間之電壓差（Vpp_Vss) 加至可變電阻元件之兩端之電塵Vr與源極-沒

=昼Μ之狀況在正常狀態下與如圖2及圖7所示之構成 又，本發明裝置及本發明方法中作為上述可變電阻材 枓’不限定於使PCMO等含M之触礦型結晶構造之缝 之氧化物之RRAM，也可容易適用於在記憶體載體使用電 阻值因電壓施加而變化之㈣而構成記憶體胞之非揮發性 半導體記憶裝置。 又，在上述實施形態所具體例示之電壓值、電阻值、電

机值畢竟僅提示一個樣本例，該電壓值、電阻值、電流值 並不限定於此等具體例。 如以上所詳細說明，依據本發明之非揮發性半導體記憮 裝置及其控制方法，在電壓施加至位元線與源極線後，調 節施加至字元線之脈衝電壓之電壓振幅時，可高精度地調 節施加至可變電阻元件之電壓。其結果，寫入、拭除時， 不會將必要以上之電壓施加至可變電阻元件，可以少的電 流量執行寫入、拭除。且因可高精度地調節施加至可變電 阻元件之電壓，故也可高精度地控制可變電阻元件之電随 ^3591 -32· 1237271 值’可使用將2位元以上之多值資訊記憶於對電阻值之偏差 限制較大之1個記憶胞之多值記憶胞，提供最適當之非揮發 性半導體記憶裝置及其控制方法。 另外’依據本發明之非揮發性半導體記憶裝置及其控制 方法’可利用檢驗動作容易地調整寫入、拭除時所施加之 字兀線電壓振幅。其結果，可高精度地調節施加至可變電 阻元件之電壓，在寫入、拭除時，不會將必要以上之電壓 施加至可變電阻元件，可以少的電流量執行寫入、拭除。

、本^明雖透過貫施形態加以記述，但鑑於精通此技術領 域者在不脫離本發明之精神或範圍之情況下，仍能對此作 種種模仿或變更’因此，本發明之範圍應依據後述申請專 利範圍之項予以界定。 【圖式簡單說明】 圖1係表示本發明之非揮發性半導體記憶裝置之一實 形態之全體構成知區塊圖。 、

圖2係表示使用於本發明之非揮發性半導體記憶裝置 記憶胞之構造之模式的剖面圖。 /3係表示使用於本發明之非揮發性半導體記憶裝置 A憶體陣列之一構成例之電路圖。 圖4係表不使用於本發明之非揮發性半導體 記憶體成狀t_。 圖圖5係表示圖3所示之記憶體陣列之要部之配置之概, 圖6係表 圖4所示之記憶體陣列 之要部之配置之概略 -33- !237271 圖 圖7係表示說明使用於本發明之非揮發性半導體記Μ 之冗憶胞之寫入•拭除動作之等效電路圖。 圖8係表示說明使用於本 置 之非揮發性半導體記憶裝 σ思匕之寫入·拭除動作之等效電路圖。 圖9係表示具體地說明使用於本發明之非揮發性半導體 _置之記憶胞之寫入動作之等效電路圖。

.圖1〇係表*❹於本發明之非揮發性半導體記憶裝置之 5己憶胞之寫入動作之閘極電壓依存性之說明圖。 圖11係表示具體地說明使用於本發明之非揮發性半導體 記憶裝置之記憶胞之拭除動作之等效電路圖。 1圖12係表示使用於本發明之非揮發性半導體記憶裝置之 記憶胞之拭除動作之間極電壓依存性之說明圖。 圖13係表示可變電阻元件之開關特性之特性圖。 圖14係表示可變電阻元件之開關特性之特性圖。

圖15係表示可變電阻元件之低電阻狀態之非線性電流_ 電壓特性之特性圖。 圖16係表示可變電阻元件之高電阻狀態之非線性電流_ 電壓特性之特性圖。 圖17係表示將可變電阻元件應用於多值記憶胞時之多值 位準之範圍之說明圖。 圖1 8係表示本發明之非揮發性半導體記憶裝置之控制方 法之一實施形態之記憶胞之寫入步驟之流程圖。 圖1 9係表示本發明之非揮發性半導體記憶裝置之控制方 93591 -34- 1237271 法之一 Μ施形態之έ己憶胞之拭除步驟之流程圖。 圖20係表示本發明之非揮發性半導體記憶裝置之另一實 施形態之全體構成之區塊圖。 圖2 1係表示本發明之非揮發性半導體記憶裝置之控制方 法之另一實施形態之記憶胞之寫入步驟之流程圖。 、、圖22係表示本發明之非揮發性半導體記憶裝置之控制方 法之另-實施形態之記憶胞之拭除步驟之流程圖。 【主要元件符號說明】 93591 1 半導體基板 2 源極區域 3 汲極區域 4 閘極氧化膜 5 閘極電極 6 選擇電晶體 7 下部電極 8 可變電阻材料 9 上部電極 10 可變電阻元件 11 έ己憶胞 12 金屬配線 13 金屬配線 100 發明裝置 101 記憶體陣列 102 位址線

-35 1237271 103 資料線 104 字元線解碼 器 105 位元線解碼 器 106 源極線解碼 器 107 讀出電路 108 脈衝電壓施 加 電 路 109 控制電路 110 開關電路 111 控制信號線 200 本發明裝置 208 脈衝電壓施加 電 路 WL1 〜WL3 字元線 BL1- ^BL3 位元線 SL卜 ^SL3 源極線 Rr 電阻值 Ron 通電電阻

-36-

Claims (1)

1237271 十、申請專利範圍： I 一種非揮發性半導體記憶裝置，其包含： 記憶體陣列，其係在半導體基板上，於列方向及行方 :刀別排列多數連接利用電應力引起之電阻變化而記憶 貝可μ電阻元件之—方端與選擇電晶體之沒極所形 成之記憶胞者； 子兀線，其係與位於 π心夕数珂迷記 選擇電晶體之間極連接者； 源極線，其係與位於同一列或同一行之多數前述記憶 胞 < 則述選擇電晶體之源極連接者； 位元線，其係與位於同-行之多數前述記憶胞之前述 可變電阻元件之他方端連接者； 控制電路，JL括料a、+、、，「 ^ ,± ，、係對則述記憶胞進行資訊之寫入、拭除 及頡出之控制者； 坠開關电路’其係切換施加至前述源極線 1之寫入電恩、拭除電壓及讀出電壓者； ,出電路，並作士 二 ， 、 則己憶胞進行資訊之讀出者；及 内之：電壓施加電路，其係在對連接於前述記憶體陣列 源極緩入，拭：對象之前述記憶胞之前述位元線與前述 逝前”Γ可述電壓開關電路施加對應於前述位元線 下ϋ逐線各線之前述寫入電壓或拭除電壓之狀態 將寫入用或控哈田、 2. 胞之前述字元線者。，、脈衝施加至連接於該記憶 如中請專利範固第1项之非揮發性半導體記憶裝置，其中 93591 1237271 利述脈衝電壓施加電路係在耷λ估*丄， 之n〜 包路係在罵入時屋生碉整為窝入用 壓值之電壓脈衝者。時產生調整為拭除用之電 如:請專利範圍第2项之非揮發性半導體記憶裝置’其中 則逑脈衝電壓施加電路產 生<則述電壓脈衝之電壓值 係在犯加至前述寫入或 槐不 、作T豕乏則述圯憶胞之前述選

::體之閉極時’設定成由施加至前述位元線與前： =、·泉之前述“電壓或前述拭除電壓之電壓差之絕對 口除该選擇電晶體之汲極·源極間電壓後之電壓值比寫 ^前述可變電阻元件所需之寫人臨限電壓或拭除所需之 拭除臨限電壓大者。 如^專利範圍第2項之非揮發性半導體記憶裝置，其中 前料壓脈衝之電壓值係在施加至前述寫入或拭除對 象〈前述記憶胞之前述選擇電晶體之閘極時，設定成該 選擇電晶體在前述電壓脈衝施加期間中至少—時期在飽 和區域動作者。

申明專利m第1項之非揮發性半導體記憶裝置，其中 /述脈衝電壓施加電料具有可同時將前述電壓脈衝 她加至1條以上之前述字元線之機能者。 申叫專利範圍第1項之非揮發性半導體記憶裝置，其中 前述脈衝電壓施加電路係具有在窝入時，可同時將不 同電壓值之前述脈衝電壓分別施加至至少2條之前述字 元線之機能者。 7·如申請專利範圍第1之非揮發性半導體記憶裝置，其中 93591 123727i 〕述可變電阻元件係以含錳之鈣鈦礦型結晶構造之氧 &化物所形成者。 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中 /則述可變電阻元件之電流-電壓特性係具有普爾弗倫克 爾型之非線性電導特性者。 9 ^ ΰ申請專利範圍第丨項之非揮發性半導體記憶裝置，其中 在則述記憶胞内，互相平行地配置前述源極線與前述 心*元線者。 •如申請專利範圍第1項之非揮發性半導體記憶裝置，其中 在W述記憶胞内，互相平行地配置前述源極線與前述 字元線者。 lL如申請專利範圍第丨項之非揮發性半導體記憶裝置，其中 W述可變電阻元件係可記憶可讀出之2值以上之資訊 者。 12. —種非揮發性半導體記憶裝置，其係包含： 記憶體陣列，其係在半導體基板上，於列方向及行方 向分別排列多數連接利用電應力引起之電阻變化而記情 資訊之可變電阻元件之一端與選擇電晶體之汲極所形成 之記憶胞者； 字元線，其係與位於同一列之多數前述記憶胞之前迷 選擇電晶體之閘極連接者； 源極線，其係與位於同一列或同一行之多數前迷記情 胞之前述選擇電晶體之源極連接者； 位元線，其係與位於同一行之多數前述記憶胞之前迷 ^37271 可又兒阻元件之他方端連接者； 控制電路，其係對前述 及讀出之控制者； 仏胞進行資訊之寫入、拭除 電壓開關電路，其係切換施力 極線與前述位元線之寫人電壓、:前述源 者； 轼除电壓及Ί買出電壓 讀出電路，其係由前 脈衝電壓施加雨路進行資訊之讀出者；及 内之寫入或拭除1 接^前述記憶體陣列 源極線中任饤、、广』迷§己憶胞之前述位元線與前述 路施广 万與前述字元線，經由前述電壓開關電 2加可述寫入電壓或拭除電壓之狀態下，將 13. 14. 15. 16. 電壓脈衝施加至連接於該記憶胞之未施加前述 寫入^壓錢除電壓之前粒元線或前述源極線者。 」專彳Ua®帛I2叙非揮發性半導體記憶裝置，其中 、/』述脈衝電壓施加電路係具有可同時將前述電壓脈衝 力至1 “以上 < 珂述位元線或前述源極線之機能者。 如申專利範圍第12項之非揮發性半導體記憶裝置，其中 將月ί迷寫入電壓施加至前述字元線之手段係具有在寫 入時彳同時將不同電壓值之前述寫人電壓分別施力口至 至少2條之前述字元線之機能者。 如I請專利範圍第12項之非揮發性半導體記憶裝置，其中 酌述可久電阻元件係以含錳之鈣鈦礦型結晶構造之氧 化物所形成者。 如令請專利範圍第12項之非揮發性半導體記憶裝置，其中 I23727l 17. 18. 19. 20. 、㈤述可變電阻元件之電流—電壓特性係具有普爾弗倫克 爾坦之非線性電導特性者。 如申請專利範圍第12項之非揮發性半導體記憶裝置，其中 則Μ兒憶胞内，互相平行地配置前述源極線與前述 位元線者。 如申Μ專利範圍第1 2項之非揮發性半導體記憶裝置，其中 在㈤述死憶胞内，互相平行地配置前述源極線與前述 字元線者。 如申請專利範圍第12項之非揮發性半導體記憶裝置，其中 w述可變電阻元件係可記憶可讀出之2值以上之資訊 者。 一種非揮發性半導體記憶裝置之控制方法，前述非揮發 性半導體1己憶裝置至少包含： 圯憶體陣列，其係在半導體基板上，於列方向及行方 向分別排列多數連接利用電應力引起之電阻變化而記憶 資訊之可變電阻元件之一方端與選擇電晶體之汲極所形 成之記憶胞者； 字疋線，其係、與位於同一列之多數前述記憶胞之前述 選擇電晶體之閘極連接者； 源極線’其係與位於同一列或同—行之多數前述記憶 胞之纟ίΐ述選擇電晶體之源極連接者； 位7G線，其係與位於同一行之多數前述記憶胞之前述 可變電阻元件之他方端連接者； 控制電路，其係對前述記憶胞進行資訊之窝入、拭除 1237271 及讀出之控制者； 壓開關電路，直γ罕士搞、A 一 /…、刀換她加至前述源極線與前述位 讀之寫入電壓、拭除電壓及讀出電壓者；及 讀出電路，其係由前述記憶胞進行資訊之讀出者； 、在寫入或拭除動作中’在對連接於前述記憶體陣列内 寫或拭除對象〈則述記憶胞之前述位元線與前述源 —、’經由前述電壓„電路施一應於前述位元線與 則述源極線各線之前述寫入電壓或拭除電壓之狀態下， =寫入用或拭除用之電舰衝施加至連接於該記憶胞之 如述字元線者。 21.如:請專利範圍第2G項之控制方法，其中包含： 弟1工序，其係在對連接於前述記憶體陣列内之窝入 或㈣料之前述記憶胞之前粒元線與前述源極線， f由前述電壓開關電路施加對應於前述位元線與前述源 虽線各線q述寫入電壓或拭除電壓之狀態下，將寫入 用：：除用之電壓脈衝施加至連接於該記憶 7C線者； 、予 =工序，其係判定前述記憶胞内之前述可變電 件I電阻是否達到特定之範圍内者； 第3工序’其係在前述電阻未達到前述特定之 時，再度以與前述第！工序 已園 ,+, _ ,, 』乏E壓施加條件進杵& 迷弟1工序之電壓施加者；及 琨仃則 第4工序，其係重複前述第2工序及前述第 到前述電阻達到前述特定之範圍内為止者。 序，直 1237271 22.如申請專利範圍第21項之控制方法，其中 =第3工序之前述電壓脈衝之電壓振幅比前述 序大者。 23 .如申請專利範圍第2〇項之控制方法，其中 在將寫入用或拭除用之電壓脈衝施加至前述字 情形，寫入時產生調整為窝+ 、泉又 正為寫入用（電壓值之電壓脈衝， 拭除時產生調整為拭除用之電壓值之電壓脈衝者。 24. 如申請專利範圍第23項之控制方法，其中 “電壓脈衝之電壓值係在施加至前述“或拭除對 象疋則述圮憶胞之前述選擇電晶體之問極時’ ^定成 =前述位元線與前述源極線之前述寫入電：或前述 ，P.、包昼《電壓差之絕對值扣除該選擇電晶體之没極-源 極間電壓後之電壓值比窝入前述可變電阻元件所需之寫 入臨限電壓或拭除所需之栻除臨限電壓大者。 . 25. 如申請專利範圍第23項之控制方法，其中 前j電塵脈衝之電壓值係在施加至前述寫入或拭除對 象之可述記憶胞之前述選擇電晶體之閉極時，設定成該 選擇電晶體在前述電壓脈衝施加期間中至少一 和區域動作者。 " 匕 26. 如中請專利範圍第2〇項之控制方法，其中 ，將前述電壓脈衝施加至前述字^線之手段係同時將前 述私壓脈衝施加至1條以上之前述字元線者。 27·如申凊專利範圍第20項之控制方法，其中 將前述電壓脈衝施加至前述字元線之手段係在寫入 !237271 時，同時將由多數電壓值中所個別選擇之電壓值之前述 笔壓脈衝施加至2條以上之前述字元線者。 28. 29. 30. 如申請專利範圍第20項之控制方法，其中 前述可變電阻元件係可記憶可讀出之2值以上之資訊 者。 如申請專利範圍第20項之控制方法，其中 前述電壓脈衝之脈衝時間寬度係1〇〇微秒以下1〇奈秒 以上者。 種非揮發性半導體記憶裝置之控制方法，前述非揮發 性半導體記憶裝置至少包含： 1己憶體陣列，其係在半導體基板上，於列方向及行方 向刀別排列多數連接利用電應力引起之電阻變化而記憶 貝訊之可邊電阻元件之_方端與選擇電晶體之沒極所形 成之記憶胞者； 子兀線，其係與位於同一列之多數前述記憶胞之前述 選擇電晶體之閘極連接者； 源極線，其係與位於同一列或同一行之多數前述記憶 胞之前述選擇電晶體之源極連接者； 位元線，其係與位於同一行之多數前述記憶胞之前述 可變電阻元件之他方端連接者； 控制電路’其係對前述記憶胞進行資訊之寫入、拭除 及讀出之控制者； 電壓開關電路，其係切換施加至前述字元線、前述源 極線與前述位元線之寫入電壓、拭除電壓及讀出電壓 93591 ί23727ΐ 者；及 =電路’其係由前述記憶胞進行資訊之讀出者； =或栻除動作中，在對連接於前述記憶體陣列内 極…述記憶胞之前述位元線與前述源 施加分㈣應之前前述電壓開關電路 、局入兒壓或拭除電壓之狀態下，將 二二或拭除用之電驗衝施加至連接於航憶胞之未 線者。j、窝人電壓或拭除電壓之前述位元線或前述源極 31. 32. 33. 如申1專利範Μ 3〇項之控制方法，其中 壓脈衝施加至前述位S線或前述源極線之手 ^係同時將前述電壓脈衝施加至以上之位^線或源 、、果者。 如申請專利範HJ第3Q項之控制方法，其中 將則逑寫人電壓施加至前述字元線之手段係在寫入 皆同時將由多數電壓值中所個別選擇之電壓值之前述 一 i壓施加至至少2條之前述字元線者。 申π專利範圍第3〇項之控制方法，其中包含·· 々Α· 〆罘工序，其係在對連接於前述記憶體陣列内之窝入 2 、“ ’象之如述记丨思胞之前述位元線與前述源極線中 •可万與前述字元線，經由前述電壓開關電路施加分 。、飞應 < 則述寫入電壓或拭除電壓之狀態下，將寫入用 ^ &用 < 電壓脈衝施加至連接於該記憶胞之未施加前 、寫入電壓或拭除電壓之前述位元線或前述源極線者； 1237271 件二其係判定前述記憶胞内之前述可變電阻元 件（電阻是否達到特定之範圍内者； 夂兒阻凡 時第:工序’t係在前述電阻未達到前述特定之範圍 ’ 與則述第1工序不同之電壓施加停件進 述第1工序之電塵施加者；及 ^件進仃則 到！4工序’其係重複前述第2工序及前述第3工序，直 到可述電阻達到前述特定之範圍内為止者。 34_如申請專利範圍第33項之控制方法，其中 埏第3工序中施加至前述字元線之電壓比前述第1工 序大者。 申π專利㈣第3〇項之控制方法，其中 W返可變電阻元件係可記憶可讀出之2值以上之資訊 考ο Λ 6.如:請專利範圍第3〇項之控制方法，其中 W迷兒壓脈衝之脈衝時間寬度係1〇〇微秒以下丨〇奈秒 以上者。 93591