CN113555047A - 磁性随机存储器 - Google Patents

Abstract

本申请提供一种具备双端列地址解码器的磁性随机存储器，适用于磁性随机存储器芯片架构，读写电路通过行地址解码器和列地址解码器以控制连接选中的存储阵列的字线及位线，所述列地址解码器结构改良在于，将源极线与位线选择开关划分，分别设置于存储阵列相对两侧。相对于现行技术，降低了最坏情况下的导线总电阻，减少了不同行的导线电阻差，而且不需过度增设读写电路与线路选择开关，具有结构简单、制造成本低、可靠性高等优点。

Description

磁性随机存储器

技术领域

本发明涉及存储器技术领域，特别是关于具备双端列地址解码器的磁性随机存储器。

背景技术

行地址解码器电路是将多位输入信号转换成多位输出信号，从而达到选中存储阵列单元字线目的。同时列地址解码器选中需要读写的列。进行写操作时，根据输入数据在两个方向对存储单元施加足够高的电压。进行读操作时，则需要对存储单元的电阻进行测量。

然而，现有的阵列布局在结合更先进技术，如在28纳米或更高级的半导体工艺节点上，位线与源极线的电阻高了许多。此造成了(1)导线上总电阻过大，进行写操作分掉了MTJ的电压，给写电路造成困难；(2)离列MUX开关远的行和近的相比，电阻差别太大，影响了读电路的设计。

在“2019IEEE International Solid-State Circuits Conference”会议上，英特尔公司的Liqiong Wei等人发表了论文，提出进行写操作时，从存储阵列的两端同时施加工作电压，以有效地降低了总导线电阻。但是这种方法虽然降低了导线的等效电阻，但写电路和列MUX开关(图中的Write Driver和COL MUX)需要加倍，付出了较大的成本代价。

发明内容

为了解决上述技术问题，本申请的目的在于，提供一种具备双端列地址解码器的磁性随机存储器，其通过将列地址解码器功能电路模块化，并依据源极线与位线的相应位置而配置于存储阵列周边。

本申请的目的及解决其技术问题是采用以下技术方案来实现的。

依据本申请提出的一种磁性随机存储器，通过行地址解码器和列地址解码器控制行选择开关以及列选择开关，连接读写电路与选中的存储阵列的字线、位线和源极线。所述列选择开关包括：源极线选择开关，设置于所述存储阵列的第一侧边，用于打开被选中的列线的源极线；位线选择开关，设置于所述存储阵列的第二侧边，所述第二侧边与所述第一侧边为位置相对于所述存储阵列的两侧边，用于打开被选中的列线的位线。

本申请解决其技术问题还可采用以下技术措施进一步实现。

在本申请的一实施例中，所述读写电路的写电路包括源极线写驱动电路，用于根据输入的数据，将源极线的电位设置为0电位或者是选定的写电压，所述源极线写驱动电路设置于所述第一侧边，通过所述源极线选择开关相连接被选中的源极线。

在本申请的一实施例中，所述读写电路的写电路包括位线写驱动电路，用于根据输入的数据，将位线的电位设置为0电位或者是选定的写电压，所述位线写驱动电路设置于所述第二侧边，通过所述位线选择开关相连接被选中的位线。

在本申请的一实施例中，所述列地址解码器根据接受到的列地址，产生各个所述源极线和各个所述位线的开关信号。

在本申请的一实施例中，所述列地址解码器包括源极线列地址解码器，其设置于所述第一侧边，连接所述源极线选择开关，以打开被选中的列线的源极线。

在本申请的一实施例中，所述列地址解码器包括位线列地址解码器，其设置于所述第二侧边，连接所述位线选择开关，以打开被选中的列线的位线。

在本申请的一实施例中，所述列地址解码器包括源极线列地址解码器、位线列地址解码器与位线写驱动电路，其皆设置于所述第二侧边，且连接所述位线选择开关，所述位线选择开关受所述列地址解码器控制，将被选中的列线的源极线与所述位线写驱动电路相连接。

在本申请的一实施例中，所述存储阵列中多个列共享一根源极线，所述列地址解码器包括第一解码器，所述第一解码器连接所述源极线选择开关，并通过所述源极线选择开关打开被选中的列的源极线，并把没选中的列的位线和相应的源极线短接到一起；所述列地址解码器包括第二解码器，所述第二解码器连接所述位线选择开关，并通过所述位线选择开关，打开被选中的列的位线。

在本申请的一实施例中，在所述第一侧边，所述源极线写驱动电路与所述源极线之间，及所述源极线与位线之间，分别通过传输门电路进行连接，所述传输门电路的控制端连接所述第一解码器的输出端。

在本申请的一实施例中，在所述第二侧边，所述位线与读写电路之间，分别通过传输门电路进行连接，所述传输门电路的控制端连接所述第二解码器的输出端。

本申请通过组件连接结构的改变，被选中列的源极线与位线的作区别控制，通过功能模块化，将相关功能建构在存储阵列周边相近区域，不但能有效利用与缩减实体电路占用空间，还有益于实体器件缩小化。其次，将源极线选择开关与位线选择开关分布于存储阵列两侧，除能降低最坏情况下的导线总电阻，更进一步的还能减少了不同行的导线电阻差值。其三，就现行技术而言，不需要增加写电路和列选择开关，只是把原来的写电路和列解码器分置在阵列两侧，在必要时，最多增加一个面积很小的列解码器，故不需过度增设读写电路与线路选择开关，具有结构简单、制造成本低、可靠性高等优点。

附图说明

为了能更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为范例性的磁性隧道结结构的示意图；

图2为范例性的磁随机存储器存储单元结构的示意图；

图3为范例性的磁随机存储器结构的示意图；

图4A与图4B为范例性的磁随机存储器局部结构的示意图；

图5为本申请实施例的磁随机存储器局部结构的示意图；

图6为本申请实施例的磁随机存储器的示意图；

图7为本申请实施例的磁随机存储器的共享源极线结构的示意图；

图8为本申请实施例的源极线/位线选择开关的示意图；

图9为本申请实施例图5至图8所示磁随机存储器的读写运作时序图。

具体实施方式

请参照附图中的图式，其中相同的组件符号代表相同的组件。以下的说明是基于所例示的本申请具体实施例，其不应被视为限制本申请未在此详述的其它具体实施例。

以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。

本申请的说明书和权利要求书以及上述附图中的述语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解，这样描述的对象在适当情形下可以互换。此外，术语“包括”和“具有”以及他譬的变形，意图在于覆盖不排他的包含。

本申请说明书中使用的术语仅用来描述特定实施方式，而并不意图显示本申请的概念。除非上下文中有明确不同的意义，否则，以单数形式使用的表达涵盖复数形式的表达。在本申请说明书中，应理解，诸如“包括”、“具有”以及“含有”等术语意图说明存在本申请说明书中揭示的特征、数字、步骤、动作或其组合的可能性，而并不意图排除可存在或可添加一个或多个其他特征、数字、步骤、动作或其组合的可能性。附图中的相同参考标号指代相同部分。

附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。

在附图中，为了清晰、理解和便于描述，夸大设备、系统、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。

另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本发明提出的一种具备双端列地址解码器的磁性随机存储器，其具体实施方式、结构、特征及其功效，详细说明如后。

图1为范例性的磁性隧道结结构的示意图。如图1所示，磁性隧道结于低电阻态01与高电阻态02的概要示意图。其中，磁随机存储器(MRAM)包括记忆层03，隧道势垒层04与参考层05，读取磁随机存储器(MRAM)的过程就是对磁性隧道结07(MTJ)的电阻进行测量。使用比较新的STT-MRAM技术，写磁性隧道结07也比较简单：使用比读更强的电流穿过磁性隧道结07进行写操作。一个自下而上的电流把可变磁化层置成与固定层平行的方向，自上而下的电路把它置成反平行的方向。

图2为范例性的磁随机存储器存储单元结构的概要示意图。如图2所示，最基本的磁随机存储器(MRAM)存储单元，由一个磁性隧道结07和一个MOS管组成。MOS管的栅极连接到芯片的字线08负责接通或切断这个单元，磁性隧道结07和MOS管串接在芯片的位线06上。读写操作在位线06上进行。

图3为范例性的磁随机存储器结构的示意图。一个MRAM芯片由一个或多个MRAM存储单元的存储阵列10组成，每个存储阵列10有若干外部电路。所述外部电路包括：行地址解码器11、列地址解码器12、行地址选择开关13、列地址选择开关14、读写电路20与各项输入输出控制的数据电路。

行地址解码器11：把收到的地址变成字线(Word Line)的选择，一般由一个以上的行地址解码器提供开关控制信号，控制每一行上的行地址选择开关13。

列地址解码器12：把收到的地址变成位线(Bit Line)和源极线(Source Line)的选择，一般由一个以上的列地址解码器提供开关控制信号，去控制每一列上的列地址选择开关14。

读写电路20：控制位线上的读(测量)写(加电流)操作

输入输出控制电路：作为存储阵列10与外部电路进行数据交换的接口。

现有的阵列布局在结合更先进技术，如在28纳米或更高级的半导体工艺节点上，位线与源极线的电阻高了许多。此造成了(1)导线上总电阻过大，进行写操作分掉了MTJ的电压，给写电路造成困难；(2)离列MUX开关远的行和近的相比，电阻差别太大，影响了读电路的设计。因此，在“2019IEEE International Solid-State Circuits Conference”会议上，英特尔公司的Liqiong Wei等人发表了对MRAM的读写电路的改良技术，如图4A的范例性的磁随机存储器局部结构的示意图所示，该改良技术发明人提出，当对MRAM进行写操作时，从存储阵列10的两端同时施加工作电压，以有效地降低了总导线电阻。如图4B，将其以简化等效电路示之，其即是将存储阵列的两边都设置连接写电路(Write Driver)与列选择开关(COL MUX)。但是这种方法虽然降低了导线的等效电阻，写电路和列选择开关14(即图中的Write Driver和COL MUX)等相关电路需要加倍，付出了较大的成本代价。一般而言，行地址选择器与列地址选择器是由Multiplexer(MUX，多路复用器)或其结合配套电路建构而成。

图5为本申请实施例的磁随机存储器局部结构的示意图。本申请提出的一种存储器的双端列地址解码器，适用于磁性随机存储器芯片架构，读写电路通过行地址解码器11和列地址解码器(121，122)以控制连接选中的存储阵列10的字线及位线。所述列选择开关包括：源极线选择开关141，设置于所述存储阵列10的第一侧边，用于打开被选中的列线的源极线；位线选择开关142，设置于所述存储阵列10的第二侧边，所述第二侧边与所述第一侧边为位置相对于所述存储阵列10的两侧边，用于打开被选中的列线的位线。

与图4B的现行技术阵列布局相较，本申请公开的存储阵列中，导线的最坏情况下的总长度变短，不同行之间电阻的差别减小。

在本申请的一实施例中，所述列地址解码器(121，122)根据接受到的列地址，产生各个所述源极线和各个所述位线的开关信号。

图6为本申请实施例的磁随机存储器的示意图，请同时参阅图5以利于理解。

在本申请的一实施例中，所述列地址解码器包括源极线列地址解码器121，其设置于所述第一侧边，连接所述源极线选择开关141，以打开被选中的列线的源极线。

在本申请的一实施例中，所述列地址解码器包括位线列地址解码器122，其设置于所述第二侧边，连接所述位线选择开关142，以打开被选中的列线的位线。

在本申请的一实施例中，读写电路包括(1)源极线写驱动电路和读电路的组合151，(2)位线写驱动电路152。其中，源极线写驱动电路用于根据外部输入的数据，将源极线的电位设置为0电位或者是选定的写电压，所述源极线写驱动电路设置于所述存储阵列10的第一侧边(与所述源极线选择开关141位置为同侧)，通过所述源极线选择开关141相连接被选中的源极线。

在本申请的一实施例中，所述位线写驱动电路152，用于根据外部输入的数据，将位线的电位设置为0电位或者是选定的写电压，所述位线写驱动电路152设置于所述第二侧边，通过所述位线选择开关142相连接被选中的位线。

在本申请的一实施例中，所述列地址解码器包括位线列地址解码器122，其设置于所述第二侧边，连接所述位线选择开关142，以打开被选中的列线的位线。

在一些实施例中，所述列地址解码器包括源极线列地址解码器121、位线列地址解码器122与位线写驱动电路152，其皆设置于所述第二侧边，且连接所述位线选择开关142，所述位线选择开关142受所述列地址解码器控制，将被选中的列线的源极线与所述位线写驱动电路152相连接。

图7为本申请实施例的磁随机存储器的共享源极线结构的示意图。在某些MRAM阵列中，若干个列会共享一条源极线。这样的一条源极线，由平行于字线的很多分支，把不同列上的若干单元连接起来，以及一根平行于位线的主源极线组成。这样的阵列设计，可以允许更紧凑的布局。

如图7所示，在本申请的一实施例中，所述列地址解码器包括第一解码器123与第二解码器124。欲读取或写入的数据的地址经解读后被划分为列地址与行地址。所述列地址相关于源极线与位线的数据分别的被输入至第一解码器123与第二解码器124。所述第一解码器123连接所述源极线选择开关141，并通过所述源极线选择开关141打开被选中的列的源极线，并把没选中的列的位线和相应的源极线短接到一起；所述第二解码器124连接所述位线选择开关142，并通过所述位线选择开关142，打开被选中的列的位线。

图8为本申请实施例的源极线/位线选择开关的示意图。

在本申请的一实施例中，在所述存储阵列10的第一侧边，所述源极线写驱动电路151与所述源极线SL之间，及所述源极线SL与位线BL之间，分别通过传输门电路进行连接，所述传输门电路的控制端连接所述第一解码器124的输出端。

在本申请的一实施例中，在所述存储阵列10的第二侧边，所述位线BL与读写电路之间，分别通过传输门电路进行连接，所述传输门电路的控制端连接所述第二解码器124的输出端。

本申请通过组件连接结构的改变，被选中列的源极线与位线的作区别控制，通过功能模块化，将相关功能建构在存储阵列周边相近区域，不但能有效利用与缩减实体电路占用空间，还有益于实体器件缩小化。其次，将源极线选择开关与位线选择开关分布于存储阵列两侧，除能降低最坏情况下的导线总电阻，更进一步的还能减少了不同行的导线电阻差值。其三，就现行技术而言，不需要增加写电路和列选择开关，只是把原来的写电路和列解码器分置在阵列两侧，在必要时，最多增加一个面积很小的列解码器，故不需过度增设读写电路与线路选择开关，具有结构简单、制造成本低、可靠性高等优点。

“在本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。

以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (9)

1.一种磁性随机存储器，通过行地址解码器和列地址解码器控制行选择开关以及列选择开关，连接读写电路与选中的存储阵列的字线、位线和源极线，其特征在于，所述列选择开关包括：

源极线选择开关，设置于所述存储阵列的第一侧边，用于打开被选中的列的源极线；

位线选择开关，设置于所述存储阵列的第二侧边，所述第二侧边与所述第一侧边为位置相对于所述存储阵列的两侧边，用于打开被选中的列的位线。

2.如权利要求1所述磁性随机存储器，其特征在于，所述读写电路的写电路包括源极线写驱动电路，用于根据输入的数据，将源极线的电位设置为0电位或者是选定的写电压，所述源极线写驱动电路设置于所述第一侧边，通过所述源极线选择开关相连接被选中的源极线。

3.如权利要求1所述磁性随机存储器，其特征在于，所述读写电路的写电路包括位线写驱动电路，用于根据输入的数据，将位线的电位设置为0电位或者是选定的写电压，所述位线写驱动电路设置于所述第二侧边，通过所述位线选择开关相连接被选中的位线。

4.如权利要求1所述磁性随机存储器，其特征在于，所述列地址解码器根据接受到的列地址，产生各个所述源极线和各个所述位线的开关信号。

5.如权利要求1所述磁性随机存储器，其特征在于，所述列地址解码器包括源极线列地址解码器，其设置于所述第一侧边，连接所述源极线选择开关，以打开被选中的列线的源极线。

6.如权利要求1所述磁性随机存储器，其特征在于，所述列地址解码器包括位线列地址解码器，其设置于所述第二侧边，连接所述位线选择开关，以打开被选中的列线的位线。

7.如权利要求1所述磁性随机存储器，其特征在于，所述存储阵列中多个列共享一根源极线，所述列地址解码器包括第一解码器，所述第一解码器连接所述源极线选择开关，并通过所述源极线选择开关打开被选中的列的源极线，并把没选中的列的位线和相应的源极线短接到一起；所述列地址解码器包括第二解码器，所述第二解码器连接所述位线选择开关，并通过所述位线选择开关，打开被选中的列的位线。

8.如权利要求7所述磁性随机存储器，其特征在于，在所述第一侧边，所述源极线写驱动电路与所述源极线之间，及所述源极线与位线之间，分别通过传输门电路进行连接，所述传输门电路的控制端连接所述第一解码器的输出端。

9.如权利要求7所述磁性随机存储器，其特征在于，在所述第二侧边，所述位线与读写电路之间，分别通过传输门电路进行连接，所述传输门电路的控制端连接所述第二解码器的输出端。

Images