KR101054322B1 - 반도체 기억 회로 장치, 판독 제어 방법 - Google Patents

반도체 기억 회로 장치, 판독 제어 방법 Download PDF

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Abstract

본 발명은 소비전력의 저감, 회로 규모의 축소를 도모하면서, 판독 스피드를 향상시키는 것을 과제로 한다.
이러한 과제를 해결하기 위한 수단으로서, 반도체 회로 기억 장치는, 하나의 P형 트랜지스터에 비트 라인을 접속하는 다이내믹한 구성의 리드 회로를 가진다. 그리고, 비트 라인에 접속된 P형 트랜지스터와, 전원 소스와의 사이에 직렬로 접속되는 동시에, 리드 칼럼 셀렉션 신호에 접속된 P형 트랜지스터를 리드 회로 내에 가진다. 또한, 리드 회로 내에, 리드 칼럼 셀렉션 신호에 접속된 N형 트랜지스터를 가진다.

Description

반도체 기억 회로 장치, 판독 제어 방법{SEMICONDUCTOR MEMORY CIRCUIT AND CONTROL METHOD FOR READING DATA}
본 발명은 반도체 기억 회로 장치, 반도체 기억 회로 장치의 판독 제어 방법에 관한 것이다.
종래부터, 반도체 집적회로에서, 다양한 데이터를 기억하기 위해, SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory) 등의 반도체 기억 회로 장치가 이용되고 있다(예를 들면, 특허문헌 1, 비특허문헌 1 또는 2 등 참조).
그리고, 상기의 반도체 기억 회로 장치의 구성으로서, 비트 신호선에 접속되는 트랜지스터를 P형 MOS 트랜지스터 1개로 한 다이내믹 회로(dynamic circuit)가 채용되고 있다. 다이내믹 회로를 채용함으로써, 스태틱 회로(static circuit)와 비교해서 비트 신호선에 연결되는 트랜지스터가 1개이기 때문에 비트 신호선의 부하 용량이 작고, 고속 판독이 가능하다. 또한, 다이내믹 회로는, 적은 트랜지스터 수(數)로 회로를 구성할 수 있으므로, 회로 면적을 작게 할 수 있다는 특징을 가지고 있다.
일본국 특허 공개 제2006-331568호 공보
Kevin Zhang, Ken Hose, Vivek De, and Borys Senyk "The Scaling of Data Sensing Schemes for High Speed Cache Design in Sub-0.18pm Technologies" 2000 Symposium on VLS1 Circuits Digest of Technical Papers, pp226-227. J. Davis, D. Plass, P. Bunce, Y. Chanl, A. Pelella, R. Joshi, A. Chen, W. Huott, T. Knips, P. Patel, K. Lo, E. Fluhr "A 5.6GHz 64kB Dual-Read Data Cache for the POWER6TM Processor" 2006 IEEE International Solid-State Circuits Conference.
그런데, 상기한 종래의 반도체 기억 회로 장치는, 도 6의 (1)에 나타낸 바와 같이, 로컬 비트 라인(local bit line)에 칼럼 선택 회로(column selection circuit)를 포함시킴으로써, 로컬 비트 라인의 디스차지(discharge) 스피드가 느려지고, 결과적으로, 판독 스피드가 떨어지는 경우가 있다.
또한, 도 6의 (1), (2)나 도 7에 나타낸 바와 같이, 로컬 비트 라인의 선단에 인버터나 NAND 등, 트랜지스터 수가 2개 이상으로 구성된 로컬의 리드 회로(read circuit)를 부가함으로써, 로컬 비트 라인의 디스차지 스피드가 느려진다. 따라서, 결과적으로, 판독 스피드가 떨어지는 경우가 있다.
또한, 도 7이나 도 8에 나타낸 바와 같이, 로컬의 리드 회로(로컬부)에서 칼럼 선택 없이 글로벌 판독 시에 칼럼 선택할 경우에는, 전체 칼럼만큼의 글로벌 비트 라인의 충방전이 행해질 가능성이 있으므로 소비전력이 증대한다.
또한, 도 8에서는, 로컬 비트 라인의 선단을 P형 트랜지스터 1개(도 8의 (A) 참조)에 접속한 프리디스차지(pre-discharge)의 다이내믹 회로에 의해, 판독 스피드의 고속화를 도모하고 있다. 그러나, 상기한 바와 같이, 칼럼 선택을 로컬부에서 행하지 않기 때문에 소비전력의 증대가 문제이다. 예를 들면, 도 8에 나타낸 회로에, 칼럼 선택 회로를 추가하면, 트랜지스터 수도 필연적으로 증가한다. 또한, 로컬부로의 입력 신호로서, 프리디스차지 신호와 칼럼 선택 신호의 쌍방이 필요해지고, 배선 에어리어의 확보도 필요해진다. 이와 같은 것 때문에, 도 8에 나타내는 회로에 칼럼 선택 회로를 포함하면, 회로 규모가 증대하게 된다. 또한, 도 6 ~ 도 8은, 종래 기술을 설명하기 위한 도면이다.
그래서, 본 발명은, 상술한 종래 기술의 과제를 해결하기 위해 이루어진 것으로, 소비전력의 저감, 회로 규모의 축소를 도모하면서, 판독 스피드를 향상시키는 것이 가능한 반도체 기억 회로 장치 및 판독 제어 방법을 제공하는 것을 목적으로 한다.
상술한 과제를 해결하고, 목적을 달성하기 위하여, 개시의 장치는, 제 1 비트 신호선과 제 2 비트 신호선과 워드 신호선에 각각 접속되는 동시에, 정보를 각각 유지하는 제 1 복수의 기억 회로와, 제 1 프리차지 제어 신호선과 상기 제 1 비트 신호선과 상기 제 2 비트 신호선이 접속되고, 상기 제 1 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선의 프리차지를 행하는 제 1 프리차지 제어 회로와, 소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 판독 칼럼 선택 신호선이 접속되는 제 1 트랜지스터와, 소스 단자에 상기 제 1 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 1 비트 신호선이 접속되는 동시에, 드레인 단자에 글로벌 비트선 드라이버 제어 신호선이 접속되고, 상기 판독 칼럼 선택 신호선으로부터의 입력과 상기 제 1 비트 신호선의 전위에 의거하여 상기 글로벌 비트선 드라이버 제어 신호선을 차지하는 제 2 트랜지스터와, 드레인 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되고, 게이트 단자에 상기 판독 칼럼 선택 신호선이 접속되는 동시에, 소스 단자가 접지되고, 칼럼 선택 신호에 의거하여 글로벌 비트선 드라이버 제어 신호선을 프리디스차지하는 제 3 트랜지스터와, 드레인 단자에 제 3 비트 신호선이 접속되고, 게이트 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되는 동시에, 소스 단자가 접지되는 제 4 트랜지스터를 가지고, 상기 차지된 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터가 도통함으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼이 선택되고, 상기 제 1 복수의 기억 회로 중 워드선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 3 비트 신호선에 출력하는 판독 제어 회로를 가진다.
개시의 장치에 의하면, 반도체 기억 회로 장치에서, 소비전력의 저감, 회로 규모의 축소를 도모하면서, 판독 스피드를 향상시킬 수 있다.
도 1은 실시예 1에 따른 반도체 기억 회로 장치의 회로 구성예를 나타내는 도면.
도 2는 실시예 1에 따른 반도체 기억 회로 장치를 설명하기 위한 도면.
도 3은 실시예 1에 따른 반도체 기억 회로 장치를 설명하기 위한 도면.
도 4는 실시예 1에 따른 각 신호의 파형도.
도 5는 실시예 2에 따른 반도체 기억 회로 장치의 구성예를 도시한 도면.
도 6은 종래 기술을 설명하기 위한 도면.
도 7은 종래 기술을 설명하기 위한 도면.
도 8은 종래 기술을 설명하기 위한 도면.
이하에, 반도체 기억 회로 장치 및 판독 제어 방법의 일 실시예에 대하여 상세하게 설명한다.
[실시예 1]
실시예 1에 따른 반도체 회로 기억 장치는, 하나의 P형 트랜지스터에 비트 라인을 접속하는 다이내믹한 구성의 리드 회로(read circuit)를 가진다. 그리고, 실시예 1에 따른 반도체 회로 기억 장치의 골자(骨子)는, 다음의 두 가지의 점에 있다. 즉, 비트 라인에 접속된 P형 트랜지스터와, 전원 소스와의 사이에 직렬로 접속되는 동시에, 리드 칼럼 셀렉션 신호선에 접속된 P형 트랜지스터를 리드 회로 내에 가지는 점이 첫 번째이다. 또한, 리드 회로 내에, 리드 칼럼 셀렉션 신호선에 접속된 N형 트랜지스터를 가지는 점이 두 번째이다. 이하에, 실시예 1에 따른 반도체 회로 기억 장치에 대해서 구체적으로 설명한다.
도 1은, 실시예 1에 따른 반도체 기억 회로 장치의 회로 구성예를 나타내는 도면이다. 도 2는, 실시예 1에 따른 반도체 기억 회로 장치를 설명하기 위한 도면이다. 실시예 1에 따른 반도체 기억 회로 장치는, 도 1에 나타낸 바와 같은 회로 구성을 가진다. 또한, 이하에서는, 도 2를 이용하여, 실시예 1에 따른 반도체 기억 회로 장치를 설명한다.
도 2에 나타낸 바와 같이, 실시예 1에 따른 반도체 기억 회로 장치는, 각 로컬 비트 라인(70)과 워드 라인(20)에 접속되는 동시에, 정보를 각각 유지하는 복수의 비트 셀(10)을 가진다.
또한, 반도체 기억 회로 장치는, 로컬 비트 라인 프리차지 신호선(40)과 각 로컬 비트 라인(70)에 접속되고, 로컬 비트 라인 프리차지 신호선(40)으로부터의 입력에 의거하여 각 로컬 비트 라인(70)의 프리차지를 행하는 프리차지 회로(30)를 가진다.
또한, 반도체 기억 회로 장치는, 이하에 설명한 바와 같은 리드 회로(200)를 가진다. 즉, 리드 회로(200)는, 소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 리드 칼럼 셀렉션 신호선(90)이 접속되는 P형 트랜지스터 「P2」를 가진다.
또한, 리드 회로(200)는, 소스 단자에 P형 트랜지스터 「P2」의 드레인 단자가 접속되고, 게이트 단자에 로컬 비트 라인의 한 쪽이 접속되는 동시에, 드레인 단자에 센스 아웃 신호선(80)이 접속되고, 리드 칼럼 셀렉션 신호선(90)으로부터의 입력과 로컬 비트 라인(70)의 전위에 의거하여, 센스 아웃 신호선(80)을 차지하는 P형 트랜지스터 「P1」을 가진다. 또한, 리드 회로(200)는, 드레인 단자에 센스 아웃 신호선(80)이 접속되고, 게이트 단자에 리드 칼럼 셀렉션 신호선(90)이 접속되는 동시에, 소스 단자가 접지되고, 칼럼 선택 신호에 의거하여 글로벌 비트선 드라이버 제어 신호선을 프리디스차지하는 N형 트랜지스터 「N1」을 가진다. 또한, 리드 회로(200)는, 드레인 단자에 글로벌 비트 라인이 접속되고, 게이트 단자에 센스 아웃 신호선(80)이 접속되는 동시에, 소스 단자가 접지되는 N형 트랜지스터 「N2」를 가진다.
그리고, 리드 회로(200)에서, 차지된 센스 아웃 신호선(80)으로부터의 입력에 의거하여, N형 트랜지스터 「N2」가 도통함으로써, 각 로컬 비트 라인을 가지는 칼럼이 선택되고(리드 칼럼 셀렉션 신호선(90)의 신호가 「Lo」로 됨으로써 칼럼 선택된 상태가 됨), 복수의 비트 셀(10) 중, 워드 라인(20)이 구동되는 비트 셀(10)이 유지하는 정보가, 글로벌 비트 라인(110)으로부터 판독된다.
또한, 실시예 1에 따른 반도체 기억 회로 장치는, 도 2에 나타낸 바와 같이, 라이트 칼럼 셀렉션 신호선(write-column-selection line)(310)과 라이트 데이터 입력 신호선(320)이 접속된 라이트 회로(300)를 가진다. 그리고, 라이트 칼럼 셀렉션 신호선(310)으로부터의 입력에 의거하여, 각 로컬 비트 라인을 가지는 칼럼이 선택되고, 복수의 비트 셀(10) 중, 워드 라인(20)이 구동되는 비트 셀(10)에 대해, 라이트 데이터 입력 신호선(320)으로부터의 정보가 기입된다.
또한, 비트 셀(10)은, 특허청구범위에 기재된 「비트 셀」이라고도 한다. 워드 라인(20)은, 특허청구범위에 기재된 「워드 신호선」이라고도 한다. 또한, 프리차지 회로(30)는, 특허청구범위에 기재된 「제 1 프리차지 제어 회로」라고도 한다. 또한, 로컬 비트 라인 프리차지 신호선(40)은, 특허청구범위에 기재된 「제 1 프리차지 제어 신호선」이라고도 한다. 또한, 로컬 비트 라인(70)은, 특허청구범위에 기재된 「제 1 비트 신호선」 및 「제 2 비트 신호선」이라고도 한다. 또한, 센스 아웃 신호선(80)은, 특허청구범위에 기재된 「글로벌 비트선 드라이버 제어 신호선」이라고도 한다. 또한, 리드 칼럼 셀렉션 신호선(90)은, 특허청구범위에 기재된 「칼럼 선택 신호선」이라고도 한다. 또한, 글로벌 비트 라인 프리차지 신호선(100)은 특허청구 범위에 기재된 「제 3 프리차지 제어 신호선」이라고도 한다. 또한, 글로벌 비트 라인(110)은, 특허청구범위에 기재된 「제 3 비트 신호선」이라고도 한다.
또한, P형 트랜지스터 「P1」은, 특허청구범위에 기재된 「제 2 트랜지스터」라고도 한다. 또한, P형 트랜지스터 「P2」는, 특허청구범위에 기재된「제 1 트랜지스터」라고도 한다. 또한, N형 트랜지스터 「N1」은, 특허청구범위에 기재된 「제 3 트랜지스터」라고도 한다. 또한, N형 트랜지스터 「N2」는, 특허청구범위에 기재된 「제 4 트랜지스터」라고도 한다.
또한, 라이트 회로(300)는, 특허청구범위에 기재된 「기입 제어 회로」라고도 한다. 또한, 라이트 칼럼 셀렉션 신호선(310)은, 특허청구범위에 기재된 「기입 칼럼 선택 신호선」이라고도 한다. 또한, 라이트 데이터 입력 신호선(320)은, 특허청구범위에 기재된 「기입 데이터 입력 신호선」이라고도 한다.
이하에, 도 3을 이용하여, 리드 회로(200)에서의 비트 셀의 선택 방법에 대하여 설명한다. 도 3은, 실시예 1에 따른 반도체 기억 회로 장치를 설명하기 위한 도면이다. 상기에 나타낸 도 1 및 도 2에서는, 간단히 하기 위해, 직렬로 접속된 일렬의 비트 셀(10)이 반도체 기억 회로 장치 내에 스택되어 있는 경우를 나타냈다. 통상은, 도 3에 나타낸 바와 같이, 어레이 상에 배치된 복수의 비트 셀이 반도체 기억 회로 장치 내에 스택되어 있다.
그리고, 예를 들면, 호스트(도시 생략)로부터 리드 요구가 있으면, 리드 회로(200)에서 리드 요구된 데이터를 유지하는 비트 셀(10)이 선택된다. 구체적으로는, 도 3에 나타낸 바와 같이, 워드 라인(20)이 구동됨으로써, 리드 요구된 데이터를 유지하는 비트 셀(10)이 접속되어 있는 행이 선택되는 동시에, 리드 칼럼 셀렉션 신호선(90)으로부터의 입력에 의해, 리드 요구된 데이터를 유지하는 비트 셀이 접속되어 있는 열(칼럼)이 선택된다.
계속해서, 도 4를 참조하면서, 리드 회로(200)에서의 판독 동작 순서를 설명한다. 도 4는, 실시예 1에 따른 각 신호의 파형도이다. 또한, 동일 도면에 나타내는 파선 화살표는, 각 신호의 Hi/Lo의 전환 트리거(trigger)로 되는 신호를 나타낸다. 리드 요구가 있으면, 로컬 비트 라인 프리차지 신호선으로부터의 입력에 의거하여, 로컬 비트 라인(70)이 프리차지된다(도 4의 (1) 참조). 계속해서, 글로벌 비트 라인 프리차지 신호선(100)으로부터의 입력에 의거하여, 글로벌 비트 라인(110)이 프리차지된다(도 4의 (2) 참조).
또한, 도 4에 나타낸 바와 같이, 로컬 비트 라인(70) 및 글로벌 비트 라인(110)의 프리차지 중에는, 리드 칼럼 셀렉션 신호선(90)으로부터의 입력이 「Hi」로 되어 있다(도 4의 (3) 참조). 따라서, 리드 칼럼 셀렉션 신호선(90)에 접속된 N형 트랜지스터 「N1」이 ON되고, 센스 아웃 신호선(80)이 프리디스차지되어, 센스 아웃 신호선(80)이 「Lo」가 된다(도 4의 (4) 참조).
그리고, 워드 라인(20)이 「Hi」가 되고(도 4의 (5) 참조), 리드 칼럼 셀렉션 신호선(90)으로부터의 입력이 「Lo」일 시에는(도 4의 (6) 참조), N형 트랜지스터「N1」은 「OFF」된다. 또한, 리드 칼럼 셀렉션 신호선(90)으로부터의 입력이 「Lo」가 됨으로써, 이미, 칼럼 선택된 상태에 있다. 한편, 리드 칼럼 셀렉션 신호선(90)으로부터의 입력이 「Lo」일 시에는(도 4의 (6) 참조), P형 트랜지스터「P2」가 ON되고, 한편, 워드 라인(20)이 「Hi」가 됨으로써 로컬 비트 라인(70)이 디스차지(로컬 비트 라인(70)에 관한 비트 셀의 내부 노드가 Lo일 경우 로컬 비트 라인(70)은 디스차지되고, Hi인 경우에는 디스차지되지 않음)되고(도 4의 (7) 참조), P형 트랜지스터 「P1」이 ON된다. 「P1」, 「P2」의 양쪽이 ON됨으로써 전원 전위로부터 전하가 차지되어, 센스 아웃 신호선(80)이 차지된다(도 4의 (8) 참조).
그리고, 「Hi」가 된 센스 아웃 신호선(80)에 의해, N형 트랜지스터 「N2」가 ON되어서, 글로벌 비트 라인(110)을 디스차지하여, 「Lo」로 한다. 글로벌 비트 라인(110)이 디스차지된 후, 비트 셀(10)로부터의 리드 결과로서, I/O 회로(400)에 「Lo」를 출력한다.
리드 회로(200)에서의 판독 동작에 대해서, 개념적으로 정리한다. (1) : 워드 라인에 의해 구동되는 행을 일제히 판독을 행한다. (2) : 그 중 리드 칼럼 셀렉션 신호에 의해 필요한 칼럼(열)만을 선택한다(이 시점에서 칼럼 선택은 되어 있음). (3) : 그 결과, 센스 아웃이 차지된다. (4) : (3)에서 차지됨으로써 N2가 ON이 되고, 결과적으로 워드 라인과 리드 칼럼 셀렉션 신호에 의해 선택된 기억 유지 회로의 데이터를 판독한다(N2는 로컬부에서 판독한 결과를 글로벌부에 전하기 위한 회로임).
상술해 온 바와 같이, 실시예 1에 따른 반도체 기억 회로 장치는, P형 트랜지스터 「P1」에 비트 라인을 접속하는 다이내믹한 구성의 리드 회로를 가지므로, 로컬 비트 라인(70)으로부터의 디스 차지 스피드를 향상시킬 수 있다. 따라서, 결과적으로 리드 회로(200)의 판독 스피드를 향상시킬 수 있다.
또한, 종래의 반도체 기억 회로 장치에서는, 트랜지스터의 제조 성능의 편차 대책으로서, 로컬 비트 라인의 쇼트화를 실행하고 있지만, 비트 라인의 분할 수 증대에 의해 비트 라인 방향의 레이아웃 사이즈가 증대하여, 글로벌 비트 라인의 충방전되는 전하량이 늘어나는 결과, 소비전력이 크게 되어 있었다. 이에 대하여, 실시예 1에 따른 반도체 기억 회로 장치는, 로컬 비트 라인(70)에 접속된 P형 트랜지스터 「P1」과, 전원 전위와의 사이에 직렬로 접속되는 동시에, 리드 칼럼 셀렉션 신호에 접속된 P형 트랜지스터 「P2」를 리드 회로 내에 가진다. 그리고, 이 P형 트랜지스터 「P2」에 의해 비트 셀의 칼럼 선택을 실현하므로, 충방전되는 글로벌 비트 라인을 삭감할 수 있고, 결과적으로, 소비전력을 대폭적으로 저감할 수 있다.
또한, 리드 회로(200) 내에, 센스 아웃 신호선(80)의 프리디스차지하기 위한 N형 트랜지스터 「N1」을 리드 칼럼 셀렉션 신호에 접속함으로써, 칼럼 선택과 센스 아웃 신호선(80)의 프리디스차지를 한 개의 신호선으로 실현한다. 이와 같은 것으로부터, 회로 규모의 축소를 도모할 수 있다.
[실시예 2]
이하, 반도체 기억 회로 장치 및 기입/판독 제어 방법의 다른 실시형태에 대하여 설명한다.
(1) 실시예 1에 따른 반도체 기억 회로 장치의 적용 예
예를 들면, 도 5에 나타낸 바와 같이, 멀티포트(multiport) 판독이 가능한 반도체 기억 회로 장치에, 상술해 온 실시예 1에 따른 반도체 기억 회로 장치를 적용할 수 있다. 도 5는, 실시예 2에 따른 반도체 기억 회로 장치의 구성예를 나타내는 도면이다.
(2) 회로 구성 등
또한, 도 1에 나타낸 반도체 기억 회로 장치의 각 구성 요소는, 반드시 물리적으로 도시한 바와 같이 구성되어 있을 것을 요하지 않는다. 즉, 도 1에 나타낸 반도체 기억 회로 장치의 분산·통합의 구체적 형태는 도시한 것에 한정되지 않고, 목적을 달성하기 위하여 필요한 범위에서, 그 전부 또는 일부를, 각종의 부하나 사용 상황 등에 대응하여, 임의의 단위로 기능적 또는 물리적으로 분산·통합해서 구성할 수 있다.
(3) 판독 제어 방법
상기 실시예 1에서 설명한 반도체 기억 회로 장치에 의해, 이하와 같은 판독 제어 방법이 실현된다.
즉, 프리차지된 센스 아웃 신호선(80)으로부터의 입력에 의거하여, N형 트랜지스터 「N2」를 도통시켜, 각 로컬 비트 라인을 가지는 칼럼을 선택하고, 복수의 비트 셀(10) 중, 워드 라인(20)이 구동되는 비트 셀(10)이 유지하는 정보를 글로벌 비트 라인(110)에 출력하는 판독 제어를 실행하는 판독 제어 스텝을 포함한 반도체 기억 회로 장치의 판독 제어 방법이 실현된다.
이상의 실시예를 포함하는 실시형태에 관하여, 이하의 부기를 더 개시한다.
(부기 1) 제 1 비트 신호선과 제 2 비트 신호선과 워드 신호선에 각각 접속되는 동시에, 정보를 각각 유지하는 제 1 복수의 기억 회로와,
제 1 프리차지 제어 신호선과 상기 제 1 비트 신호선과 상기 제 2 비트 신호선이 접속되고, 상기 제 1 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선의 프리차지를 행하는 제 1 프리차지 제어 회로와,
소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 판독 칼럼 선택 신호선이 접속되는 제 1 트랜지스터와, 소스 단자에 상기 제 1 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 1 비트 신호선이 접속되는 동시에, 드레인 단자에 글로벌 비트선 드라이버 제어 신호선이 접속되고, 상기 판독 칼럼 선택 신호선으로부터의 입력과 상기 제 1 비트 신호선의 전위에 의거하여, 상기 글로벌 비트선 드라이버 제어 신호선을 차지하는 제 2 트랜지스터와, 드레인 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되고, 게이트 단자에 상기 판독 칼럼 선택 신호선이 접속되는 동시에, 소스 단자가 접지되고, 칼럼 선택 신호에 의거하여 글로벌 비트선 드라이버 제어 신호선을 프리디스차지하는 제 3 트랜지스터와, 드레인 단자에 제 3 비트 신호선이 접속되고, 게이트 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되는 동시에, 소스 단자가 접지되는 제 4 트랜지스터를 가지고, 상기 차지된 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터가 도통함으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼이 선택되고, 상기 제 1 복수의 기억 회로 중 워드선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 3 비트 신호선에 출력하는 판독 제어 회로를 가지는 것을 특징으로 하는 반도체 기억 회로 장치.
(부기 2) 상기 반도체 기억 회로 장치는,
제 4 비트 신호선과 제 5 비트 신호선과 워드 신호선에 각각 접속되는 동시에, 정보를 각각 유지하는 제 2 복수의 기억 회로와,
제 2 프리차지 제어 신호선과 상기 제 4 비트 신호선과 상기 제 5 비트 신호선이 접속되고, 상기 제 2 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 비트 신호선과 상기 제 5 비트 신호선의 프리차지를 행하는 제 1 프리차지 제어 회로와,
소스 단자에 상기 제 1 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 4 비트 신호선이 접속되는 동시에, 드레인 단자에 글로벌 비트선 드라이버 제어 신호가 접속되고, 상기 판독 칼럼 선택 신호선으로부터의 입력과 상기 제 4 비트 신호선의 전위에 의거하여, 상기 글로벌 비트선 드라이버 제어 신호를 차지하는 제 5 트랜지스터를 더 가지는 것을 특징으로 하는 부기 1에 기재된 반도체 기억 회로 장치.
(부기 3) 상기 반도체 기억 회로 장치는,
소스 단자가 전원 전위에 접속되고, 게이트 단자가 제 3 프리차지 제어 신호선에 접속되는 동시에, 소스 단자가 상기 제 3 비트 신호선에 접속되는 제 6 트랜지스터를 더 가지고, 상기 제 3 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 3 비트 신호선을 프리차지하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 기억 회로 장치.
(부기 4) 상기 반도체 기억 회로 장치는,
기입 칼럼 선택 신호선과 기입 데이터 입력 신호선이 접속된 기입 제어 회로를 더 가지고, 상기 기입 칼럼 선택 신호선으로부터의 입력에 의거하여, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼이 선택되고, 상기 복수의 기억 회로 중 워드선이 구동되는 기억 회로에 대하여, 상기 기입 데이터 입력 신호선으로부터의 정보를 기입하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 기억 회로 장치.
(부기 5) 제 1 비트 신호선과 제 2 비트 신호선과 워드 신호선에 각각 접속되는 동시에, 정보를 각각 유지하는 복수의 기억 회로와,
제 1 프리차지 제어 신호선과 상기 제 1 비트 신호선과 상기 제 2 비트 신호선이 접속되고, 상기 제 1 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선의 프리차지를 행하는 프리차지 제어 회로와,
소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 판독 칼럼 선택 신호선이 접속되는 제 1 트랜지스터와, 소스 단자에 상기 제 1 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 1 비트 신호선이 접속되는 동시에, 드레인 단자에 제 1 글로벌 비트선 드라이버 제어 신호가 접속되고, 상기 판독 칼럼 선택 신호로부터의 입력과 상기 제 1 비트 신호선의 전위에 의거하여, 상기 제 1 글로벌 비트선 드라이버 제어 신호를 차지하는 제 2 트랜지스터와, 드레인 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되고, 게이트 단자에 상기 판독 칼럼 선택 신호선이 접속되는 동시에, 소스 단자가 접지된 제 3 트랜지스터와, 드레인 단자에 제 3 비트 신호선이 접속되고, 게이트 단자에 상기 제 1 글로벌 비트선 드라이버 제어 신호선이 접속되는 동시에, 소스 단자가 접지되는 제 4 트랜지스터를 가지고, 상기 프리차지된 제 1 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터가 도통함으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼이 선택되고, 상기 복수의 기억 회로 중 워드선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 3 비트 신호선에 출력하는 제 1 판독 제어 회로와,
소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 판독 칼럼 선택 신호선이 접속되는 제 5 트랜지스터와, 소스 단자에 상기 제 5 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 2 비트 신호선이 접속되는 동시에, 드레인 단자에 제 2 글로벌 비트선 드라이버 제어 신호가 접속되고, 상기 판독 칼럼 선택 신호선으로부터의 입력과 상기 제 1 비트 신호선의 전위에 의거하여, 상기 제 2 글로벌 비트선 드라이버 제어 신호를 차지하는 제 6 트랜지스터와, 드레인 단자에 상기 제 2 글로벌 비트선 드라이버 제어 신호선이 접속되고, 게이트 단자에 상기 판독 칼럼 선택 신호선이 접속되는 동시에, 소스 단자가 접지되고, 칼럼 선택 신호에 의거하여 글로벌 비트선 드라이버 제어 신호선을 프리디스차지하는 제 7 트랜지스터와, 드레인 단자에 제 4 비트 신호선이 접속되고, 게이트 단자에 상기 제 2 글로벌 비트선 드라이버 제어 신호선이 접속되는 동시에, 소스 단자가 접지되는 제 8 트랜지스터를 가지고, 상기 프리차지된 제 2 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터가 도통함으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼이 선택되고, 상기 복수의 기억 회로 중 워드선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 4 비트 신호선에 출력하는 제 2 판독 제어 회로를 가지는 것을 특징으로 하는 반도체 기억 회로 장치.
(부기 6) 제 1 비트 신호선과 제 2 비트 신호선과 워드 신호선에 각각 접속되는 동시에, 정보를 각각 유지하는 제 1 복수의 기억 회로와,
제 1 프리차지 제어 신호선과 상기 제 1 비트 신호선과 상기 제 2 비트 신호선이 접속되고, 상기 제 1 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선의 프리차지를 행하는 제 1 프리차지 제어 회로와,
소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 판독 칼럼 선택 신호선이 접속되는 제 1 트랜지스터와, 소스 단자에 상기 제 1 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 1 비트 신호선이 접속되는 동시에, 드레인 단자에 글로벌 비트선 드라이버 제어 신호선이 접속되고, 상기 판독 칼럼 선택 신호선으로부터의 입력과 상기 제 1 비트 신호선의 전위에 의거하여, 상기 글로벌 비트선 드라이버 제어 신호선을 차지하는 제 2 트랜지스터와, 드레인 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되고, 게이트 단자에 상기 판독 칼럼 선택 신호선이 접속되는 동시에, 소스 단자가 접지되고, 칼럼 선택 신호에 의거하여 글로벌 비트선 드라이버 제어 신호선을 프리디스차지하는 제 3 트랜지스터와, 드레인 단자에 제 3 비트 신호선이 접속되고, 게이트 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되는 동시에, 소스 단자가 접지되는 제 4 트랜지스터를 가지는 판독 제어 회로를 가지는 반도체 기억 회로 장치에 있어서,
상기 차지된 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터를 도통시킴으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼의 선택을 행하고, 상기 제 1 복수의 기억 회로 중 워드 선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 3 비트 신호선에 출력하는 판독 제어를 실행하는 판독 제어 스텝을 포함한 것을 특징으로 하는 반도체 기억 회로 장치의 판독 제어 방법.
(부기 7) 제 1 비트 신호선과 제 2 비트 신호선과 워드 신호선에 각각 접속되는 동시에, 정보를 각각 유지하는 제 1 복수의 기억 회로와,
기입 칼럼 선택 신호선과 기입 데이터 입력 신호선이 접속된 기입 제어 회로를 가지는 반도체 기억 회로 장치에서,
상기 기입 칼럼 선택 신호선으로부터의 입력에 의거하여, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼의 선택을 행하고, 상기 복수의 기억 회로 중 워드선이 구동되는 기억 회로에 대하여, 상기 기입 데이터 입력 신호선으로부터의 정보를 기입하는 기입 제어를 실행하는 기입 제어 스텝을 포함한 것을 특징으로 하는 반도체 기억 회로 장치의 기입 제어 방법.
(부기 8) 제 1 비트 신호선과 제 2 비트 신호선과 워드 신호선에 각각 접속되는 동시에, 정보를 각각 유지하는 복수의 기억 회로와,
제 1 프리차지 제어 신호선과 상기 제 1 비트 신호선과 상기 제 2 비트 신호선이 접속되고, 상기 제 1 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선의 프리차지를 행하는 프리차지 제어 회로와,
소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 판독 칼럼 선택 신호선이 접속되는 제 1 트랜지스터와, 소스 단자에 상기 제 1 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 1 비트 신호선이 접속되는 동시에, 드레인 단자에 제 1 글로벌 비트선 드라이버 제어 신호가 접속되고, 상기 판독 칼럼 선택 신호선으로부터의 입력과 상기 제 1 비트 신호선의 전위에 의거하여, 상기 제 1 글로벌 비트선 드라이버 제어 신호를 차지하는 제 2 트랜지스터와, 드레인 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되고, 게이트 단자에 상기 판독 칼럼 선택 신호선이 접속되는 동시에, 소스 단자가 접지된 제 3 트랜지스터와, 드레인 단자에 제 3 비트 신호선이 접속되고, 게이트 단자에 상기 제 1 글로벌 비트선 드라이버 제어 신호선이 접속되는 동시에, 소스 단자가 접지되는 제 4 트랜지스터를 가지고, 상기 차지된 제 1 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터가 도통함으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼이 선택되고, 상기 복수의 기억 회로 중 워드선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 3 비트 신호선에 출력하는 제 1 판독 제어 회로와,
소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 판독 칼럼 선택 신호선이 접속되는 제 5 트랜지스터와, 소스 단자에 상기 제 5 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 2 비트 신호선이 접속되는 동시에, 드레인 단자에 제 2 글로벌 비트선 드라이버 제어 신호가 접속되고, 상기 판독 칼럼 선택 신호선으로부터의 입력과 상기 제 1 비트 신호선의 전위에 의거하여, 상기 제 2 글로벌 비트선 드라이버 제어 신호를 차지하는 제 6 트랜지스터와, 드레인 단자에 상기 제 2 글로벌 비트선 드라이버 제어 신호선이 접속되고, 게이트 단자에 상기 판독 칼럼 선택 신호선이 접속되는 동시에, 소스 단자가 접지된 제 7 트랜지스터와, 드레인 단자에 제 4 비트 신호선이 접속되고, 게이트 단자에 상기 제 2 글로벌 비트선 드라이버 제어 신호선이 접속되는 동시에, 소스 단자가 접지되는 제 8 트랜지스터를 가지고, 상기 프리차지된 제 2 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터가 도통함으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼이 선택되고, 상기 복수의 기억 회로 중 워드선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 4 비트 신호선에 출력하는 제 2 판독 제어 회로를 가지는 반도체 기억 회로 장치에서,
상기 차지된 상기 제 1 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터를 도통시킴으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼의 선택을 행하고, 상기 제 1 복수의 기억 회로 중 워드선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 3 비트 신호선으로부터 판독하는 판독 제어를 실행하고, 상기 프리차지된 상기 제 2 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 8 트랜지스터를 도통시킴으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼의 선택을 행하고, 상기 제 1 복수의 기억 회로 중 워드선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 4 비트 신호선에 출력하는 판독 제어를 실행하는 판독 제어 스텝을 포함한 것을 특징으로 하는 반도체 기억 회로 장치의 판독 제어 방법.
10 : 비트 셀 20 : 워드 라인
30 : 프리차지 회로 40 : 로컬 비트 라인 프리차지 신호선
50 : 라이트 회로 70 : 로컬 비트 라인
80 : 센스 아웃 신호선 90 : 리드 칼럼 셀렉션 신호선
100 : 글로벌 비트 라인 프리차지 신호선
110 : 글로벌 비트 라인 200 : 리드 회로
300 : 라이트 회로 310 : 라이트 칼럼 셀렉션 신호선
320 : 라이트 데이터 입력 신호선 400 : I/O 회로

Claims (6)

  1. 제 1 비트(bit) 신호선과 제 2 비트 신호선과 워드(word) 신호선에 각각 접속되는 동시에, 정보를 각각 유지하는 제 1 복수의 기억 회로와,
    제 1 프리차지(pre-charge) 제어 신호선과 상기 제 1 비트 신호선과 상기 제 2 비트 신호선이 접속되고, 상기 제 1 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선의 프리차지를 행하는 제 1 프리차지 제어 회로와,
    소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 판독 칼럼 선택 신호선(read-column selection line)이 접속되는 제 1 트랜지스터와, 소스 단자에 상기 제 1 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 1 비트 신호선이 접속되는 동시에, 드레인 단자에 글로벌 비트선 드라이버 제어 신호선(global-bit-line driver control line)이 접속되고, 상기 판독 칼럼 선택 신호선으로부터의 입력과 상기 제 1 비트 신호선의 전위에 의거하여, 상기 글로벌 비트선 드라이버 제어 신호선을 차지하는 제 2 트랜지스터와, 드레인 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되고, 게이트 단자에 상기 판독 칼럼 선택 신호선이 접속되는 동시에, 소스 단자가 접지되고, 칼럼 선택 신호에 의거하여 글로벌 비트선 드라이버 제어 신호선을 프리디스차지(pre-discharge)하는 제 3 트랜지스터와, 드레인 단자에 제 3 비트 신호선이 접속되고, 게이트 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되는 동시에, 소스 단자가 접지되는 제 4 트랜지스터를 가지고, 상기 차지된 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터가 도통함으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼이 선택되고, 상기 제 1 복수의 기억 회로 중 워드선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 3 비트 신호선에 출력하는 판독 제어 회로를 가지는 것을 특징으로 하는 반도체 기억 회로 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기억 회로 장치는,
    제 4 비트 신호선과 제 5 비트 신호선과 워드 신호선에 각각 접속되는 동시에, 정보를 각각 유지하는 제 2 복수의 기억 회로와,
    제 2 프리차지 제어 신호선과 상기 제 4 비트 신호선과 상기 제 5 비트 신호선이 접속되고, 상기 제 2 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 비트 신호선과 상기 제 5 비트 신호선의 프리차지를 행하는 제 1 프리차지 제어 회로와,
    소스 단자에 상기 제 1 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 4 비트 신호선이 접속되는 동시에, 드레인 단자에 글로벌 비트선 드라이버 제어 신호선이 접속되고, 상기 판독 칼럼 선택 신호선으로부터의 입력과 상기 제 4 비트 신호선의 전위에 의거하여, 상기 글로벌 비트선 드라이버 제어 신호선을 차지하는 제 5 트랜지스터를 더 가지는 것을 특징으로 하는 반도체 기억 회로 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기억 회로 장치는,
    소스 단자가 전원 전위에 접속되고, 게이트 단자가 제 3 프리차지 제어 신호선에 접속되는 동시에, 소스 단자가 상기 제 3 비트 신호선에 접속되는 제 6 트랜지스터를 더 가지고, 상기 제 3 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 3 비트 신호선을 프리차지하는 것을 특징으로 하는 반도체 기억 회로 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기억 회로 장치는,
    기입 칼럼 선택 신호선과 기입 데이터 입력 신호선이 접속된 기입 제어 회로를 더 가지고, 상기 기입 칼럼 선택 신호선으로부터의 입력에 의거하여, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼이 선택되고, 상기 복수의 기억 회로 중 워드 선이 구동되는 기억 회로에 대하여, 상기 기입 데이터 입력 신호선으로부터의 정보를 기입하는 것을 특징으로 하는 반도체 기억 회로 장치.
  5. 제 1 비트 신호선과 제 2 비트 신호선과 워드 신호선에 각각 접속되는 동시에, 정보를 각각 유지하는 복수의 기억 회로와,
    제 1 프리차지 제어 신호선과 상기 제 1 비트 신호선과 상기 제 2 비트 신호선이 접속되고, 상기 제 1 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선의 프리차지를 행하는 프리차지 제어 회로와,
    소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 판독 칼럼 선택 신호선이 접속되는 제 1 트랜지스터와, 소스 단자에 상기 제 1 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 1 비트 신호선이 접속되는 동시에, 드레인 단자에 제 1 글로벌 비트선 드라이버 제어 신호선이 접속되고, 상기 판독 칼럼 선택 신호로부터의 입력과 상기 제 1 비트 신호선의 전위에 의거하여, 상기 제 1 글로벌 비트선 드라이버 제어 신호선을 차지하는 제 2 트랜지스터와, 드레인 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되고, 게이트 단자에 상기 판독 칼럼 선택 신호선이 접속되는 동시에, 소스 단자가 접지된 제 3 트랜지스터와, 드레인 단자에 제 3 비트 신호선이 접속되고, 게이트 단자에 상기 제 1 글로벌 비트선 드라이버 제어 신호선이 접속되는 동시에, 소스 단자가 접지되는 제 4 트랜지스터를 가지고, 상기 프리차지된 제 1 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터가 도통함으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼이 선택되고, 상기 복수의 기억 회로 중 워드선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 3 비트 신호선에 출력하는 제 1 판독 제어 회로와,
    소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 판독 칼럼 선택 신호선이 접속되는 제 5 트랜지스터와, 소스 단자에 상기 제 5 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 2 비트 신호선이 접속되는 동시에, 드레인 단자에 제 2 글로벌 비트선 드라이버 제어 신호선이 접속되고, 상기 판독 칼럼 선택 신호선으로부터의 입력과 상기 제 1 비트 신호선의 전위에 의거하여, 상기 제 2 글로벌 비트선 드라이버 제어 신호선을 차지하는 제 6 트랜지스터와, 드레인 단자에 상기 제 2 글로벌 비트선 드라이버 제어 신호선이 접속되고, 게이트 단자에 상기 판독 칼럼 선택 신호선이 접속되는 동시에, 소스 단자가 접지되고, 칼럼 선택 신호에 의거하여 글로벌 비트선 드라이버 제어 신호선을 프리디스차지하는 제 7 트랜지스터와, 드레인 단자에 제 4 비트 신호선이 접속되고, 게이트 단자에 상기 제 2 글로벌 비트선 드라이버 제어 신호선이 접속되는 동시에, 소스 단자가 접지되는 제 8 트랜지스터를 가지고, 상기 프리차지된 제 2 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터가 도통함으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼이 선택되고, 상기 복수의 기억 회로 중 워드선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 4 비트 신호선에 출력하는 제 2 판독 제어 회로를 가지는 것을 특징으로 하는 반도체 기억 회로 장치.
  6. 제 1 비트 신호선과 제 2 비트 신호선과 워드 신호선에 각각 접속되는 동시에, 정보를 각각 유지하는 제 1 복수의 기억 회로와,
    제 1 프리차지 제어 신호선과 상기 제 1 비트 신호선과 상기 제 2 비트 신호선이 접속되고, 상기 제 1 프리차지 제어 신호선으로부터의 입력에 의거하여, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선의 프리차지를 행하는 제 1 프리차지 제어 회로와,
    소스 단자에 전원 전위가 접속되는 동시에, 게이트 단자에 판독 칼럼 선택 신호선이 접속되는 제 1 트랜지스터와, 소스 단자에 상기 제 1 트랜지스터의 드레인 단자가 접속되고, 게이트 단자에 상기 제 1 비트 신호선이 접속되는 동시에, 드레인 단자에 글로벌 비트선 드라이버 제어 신호선이 접속되고, 상기 판독 칼럼 선택 신호선으로부터의 입력과 상기 제 1 비트 신호선의 전위에 의거하여, 상기 글로벌 비트선 드라이버 제어 신호선을 차지하는 제 2 트랜지스터와, 드레인 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되고, 게이트 단자에 상기 판독 칼럼 선택 신호선이 접속되는 동시에, 소스 단자가 접지되고, 칼럼 선택 신호에 의거하여 글로벌 비트선 드라이버 제어 신호선을 프리디스차지하는 제 3 트랜지스터와, 드레인 단자에 제 3 비트 신호선이 접속되고, 게이트 단자에 상기 글로벌 비트선 드라이버 제어 신호선이 접속되는 동시에, 소스 단자가 접지되는 제 4 트랜지스터를 가지는 판독 제어 회로를 가지는 반도체 기억 회로 장치에서,
    상기 차지된 글로벌 비트선 드라이버 제어 신호선으로부터의 입력에 의거하여, 상기 제 4 트랜지스터를 도통시킴으로써, 상기 제 1 비트 신호선과 상기 제 2 비트 신호선을 가지는 칼럼의 선택을 행하고, 상기 제 1 복수의 기억 회로 중 워드 선이 구동되는 기억 회로가 유지하는 정보를, 상기 제 3 비트 신호선에 출력하는 판독 제어를 실행하는 판독 제어 스텝을 포함하는 것을 특징으로 하는 반도체 기억 회로 장치의 판독 제어 방법.
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