KR20020039429A - 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 데이터 리드 방법 Download PDF

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KR20020039429A KR1020000069234A KR20000069234A KR20020039429A KR 20020039429 A KR20020039429 A KR 20020039429A KR 1020000069234 A KR1020000069234 A KR 1020000069234A KR 20000069234 A KR20000069234 A KR 20000069234A KR 20020039429 A KR20020039429 A KR 20020039429A
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 데이터 리드 방법을 공개한다. 그 장치는 복수개의 리드 워드 라인들과 복수개의 리드 비트 라인들 및 복수개의 라이트 워드 라인들과 복수개의 라이트 비트 라인들사이에 각각 연결되는 복수개의 메모리 셀들을 각각 구비한 소정 개수의 메모리 셀 어레이 그룹들, 및 복수개의 리드 비트 라인들과 소정 개수의 메모리 셀 어레이 그룹들 각각의 복수개의 리드 비트 라인들을 공통 연결하기 위한 복수개의 공통 메인 리드 비트 라인들 각각의 사이에 연결되고 해당 제어신호에 응답하여 복수개의 리드 비트 라인들로부터 전송되는 데이터를 복수개의 공통 메인 리드 비트 라인들 각각으로 전송하기 위한 소정 개수의 메모리 셀 어레이 그룹들 각각의 복수개의 리드 데이터 전송 회로들로 구성되어 있다.
따라서, 리드 비트 라인을 분리하여 구성함으로써 라인 부하 캐패시턴스를 줄일 수 있고, 이에 따라 리드 동작 속도를 개선할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 데이터 리드 방법{Semiconductor memory device and data read method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티 데이터 리드 및 라이트 포트들을 구비한 반도체 메모리 장치 및 이 장치의 리드 비트 라인 배치 방법에 관한 것이다.
일반적인 반도체 메모리 장치의 메모리 셀 어레이의 단위 비트 셀에 연결된 비트 라인쌍은 리드 동작시에는 리드 데이터를 라이트 동작시에는 라이트 데이터를 전송한다.
따라서, 일반적인 반도체 메모리 장치는 데이터 리드 및 라이트 동작이 동시에 수행될 수 없기 때문에 단일 데이터 리드/라이트 포트를 구비하여 데이터를 입출력한다.
반면에, 멀티 데이터 리드 및 라이트 포트들을 구비한 반도체 메모리 장치의 메모리 셀 어레이의 단위 비트 셀에 연결된 비트 라인들은 리드 비트 라인들과 라이트 비트 라인들을 별도로 구비하여 리드 비트 라인들을 통하여 데이터를 리드하고, 라이트 비트 라인들을 통하여 데이터를 라이트한다.
따라서, 멀티 데이터 리드 및 라이트 포트들을 구비한 반도체 메모리 장치는 데이터 리드 통로와 데이터 라이트 통로가 분리되어 있기 때문에 데이터 리드 동작과 데이터 라이트 동작을 독립적으로 수행할 수 있다.
도1은 종래의 멀티 데이터 리드 및 라이트 포트들을 구비한 반도체 메모리 장치의 실시예의 블록도로서, 메모리 셀 어레이(10), 제1 및 2로우 리드 어드레스 디코더들(12-1, 12-2), 제1 및 2로우 라이트 어드레스 디코더들(14-1, 14-2), 제1 및 2컬럼 리드 멀티플렉서들(16-1, 16-2), 제1 및 2컬럼 라이트 멀티플렉서들(18-1, 18-2), 제1 및 2컬럼 리드 어드레스 디코더들(20-1, 20-2), 제1 및 2컬럼 라이트 어드레스 디코더들(22-1, 22-2), 제1 및 2라이트 드라이버들(24-1, 24-2), 제1 및 2데이터 입력버퍼들(26-1, 26-2), 및 제1 및 2데이터 출력버퍼들(28-1, 28-2)로 구성되어 있다.
도1에서, 메모리 셀 어레이(10)는 두 개의 리드 비트 라인들((rb11, rb12), (rb21, rb22), ..., (rbk1, rbk2)), 두 개의 리드 워드 라인들((RWL11, RWL12),(RWL21, RWL22), ..., (RWLm1, RWLm2)), 두 개의 라이트 비트 라인들((wb11, wb12), (wb21, wb22), ..., (wbk1, wbk2)), 및 두 개의 라이트 워드 라인들((WWL11, WWL12), (WWL21, WWL22), ..., (WWLm1, WWLm2))사이에 각각 연결된 메모리 셀(MC)들로 구성되어 있다. 그리고, 복수개의 메모리 셀(MC)들 각각은 라이트 워드 라인들(WWL11, WWL21, ..., WWLm1)로 인가되는 신호들과 라이트 제어신호들(wc11, wc21, ..., wck1)에 응답하여 라이트 비트 라인들(wb11, wb21, ..., wbk1)각각으로부터 입력되는 데이터를 라이트하고, 라이트 워드 라인들(WWL12, WWL21, ..., WWLm2)로 인가되는 신호들과 라이트 제어신호들(wc21, wc22, ..., wck2)에 응답하여 라이트 비트 라인들(wb21, wb22, ..., wbk2) 각각으로부터 입력되는 데이터를 해당 메모리 셀(MC)에 라이트한다. 도시하지는 않았지만, 라이트 제어신호들(wc11, wc21, ..., wck1)은 제1컬럼 선택 제어신호들(WY11, WY12, ..., WY18)을 버퍼하고 지연하여 발생되고, 라이트 제어신호들(wc12, wc22, ..., wck2)은 제2컬럼 선택 제어신호들(WY21, WY22, ..., WY28)을 버퍼하고 지연하여 발생된다.
도1에 나타낸 멀티 데이터 리드 및 라이트 포트들을 구비한 반도체 메모리 장치는 2개의 데이터 리드 포트들와 2개의 데이터 라이트 포트들을 구비한다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1로우 리드 어드레스 디코더(12-1)는 제1로우 리드 어드레스(FRRA)를 디코딩하여 m개의 제1리드 워드 라인들(RWL11, RWL21, ..., RWLm1)을 선택한다. 제2로우 리드 어드레스 디코더(12-2)는 제2로우 리드 어드레스(SRRA)를 디코딩하여 m개의 제2리드 워드 라인들(RWL21, RWL22, ..., RWLm2)을 선택한다. 제1로우 라이트 어드레스 디코더(14-1)는 제1로우 라이트 어드레스(FRWA)를 디코딩하여 m개의 제1라이트 워드 라인들(WWL11, WWL21, ..., WWLm1)을 선택한다. 제2로우 라이트 어드레스 디코더(14-2)는 제2로우 라이트 어드레스(SRWA)를 디코딩하여 m개의 제2라이트 워드 라인들(WWL21, WWL22, ..., WWLm2)을 선택한다. 제1컬럼 리드 멀티플렉서(16-1)는 리드 비트 라인들(rb11, rb21, ..., rbm1)을 통하여 출력되는 데이터를 선택적으로 출력한다. 이때, 컬럼 멀티플렉서 형태가 2이면 인접한 2개의 리드 비트 라인들중의 선택된 하나의 라인으로부터 출력되는 데이터를 선택하여 출력하고, 4이면 인접한 4개의 리드 비트 라인들중의 선택된 하나의 라인으로부터 출력되는 데이터를 선택하여 출력하고, 8이면 인접한 8개의 리드 비트 라인들중의 선택된 하나의 라인으로부터 출력되는 데이터를 선택하여 출력한다. 도3에서는 컬럼 멀티플렉서 형태가 8인 반도체 메모리 장치를 예로 나타낸 것으로, 컬럼 선택 제어신호들(RY11, RY12, ..., RY18)에 응답하여 인접한 8개의 비트 라인들중의 선택된 하나의 라인으로부터 출력되는 데이터를 선택하여 출력한다. 제2컬럼 리드 멀티플렉서(16-2)는 제1컬럼 리드 멀티플렉서(16-1)와 마찬가지로 컬럼 멀티플렉서 형태에 따라 데이터를 선택적으로 출력한다. 제1컬럼 라이트 멀티플렉서(18-1)는 라이트 데이터를 라이트 비트 라인들(wb11, wb21, ..., wbm1)로 전송하고, 제2컬럼 라이트 멀티플렉서(18-1)는 라이트 데이터를 라이트 비트 라인들(wb12, wb22, ..., wbm2)로 전송한다. 이때, 제1 및 제2컬럼 라이트 멀티플렉서들(18-1, 18-2)은 제1 및 제2컬럼 리드 멀티플렉서들(16-1, 16-2)과 마찬가지로 컬럼 선택제어신호들((WY11, WY12, ..., WY18), (WY21, WY22, ..., WY28))에 각각 응답하여 입력되는 데이터를 인접한 8개의 라이트 비트 라인들중의 선택된 하나의 라인으로 출력한다. 제1컬럼 리드 어드레스 디코더(20-1)는 3비트의 제1컬럼 리드 어드레스를 디코딩하여 8개의 컬럼 선택 제어신호들(RY11, RY12, ..., RY18)을 발생하고, 제2컬럼 리드 어드레스 디코더(20-2)는 3비트의 제2컬럼 리드 어드레스를 디코딩하여 8개의 컬럼 선택 제어신호들(RY21, RY22, ..., RY28)을 발생한다. 제1컬럼 라이트 어드레스 디코더(22-1)는 3비트의 제1컬럼 라이트 어드레스를 디코딩하여 8개의 컬럼 선택 제어신호들(WY11, WY12, ..., WY18)을 발생하고, 제2컬럼 라이트 어드레스 디코더(22-2)는 3비트의 제2컬럼 라이트 어드레스를 디코딩하여 8개의 컬럼 선택 제어신호들(WY21, WY22, ..., WY28)을 발생한다. 제1라이트 드라이버(24-1)는 제1라이트 데이터를 구동하고, 제2라이트 드라이버(24-2)는 제2라이트 데이터를 구동한다. 제1데이터 입력버퍼(26-1)는 외부로부터 입력되는 제1입력 데이터(Din1)를 버퍼하여 제1라이트 데이터를 발생하고, 제2데이터 입력버퍼(26-2)는 외부로부터 입력되는 제2d입력 데이터(Din2)를 버퍼하여 제2라이트 데이터를 발생한다. 제1데이터 출력버퍼(28-1)는 제1컬럼 리드 멀티플렉서(16-1)로부터 출력되는 제1리드 데이터를 버퍼하여 제1출력 데이터(Dout1)를 발생하고, 제2데이터 출력버퍼(28-2)는 제2컬럼 리드 멀티플렉서(16-2)로부터 출력되는 제2리드 데이터를 버퍼하여 제2출력 데이터(Dout2)를 발생한다.
도1에 나타낸 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도시하지는 않았지만, 라이트 인에이블 신호가 인가되면 라이트 동작이 인에이블되고, 클럭신호의 상승 엣지에서 제1라이트 어드레스와 제1입력 데이터가 인가되면 라이트 동작이 수행된다.
만일 제1입력 데이터가 "00...0", 제1로우 라이트 어드레스가 "00...0"이고, 제1컬럼 라이트 어드레스가 "000"인 경우를 가정하여 라이트 동작을 설명하면 다음과 같다.
제1데이터 입력버퍼(26-1)는 제1입력 데이터(Din1) "00...0"를 버퍼하여 출력하고, 제1라이트 드라이버(24-1)는 제1데이터 입력버퍼(26-1)의 출력 데이터를 구동한다. 제1컬럼 라이트 어드레스 디코더(22-1)는 제1컬럼 라이트 어드레스(FCWA) "000"을 디코딩하여 "하이"레벨의 제1컬럼 선택 제어신호(WY11)를 발생하고, "로우"레벨의 제1컬럼 선택 제어신호들(WY12, ..., WY18)을 발생한다. 제1로우 라이트 어드레스 디코더(14-1)는 제1로우 라이트 어드레스(FRWA) "00...0"를 디코딩하여 "하이"레벨의 제1라이트 워드 라인(WWL11)을 선택한다. 제1컬럼 라이트 멀티플렉서(18-1)는 "하이"레벨의 제1컬럼 선택 제어신호(WY11)에 응답하여 제1데이터 입력버퍼(26-1)의 출력 데이터를 제1라이트 비트 라인들(wb11, wb21, ..., wbk1)중의 인접한 8개의 라이트 비트 라인들의 제1라이트 비트 라인들(wb11, wb91, ..., wb(k-8)1)로 제1라이트 데이터를 출력한다. 그리고, "하이"레벨의 컬럼 선택 제어신호(WY11)에 응답하여 라이트 제어신호들(wc11, wc91, ..., wc(k-8)1)을 선택한다. 그러면, 제1라이트 워드 라인(WWL11)과 라이트 비트 라인들(wb11, wb91, ..., wb(k-8)1)사이에 연결된 메모리 셀(MC)들로 제1라이트 데이터가 저장된다.
제2입력 데이터(Din2)의 라이트 동작은 제2로우 라이트 어드레스 디코더(14-2), 제2데이터 입력버퍼(26-2), 제2라이트 드라이버(24-2), 제2컬럼 라이트 어드레스 디코더(22-2), 및 제2컬럼 라이트 멀티플렉서(18-2)에 의해서 수행된다. 그리고, 제1입력 데이터(Din1)의 라이트 동작과 제2입력 데이터(Din2)의 라이트 동작 및 제1, 2출력 데이터(Dout1, Dout2)의 리드 동작은 독립적으로 수행된다.
도시하지는 않았지만, 리드 인에이블 신호가 인가되면 리드 동작이 수행된다.
만일 제1로우 리드 어드레스가 "00...1"이고, 제1컬럼 리드 어드레스가 "001"인 경우를 가정하여 리드 동작을 설명하면 다음과 같다.
제1로우 리드 어드레스 디코더(12-1)는 제1로우 리드 어드레스 "00...1"를 디코딩하여 "하이"레벨의 제1리드 워드 라인(RWL21)을 선택한다. 그러면, 제1리드 워드 라인(RWL21)에 연결된 메모리 셀(MC)들로부터 출력되는 제1리드 데이터가 제1리드 비트 라인들(rb11, rb21, ..., rbk1)로 출력된다. 제1컬럼 리드 어드레스 디코더(20-1)는 제1컬럼 리드 어드레스 "001"를 디코딩하여 "하이"레벨의 제1컬럼 선택 신호(RY12)를 발생하고, "로우"레벨의 제1컬럼 선택 신호들(RY11, ..., RY18)을 발생한다. 제1컬럼 리드 멀티플렉서(16-1)는 "하이"레벨의 제1컬럼 선택 신호(RY12)에 응답하여 제1리드 비트 라인들(rb11, rb21, ..., rbk1)중의 인접한 8개의 비트 라인들의 제1리드 비트 라인들(rb21, rb10b, ..., rb(k-7)1)로부터 출력되는 데이터를 선택하여 출력한다. 제1데이터 출력버퍼(28-1)는 제1컬럼 리드 멀티플렉서(16-1)로부터 출력되는 데이터를 버퍼하여 제1출력 데이터(Dout1)로 발생한다.
제2출력 데이터(Dout2)의 라이트 동작은 제2로우 리드 어드레스 디코더(12-2), 제2컬럼 리드 멀티플렉서(16-2), 제2컬럼 리드 어드레스 디코더(20-2), 및 제2데이터 출력버퍼(28-2)에 의해서 수행된다. 그리고, 제2출력 데이터(Dout2)의 리드 동작은 제1출력 데이터(Dout1)의 리드 동작 및 제1, 2입력 데이터(Din1, Din2)의 라이트 동작과 독립적으로 수행된다.
즉, 제1, 2입력 데이터(Din1, Din2)의 라이트 동작과 제1, 2출력 데이터(Dout1, Dout2)의 리드 동작은 각각 독립적으로 수행된다.
그러나, 도1에 나타낸 반도체 메모리 장치는 동일 어드레스에 대한 리드 동작과 라이트 동작이 데이터 충돌(contention) 문제로 인해서 동시에 수행될 수 없다.
도2는 도1에 나타낸 메모리 셀(MC)의 실시예의 회로도로서, 리드 워드 라인들(RWL11, RWL12), 라이트 워드 라인들(WWL11, WWL12), 리드 비트 라인들(rb11, rb12), 라이트 비트 라인들(wb11, wb12)사이에 연결된 메모리 셀의 실시예의 구성을 나타내는 것이다.
도2에서, 메모리 셀(MC)은 NMOS트랜지스터들(N1, N2, N5, N6, N7, N8), 인버터(I1), NMOS트랜지스터(N3)와 PMOS트랜지스터(P1)로 구성된 인버터(I2), NMOS트랜지스터(N4)와 PMOS트랜지스터(P2)로 구성된 인버터(I3)로 구성되어 있다.
인버터들(I2, I3)은 노드들(n1, n2)의 데이터를 래치한다. NMOS트랜지스터들(N1, N2)은 리드 워드 라인들(RWL11, RWL12)에 각각 연결되고 해당 리드 워드 라인(RWL11, RWL12) 선택신호들에 각각 응답하여 해당 리드 비트 라인들(rb11, rb12)로 데이터를 전송한다. 인버터(I1)는 노드(n1)의 데이터를 반전하여 노드(n3)로 전송한다. NMOS트랜지스터들(N5, N6)은 라이트 워드 라인들(WWL11, WWL12)에 각각 연결되고 해당 라이트 워드 라인(WWL11, WWL12) 선택신호들에 각각 응답하여 라이트 데이터를 노드(n2)로 전송한다. NMOS트랜지스터들(N7, N8)은 라이트 제어신호들(wc11, wc21)에 각각 응답하여 해당 라이트 비트 라인들(wb11, wb12)의 라이트 데이터를 NMOS트랜지스터들(N5, N6)로 각각 전송한다.
그런데, 상술한 바와 같은 종래의 반도체 메모리 장치는 메모리 셀 어레이(10)의 용량이 증가하게 되면 컬럼 방향으로 배열되는 메모리 셀(MC)들의 수가 증가하게 된다.
그러면, 제1리드 비트 라인들(rb11, rb21, ..., rbk1)과 제2리드 비트 라인들(rb12, rb22, ..., rbk2), 제1라이트 비트 라인들(wb11, wb21, ..., wbk1)과 제2라이트 비트 라인들(wb12, wb22, ..., wbk2)의 라인 길이가 증가하게 되고, 이에 따라 이들 라인들에 연결되는 NMOS트랜지스터들(N1, N2), 및 NMOS트랜지스터들(N7, N8)의 수가 증가하게 됨으로써 라인 부하 캐패시턴스가 증가하게 된다.
이는 리드 및 라이트 동작시에 리드 및 라이트 동작 속도를 느리게 함은 물론, 소비 전력을 증가하게 한다.
그리고, 리드 데이터를 전송하는 전송 게이트가 NMOS트랜지스터들(N1, N2)로 구성되게 되는데, NMOS트랜지스터들(N1, N2)은 NMOS트랜지스터의 특성상 "로우"레벨의 데이터 전송 성능은 좋지만, "하이"레벨의 데이터 전송 성능은 좋지 못하다. 따라서, "하이"레벨의 데이터 전송 성능을 향상시키기 위해서는NMOS트랜지스터들(N1, N2), 및 인버터(I1)의 크기를 크게하여야 한다. 그러나, NMOS트랜지스터들(N1, N2), 및 인버터(I1)의 크기를 크게할 경우에 리드 비트 라인들의 라인 부하 캐패시턴스가 증가하게 됨은 물론 레이아웃 면적이 증가하게 됨으로써 적절한 방법이라 할 수 없다.
그리고, 라이트 데이터를 전송하는 경우에는 제1라이트 비트 라인들(wb11, wb21, ..., wbk1)과 제2라이트 비트 라인들(wb12, wb22, ..., wbk2)의 라인 부하 캐패시턴스가 증가하더라도 제1 및 2라이트 드라이버들(24-1, 24-2)의 크기를 크게함에 의해서 라이트 속도를 개선하는 것이 가능하다.
본 발명의 목적은 데이터 리드 및 라이트 동작시에 리드 비트 라인들과 라이트 비트 라인들의 라인 부하 캐패시턴스가 증가하더라도 리드 및 라이트 동작 속도를 개선할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 데이터 리드 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 복수개의 리드 워드 라인들과 복수개의 리드 비트 라인들 및 복수개의 라이트 워드 라인들과 복수개의 라이트 비트 라인들사이에 각각 연결되는 복수개의 메모리 셀들을 각각 구비한 소정 개수의 메모리 셀 어레이 그룹들, 및 복수개의 리드 비트 라인들과 상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 상기 복수개의 리드 비트 라인들을 공통 연결하기 위한 복수개의 공통 메인 리드 비트 라인들 각각의 사이에연결되고 해당 제어신호에 응답하여 상기 복수개의 리드 비트 라인들로부터 전송되는 데이터를 상기 복수개의 공통 메인 리드 비트 라인들 각각으로 전송하기 위한 소정 개수의 메모리 셀 어레이 그룹들 각각의 복수개의 리드 데이터 전송 수단들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 복수개의 리드 워드 라인들과 복수개의 리드 비트 라인들 및 복수개의 라이트 워드 라인들과 복수개의 라이트 비트 라인들사이에 각각 연결되는 복수개의 메모리 셀들을 각각 구비한 소정 개수의 메모리 셀 어레이 그룹들, 상기 복수개의 리드 비트 라인들과 상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 상기 복수개의 리드 비트 라인들을 공통 연결하기 위한 복수개의 메인 공통 리드 비트 라인들 각각의 사이에 연결되고 해당 제어신호에 응답하여 상기 복수개의 리드 비트 라인들로부터 전송되는 데이터를 상기 복수개의 메인 공통 리드 비트 라인들 각각으로 전송하기 위한 소정 개수의 메모리 셀 어레이 그룹들 각각의 복수개의 리드 데이터 전송 수단들, 및 상기 복수개의 라이트 비트 라인들과 상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 상기 복수개의 라이트 비트 라인들을 공통 연결하기 위한 상기 복수개의 공통 메인 라이트 비트 라인들 각각의 사이에 연결되고 상기 해당 제어신호에 응답하여 상기 복수개의 공통 메인 라이트 비트 라인들의 데이터를 복수개의 라이트 비트 라인들로 전송하기 위한 소정 개수의 메모리 셀 어레이 그룹들 각각의 복수개의 라이트 데이터 전송 수단들을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 리드 방법은 복수개의 리드 워드 라인들과 복수개의 리드 비트 라인들 및 복수개의 라이트 워드 라인들과 복수개의 라이트 비트 라인들사이에 각각 연결되는 복수개의 메모리 셀들을 각각 구비한 소정 개수의 메모리 셀 어레이 그룹들을 구비한 반도체 메모리 장치의 데이터 리드 방법에 있어서, 상기 복수개의 리드 비트 라인들의 데이터를 상기 복수개의 메모리 셀 어레이 그룹들 각각을 선택하기 위한 해당 제어신호에 응답하여 상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 상기 복수개의 리드 비트 라인들을 공통 연결하기 위한 복수개의 공통 메인 리드 비트 라인들로 전송하는 것을 특징으로 한다.
도1은 종래의 멀티 데이터 리드 및 라이트 포트들을 구비한 반도체 메모리 장치의 실시예의 블록도이다.
도2는 도1에 나타낸 메모리 셀의 실시예의 회로도이다.
도3은 본 발명의 멀티 데이터 리드 및 라이트 포트들을 구비한 반도체 메모리 장치의 실시예의 블록도이다.
도4는 도3에 나타낸 리피터의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 리드 방법을 설명하면 다음과 같다.
도3은 본 발명의 멀티 데이터 리드 및 라이트 포트들을 구비한 반도체 메모리 장치의 일실시예의 블록도로서, 도1에 나타낸 메모리 셀 어레이(10)를 메모리 셀 어레이(100)로 대체하여 구성되어 있다. 즉, 도1에 나타낸 메모리 셀 어레이(10)를 제외한 주변 회로 블록들은 도1에 나타낸 반도체 메모리 장치의 주변 회로 블록들과 동일하게 구성되어 있다.
메모리 셀 어레이(100)는 컬럼 방향으로 4개의 메모리 셀 어레이들(100-1, 100-2, 100-3, 100-4)로 분리하여 구성하고, 분리된 메모리 셀 어레이의 리드 비트 라인들 또한 분리하여 구성되어 있다. 그리고, 4개의 분리된 리드 비트 라인들(rb11, rb12, rb21, rb22, ..., rbk1, rbk2) 각각은 공통 리드 메인 비트 라인들(rm11, rm12, rm21, rm22, ..., rmk1, rmk2)에 연결되어 구성되어 있다. 4개의 분리된 리드 비트 라인들(rb11, rb12, rb21, rb22, ..., rbk1, rbk2) 각각과 공통 리드 메인 비트 라인들(rm11, rm12, rm21, rm22, ..., rmk1, rmk2) 각각의 사이에 리피터들(40-11, 40-12, 40-21, 40-22, ..., 40-k1, 40-k2)이 연결되어 구성되어 있다. 공통 리드 메인 비트 라인들(rm11, rm12, rm21, rm22, ..., rmk1, rmk2)이 제1 및 2컬럼 리드 멀티플렉서들(16-1, 16-2)에 연결되어 구성되어 있다.
그리고, 4개의 분리된 메모리 셀 어레이들(100-1, 100-2, 100-3, 100-4) 각각의 해당 리피터들(40-11, 40-21, ..., 40-k1)은 제1로우 어드레스중 상위 2비트의 로우 어드레스를 디코딩함에 의해서 발생되는 4개의 리피터 제어신호들(rc11, rc21, rc31, rc41)에 각각 응답하여 리드 데이터를 출력하고, 해당 리피터들(40-21, 40-22, ..., 40-k2)은 제2로우 어드레스중 상위 2비트의 로우 어드레스를 디코딩함에 의해서 발생되는 4개의 리피터 제어신호들(rc12, rc22, rc32, rc42)에 각각 응답하여 리드 데이터를 출력한다. 즉, 제1로우 어드레스중 상위 2비트의 로우 어드레스가 "00"이면 리피터 제어신호(rc11)에 응답하여 메모리 셀 어레이(100-1)의 리피터들(40-11, 40-21, ..., 40-k1)이 데이터를 출력하고, "01"이면 리피터 제어신호(rc21)에 응답하여 메모리 셀 어레이(100-2)의 리피터들(40-11, 40-21, ..., 40-k1)이 데이터를 출력한다. 그리고, 제2로우 어드레스중 상위 2비트의 로우 어드레스가 "10"이면 리피터 제어신호(rc32)에 응답하여 메모리 셀 어레이(100-3)의 리피터들(40-21, 40-22, ..., 40-k2)이 데이터를 출력하고, "11"이면 리피터 제어신호(rc42)에 응답하여 메모리 셀 어레이(100-4)의 리피터들(40-21, 40-22, ..., 40-k2)이 데이터를 출력한다.
도3에 나타낸 본 발명의 반도체 메모리 장치는 리드 비트 라인들(rb11, rb12, rb21, rb22, ..., rbk1, rbk2)의 라인 부하 캐패시턴스를 줄이기 위하여 리드 비트 라인들(rb11, rb12, rb21, rb22, ..., rbk1, rbk2)을 4개로 분리하여 구성한 것이다.
그리고, 분리된 리드 비트 라인들(rb11, rb12, rb21, rb22, ..., rbk1, rbk2) 각각은 공통 메인 리드 비트 라인들(rm11, rm12, rm21, rm22, ..., rmk1, rmk2) 각각에 연결되어 구성되어 있다. 이때, 공통 메인 리드 비트 라인들(rm11, rm12, rm21, rm22, ..., rmk1, rmk2) 각각에는 4개의 리피터들만 연결되기 때문에 이들 라인들의 라인 부하 캐패시턴스는 도1에 나타낸 반도체 메모리 장치의 리드 비트 라인들(rb11, rb12, rb21, rb22, ..., rbk1, rbk2)의 라인 부하 캐패시턴스에 비해서 줄어들게 된다.
도3에서, 메모리 셀(MC)의 구성은 도2에 나타낸 메모리 셀(MC)의 구성과 동일하다.
도4는 도3에 나타낸 리피터의 실시예의 회로도로서, PMOS트랜지스터(P3), NMOS트랜지스터들(N9, N10), 인버터들(I4, I5), 및 3상태 인버터(I6)로 구성되어 있다.
도4에 나타낸 리피터는 리드 비트 라인(rb11), 공통 메인 리드 비트 라인(rm11)사이에 연결된 리피터(40-21)의 구성을 나타내는 것이다.
리드 비트 라인(rb11)의 데이터를 반전하기 위한 인버터(I4), 전원전압에 연결된 소스와 리드 비트 라인(rb11)에 연결된 드레인과 인버터(I4)의 출력신호가 인가되는 게이트를 가진 PMOS트랜지스터(P3), PMOS트랜지스터(P3)의 드레인에 연결된 드레인과 리피터 제어신호(rc12)가 인가되는 게이트를 가진 NMOS트랜지스터(N9), NMOS트랜지스터(N9)의 소스에 연결된 드레인과 접지전압에 연결된 소스와 인버터(I4)의 출력신호가 인가되는 게이트를 가진 NMOS트랜지스터(N10), 리피터 제어신호(rc12)를 반전하기 위한 인버터(I5), 및 리피터 제어신호(rc12)와 인버터(I5)의 출력신호에 응답하여 인버터(I4)의 출력신호를 공통 메인 리드 비트 라인(rm11)으로 출력하기 위한 인버터(I6)로 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
리피터 제어신호(rc12)가 "로우"레벨이고, 리드 비트 라인(rb11)으로 "로우"레벨의 신호가 전송되면, 인버터(I4)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 신호를 발생한다. 인버터(I6)는 "로우"레벨의 리피터 제어신호(rc12)에 응답하여 온되어 인버터(I4)의 "하이"레벨의 출력신호를 반전하여 "로우"레벨의 신호를 공통 메인 리드 비트 라인(rm11)으로 전송한다.
리피터 제어신호(rc12)가 "로우"레벨이고, 리드 비트 라인(rb11)으로 "하이"레벨의 신호가 전송되면, 인버터(I4)는 "하이"레벨의 신호를 반전하여 "로우"레벨의 신호를 발생한다. 인버터(I6)는 "로우"레벨의 리피터 제어신호(rc12)에 응답하여 온되어 인버터(I4)의 "로우"레벨의 출력신호를 반전하여 "하이"레벨의 신호를 공통 메인 리드 비트 라인(rm11)으로 전송한다. 그리고, 인버터(I4)의 "로우"레벨의 출력신호에 응답하여 PMOS트랜지스터(P3)가 온되어 인버터(I4)로 인가되는 "하이"레벨의 신호를 크게한다. 즉, 메모리 셀의 리드 데이터를 전송하는 NMOS트랜지스터의 "하이"레벨의 데이터 전송 능력이 좋지 않기 때문에 PMOS트랜지스터(P3)를 온하여 리드 비트 라인(rb11)의 "하이"레벨의 신호를 크게 하기 위함이다.
도4에 나타낸 바와 같이 본 발명의 반도체 메모리 장치의 리피터는 리드 비트 라인과 공통 메인 리드 비트 라인사이에서 리드 데이터를 버퍼하여 전송하고, 리드 비트 라인으로 전송되는 데이터가 "하이"레벨인 경우에는 "하이"레벨의 신호를 보상해줌으로써 "하이"레벨의 신호 전송시에 동작 속도를 개선한다.
도3의 실시예에서는 메모리 셀 어레이의 리드 비트 라인을 4개로 분리하여 구성한 것을 나타내었으나, 메모리 셀 어레이의 리드 비트 라인은 적어도 2개 이상으로 분리하여 구성하면 된다.
즉, 메모리 셀 어레이의 리드 비트 라인에 연결되는 메모리 셀들의 수의 증가에 따라 리드 비트 라인을 적절하게 분리하여 구성하면 된다. 너무 많은 수의 리피터들을 메모리 셀 어레이에 구성하게 되면 레이아웃 면적을 많이 차지하게 됨으로 리드 동작 속도를 고려하여 적절하게 분리하여 구성하면 된다.
상술한 실시예에서는 리드 동작 속도를 개선하기 위하여 리드 비트 라인을 분리하는 것을 설명하였으나, 다른 실시예로서, 리드 및 라이트 동작 속도를 개선하기 위한 리드 및 라이트 비트 라인을 분리하여 구성할 수도 있다.
물론, 라이트 비트 라인의 부하 캐패시턴스의 증가는 라이트 드라이버의 구동 능력을 크게함에 의해서 라이트 동작 속도를 개선하는 것이 가능하지만, 만일 라이트 드라이버의 구동 능력을 크게할 수 없는 경우에는 라이트 비트 라인을 분리하여 구성하고 라이트 비트 라인과 공통 메인 라이트 비트 라인사이에 리피터들을 연결하여 구성할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 리드 방법은 리드 비트 라인을 분리하여 구성함으로써 라인 부하 캐패시턴스를 줄일 수 있고, 이에 따라 리드 동작 속도를 개선할 수 있다.

Claims (11)

  1. 복수개의 리드 워드 라인들과 복수개의 리드 비트 라인들 및 복수개의 라이트 워드 라인들과 복수개의 라이트 비트 라인들사이에 각각 연결되는 복수개의 메모리 셀들을 각각 구비한 소정 개수의 메모리 셀 어레이 그룹들; 및
    복수개의 리드 비트 라인들과 상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 상기 복수개의 리드 비트 라인들을 공통 연결하기 위한 복수개의 공통 메인 리드 비트 라인들 각각의 사이에 연결되고 해당 제어신호에 응답하여 상기 복수개의 리드 비트 라인들로부터 전송되는 데이터를 상기 복수개의 공통 메인 리드 비트 라인들 각각으로 전송하기 위한 소정 개수의 메모리 셀 어레이 그룹들 각각의 복수개의 리드 데이터 전송 수단들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수개의 메모리 셀들 각각은
    상기 소정 개수의 리드 워드 라인들로 인가되는 소정 개수의 리드 워드 라인 제어신호들에 응답하여 데이터를 상기 소정 개수의 리드 비트 라인들로 전송하기 위한 소정 개수의 리드 데이터 전송 게이트들;
    상기 소정 개수의 라이트 워드 라인들로 인가되는 소정 개수의 라이트 워드 라인 제어신호들에 응답하여 상기 소정 개수의 라이트 비트 라인들의 데이터를 전송하기 위한 소정 개수의 라이트 데이터 전송 게이트들;
    상기 소정 개수의 라이트 데이터 전송 게이트들로부터 전송되는 데이터를 래치하기 위한 래치; 및
    상기 래치에 저장된 데이터를 구동하여 상기 소정 개수의 리드 데이터 전송 게이트들로 출력하기 위한 소정 개수의 리드 데이터 구동 게이트들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 해당 제어신호들은
    로우 어드레스중 소정 비트들을 디코딩함에 의해서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 복수개의 리드 데이터 전송 수단들 각각은
    상기 리드 비트 라인의 신호를 반전하기 위한 제1인버터;
    상기 해당 제어신호에 응답하여 상기 제1인버터의 출력신호를 반전하기 위한 제2인버터;
    전원전압이 인가되는 소스와 상기 리드 비트 라인의 신호가 인가되는 드레인과 상기 제1인버터의 출력신호가 인가되는 게이트를 가진 제1PMOS트랜지스터;
    상기 제1PMOS트랜지스터의 드레인에 연결된 드레인과 상기 해당 제어신호가 인가되는 게이트를 가진 제1NMOS트랜지스터; 및
    상기 제1NMOS트랜지스터의 소스에 연결된 드레인과 상기 제1인버터의 출력신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수개의 리드 워드 라인들과 복수개의 리드 비트 라인들 및 복수개의 라이트 워드 라인들과 복수개의 라이트 비트 라인들사이에 각각 연결되는 복수개의 메모리 셀들을 각각 구비한 소정 개수의 메모리 셀 어레이 그룹들;
    상기 복수개의 리드 비트 라인들과 상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 상기 복수개의 리드 비트 라인들을 공통 연결하기 위한 복수개의 메인 공통 리드 비트 라인들 각각의 사이에 연결되고 해당 제어신호에 응답하여 상기 복수개의 리드 비트 라인들로부터 전송되는 데이터를 상기 복수개의 메인 공통 리드 비트 라인들 각각으로 전송하기 위한 소정 개수의 메모리 셀 어레이 그룹들 각각의 복수개의 리드 데이터 전송 수단들; 및
    상기 복수개의 라이트 비트 라인들과 상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 상기 복수개의 라이트 비트 라인들을 공통 연결하기 위한 상기 복수개의 공통 메인 라이트 비트 라인들 각각의 사이에 연결되고 상기 해당 제어신호에 응답하여 상기 복수개의 공통 메인 라이트 비트 라인들의 데이터를 복수개의 라이트 비트 라인들로 전송하기 위한 소정 개수의 메모리 셀 어레이 그룹들 각각의 복수개의 라이트 데이터 전송 수단들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 복수개의 메모리 셀들 각각은
    상기 소정 개수의 리드 워드 라인들로 인가되는 소정 개수의 리드 워드 라인 제어신호들 각각에 응답하여 데이터를 상기 소정 개수의 리드 비트 라인들로 전송하기 위한 소정 개수의 리드 데이터 전송 게이트들;
    상기 소정 개수의 라이트 워드 라인들로 인가되는 소정 개수의 라이트 워드 라인 제어신호들 각각에 응답하여 상기 소정 개수의 라이트 비트 라인들의 데이터를 전송하기 위한 소정 개수의 라이트 데이터 전송 게이트들;
    상기 소정 개수의 라이트 데이터 전송 게이트들로부터 전송되는 데이터를 래치하기 위한 래치; 및
    상기 래치에 저장된 데이터를 상기 소정 개수의 리드 데이터 전송 게이트들로 구동하기 위한 리드 데이터 구동 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 해당 제어신호들은
    로우 어드레스중 소정 비트들을 디코딩함에 의해서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 복수개의 리드 데이터 전송 수단들 각각은
    상기 리드 비트 라인의 신호를 반전하기 위한 제1인버터;
    상기 해당 제어신호에 응답하여 상기 제1인버터의 출력신호를 반전하여 상기 공통 메인 리드 비트 라인으로 전송하기 위한 제2인버터;
    전원전압이 인가되는 소스와 상기 리드 비트 라인의 신호가 인가되는 드레인과 상기 제1인버터의 출력신호가 인가되는 게이트를 가진 제1PMOS트랜지스터;
    상기 제1PMOS트랜지스터의 드레인에 연결된 드레인과 상기 해당 제어신호가 인가되는 게이트를 가진 제1NMOS트랜지스터; 및
    상기 제1NMOS트랜지스터의 소스에 연결된 드레인과 상기 제1인버터의 출력신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  9. 제5항에 있어서, 상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 복수개의 라이트 데이터 전송 수단들 각각은
    상기 공통 메인 라이트 비트 라인의 신호를 반전하기 위한 제3인버터;
    상기 해당 제어신호에 응답하여 상기 제3인버터의 출력신호를 반전하여 상기 라이트 비트 라인으로 전송하기 위한 제4인버터;
    전원전압이 인가되는 소스와 상기 공통 메인 라이트 비트 라인의 신호가 인가되는 드레인과 상기 제3인버터의 출력신호가 인가되는 게이트를 가진 제2PMOS트랜지스터;
    상기 제2PMOS트랜지스터의 드레인에 연결된 드레인과 상기 해당 제어신호가인가되는 게이트를 가진 제3NMOS트랜지스터; 및
    상기 제3NMOS트랜지스터의 소스에 연결된 드레인과 상기 제3인버터의 출력신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제4NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  10. 복수개의 리드 워드 라인들과 복수개의 리드 비트 라인들 및 복수개의 라이트 워드 라인들과 복수개의 라이트 비트 라인들사이에 각각 연결되는 복수개의 메모리 셀들을 각각 구비한 소정 개수의 메모리 셀 어레이 그룹들을 구비한 반도체 메모리 장치의 데이터 리드 방법에 있어서,
    상기 복수개의 리드 비트 라인들의 데이터를 상기 복수개의 메모리 셀 어레이 그룹들 각각을 선택하기 위한 해당 제어신호에 응답하여 상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 상기 복수개의 리드 비트 라인들을 공통 연결하기 위한 복수개의 공통 메인 리드 비트 라인들로 전송하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  11. 제10항에 있어서, 상기 반도체 메모리 장치는 라이트 동작 수행시에
    상기 소정 개수의 메모리 셀 어레이 그룹들 각각의 상기 복수개의 라이트 비트 라인들을 공통 연결하기 위한 복수개의 공통 메인 라이트 비트 라인들로 전송되는 데이터를 상기 해당 제어신호에 응답하여 상기 복수개의 라이트 비트 라인들로 전송하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101054322B1 (ko) * 2009-01-26 2011-08-05 후지쯔 가부시끼가이샤 반도체 기억 회로 장치, 판독 제어 방법
KR101234110B1 (ko) * 2008-04-24 2013-02-19 퀄컴 인코포레이티드 전자 메모리 동작에 있어서 동적 전력 절약을 위한 시스템들 및 방법들

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6903964B2 (en) * 2002-06-28 2005-06-07 Freescale Semiconductor, Inc. MRAM architecture with electrically isolated read and write circuitry
KR100518534B1 (ko) * 2002-07-08 2005-10-04 삼성전자주식회사 동작속도를 향상시키기 위한 개선된 구조를 가지는 반도체메모리 장치
US7280401B2 (en) * 2003-07-10 2007-10-09 Telairity Semiconductor, Inc. High speed data access memory arrays
WO2005122177A1 (ja) * 2004-06-09 2005-12-22 Matsushita Electric Industrial Co., Ltd. 半導体集積回路
JP2009238332A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体記憶装置
US8593896B2 (en) * 2011-03-30 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Differential read write back sense amplifier circuits and methods
US8929153B1 (en) * 2013-08-23 2015-01-06 Qualcomm Incorporated Memory with multiple word line design
US9083340B1 (en) * 2014-05-15 2015-07-14 Xilinx, Inc. Memory matrix
US10860318B2 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US20230154527A1 (en) * 2021-11-16 2023-05-18 Samsung Electronics Co., Ltd. Data transfer circuits in nonvolatile memory devices and nonvolatile memory devices including the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4974153A (en) * 1987-09-04 1990-11-27 Digital Equipment Corporation Repeater interlock scheme for transactions between two buses including transaction and interlock buffers
US5121358A (en) * 1990-09-26 1992-06-09 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with power-on reset controlled latched row line repeaters
JPH0628865A (ja) * 1992-07-10 1994-02-04 Fujitsu Ltd 半導体記憶装置
JP3689435B2 (ja) * 1992-12-24 2005-08-31 株式会社リコー シリアル記憶装置
JP3155893B2 (ja) * 1994-09-28 2001-04-16 株式会社日立製作所 半導体記憶装置
US5561638A (en) * 1995-11-30 1996-10-01 Northern Telecom Limited Multi-port SRAM core array
KR100289386B1 (ko) * 1997-12-27 2001-06-01 김영환 멀티 포트 에스램
JPH11261017A (ja) * 1998-03-16 1999-09-24 Fujitsu Ltd 半導体記憶装置
JP2001250385A (ja) * 2000-03-03 2001-09-14 Mitsubishi Electric Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101234110B1 (ko) * 2008-04-24 2013-02-19 퀄컴 인코포레이티드 전자 메모리 동작에 있어서 동적 전력 절약을 위한 시스템들 및 방법들
KR101054322B1 (ko) * 2009-01-26 2011-08-05 후지쯔 가부시끼가이샤 반도체 기억 회로 장치, 판독 제어 방법

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