JP3155893B2

JP3155893B2 - 半導体記憶装置

Info

Publication number: JP3155893B2
Application number: JP23320894A
Authority: JP
Inventors: 辰美山内; 文夫村林; 弘道山田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-09-28
Filing date: 1994-09-28
Publication date: 2001-04-16
Anticipated expiration: 2016-04-16
Also published as: JPH0896579A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に、マイクロプロセッサ等のレジスターファイル
構成に利用され、書き込みデータ線または読み出しデー
タ線の内、少なくとも読み出しデータ線を２階層以上の
構成にした半導体記憶装置に関する。

【０００２】

【従来の技術】従来、マイクロプロセッサや半導体記憶
装置等を具備する情報処理装置においては、短い時間内
に多くのデータ処理を行うために、各構成部分で行われ
るデータ処理時間をできるだけ短縮する技術手段が開発
されるようになった。とりわけ、マイクロプロセッサに
おいては、ＲＩＳＣプロセッサで代表されるように、高
速度のデータ処理を行うことができるものが得られるよ
うになり、かかる高速度のデータ処理に伴って、マイク
ロプロセッサ内の機能回路であるレジスターファイルに
ついても、高速度のデータ処理を行うような構成のもの
が採用されるようになった。

【０００３】ところで、従来のレジスターファイルの構
成としては、例えば、１９９２、アイ・イー・イー、イ
ンターナショナルソリッドステイトサーキッツコ
ンファレンスダイジェストオブテクニカルペー
パーズ、第４６項乃至第４７項（１９９２、ＩＥＥＥ
ＩＮＴＥＲＮＡＴＩＯＮＡＬＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳＣＯＮＦＥＲＥＮＣＥＤＩＧＥ
ＳＴＯＦＴＥＣＨＮＩＣＡＬＰＡＰＥＲＳ、ＰＰ
４６−４７）記載のものが知られている。この既知のレ
ジスターファイルによれば、占有面積を小さくした状態
のまま、読み出しを高速度で行うために、読み出しデー
タ線に導出されるデータ出力信号の振幅を低振幅にし、
高速度の読み出しができるような構成にしている。

【０００４】

【発明が解決しようとする課題】しかしながら、前記既
知のレジスターファイルは、一応、高速度でデータの読
み出しを行うことはできるものの、以下に示すように、
解決されねばならない３つの問題を有している。

【０００５】その第１は、読み出しデータ線に導出され
るデータ出力信号の振幅を低振幅にすれば、読み出した
データ出力信号を増幅するセンスアンプが必要となる。
そして、センスアンプを付加すれば、読み出しデータの
伝送経路の信号処理段の数が増え、結果的にデータの読
み出し時間が遅くなる。この場合、読み出しデータ線に
導出されるデータ出力信号の振幅を低振幅にし、高速度
処理できるように構成したとしても、付加されたセンス
アンプによるデータ遅延時間は、センスアンプに入力さ
れるデータ信号の振幅に反比例するので、レジスターフ
ァイルにおけるデータ処理の高速化には自ずと限界があ
る。

【０００６】その第２は、レジスタ本数の多いレジスタ
ファイルを構成する場合、読み出しデータ線に接続され
るメモリセルの数が増え、読み出しデータ線の負荷が増
え、データの読み出し時間が遅くなる。この場合、デー
タの読み出し時間を高速化するために、メモリセルの駆
動力を大きくすると、メモリセルの自己浮遊容量が増大
し、読み出しデータ線にレジスタ本数に比例したメモリ
セルの浮遊容量が付加されるようになり、同様にレジス
ターファイルにおけるデータ処理の高速化には自ずと限
界がある。

【０００７】その第３は、レジスタ本数が多くなると、
アドレス信号をデコードするデコーダ回路の入力デコー
ド信号線の数が増大し、それによってデコーダ回路の動
作が遅くなり、同様にレジスターファイルにおけるデー
タ処理の高速化には自ずと限界がある。

【０００８】本発明は、これらの問題点を全て解決する
もので、その主たる目的は、レジスタ本数が多くなって
も、データ読み出し時間の短縮化が可能なレジスターフ
ァイル構成を有する半導体記憶装置を提供することにあ
る。

【０００９】また、本発明の他の目的は、占有面積を小
さくしたレジスターファイル構成を有する半導体記憶装
置を提供することにある。

【００１０】

【課題を解決するための手段】前記主たる目的及び他の
目的の達成のために、本発明は、独立したデータ書き込
みポート及びデータ読み出しポートを有する複数のメモ
リセルと、前記複数のメモリセルに選択的に書き込みデ
ータを供給する書き込みデータ線と、前記複数のメモリ
セルから選択的に読み出しデータが供給される読み出し
データ線と、前記複数のメモリセルに対してデータ書き
込みまたはデータ読み出しを選択的に実行させるデコー
ド信号供給線とを備えている半導体記憶装置において、
前記書き込みデータ線及び前記読み出しデータ線の中の
少なくとも前記読み出しデータ線側が２階層以上になる
ように構成され、かつ、前記書き込みデータ線の階層数
と前記読み出しデータ線の階層数とが異なるように構成
される手段を備える。

【００１１】

【作用】前記手段によれば、レジスタファイルのデータ
読み出し系統においては、読み出しデータ線の配置構成
を、複数階層になるように構成しているので、１）．読
み出しデータ伝送経路の読み出しデータ線の負荷が軽く
なり、データ読み出し時間を高速化することができる、
２）．読み出しデータ線の負荷が軽くなったことによ
り、読み出しデータ線の駆動力を小さくすることがで
き、メモリセルの構成を小さくすることができる、
３）．メモリセルの構成を小さくできることにより、レ
ジスターファイルの構成を小さくすることができる、
４）．読み出しアドレス信号をデコードするデコーダ回
路を分割することができ、それによりデコーダ回路の動
作を高速化することができる、５）．以上の点から、レ
ジスタファイルの占有面積を小さい状態にしたままで、
レジスタファイルの読み出し時間を高速化することがで
きる。

【００１２】また、前記手段によれば、レジスタファイ
ルのデータ書き込み系統においては、書き込みデータ線
の配置構成を、複数階層になるように構成すれば、
１）．書き込みデータ伝送経路の書き込みデータ線の負
荷が軽くなり、データ書き込み時間を高速化することが
できる、２）．書き込みアドレスのデコーダ回路を分割
することができ、それによりデコーダ回路の動作を高速
化することができる。

【００１３】ただし、レジスタファイルの書き込み時間
は、レジスタファイルへの書き込みアドレスが読み出し
時の読み出しアドレスに比べて早く確定していること、
及び、書き込み時間を高速化させるために行われるレジ
スタファイルの書き込みデータ線をドライブするための
書き込みドライバの駆動力の増大はレジスタファイルの
面積に殆んど影響を与えることがないことから、レジス
タファイルの読み出し時間に比べて時間的に余裕があ
る。このために、書き込みデータ線の階層数を読み出し
データ線の階層数より少なくし、書き込みデータ線の配
線チャネルや書き込みデータ線の乗り換え回路を削減さ
せ、レジスタファイルの面積を小さくすることが可能に
なる。

【００１４】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００１５】図１は、本発明による半導体記憶装置の第
１の実施例を示す構成図であって、全体構成の中の一部
の構成だけを示したものである。

【００１６】図１において、１は多数個のメモリセル、
２は複数本の１階層目の読み出しデータ線、３は第１の
データ線乗り換え回路、４は複数本（１階層目の読み出
しデータ線の数よりも少ない）の２階層目の読み出しデ
ータ線、５は反転増幅器、６は第２のデータ線乗り換え
回路、７は３階層目の読み出しデータ線、８は１階層目
の読み出しデコーダ、９は２階層目の読み出しデコー
ダ、１０は３階層目の読み出しデコーダ、１１は書き込
みデータ線、１２、１３は書き込みデコード線、１４、
１５、１６は読み出しデコード線、１７、１８、１９は
読み出しアドレス線、２０は第１のインバータ回路、２
１は第２のインバータ回路、２２は第３のインバータ回
路、２３は第１のｎＭＯＳトランジスタ、２４は第２の
ｎＭＯＳトランジスタである。

【００１７】そして、複数個のメモリセル１は、データ
の記憶を行う第１のインバータ回路２０及び第２のイン
バータ回路２１からなる帰還回路と、データの読み出し
時に駆動されるドライブ用の第３のインバータ回路２２
と、データの書き込み時に駆動されるデータ書き込み用
の第１のｎＭＯＳトランジスタ２３と、データの読み出
し時にオン状態に駆動されるデータ読み出し用の第２の
ｎＭＯＳトランジスタ２４によって構成される。複数個
のメモリセル１は、書き込みポート（第１のｎＭＯＳト
ランジスタ２３のソース）が書き込みデータ線１１に、
読み出しポート（第２のｎＭＯＳトランジスタ２４のド
レイン）が１階層目の読み出しデータ線２にそれぞれ接
続され、第１のｎＭＯＳトランジスタ２３のゲートが書
き込みデコード線１２、１３のいずれかに、第２のｎＭ
ＯＳトランジスタ２４のゲートが読み出しデコード線１
４にそれぞれ接続される。第１のデータ線乗り換え回路
３は、１つのｎＭＯＳトランジスタからなり、このｎＭ
ＯＳトランジスタは、ソースが１階層目の読み出しデー
タ線２に、ドレインが２階層目の読み出しデータ線４
に、ゲートが読み出しデコード線１５にそれぞれ接続さ
れる。反転増幅器５は、入力端が２階層目の読み出しデ
ータ線４に、出力端が第２のデータ線乗り換え回路６の
入力にそれぞれ接続される。第２のデータ線乗り換え回
路６は、トライステート回路（３状態回路）を構成し、
出力端が３階層目の読み出しデータ線７に、制御端が読
み出しデコード線１６にそれぞれ接続される。１階層目
の読み出しデコーダ８に接続される各読み出しアドレス
線１７には読み出しアドレス信号ＲＡ₁₀乃至ＲＡ_1Nがそ
れぞれ供給され、１階層目の読み出しデコーダ８に接続
される各読み出しデコード線１４には読み出しデコード
信号ＲＤ₁₀乃至ＲＤ_1Nがそれぞれ出力される。２階層目
の読み出しデコーダ９に接続される各読み出しアドレス
線１８には読み出しアドレス信号ＲＡ₂₀乃至ＲＡ_2Nがそ
れぞれ供給され、２階層目の読み出しデコーダ９に接続
される各読み出しデコード線１５には読み出しデコード
信号ＲＤ₂₀乃至ＲＤ_2Nがそれぞれ出力される。３階層目
の読み出しデコーダ１０に接続される各読み出しアドレ
ス線１９には読み出しアドレス信号ＲＡ₃₀乃至ＲＡ_3Nが
それぞれ供給され、３階層目の読み出しデコーダ１０に
接続される各読み出しデコード線１６には読み出しデコ
ード信号ＲＤ₃₀乃至ＲＤ_3Nがそれぞれ出力される。

【００１８】前記構成による本実施例の動作は、次のと
おりである。

【００１９】始めに、レジスターファイルに記憶されて
いるデータの読み出しを行う場合には、読み出しアドレ
ス線１７、１８、１９にそれぞれ読み出しアドレス信号
ＲＡ₁₀乃至ＲＡ_1N、ＲＡ₂₀乃至ＲＡ_2N、ＲＡ₃₀乃至ＲＡ
_3Nが供給される。このとき、１階層目の読み出しデコー
ダ８は、読み出しデコード線１４に読み出しデコード信
号ＲＤ₁₀乃至ＲＤ_1Nを送出し、各メモリセル１内のデー
タ読み出し用の第２のｎＭＯＳトランジスタ２４を導通
状態にし、各メモリセル１に記憶されているデータを読
み出しポートから１階層目の読み出しデータ線２に導出
させる。また、２階層目の読み出しデコーダ９は、読み
出しデコード線１５に読み出しデコード信号ＲＤ₂₀乃至
ＲＤ_2Nを送出し、各第１のデータ線乗り換え回路３内の
ｎＭＯＳトランジスタを導通状態にし、１階層目の読み
出しデータ線２に導出された読み出しデータを２階層目
の読み出しデータ線４に供給する。さらに、３階層目の
読み出しデコーダ１０は、読み出しデコード線１６に読
み出しデコード信号ＲＤ₃₀乃至ＲＤ_3Nを送出し、各第２
のデータ線乗り換え回路６を導通状態にし、２階層目の
読み出しデータ線４に供給された読み出しデータを反転
増幅器５を介して３階層目の読み出しデータ線７に供給
する。これらの動作により、各メモリセル１に記憶され
ているデータは、読み出しアドレス信号ＲＡ₁₀乃至ＲＡ
_1N、ＲＡ₂₀乃至ＲＡ_2N、ＲＡ₃₀乃至ＲＡ_3Nのアドレス指
定にしたがって、順次、１階層目の読み出しデータ線２
から２階層目の読み出しデータ線４を経て３階層目の読
み出しデータ線７に伝送され、３階層目の読み出しデー
タ線７からシリアル信号として取り出される。この場
合、１階層目の読み出しデータ線２に得られる読み出し
データは、各メモリセル１内のドライブ用の第３のイン
バータ回路２２によって、ハイレベルとローレベルとの
間で駆動される信号であり、同時に、２階層目の読み出
しデータ線４や３階層目の読み出しデータ線７に供給さ
れる読み出しデータも、各メモリセル１内のドライブ用
の第３のインバータ回路２２によって、ハイレベルとロ
ーレベルとの間で駆動される信号である。

【００２０】次に、レジスターファイルにデータの書き
込みを行う場合には、書き込みデータ線１１に書き込み
データを供給し、同時に、書き込みデコード線１２、１
３のいずれかに書き込みデコード信号を供給すると、そ
のデコード信号の供給によってメモリセル１内のデータ
書き込み用の第１のｎＭＯＳトランジスタ２３が導通状
態になり、書き込みデータ線１１に供給された書き込み
データは書き込みポートからメモリセル１内に導入さ
れ、内部に書き込まれる。

【００２１】このように、第１の実施例においては、読
み出しデコーダに供給されるアドレス信号ＲＡ₁₀乃至Ｒ
Ａ_1N、ＲＡ₂₀乃至ＲＡ_2N、ＲＡ₃₀乃至ＲＡ_3Nに対し、読
み出しデコーダを、１階層目の読み出しデコーダ８、２
階層目の読み出しデコーダ９、３階層目の読み出しデコ
ーダ１０のように３つに分割し、１つの読み出しデコー
ダ８、９、１０の入力数を少なくしているので、アドレ
ス信号ＲＡ₁₀乃至ＲＡ_1N、ＲＡ₂₀乃至ＲＡ_2N、ＲＡ₃₀乃
至ＲＡ_3Nのデコード時間を既知のこの種の読み出しデコ
ーダに比べて短縮させることができ、その結果、読み出
しデコーダ８、９、１０のデコード動作を高速化するこ
とが可能になる。

【００２２】また、第１の実施例においては、１階層目
の読み出しデータ線２が複数本に分割され、１本の１階
層目の読み出しデータ線２には一部のメモリセル１と幾
つかの第１のデータ線乗り換え回路３が接続されるだけ
であるので、既知のこの種の読み出しデータ線のよう
に、１本の読み出しデータ線に全部のメモリセルが接続
されたものに比べて、読み出しデータ線の負荷が小さく
なり、高速度でメモリセル１のデータを読み出すことが
できる。そして、メモリセル１で駆動される読み出しデ
ータ線の負荷が小さくなれば、メモリセル１内のドライ
ブ用の第３のインバータ回路２２を小さくできることに
なり、一方、第１のデータ線乗り換え回路３も１つのｎ
ＭＯＳトランジスタで構成することができるので、第１
のデータ線乗り換え回路３の構成も小さくすることがで
き、その分、レジスターファイルの構成を小さくするこ
とができる。

【００２３】続く、図２は、本発明による半導体記憶装
置の第２の実施例を示す構成図であって、前と同様に全
体構成の中の一部の構成だけを示したものである。

【００２４】図２において、２５は第３のデータ線乗り
換え回路、２６はプルアップ回路、２７はセンスアン
プ、２８は第３のｎＭＯＳトランジスタ、２９は電源端
子、３０はデータ読み出し用の第４のｎＭＯＳトランジ
スタであり、その他、図１に図示された構成要素と同じ
構成要素については同じ符号を付けている。

【００２５】この第２の実施例と前記第１の実施例との
違いは、２階層目の読み出しデータ線４と３階層目の読
み出しデータ線７との間に、第１の実施例が反転増幅器
５と第２のデータ線乗り換え回路６とを結合接続してい
るのに対し、第２の実施例が１つのｎＭＯＳトランジス
タからなる第３のデータ線乗り換え回路２５を結合接続
している点、第１の実施例が３階層目の読み出しデータ
線７にプルアップ回路２６やセンスアンプ２７を接続し
ていないのに対し、第２の実施例が第３のｎＭＯＳトラ
ンジスタ２８と電源端子２９からなり、３階層目の読み
出しデータ線７を電源電圧Ｖ_Bにプルアップするプルア
ップ回路２６を３階層目の読み出しデータ線７に分路接
続し、かつ、センスアンプ２７を３階層目の読み出しデ
ータ線７に直列接続している点、メモリセル１の構成に
関して、第１の実施例がドライブ用の第３のインバータ
回路２２を設けているのに対し、第２の実施例がデータ
読み出し用の第４のｎＭＯＳトランジスタ３０を設けて
いる点だけであって、その他に、第２の実施例と第１の
実施例との間に構成上の相違は見出せない。このため、
第２の実施例の構成についてのこれ以上の説明は、省略
する。

【００２６】この第２の実施例の読み出し動作と、前述
の第１の実施例の読み出し動作とを比べると、第２の実
施例は、メモリセル１から１階層目の読み出しデータ線
２に読み出された読み出しデータが第１のデータ線乗り
換え回路３を経て２階層目の読み出しデータ線４に転送
された後、第３のデータ線乗り換え回路２５を経て３階
層目の読み出しデータ線７に転送される点、及び、３階
層目の読み出しデータ線７に導出された読み出しデータ
がハイレベルのとき、プルアップ回路２６によって３階
層目の読み出しデータ線７がハイレベルに駆動され、し
かも、データ線７に導出された読み出しデータはセンス
アンプ２７で増幅されて出力される点だけであって、そ
の他に、第２の実施例の読み出し動作と第１の実施例の
読み出し動作との間には動作上の違いがない。また、第
２の実施例の書き込み動作と前述の第１の実施例の書き
込み動作との間にも動作上の違いがない。このため、第
２の実施例の動作についてのこれ以上の詳しい説明は、
省略する。

【００２７】この第２の実施例によれば、３階層目の読
み出しデータ線７に導出された読み出しデータに対する
ハイレベル駆動はプルアップ回路２６によって行われ、
同じ読み出しデータに対するローレベル駆動は実質的に
第１のデータ線乗り換え回路３及び第３のデータ線乗り
換え回路２５を構成しているｎＭＯＳトランジスタやメ
モリセル１によって行われるため、より高速度でデータ
読み出しを行うことが可能になる。

【００２８】続いて、図３は、本発明による半導体記憶
装置の第３の実施例を示す構成図であって、前と同様に
全体構成の中の一部の構成だけを示したものである。

【００２９】図３において、３１はプリチャージ回路、
３２は第５のｎＭＯＳトランジスタ、３３は電源端子で
あり、その他、図２に図示された構成要素と同じ構成要
素については同じ符号を付けている。

【００３０】この第３の実施例と前記第２の実施例との
違いは、第２の実施例が１階層目の読み出しデータ線２
及び２階層目の読み出しデータ線４に第１のプリチャー
ジ回路３１を分路接続していないのに対し、第３の実施
例が１階層目の読み出しデータ線２及び２階層目の読み
出しデータ線に、第５のｎＭＯＳトランジスタ３２と電
源端子３３からなるプリチャージ回路３１を分路接続し
ている点、第２の実施例が３階層目の読み出しデータ線
７にプルアップ回路２６を分路接続しているのに対し、
第３の実施例が３階層目の読み出しデータ線７にプルア
ップ回路２６に代えてプリチャージ回路３１を分路接続
している点だけであって、その他に、第３の実施例と第
２の実施例との間に構成上の違いはない。このため、第
３の実施例の構成についてもこれ以上の説明は、省略す
る。

【００３１】この第３の実施例の読み出し動作と、前述
の第２の実施例の読み出し動作とを比べると、第３の実
施例は、レジスターファイルのデータの読み出し動作前
に、１階層目の読み出しデータ線２、２階層目の読み出
しデータ線４、３階層目の読み出しデータ線７のそれぞ
れがプリチャージ回路３１によって電源電圧Ｖ_Bにプリ
チャージされている点に特徴があるもので、３階層目の
読み出しデータ線７に導出された読み出しデータがハイ
レベルのとき、このプリチャージ電圧がハイレベル駆動
に利用され、一方、３階層目の読み出しデータ線７に導
出された読み出しデータがローレベルのとき、そのロー
レベルの読み出しは、メモリセル１からのローレベルデ
ータが、１階層目の読み出しデータ線２、第１のデータ
線乗り換え回路２、２階層目の読み出しデータ線４、第
３のデータ線乗り換え回路２５をそれぞれ介して３階層
目の読み出しデータ線７に転送されることによって行わ
れる。そして、その他には、第３の実施例の読み出し動
作と第２の実施例の読み出し動作との間には動作上の違
いはない。また、第３の実施例の書き込み動作と第２の
実施例の書き込み動作の間にも動作上の違いはない。こ
のため、第３の実施例の動作についてはこれ以上の説明
は、省略する。

【００３２】この第３の実施例によれば、レジスターフ
ァイルのデータ読み出し時間は、メモリセル１から読み
出されたローレベルデータが、１階層目の読み出しデー
タ線２、第１のデータ線乗り換え回路３、２階層目の読
み出しデータ線４、第３のデータ線乗り換え回路２５を
それぞれ介して３階層目の読み出しデータ線７をローレ
ベルに設定する時間だけで決定されるもので、実質的に
は、メモリセル１内にあるデータ読み出し用の第４のｎ
ＭＯＳトランジスタ３０だけでデータ読み出し時間が決
定されるため、さらに高速度のデータ読み出しを行うこ
とができる。

【００３３】次いで、図４は、本発明による半導体記憶
装置の第４の実施例を示す構成図であって、前と同様に
全体構成の中の一部の構成だけを示したものである。

【００３４】図４において、３４は第４のデータ線乗り
換え回路、３５は第４のインバータ回路、３６は第５の
ｎＭＯＳトランジスタ、３７は第６のｎＭＯＳトランジ
スタであり、その他、図３に図示された構成要素と同じ
構成要素については同じ符号を付けている。

【００３５】この第４の実施例と、前述の第３の実施例
との違いは、１階層目の読み出しデータ線２と２階層目
の読み出しデータ線４との間に、第３の実施例が１つの
ｎＭＯＳトランジスタからなる第１のデータ線乗り換え
回路３を結合接続しているのに対し、第４の実施例が第
４のインバータ回路３５及び直列接続された第５のｎＭ
ＯＳトランジスタ３６と第６のｎＭＯＳトランジスタ３
７からなる第４のデータ線乗り換え回路３４を結合接続
している点だけであって、その他に、第４の実施例と第
３の実施例との間に構成上の違いは見出せない。このた
め、第４の実施例の構成についてのこれ以上の説明は、
省略する。

【００３６】この第４の実施例の読み出し動作と、前述
の第３の実施例の読み出し動作とを比べると、第４の実
施例は、１階層目の読み出しデータ線２から第４のデー
タ線乗り換え回路３４を経て２階層目の読み出しデータ
線４に読み出しデータを転送させる場合、及び、２階層
目の読み出しデータ線４から第４のデータ線乗り換え回
路３４を経て３階層目の読み出しデータ線７に読み出し
データを転送させる場合に、１階層目の読み出しデータ
線２及び２階層目の読み出しデータ線４にそれぞれ導出
された読み出しデータを、第４のデータ線乗り換え回路
３４内で、始めに、第４のインバータ回路３５で反転
し、次いで、第５のｎＭＯＳトランジスタ３６に供給し
て再反転した後、デコード信号ＲＤ₂₀乃至ＲＤ_2N、ＲＤ
₃₀乃至ＲＤ_3Nによって制御される第６のｎＭＯＳトラン
ジスタ３７を経て２階層目の読み出しデータ線４及び３
階層目の読み出しデータ線７に転送させる点に特徴ある
もので、その他に、第４の実施例の読み出し動作と第３
の実施例の読み出し動作との間には動作上の違いがな
い。また、第４の実施例の書き込み動作と第３の実施例
の書き込み動作の間にも動作上の違いはない。このた
め、第４の実施例の動作についてはこれ以上の説明は、
省略する。

【００３７】この第４の実施例によれば、第３の実施例
と同様に、レジスターファイルのデータ読み出し時間
は、メモリセル１から読み出されたローレベルデータ
が、１階層目の読み出しデータ線２、第４のデータ線乗
り換え回路３４、２階層目の読み出しデータ線４、第４
のデータ線乗り換え回路３４をそれぞれ介して３階層目
の読み出しデータ線７をローレベルに設定する時間だけ
で決定されるもので、実質的に、メモリセル１内にある
データ読み出し用の第４のｎＭＯＳトランジスタ３０だ
けでデータ読み出し時間が決定されるため、高速度のデ
ータ読み出しを行うことができる。特に、この第４の実
施例は、１階層目の読み出しデータ線２、２階層目の読
み出しデータ線４、３階層目の読み出しデータ線７の負
荷がそれぞれ重い場合に、特に高速度でのデータ読み出
しを行うことが可能になる。

【００３８】次に、図５は、本発明による半導体記憶装
置の第５の実施例を示す構成図であって、前と同様に全
体構成の中の一部の構成だけを示したものである。そし
て、この第５の実施例は、読み出しデータ線が３階層の
もので構成され、しかも、書き込みデータ線が２階層の
もので構成されている例を示すものである。

【００３９】図５において、３８は複数の１階層目の書
き込みデータ線、３９は第５のデータ線乗り換え回路、
４０は第６のｎＭＯＳトランジスタ、４１は２階層目の
書き込みデータ線、４２は書き込みデコード線であり、
その他、図１に図示された構成要素と同じ構成要素につ
いては同じ符号を付けている。

【００４０】この第５の実施例は、データ書き込み側の
構成が第１の実施例と異なっているもので、１階層の書
き込みデータ線１１を用いる代わりに、２階層の書き込
みデータ線３８、４１を用いている。この場合、複数個
のメモリセル１は、書き込みポート（第１のｎＭＯＳト
ランジスタ２３のソース）が対応する１階層目の書き込
みデータ線３８にそれぞれ接続され、第５のデータ線乗
り換え回路３９は第６のｎＭＯＳトランジスタ４０で構
成される。この第６のｎＭＯＳトランジスタ４０は、ソ
ースが１階層目の書き込みデータ線３８に、ドレインが
２階層目の書き込みデータ線４１に、ゲートが書き込み
デコード線４２にそれぞれ接続される。そして、書き込
みデコード線４２には、図示してない書き込みデコーダ
から同じく図示してない書き込みデコード信号ＷＤ₂₀乃
至ＷＤ_2Nが供給されるものである。一方、第５の実施例
のデータ読み出し側の構成は、第１の実施例のデータ読
み出し側の構成と全く同じであるので、第５の実施例の
構成についてのこれ以上の詳しい説明は、省略する。

【００４１】前記構成において、第５の実施例のデータ
書き込み動作は次のとおりである。

【００４２】いま、２階層目の書き込みデータ線４１に
書き込みデータが供給されると、その書き込みデータの
供給を同時に、書き込みデコード線４２に選択的に図示
してない書き込みデコード信号ＷＤ₂₀乃至ＷＤ_2Nが供給
され、その図示してない書き込みデコード信号ＷＤ₂₀乃
至ＷＤ_2Nの供給に対応していずれかの第５のデータ線乗
り換え回路３９が導通状態、即ち、その第５のデータ線
乗り換え回路３９内の第６のｎＭＯＳトランジスタ４０
が導通状態になり、２階層目の書き込みデータ線４１の
書き込みデータが導通状態にある第５のデータ線乗り換
え回路３９を介して１階層目の書き込みデータ線３８に
転送される。次いで、１階層目の書き込みデータ線３８
に転送された書き込みデータは、１階層目の書き込みデ
ータ線３８に接続されている複数のメモリセル１の中
で、選択的にデコード線１２、１３に図示してないデコ
ード信号ＷＤ₁₀乃至ＷＤ_1Nが供給されたメモリセル１、
即ち、導通状態になった第１のｎＭＯＳトランジスタ２
３を有するメモリセル１に書き込まれる。この場合、書
き込みデータを所望の他のメモリセル１に書き込むに
は、始めに、図示してないデコード信号ＷＤ₂₀乃至ＷＤ
_2Nの選択供給によって書き込みデータを転送させる第５
のデータ線乗り換え回路３９、即ち、１階層目の書き込
みデータ線３８を選択し、次いで、図示してないデコー
ド信号ＷＤ₁₀乃至ＷＤ_1Nの選択供給によって書き込みデ
ータを転送させるメモリセル１の選択を行えばよい。

【００４３】一方、第５の実施例のデータ読み出し動作
は、既に述べた第１の実施例のデータ読み出し動作と全
く同じであるので、第５の実施例のデータ読み出し動作
についての説明は、省略する。

【００４４】このように、第５の実施例によれば、デー
タ読み出し側だけでなく、データ書き込み側も、多階層
構成にしているので、既に第１の実施例で述べたような
理由により、データ読み出しとデータ書き込みの双方を
高速度で行うことができる。

【００４５】続く、図６は、図１に図示の第１の実施例
をレイアウトした場合の構成の概要の一例を示す構成説
明図である。

【００４６】図６において、図１に図示された構成要素
と同じ構成要素については同じ符号をつけている。

【００４７】図６に示されるように、０ビット部分にお
いて、複数の１階層目の読み出しデータ線２は、いずれ
も、片側に第１のデータ線乗り換え回路３が結合接続さ
れ、中間に複数のメモリセル１が結合接続されており、
複数の２階層目の読み出しデータ線４は、いずれも、一
端に反転増幅器５と第１のデータ線乗り換え回路６の直
列回路が結合接続され、中間及び他端に複数の第１のデ
ータ線乗り換え回路３が結合接続されている。また、３
階層目の読み出しデータ線７は、適宜の間隔をあけて反
転増幅器５と第１のデータ線乗り換え回路６の直列回路
が結合接続されている。一方、書き込みデータ線１１
は、適宜の個所に多数のメモリセル１が結合接続されて
いる。そして、書き込みデータ（読み出しデータ）が、
例えば、４ビットからなている場合、前記０ビット部分
の構成と全く同じ構成のものが、１ビット、２ビット、
３ビット部分にも設けられており、しかも、０ビット、
１ビット、２ビット、３ビット部分の各構成は、図示の
ように、縦方向に並んで配置されているものである。

【００４８】続いて、図７は、図１乃至図５に図示の各
実施例に用いられるメモリセル１の他の構成例を示す構
成図であって、メモリセル１はマルチポートメモリを構
成している例を示すものである。

【００４９】図７において、１ａは入力側（書き込み
側）２ポート、出力側（読み出し側）３ポートからなる
マルチポートメモリセル、２(1) 、２(2) 、２(3) は１
階層目の読み出しデータ線、１１(1) 、１１(2) は書き
込みデータ線、１２(1) 、１２(2) は書き込みデコード
線、１４(1) 、１４(2) 、１４(3) は読み出しデコード
線、２３(1) 、２３(2) は第１のｎＭＯＳトランジス
タ、２４(1) 、２４(2) 、２４(3) は第２のｎＭＯＳト
ランジスタであり、その他、図１に図示された構成要素
と同じ構成要素については同じ符号を付けている。

【００５０】図７に示されるように、マルチポートメモ
リセル１ａは、入力側（書き込み側）２ポートに合わせ
て２つの第１のｎＭＯＳトランジスタ２３(1) 、２３
(2) が設けられ、これら２つの第１のｎＭＯＳトランジ
スタ２３(1) 、２３(2) は各別に２つの書き込みデータ
線１１(1) 、１１(2) に接続される。同様に、マルチポ
ートメモリセル１ａは、出力側（読み出し側）３ポート
に合わせて３つの第２のｎＭＯＳトランジスタ２４(1)
、２４(2) 、２４(3) が設けられ、これら３つの第２
のｎＭＯＳトランジスタ２４(1) 、２４(2) 、２４(3)
は各別に３つの読み出しデコード線１４(1) 、１４(2)
、１４(3) に接続される。また、２つの第１のｎＭＯ
Ｓトランジスタ２３(1) 、２３(2) のゲートは各別に書
き込みデコード線１２(1) 、１２(2) に接続され、３つ
の第２のｎＭＯＳトランジスタ２４(1)、２４(2) 、２
４(3) のゲートは各別に読み出しデコード線１４(1) 、
１４(2)、１４(3) に接続される。

【００５１】前記構成によるマルチポートメモリセル１
ａの動作は、多ポート機能を有している点において、既
に述べたメモリセル１の動作とやや異なっているが、か
かる多ポート機能の動作は、当該技術分野の間ではよく
知られているものであるので、かかるマルチポートメモ
リセル１ａの動作についての説明は、省略する。

【００５２】次いで、図８は、本発明による半導体記憶
装置（レジスターファイル）を用いてプロセッサを構成
した場合の一例を示すブロック構成図である。

【００５３】図８において、５０はレジスターファイ
ル、５１は読み出しデコーダ、５２、５３は書き込みデ
コーダ、５４はキャッシュメモリ、５５は加算器、５６
は乗算器、５７は書き込みデータ線、５８は読み出しデ
ータ線である。

【００５４】この場合、レジスターファイル５０は、書
き込み側２ポート、読み出し側３ポートのマルチポート
メモリセル１ａを有するもので、書き込みデータ線５７
はキャッシュメモリ５４と加算器５５及び乗算器５６に
結合接続され、読み出しデータ線もキャッシュメモリ５
４と加算器５５及び乗算器５６に結合接続される。

【００５５】前記構成において、レジスターファイル５
０内のマルチポートメモリセル１ａに記憶されているデ
ータは、読み出しアドレス信号ＲＡで指定されると、レ
ジスターファイル５０から読み出しデータ線５８に読み
出される。読み出された読み出しデータは、加算器５５
や乗算器５６に供給され、そこで所定の演算が行われる
とともに、キャッシュメモリ５４にも供給され、そこに
格納される。加算器５５や乗算器５６の演算によって得
られたデータ、及び、キャッシュメモリ５４から読み出
されたデータは、書き込みデータとして書き込みデータ
線５７に供給され、これら書き込みデータは、書き込み
アドレス信号ＷＡ１、ＷＡ２で指定されると、レジスタ
ーファイル５０内の指定されたマルチポートメモリセル
１ａに書き込まれる。

【００５６】かかる構成のプロセッサは、本発明による
高速度で読み出し可能なレジスターファイルを用いてい
るため、高速度で各種のデータ処理を行うことができ
る。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
書き込みデータ線１１及び読み出しデータ線２、４、７
の中の少なくとも読み出しデータ線２、４、７側が２階
層以上になるように構成し、しかも、書き込みデータ線
１１の階層数と読み出しデータ線２、４、７の階層数と
が異なるように構成しているので、半導体記憶装置（レ
ジスターファイル）の少なくとも読み出しデータ線２、
４、７側の負荷を、これまでの読み出しデータ線の負荷
に比べて軽くすることができ、それによって少なくとも
高速度のデータ読み出しを行うことができる、そして、
読み出しデータ線２、４、７の負荷が軽くなったことに
より、読み出しデータ線２、４、７を駆動するメモリセ
ル１を小型に構成することができ、レジスターファイル
の容積を全体に小さくすることができるという効果があ
る。

【００５８】この場合、読み出しデータ線２、４、７側
とともに、書き込みデータ線１１側も２階層以上になる
ように構成すれば、読み出しデータ線２、４、７側と同
様に書き込みデータ線１１側の負荷も軽くすることがで
き、それによって高速度のデータ読み出しと高速度のデ
ータ書き込みを行うことができるという効果がある。

【００５９】また、少なくとも読み出しアドレス信号を
デコードする読み出しデコーダ回路に、複数に分割され
た読み出しデコーダ回路８、９、１０を用いているの
で、その分、読み出しデコーダ回路８、９、１０におけ
るデコード処理を高速度で行うことができ、それによっ
ても、少なくとも高速度のデータ読み出しを行うことが
可能になるという効果もある。

【図面の簡単な説明】

【図１】本発明による半導体記憶装置の第１の実施例を
示す構成図である。

【図２】本発明による半導体記憶装置の第２の実施例を
示す構成図である。

【図３】本発明による半導体記憶装置の第３の実施例を
示す構成図である。

【図４】本発明による半導体記憶装置の第４の実施例を
示す構成図である。

【図５】本発明による半導体記憶装置の第５の実施例を
示す構成図である。

【図６】図１に図示の第１の実施例をレイアウトした場
合の構成の概要の一例を示す構成説明図である。

【図７】図１乃至図５に図示の各実施例に用いられるメ
モリセル１の他の構成例を示す構成図である。

【図８】本発明による半導体記憶装置（レジスターファ
イル）を用いてプロセッサを構成した場合の一例を示す
ブロック構成図である。

【符号の説明】

１メモリセル１ａマルチポートメモリセル２１階層目の読み出しデータ線３第１のデータ線乗り換え回路４２階層目の読み出しデータ線５反転増幅器６第２のデータ線乗り換え回路７３階層目の読み出しデータ線８１階層目の読み出しデコーダ９２階層目の読み出しデコーダ１０３階層目の読み出しデコーダ１１書き込みデータ線１２、１３書き込みデコード線１４、１５、１６読み出しデコード線１７、１８、１９読み出しアドレス線２０第１のインバータ回路２１第２のインバータ回路２２第３のインバータ回路２３第１のｎＭＯＳトランジスタ２４第２のｎＭＯＳトランジスタ２５第３のデータ線乗り換え回路２６プルアップ回路２７センスアンプ２８第３のｎＭＯＳトランジスタ２９、３３電源端子３０データ読み出し用の第４のｎＭＯＳトランジスタ３１プリチャージ回路３２第５のｎＭＯＳトランジスタ３４第４のデータ線乗り換え回路３５第４のインバータ回路３６第５のｎＭＯＳトランジスタ３７第６のｎＭＯＳトランジスタ３８１階層目の書き込みデータ線３９第５のデータ線乗り換え回路４０第６のｎＭＯＳトランジスタ４１２階層目の書き込みデータ線４２書き込みデコード線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/41 - 11/419

Claims

(57)【特許請求の範囲】

【請求項１】独立したデータ書き込みポート及びデー
タ読み出しポートを有する複数のメモリセルと、前記複
数のメモリセルに選択的に書き込みデータを供給する書
き込みデータ線と、前記複数のメモリセルから選択的に
読み出しデータが供給される読み出しデータ線と、前記
複数のメモリセルに対してデータ書き込みまたはデータ
読み出しを選択的に実行させるデコード信号供給線とを
備えている半導体記憶装置において、前記書き込みデー
タ線及び前記読み出しデータ線の中の少なくとも前記読
み出しデータ線側が２階層以上になるように構成され、
かつ、前記書き込みデータ線の階層数と前記読み出しデ
ータ線の階層数とが異なるように構成されることを特徴
とする半導体記憶装置。
【請求項２】前記読み出しデータ線の階層数は、前記
書き込みデータ線の階層数よりも多くなるように構成さ
れることを特徴とする請求項１に記載の半導体記憶装
置。
【請求項３】半導体記憶装置のレイアウト構成は、一
方向に連続して配置された複数のビット部分を有し、前
記複数のビット部分は、前記一方向に直交する他方向に
並んだ複数の階層位置を備え、それぞれの読み出しデー
タ線、もしくは、それぞれの書き込みデータ線及び読み
出しデータ線を、そのデータ線の属する階層に対応した
階層位置に配置したものであることを特徴とする請求項
１もしくは２に記載の半導体記憶装置。
【請求項４】前記半導体記憶装置のレイアウト構成に
おいて、データ線にメモリセルやデータ線乗り換え回路
が接続される出力ノードの数は、階層数が大きくなるに
したがって順次少なくなっていることを特徴とする請求
項３に記載の半導体記憶装置。
【請求項５】少なくとも半導体記憶装置と演算器とか
らなり、前記半導体記憶装置から読み出したデータを前
記演算器で処理し、前記演算器で処理したデータを再び
前記半導体記憶装置に書き込むように働く情報処理装置
において、前記半導体記憶装置は、請求項１乃至４のい
ずれかに記載の半導体記憶装置で構成されていることを
特徴とする情報処理装置。