KR101234110B1 - 전자 메모리 동작에 있어서 동적 전력 절약을 위한 시스템들 및 방법들 - Google Patents

전자 메모리 동작에 있어서 동적 전력 절약을 위한 시스템들 및 방법들 Download PDF

Info

Publication number
KR101234110B1
KR101234110B1 KR1020107026371A KR20107026371A KR101234110B1 KR 101234110 B1 KR101234110 B1 KR 101234110B1 KR 1020107026371 A KR1020107026371 A KR 1020107026371A KR 20107026371 A KR20107026371 A KR 20107026371A KR 101234110 B1 KR101234110 B1 KR 101234110B1
Authority
KR
South Korea
Prior art keywords
memory
latch
latch repeater
repeater
bit line
Prior art date
Application number
KR1020107026371A
Other languages
English (en)
Other versions
KR20110002103A (ko
Inventor
하리 라오
박동규
모함메드 하싼 아부-라마
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20110002103A publication Critical patent/KR20110002103A/ko
Application granted granted Critical
Publication of KR101234110B1 publication Critical patent/KR101234110B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

메모리의 부분들을 세그먼팅하고 메모리가 액세스될 위치에 따라 특정 메모리 부분들만을 인에이블링시킴으로써 전자 메모리에서의 전력 절감이 달성된다. 일 실시예에서, 제 1 세그먼트를 넘어서는 세그먼트들과 관련하여 어드레스 선택을 제어하도록 래치 중계기들을 사용하여 비트 라인들이 세그먼팅된다. 일 실시예에서, 래치 중계기들은 메모리 판독/기록 사이클의 완료시 자신들의 동작/비-동작 상태를 유지하도록 허용된다. 이는 연속적인 사이클들에서 동일한 세그먼트가 액세스될 때 연속적인 인에이블링 펄스들을 피할 수 있다.

Description

전자 메모리 동작에 있어서 동적 전력 절약을 위한 시스템들 및 방법들{SYSTEMS AND METHODS FOR DYNAMIC POWER SAVINGS IN ELECTRONIC MEMORY OPERATION}
본 개시내용은 전자 메모리 동작에 관한 것이고 보다 상세하게는 메모리 동작에 있어서 전력 소비를 줄이기 위한 시스템들 및 방법들에 관한 것이다.
전력 소비는 전자 메모리 동작에 있어서 관심사이다. 전력 소비는 두 개의 범주들 즉, 대기(stand-by) 전력 및 동적 전력으로 분류된다. 대기 또는 침묵(quiescent) 모드에서, 판독 동작들 및 기록 동작들이 모두 일어나지 않기 때문에 메모리는 최소한의 전력을 사용한다. 동적 전력의 소비는 메모리가 판독 및/또는 기록하기 위해 액세스될 때 스위칭 중에 일어난다.
메모리 전력 소비는 스위칭 주파수를 제한함으로써 그리고/또는 라인 커패시턴스를 감소시킴으로써 줄어들 수 있다. 왜냐하면:
P = CV2fA 이기 때문이며, 여기서 P는 동적 전력; C는 라인 커패시턴스; V는 동작되는 라인에 적용되는 전압; f는 메모리 액세스 주파수; 그리고 A는 활성화 인자, 즉, 판독들 및 기록들을 통한 시스템 사이클들로서의 스위치들의 수이다.
종종, 메모리 전력 소비는 메모리를 뱅크들로 분할하고 그리고나서 임의의 시간에서 하나의 뱅크를 인에이블링함으로써 관리된다. 뱅크들을 생성하기 위한 하나의 이유는 스위칭된 커패시턴스의 양을 줄이고, 동적 전력을 절감시키는 스위칭 액티비티(activity)를 감소시키기 위함이다. 높은 주파수들에서 메모리를 동작시키는 것이 바람직하기 때문에, 주파수는 정상적으로 제어하기 쉽지 않다. 주파수에 있어서 동시(concomitant) 감소를 포함하는 "큐빅(cubic)" 효과의 결과들 때문에, 동작 전압을 감소시키는 것은 동적 전력을 절감하는 매우 강력한(powerful) 기법이다. 그러나, 전압을 감소시키는 것은 성능에 영향을 미친다. 신호의 스윙(swing)을 제한하는 것은 또한 동적 전력을 감소시키지만, 이러한 설계는 복잡하다. 액티비티 인자(사이클 당 스위칭 이벤트들)를 감소시키는 것은 동적 전력을 감소시키는 다른 효과적인 기법이며 그리고 클록 게이팅, 로직 최적화, 및 회로 설계 기법들(뱅킹이 좋은 예이다)과 관련된다. 이들 이외에도, 신호들의 적절한 실딩(시간적, 논리적 및 물리적)은 특히 와이드(wide) 버스 구조들에 있어서 동적 전력의 절감으로 이어진다. 본 발명은 모든 이러한 기법들에 대해 살핀다.
비트 라인들을 세그먼팅하고 메모리가 액세스될 곳에 의존하여 특정 비트라인 세그먼트들만을 인에이블링함으로써 전자 메모리에서의 전력 절감이 달성된다. 일 실시예에서, 비트 라인들은 제 1 세그먼트를 넘어서는 세그먼트들과 관련해서 어드레스 선택을 제어하도록 래치 중계기들로 세그먼팅된다. 일 실시예에서, 상기 래치 중계기들은 자신들의 상태를 홀딩하기 위해 메모리 판독/기록의 완료시 동작/비-동작 상태로 유지하도록 허용된다. 이는 동일한 세그먼트가 연속적인 사이클들 상에서 액세스될 때 연속적인 인에이블링 펄스들을 피할 수 있다.
일 실시예에서, 비트 라인이 래치 중계기에 의해 구동되는 세그먼트들을 가지도록 메모리로의 데이터 액세스를 위한 적어도 하나의 세그먼팅된 비트 라인을 가지는 메모리가 개시된다. 일 실시예에서, 래치 중계기의 인에이블/디스에이블 상태는 메모리 어드레스의 특정 비트들에 의해 제어된다.
일 실시예에서, 특정 섹터들이 세그먼팅되어서 상기 메모리 전부보다는 적은 영역이 특정 메모리 액세스들에 대해 폴링되도록 메모리 동작은 전력 감소를 위해 처리된다. 임의의 메모리 폴링 사이클동안, 인에이블링될 필요한 메모리 세그먼트들만을 위해 액세스되는 어드레스에 의존하는 것이 가능하다.
전술한 내용은 상세한 설명이 보다 나은 이해를 제공할 수 있도록 본 개시내용의 특징들 및 기술적인 이점들을 폭넓게 약술하였다. 추가적인 특징들 및 이점들은 청구범위의 내용의 형태로 이하에서 서술될 것이다. 당해 출원발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자는 개시된 개념들 및 구체적인 실시예들이 본 개시내용과 동일한 목적들을 수행하기 위해 다른 구조들을 수정하거나 설계하기 위한 기반으로 명백히 활용할 수 있음을 이해해야할 것이다. 이러한 등가 구성들은 첨부되는 청구항들에서 제시되는 바와 같은 본 발명의 본질 및 범위로부터 벗어나지 않는다는 점 또한 당해 출원발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자에 의해 이해되어야 한다. 본 개시내용의 특성으로 여겨지는 신규한 특징들은, 자신의 구조 및 동작 방법 모두에 대해서, 추가적인 대상들 및 이점들과 합쳐지고 첨부되는 도면들과 함께 고려될 때 이하의 설명들로부터 더 잘 이해될 것이다. 그러나, 상기 도면들 각각은 예시 및 설명의 목적으로만 제공되며 본 발명의 범위를 제한하고자 함이 아님을 명심해야할 것이다.
본 개시내용에 대한 좀더 완벽한 이해를 위해, 첨부되는 도면들과 연계되는 이하의 설명들을 참조한다.
도 1은 종래 기술의 일반적인 메모리를 도시하는 블록 다이어그램이다.
도 2는 적어도 하나의 래치(latch) 중계기(repeater)를 사용하여 세그먼팅된 비트 라인들을 도시하는 블록 다이어그램이다.
도 3은 도 2의 실시예에서 사용되는 래치 중계기에 대한 하나의 실시예를 나타내는 회로 다이어그램이다.
도 4는 본 발명의 실시예가 유리하게 사용될 수 있는 예시적인 무선 통신 시스템을 나타내는 블록 다이어그램이다.
도 1은 종래 기술의 일반적인 메모리(10)를 도시한다. 이러한 메모리는 예를 들어 SRAM, DRAM, MRAM, 또는 다른 메모리 타입일 수 있다. 메모리(10)는 예컨대 프리-디코더(11)와 같은 프리-디코더, 및 예컨대 디코더(13)와 같은 디코더를 사용하여 일반적으로 구성된다. 메모리 어레이들(12 및 14)은 판독 및/또는 기록용일 수 있는 다수의 글로벌 비트 라인들(15가 일례이다)로 구성된다.
메모리는 상기에 언급된 바와 같이 메모리의 크기(비트 라인의 길이) 및 전력에 따라 동적 전력을 소비한다. 비트 라인의 커패시턴스(C)는 주로 제조기술에 의해 결정되며 그리고 대략적으로 마이크론(micron) 당 0.25 펨토 패럿(femto farad)이다. 따라서, 300 마이크론 비트 라인은 그들과 관련된 75 펨토 패럿의 커패시턴스를 가질 것이다. 따라서, 75fF의 커패시턴스는 스위칭에 인해 발생할 수 있는 최소의 커패시턴스일 것이다. 언급될 바와 같이, 전력 소비를 줄이는 것은 주어진 메모리 액세스를 위해 활성화되는 메모리 엘리먼트들의 수를 선택적으로 변화시킴으로써 달성될 수 있다.
도 2는 메모리(20)내에 있는 적어도 하나의 래치 중계기들(30-A, 30-B 및 30-C)를 사용하여 본 개시내용의 일례를 도시한다. 글로벌 비트 라인을 세그먼팅된 비트 라인(25)으로 나누기 위해 래치 중계기들(30-A, 30-B 및 30-C)을 사용함으로써, 소정의 메모리 사이클들 동안에 비트 라인의 액티브(active) 길이가 효과적으로 줄어들고 이에 따라 커패시턴스가 효과적으로 감소하도록 허용한다. 커패시턴스의 감소로 인한 결과로 메모리 전력 소비가 전체적으로 줄어든다.
래치 중계기 디코더(23)는 어떠한 어레이 엘리먼트가 액세스될지에 의존하여 어떠한 래치 중계기(들)(30-A, 30-B, 및 30-C)가 임의의 주어진 시간에 활성화되는지를 제어한다. 래치 디코더 드라이버들(22-A, 22-B 및 22-C)은 래치 중계기 디코더(23)내에서 제공된다. 상기 래치 디코더 드라이버들(22-A, 22-B 및 22-C) 및 래치 중계기들(30-A, 30-B 및 30-C)은 주어진 시간에서 작동한다. 상기 디코더 드라이버들(22-A, 22-B 및 22-C)은 임의의 시간에서 오직 하나의 래치 중계기 또는 다수의 래치 중계기들(30-A, 30-B 및 30-C)을 인에이블링(enable)할 수 있다.
도시된 실시예에서, 메모리 어레이 및 글로벌 비트 라인은 4개의 섹터들로 나뉘며, 그리고 비트 라인 세그먼트들은 3개의 래치 중계기들(30-A, 30-B 및 30-C)에 의해 분리(seperate)된다. 본 실시예에서 섹터 1에 대한 비트 라인 세그먼트는 항상 동작하며 따라서 섹터 1에 대한 세그먼팅된 비트 라인(25)에서의 래치 중계기는 불필요하다. 섹터 2에서의 메모리 엘리먼트를 액세스하기 위해, 래치 중계기(30-A)는 활성화되어야 한다. 유사하게, 래치 중계기(30-B)는 섹터 3으로의 메모리 액세스들을 제어하고 래치 중계기(30-C)는 섹터 4로의 메모리 액세스들을 제어한다.
도 2가 4개의 섹터들을 도시한다고 하여도, 물론 상기 메모리는 사용자의 필요에 따라 임의의 수의 섹터들로 나뉠 수 있다. 비트 라인 커패시턴스의 감소는 이러한 섹터화된 접근을 사용하여 달성될 수 있다. 예를 들어, 섹터 1로의 액세스인 경우, 디코더 드라이버(예를 들어, 22-A)가 컷오프(cut off)되며 따라서 래치 중계기(30-A)까지의 비트 라인의 커패시턴스만이 출력된다. 섹터 2로의 메모리 액세스가 요구되는 경우, 디코더 드라이버(22-A)는 래치 중계기(30-A)를 활성화시킬 것이며 그리고 라인 커패시턴스는 증가할 것이다. 디코더 드라이버(22-B 및/또는 22-C)가 섹터 3 또는 섹터 4로의 액세스를 위해 래치 중계기들(30-B 및 30-C)을 각각 활성화시키는 경우, 섹터 3 및 섹터 4로의 액세스는 커패시턴스가 더욱 증가하도록 할 것이다.
비록 도 2가 단지 하나의 세그먼팅된 비트 라인(25)을 나타내지만, 64 비트의 I/O 메모리에 대해서는 64 세트들의 비트 라인들에 대한 세트가 존재할 것이라는 점을 유의한다. 멀티 포트(multi port) 메모리들에 대해서는 각각의 포트에 대한 하나의 세트의 리소스들(디코더 드라이버 및 래치 중계기)이 존재할 것이다. 단일 포트 메모리들은 판독용으로 하나의 세트의 세그먼팅된 비트 라인들(25) 및 기록용으로 하나의 세트의 세그먼팅된 비트 라인들(25)을 가질 것이다.
디코더 드라이버들(22-A, 22-B 및 22-C) 및 래치 중계기들(30-A, 30-B 및 30-C)은 소비 전력 및 액세스 시간들에 있어서의 지연(delay)을 발생할 것이며 따라서 메모리의 성능에 영향을 미칠 수 있다. 그러나, 상기에서 제시된 바와 같이, 통계에 따르면 대부분의 액세스들이 메모리의 중간에 있을 것이기 때문에 성능은 전체적으로 개선된다. 게다가, 도입된 각각의 래치 중계기(30-A, 30-B 및 30-C)는 더 짧은 비트 라인들의 길이 때문에 비트 라인의 반대쪽으로의 딜레이를 감소시킨다. 라인의 딜레이는 R*C에 비례한다. R 및 C는 모두 상기 라인의 길이에 반비례한다. 따라서, 딜레이는 상기 라인의 길이의 제곱에 반비례한다. 이러한 이유로 라인이 둘로 나뉜(split into) 경우 딜레이는 실제적으로 넷으로 나뉜다(cut into). 따라서 래치 중계기들(30-A)의 사용에 의해 속도가 향상된다.
게다가, 래치 중계들(30-A, 30-B 및 30-C)은 게이트들로의 입력인 신호들에 대한 기울기 향상시킴으로써, 단락(short circuit)들을 줄인다. 게이트 상의 입력 기울기는 디바이스가 동시에 동작하는 풀-업 및 풀-다운 트랜지스터들 모두를 이용하여 단락 상황(regime)으로 얼마나 오랫동안 유지하는지를 결정한다. 일반적으로, 단락 전력은 전체적인 동적 전력의 10~15%에 대해 설명한다. 그러나, 입력 기울기가 실제로 양호하지 않은 경우, 단락 전력은 우세한(dominant) 컴포넌트일 수 있다. 라인을 세그먼트들로 나누고 중계기들을 추가하는 것은 일반적으로 각각의 섹션에 대한 입력 기울기를 개선시킨다.
게이트들 및 중계기들을 추가하는 것에 대한 하나의 단점은 기판상에서의 확장된 공간(space)이 필요하다는 점이다. 그러나, 45 나노미터에서 32 나노미터로 진보하고 여전히 작아지고 있는 기술과 같이, 영역(area)이 확장되지 않고서도 추가적인 공간이 이용가능하게 된다.
메모리 어드레싱에 기반한 디코더 드라이버 제어가 이제 논의될 것이다. 동작 중에, 각각의 메모리는 메모리가 액세스될 때마다 특정한 수의 어드레스 비트들을 필요로 한다. 예를 들어, 8-비트 어드레스 구조를 가정해보자. 이러한 구조는 256 메모리 위치들에 대한 액세스를 허용하는 a0에서부터 a7까지의 비트들을 가질 것이다. 비트 a7은 어드레스의 최상위 비트(MSB)이다. 상기 비트 a7이 0인 경우 섹터들 1 또는 2에서의 액세스가 일어날 것이며, 그리고 비트 a7이 1인 경우 섹터들 3 또는 4에서의 액세스가 일어난다. 따라서, MSB가 1인 경우, 신호는 리드들(201-2 및 201-3)을 통해 가능한 액티브 래치 중계기들(30-A 및 30-B)로 송신될 것이다. 이하에서 설명될 바와 같이, 래치 중계기가 실제적으로 활성화되는지 여부는 리드 Q를 통해 송신되는 정성자(qualifier) 신호에 의존할 수 있다.
어드레스들은 전형적으로 판독 또는 기록 사이클에서의 조기에 (클록 에지에서의 발생 전에) 발생하며 따라서 시스템 프리-디코더(21)는 어떤 섹터들이 액세스될지 미리 "알고있다(know)". 이러한 지식을 이용하여, 비트 a7이 1인 경우, 상기 프리-디코더(21)는 디코더 드라이버(22-C)(및 이와 관련된 래치 중계기(30-C))의 인에이블링이 아직 결정되지 않았다 할지라도 디코더 드라이버들(22-A 및 22-B)(및 이들과 관련된 래치 중계기들(30-A 및 30-B))을 인에이블링하도록 준비할 수 있다. 대안적으로, 비트 a7이 0인 경우 디코더 드라이버(22-C) 및 이와 관련된 래치 중계기(30-C)는 다음 최상위 비트 a6에 대한 분석에 기반하여 결정될 자신의 인에이블먼트(enablement) 상태로 인에이블링될 것이다.
비트 a6를 사용함으로써, 프리-디코더(21)는 디코더 드라이버들(22-A 및 22-C) 및 관련된 래치 중계기들(30-A 및 30-C)의 상태를 해석(resolve)할 수 있다. 비트 a6의 값은 목표 메모리 액세스가 비트 a7에 의해 선택된 섹터들 중 상위 섹터에 있을지 하위 섹터에 있을지 여부를 결정한다. 따라서, 비트 a7을 1로 그리고 비트 a6를 또한 1로 가정하면, 메모리 액세스가 섹터 4에 있을 것이기 때문에 디코더 드라비어(22-C) 및 관련된 래치 중계기(30-C)는 리드(201-1)를 통한 신호를 통해 인에이블링된다. 유사하게, 비트 a7이 0이고 비트 a6 또한 0인 경우, 목표 메모리 액세스가 섹터 1에 있을 것이기 때문에 어떠한 디코더 드라이버들 또는 중계기들도 인에이블링되지 않는다.
일 실시예에서 디코더 드라이버들(22-A, 22-B 및 22-C)은 프리-디코더(21)로부터 리드들(201-1, 201-2 및 201-3) 상의 신호들에 의해 일부분만 각각 제어된다. 불필요한 스위칭을 피하기 위해, 다양한 섹터들을 인에이블링하기 위한 어드레스 비트 관련 신호들 이외에도, 판독 또는 기록 인에이블 신호들과 같은 정성자들은 프리-디코더(21)로부터 리드Q를 통해 사용될 수 있다. 이러한 실시예에서, 디코더 드라이버들(22-A, 22-B 및 22-C)은 AND 게이트들일 수 있다. 예를 들어, 기록 인에이블 신호 및 어드레스 비트 신호가 모두 수신된 경우, 디코더 드라이버(22) 및 래치 중계기(30-A)는 인에이블링될 것이다. 정성자가 사용되지 않는 경우에는, 디코더 드라이버들(22-A, 22-B 및 22-C)은 AND 게이트들보다는 인버터들일 수 있다. 또한, 다수의 메모리 액세스 방식들 중 임의의 하나의 방식이 디코더 드라이버들(22-A, 22-B 및 22-C)을 제어하기 위해 사용될 수 있다는 점을 유의해야 할 것이며, 상기 제어는 어떠한 섹터를 선택할지에 관한 정보를 다른 위치로부터 직접적으로 송신하는 것을 포함한다.
도 3은 도 2의 실시예에서 사용되는 래치 중계기(30-A)에 대한 일 실시예를 도시한다. 래치 중계기(30-A)는 세그먼팅된 비트 라인(25)의 포인트들 A1 및 A2(도 2) 사이에서 제공된다. 도시된 바와 같이, 중계기(30-A)는 두 개의 인버터들(31 및 32)을 직렬로 포함한다. 또한 래치(34)(두 개의 인버터들(35)을 포함함)가 도시되며, 상기 래치는 패스 게이트(33)와 같은 스위치에 의존하여 개방 또는 폐쇄한다. 상기 패스 게이트(33)는 섹터 2에 대한 디코더 드라이버(22-A)로부터 수신된 제어 라인(제어 A)을 통한 신호에 응답하여 개방 또는 폐쇄한다. 다른 구조들이 여기에 설명된 기능들을 구현하도록 사용될 수 있기 때문에, 구조(30-A)는 예시의 방식으로만 도시된다는 점을 유의한다.
동작 중에, a7이 1로 가정하면(그리고 정성자 신호가 확인된 경우), 래치 중계기(30-A)가 턴온(turn on)되어야 한다. 따라서, 패스 게이트(33)는 제어 라인(제어 A)으로부터 1 신호를 수신한다. 이에 응답하여, 패스 게이트(33)의 N 채널은 1로 진행하며, P 채널은 0으로 진행하여, 래치 중계기를 턴온 시킨다. 래치 중계기가 동작하는 경우, 섹터 1의 비트 라인 세그먼트상의 데이터는 섹터 2에 대한 비트 라인 세그먼트로 흘러가며 또한 이러한 데이터를 통해 래치(34)를 업데이트한다.
데이터 값을 유지하는 래치(34)의 결과로서, 섹터 2의 비트 라인 세그먼트의 경우, 래치(34)는 래치 중계기(30-A)를 지난 세그먼트 상의 비트 라인 값을 제어한다. 일단 설정된 경우, 패스 게이트(33)의 재-개방에 의해 액티브하게 변화될 때까지 상기 데이터는 동일한 상태로 유지한다. 그 결과, 섹터 2의 비트 라인 세그먼트는 래치된 값을 유지하며, 즉 섹터 2의 비트 라인 세그먼트가 래치 중계기(30-A)에 의해 구동된다. 섹터 2에서의 입력인 다음 데이터 값은 이전 데이터와 동일하고, 섹터 2 비트 라인이 이미 래치된 값으로 구동되기 때문에 섹터 2의 비트 라인 세그먼트는 방전(discharge)할 필요가 없다. 따라서, 언급된 구조는, 모든 래치 중계기들(30-A, 30-B 및 30-C)이 개방되는 경우 다음 동작 사이클 동안 모든 비트 라인 세그먼트들 상에서 1들이 나타나고, 어떠한 비트 라인 세그먼트들도 다시 방전되지 않도록, 히스토리 효과를 가진다.
몇몇의 메모리 애플리케이션들은, 예상되는 액세스 주파수에 따라 데이터를 저장할 수 있는 이러한 메모리 구조의 장점을 취하도록 구성될 수 있다. 따라서, 메모리의 상반부(upper half)의 높은 액세스 주파수를 갖는 데이터를 저장하고, 하반부(lower half)에서의 낮게 예상되는 액세스 주파수를 갖는 데이터를 저장함으로써, 랜덤 데이터 저장매체를 통해 발생하는 것보다 더 큰 전력 절감이 달성될 수 있다.
상기 논의는 비트 라인들에 관하여 중점적으로 언급하지만, 여기에서 언급된 개념들은 워드 라인들 및 비트 라인들과 함께 동작가능한 워드 라인들로 적용될 수 있다는 점을 유의한다. 이러한 방식으로, 상기 워드 라인들은 세그먼트 제어기들에 의해 세그먼팅될 것이다. 상기 세그먼트 제어기들은 어드레스 필드의 외부에 있는 제어기들로 입력되는 개별적인 제어들로부터 동작함으로써 메모리의 동작을 특정 시간에 액세스되는 부분으로만 한정한다.
도 4는 본 발명의 실시예가 유리하게 사용될 수 있는 예시 무선 통신 시스템(400)을 도시한다. 예시의 목적으로, 도 4는 3개의 원격 유닛들(420, 430 및 450)과 2개의 기지국들(440)을 도시한다. 전형적인 무선 통신 시스템들이 더 많은 수의 원격 유닛들과 기지국들을 가질 수 있다는 점이 이해될 것이다. 원격 유닛들(420, 430 및 450)은 향상된 풀-스윙(full swing) 메모리 어레이들(425A, 425B 및 425C)을 각각 포함하며, 이들이 이하에서 추가적으로 언급될 본 발명의 실시예들이다. 도 4는 기지국들(440)로부터 원격 유닛들(420 및 430)로의 순방향 링크 신호들(480), 및 원격 유닛들(420, 430 및 450)로부터 기지국들(440)로의 역방향 링크 신호들(490)을 도시한다.
도 4는 원격 유닛(420)은 모바일 전화로서 도시되며, 원격 유닛(430)은 휴대용 컴퓨터로서 도시되며, 그리고 원격 유닛(450)은 무선 가입자 망(wireless local loop) 시스템에서의 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 상기 원격 유닛들은, 휴대폰, 휴대형 개인 통신 시스템들(PCS) 유닛들, PDA와 같은 휴대용 데이터 유닛들, 또는 미터 판독기(meter reading equipment)와 같은 고정 위치 데이터 유닛들일 수 있다. 도 4가 본 발명의 내용에 따라 원격 유닛들을 도시한다고 할지라도, 본 발명은 이러한 예시적인 도시된 유닛들로 한정되지는 않는다. 본 발명은 풀-스윙 메모리 어레이를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
특정한 회로가 제시된다고 하여도, 당해 출원발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자는 본 발명을 실시하기 위해 개시되는 회로 모두가 요구되지는 않는다는 점을 이해할 것이다. 게다가, 어떠한 공지된 회로들은 본 발명에 대한 초점을 유지하기 위해 설명되지 않는다. 유사하게, 상기 설명이 특정 위치들에서 로직 "0" 및 로직 "1"을 지칭한다고 하여도, 당해 출원발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자는 본 발명에 대한 동작에 영향을 미치지 않으면서, 조절되는 회로의 나머지 부분을 통해 로직값들이 변화될 수 있다는 점을 이해할 것이다.
본 발명과 본 발명의 이전들이 세부사항으로 설명된다 하여도, 당해 출원발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자는 첨부되는 청구항들에 의해 정의되는 본 발명의 범위 및 본질로부터 벗어남이 없이 다양한 변경들, 보완들 및 대안들이 여기에서 이루어질 수 있다는 점을 이해할 것이다. 게다가, 현재 출원의 범위는 본 명세서에서 설명되는 프로세스, 머신, 제조물, 합성물, 수단들, 방법들 및 단계들로 한정되도록 의도되지는 않는다. 당해 출원발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 개시내용으로부터 쉽게 이해할 수 있는 바와 같이, 여기에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 실질적으로 동일한 결과를 달성하는 현재 존재하거나 이후에 개발될 프로세스들, 머신들, 제조물들, 합성물, 수단들, 방법들, 또는 단계들은 본 발명에 따라서 활용될 수 있다. 따라서, 첨부되는 청구항들은 이러한 프로세스들, 머신들, 제조물들, 합성물들, 수단들, 방법들 또는 단계들의 범위 내에서 포함되도록 의도된다.

Claims (20)

  1. 메모리로서,
    상기 메모리로의 데이터 액세스를 위한 직렬로 세그먼팅된(serially segmented) 비트 라인(bit line); 및
    비트라인 세그먼트들을 제어하는 래치(latch) 중계기(repeater)를 포함하고,
    상기 래치 중계기는 메모리 어드레스의 비트들 및 판독 인에이블 신호들 및 기록 인에이블 신호들의 리스트로부터 선택된 정성자(qualifier)들에 의해 제어되는,
    메모리.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    다수의 액세스들에 걸쳐 상기 래치 중계기의 상태를 유지(maintain)하기 위한 래치를 더 포함하는,
    메모리.
  5. 전자 메모리의 전력 절감 방법으로서,
    메모리 액세스의 어드레스 비트들에 기반하여 비트 라인의 세그먼트를 선택하는 단계; 및
    선택된 비트 라인 세그먼트를 포함하는 복수의 직렬 비트 라인 세그먼트들을 실질적으로 동시에 인에이블링하기 위해 상기 비트 라인상의 적어도 하나의 래치 중계기를 업데이트하는 단계를 포함하는,
    전자 메모리의 전력 절감 방법.
  6. 제 5항에 있어서,
    다수의 액세스들에 걸쳐 상기 적어도 하나의 래치 중계기의 업데이트된 값을 홀딩(holding)하는 단계를 더 포함하는,
    전자 메모리의 전력 절감 방법.
  7. 제5항에 있어서,
    상기 어드레스 비트들 이외에도 특정 정성자들에 기반하여 상기 선택을 지연시키는 단계를 더 포함하는,
    전자 메모리의 전력 절감 방법.
  8. 삭제
  9. 삭제
  10. 제 5항에 있어서,
    상기 어드레스 비트들의 최상위 비트값에 적어도 부분적으로 기반하여 상기 적어도 하나의 래치 중계기를 제어하는 단계를 더 포함하는,
    전자 메모리의 전력 절감 방법.
  11. 전자 메모리의 전력 절감 방법으로서,
    메모리 어드레스의 어드레스 비트들에 기반하여 워드 라인의 세그먼트를 선택하는 단계; 및
    상기 선택된 워드라인 세그먼트를 포함하는 복수의 직렬 워드 라인 세그먼트들을 실질적으로 동시에 인에이블링하기 위해 상기 워드 라인상의 적어도 하나의 래치 중계기를 업데이트하는 단계를 포함하는,
    전자 메모리의 전력 절감 방법.
  12. 제 11항에 있어서,
    상기 어드레스 비트들의 최상위 비트값에 적어도 부분적으로 기반하여 상기 적어도 하나의 래치 중계기를 제어하는 단계를 더 포함하는,
    전자 메모리의 전력 절감 방법.
  13. 메모리로서,
    복수의 메모리 어레이들―상기 메모리 어레이들은 데이터를 저장하도록 구성(adapt)됨―;
    상기 메모리 어레이들의 섹터들로의 액세스를 제어하기 위한 적어도 하나의 비트 라인을 포함하는 복수의 직렬로 세그먼팅된 비트 라인들; 및
    각각 직렬로 세그먼팅된 비트라인에 위치되는 적어도 하나의 래치 중계기를 포함하고,
    상기 래치 중계기는 메모리 사이클들에 걸쳐 상기 래치 중계기의 상태를 홀딩시키기 위해 동작가능한 래치를 포함하는,
    메모리.
  14. 제 13항에 있어서,
    상기 래치 중계기를 인에이블링하기 위한 게이트를 더 포함하며, 상기 게이트는 상기 메모리에 의해 수신되는 액세싱 어드레스의 특정 비트들에 응답하는,
    메모리.
  15. 제 14항에 있어서,
    상기 게이트의 제어를 위해 신호들을 설정하기 위한 제어 회로를 더 포함하며, 상기 제어 회로는 상기 메모리에 의해 수신된 상기 어드레스의 적어도 하나의 비트 포지션에 포함된 값들로부터 적어도 부분적으로 동작하며, 상기 어드레스는 목표 섹터에 대응하는,
    메모리.
  16. 제 15항에 있어서,
    상기 제어 회로는 상기 게이트의 인에이블링을 추가적으로 제어하기 위해 정성자들을 제공하도록 추가로 동작가능한,
    메모리.
  17. 삭제
  18. 제 13항에 있어서,
    상기 래치 중계기는 전송 스위치에 의해 분리되는 게이트들의 쌍을 포함하며, 상기 전송 스위치는, 상기 래치 중계기가 인에이블링될 때 상기 게이트 쌍의 제 1 게이트로부터의 데이터가 상기 게이트 쌍의 제 2 게이트를 통과하도록 인에이블링하기 위해 동작가능한,
    메모리.
  19. 제 13항에 있어서,
    직렬 워드 라인 세그먼트들을 분리하기 위한 적어도 하나의 래치 중계기를 더 포함하는,
    메모리.
  20. 제 14항에 있어서,
    하나 초과의 메모리 액세스 싸이클동안 인에이블링 상태를 유지(remain)하도록 상기 래치 중계기를 인에이블링하기 위한 회로를 더 포함하는,
    메모리.
KR1020107026371A 2008-04-24 2009-04-08 전자 메모리 동작에 있어서 동적 전력 절약을 위한 시스템들 및 방법들 KR101234110B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/108,608 US7791976B2 (en) 2008-04-24 2008-04-24 Systems and methods for dynamic power savings in electronic memory operation
US12/108,608 2008-04-24
PCT/US2009/039913 WO2009131836A1 (en) 2008-04-24 2009-04-08 Systems and methods for dynamic power savings in electronic memory operation

Publications (2)

Publication Number Publication Date
KR20110002103A KR20110002103A (ko) 2011-01-06
KR101234110B1 true KR101234110B1 (ko) 2013-02-19

Family

ID=40732072

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107026371A KR101234110B1 (ko) 2008-04-24 2009-04-08 전자 메모리 동작에 있어서 동적 전력 절약을 위한 시스템들 및 방법들

Country Status (10)

Country Link
US (2) US7791976B2 (ko)
EP (2) EP2291845B1 (ko)
JP (4) JP5461526B2 (ko)
KR (1) KR101234110B1 (ko)
CN (2) CN104599701A (ko)
CA (1) CA2720069A1 (ko)
MX (1) MX2010011625A (ko)
RU (1) RU2464655C2 (ko)
TW (1) TWI415136B (ko)
WO (1) WO2009131836A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791976B2 (en) * 2008-04-24 2010-09-07 Qualcomm Incorporated Systems and methods for dynamic power savings in electronic memory operation
JP5240056B2 (ja) * 2009-05-12 2013-07-17 富士通セミコンダクター株式会社 半導体メモリおよびシステム
FR2946441A1 (fr) * 2009-06-08 2010-12-10 Commissariat Energie Atomique Reseau d'interconnexions a sous-reseaux dynamiques.
US8509013B1 (en) 2010-04-30 2013-08-13 Micron Technology, Inc. Partitioned bitline for memory
DE102010038407B4 (de) 2010-07-26 2014-11-13 Airbus Operations Gmbh Luft- oder Raumfahrzeug mit einer elektrischen Verteileranordnung
US8824230B2 (en) * 2011-09-30 2014-09-02 Qualcomm Incorporated Method and apparatus of reducing leakage power in multiple port SRAM memory cell
US8675442B2 (en) 2011-10-04 2014-03-18 Qualcomm Incorporated Energy efficient memory with reconfigurable decoding
US8693236B2 (en) 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
US8593860B2 (en) 2011-12-09 2013-11-26 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays
US9158328B2 (en) 2011-12-20 2015-10-13 Oracle International Corporation Memory array clock gating scheme
US20130246681A1 (en) * 2012-03-14 2013-09-19 Qualcomm Incorporated Power gating for high speed xbar architecture
CN103578518B (zh) 2012-07-31 2017-08-25 国际商业机器公司 灵敏放大器
US20140201547A1 (en) * 2013-01-15 2014-07-17 Apple Inc. Selective Precharge for Power Savings
US9189438B2 (en) * 2013-03-13 2015-11-17 Qualcomm Incorporated Method and apparatus for dynamic power saving with flexible gating in a cross-bar architecture
US20150213850A1 (en) * 2014-01-24 2015-07-30 Qualcomm Incorporated Serial data transmission for dynamic random access memory (dram) interfaces
US10832763B2 (en) 2018-12-18 2020-11-10 International Business Machines Corporation Global bit line latch performance and power optimization
TWI768633B (zh) * 2020-12-31 2022-06-21 大陸商星宸科技股份有限公司 記憶體裝置、影像處理晶片與記憶體控制方法
CN112711548B (zh) * 2021-01-11 2023-05-16 星宸科技股份有限公司 内存装置、图像处理芯片以及内存控制方法
WO2023091093A1 (en) * 2021-11-19 2023-05-25 Brillnics Singapore Pte. Ltd. Memory array including repeater buffer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020039429A (ko) * 2000-11-21 2002-05-27 윤종용 반도체 메모리 장치 및 이 장치의 데이터 리드 방법

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53133586A (en) * 1977-04-27 1978-11-21 Hitachi Ltd Magnetic emulsion
US4695981A (en) 1984-12-04 1987-09-22 Hewlett-Packard Company Integrated circuit memory cell array using a segmented word line
US5222047A (en) 1987-05-15 1993-06-22 Mitsubishi Denki Kabushiki Kaisha Method and apparatus for driving word line in block access memory
US5023837A (en) 1989-09-05 1991-06-11 Texas Instruments Incorporated Bitline segmentation in logic arrays
US5128897A (en) * 1990-09-26 1992-07-07 Sgs-Thomson Microelectronics, Inc. Semiconductor memory having improved latched repeaters for memory row line selection
US5119340A (en) 1990-09-26 1992-06-02 Sgs-Thomson Microelectronics, Inc. Semiconductor memory having latched repeaters for memory row line selection
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
JPH07114794A (ja) * 1993-10-19 1995-05-02 Matsushita Electric Ind Co Ltd 半導体記憶装置
US5424997A (en) 1994-03-15 1995-06-13 National Semiconductor Corporation Non-volatile semiconductor memory having switching devices for segmentation of a memory page and a method thereof
JP2783271B2 (ja) * 1995-01-30 1998-08-06 日本電気株式会社 半導体記憶装置
JP3560266B2 (ja) * 1995-08-31 2004-09-02 株式会社ルネサステクノロジ 半導体装置及び半導体データ装置
KR0167687B1 (ko) * 1995-09-11 1999-02-01 김광호 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치
JPH1064271A (ja) * 1996-08-16 1998-03-06 Sony Corp 半導体記憶装置
JPH10134578A (ja) * 1996-10-29 1998-05-22 Fujitsu Ltd 半導体記憶装置
US5745422A (en) * 1996-11-12 1998-04-28 International Business Machines Corporation Cross-coupled bitline segments for generalized data propagation
US6005410A (en) * 1996-12-05 1999-12-21 International Business Machines Corporation Interconnect structure between heterogeneous core regions in a programmable array
US6023428A (en) 1997-07-28 2000-02-08 Texas Instruments Incorporated Integrated circuit device having a memory array with segmented bit lines and method of operation
JP2001084769A (ja) * 1999-09-08 2001-03-30 Toshiba Corp 記憶装置
JP3920550B2 (ja) * 1999-09-27 2007-05-30 株式会社東芝 不揮発性半導体記憶装置
JP2001250385A (ja) * 2000-03-03 2001-09-14 Mitsubishi Electric Corp 半導体記憶装置
NO312699B1 (no) 2000-07-07 2002-06-17 Thin Film Electronics Asa Adressering av minnematrise
US6594191B2 (en) 2001-12-13 2003-07-15 Infineon Technologies Ag Segmented write line architecture
US6664807B1 (en) * 2002-01-22 2003-12-16 Xilinx, Inc. Repeater for buffering a signal on a long data line of a programmable logic device
JP4044389B2 (ja) * 2002-08-19 2008-02-06 富士通株式会社 半導体記憶装置
US6882555B2 (en) * 2003-06-18 2005-04-19 Lattice Semiconductor Corporation Bi-directional buffering for memory data lines
US7280401B2 (en) * 2003-07-10 2007-10-09 Telairity Semiconductor, Inc. High speed data access memory arrays
US7085152B2 (en) * 2003-12-29 2006-08-01 Intel Corporation Memory system segmented power supply and control
JP4834311B2 (ja) * 2005-02-02 2011-12-14 株式会社東芝 半導体記憶装置
US7388774B1 (en) * 2007-10-16 2008-06-17 Juhan Kim SRAM including bottom gate transistor
JP2009116931A (ja) * 2007-11-02 2009-05-28 Seiko Epson Corp 集積回路装置、電気光学装置および電子機器
JP4973482B2 (ja) * 2007-12-20 2012-07-11 セイコーエプソン株式会社 集積回路装置、電気光学装置及び電子機器
US7791976B2 (en) * 2008-04-24 2010-09-07 Qualcomm Incorporated Systems and methods for dynamic power savings in electronic memory operation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020039429A (ko) * 2000-11-21 2002-05-27 윤종용 반도체 메모리 장치 및 이 장치의 데이터 리드 방법

Also Published As

Publication number Publication date
TWI415136B (zh) 2013-11-11
US7791976B2 (en) 2010-09-07
CN104599701A (zh) 2015-05-06
CA2720069A1 (en) 2009-10-29
US20100290305A1 (en) 2010-11-18
EP2291845A1 (en) 2011-03-09
RU2010147827A (ru) 2012-05-27
MX2010011625A (es) 2010-11-30
US8199602B2 (en) 2012-06-12
JP2014056638A (ja) 2014-03-27
TW201005750A (en) 2010-02-01
US20090268540A1 (en) 2009-10-29
JP2017033623A (ja) 2017-02-09
JP2011519109A (ja) 2011-06-30
CN102017001B (zh) 2015-03-25
JP5661891B2 (ja) 2015-01-28
EP2291845B1 (en) 2014-08-06
RU2464655C2 (ru) 2012-10-20
EP2682943A1 (en) 2014-01-08
JP5461526B2 (ja) 2014-04-02
JP2015084269A (ja) 2015-04-30
EP2682943B1 (en) 2019-05-15
KR20110002103A (ko) 2011-01-06
WO2009131836A1 (en) 2009-10-29
CN102017001A (zh) 2011-04-13

Similar Documents

Publication Publication Date Title
KR101234110B1 (ko) 전자 메모리 동작에 있어서 동적 전력 절약을 위한 시스템들 및 방법들
US11886754B2 (en) Apparatuses and methods for configuring I/Os of memory for hybrid memory modules
US11270754B2 (en) Apparatuses and methods for dynamic voltage and frequency switching for dynamic random access memory
CN108885889B (zh) 用于智能位线预充电的写驱动器和方法
JPH05266669A (ja) シーケンス型ラッチ型行ラインリピータを有する半導体メモリ
JP2000235796A (ja) 半導体装置
JP2002109884A (ja) メモリ装置
US6292401B1 (en) Method and apparatus for global bitline multiplexing for a high-speed memory
US5699315A (en) Data processing with energy-efficient, multi-divided module memory architectures
US8111535B2 (en) Presetable RAM
JP5337247B2 (ja) 半導体記憶装置
US7821845B2 (en) Write driver circuit of an unmuxed bit line scheme
US8441875B2 (en) Mat compress circuit and semiconductor memory device having the same
JPH0428091A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190107

Year of fee payment: 7