CN102017001B - 用于在电子存储器操作中动态功率节省的系统与方法 - Google Patents

Abstract

在电子存储器中通过将所述存储器的部分分段且取决于所述存储器将被存取的位置而仅启用某些存储器部分来实现功率降低。在一个实施例中，使用锁存中继器将位线分段以控制关于超过第一片段的片段的地址选择。在一个实施例中，允许所述锁存中继器在完成存储器读取/写入循环时保持在其操作/非操作状态中。此情况接着避免当在连续循环上存取同一片段时的连续启用脉冲。

Description

用于在电子存储器操作中动态功率节省的系统与方法

技术领域

本案涉及电子存储器操作，且更具体来说，涉及用于降低存储器操作中的功率消耗的系统与方法。

背景技术

功率消耗是电子存储器操作中所关注的问题。功率消耗分为两个类别，即，备用功率与动态功率。在备用或静止模式中，存储器使用最小功率，因为读取操作与写入操作两者均未发生。在存取存储器以用于读取和/或写入的切换期间发生动态功率消耗。

可通过限制切换频率和/或减小线路电容来降低存储器功率消耗，因为：

P＝CV²fA

其中P＝动态功率；C为线路电容；V为施加至所操作的线路的电压；f为存储器存取的频率；且A为活动因子(activity factor)，即，随着系统循环通过读取和写入的切换的数目。

常常，通过将存储器划分成组(bank)并接着一次仅启用一组来管理存储器功率消耗。建立组的一个原因是为了减小所切换的电容的量，以及减少切换活动，而这又降低动态功率。频率通常并不非常可控制，因为需要以高频率操作存储器。减小操作的电压是降低动态功率的非常有力的技术，因为产生“立方”效应，其伴随频率的降低。然而，降低电压影响性能。限定信号的摆幅也降低动态功率，但这种设计是复杂的。减小活动因子(每一循环的切换事件)是降低动态功率的另一有效技术并且依赖于时钟门控、逻辑优化以及电路设计技术(分组(banking)是一个好例子)。除此之外，信号(时间、逻辑以及物理)的适当屏蔽导致动态功率节省，尤其在宽总线结构中。本发明胜过所有这些技术。

发明内容

在电子存储器中通过将位线分段且取决于存储器将被存取的位置而仅启用某些位线片段来实现功率降低。在一个实施例中，由锁存中继器(latch repeater)将位线分段以控制关于超过第一片段的片段的地址选择。在一个实施例中，允许锁存中继器在完成存储器读取/写入循环时保持在其操作/非操作状态中，以保持其片段的状态。此情况接着避免当在连续循环上存取同一片段时的连续启用脉冲。

在一个实施例中，揭示一种存储器，其具有用于对存储器进行数据存取的至少一个分段位线以使得所述位线具有由锁存中继器驱动的若干片段。在一个实施例中，通过存储器地址的某些位来控制锁存中继器的启用/停用状态。

在一个实施例中，布置用于功率降低的存储器操作，以便将某些区段分段以使得针对某些存储器存取，轮询少于全部的所述存储器。在任何存储器轮询循环期间，有可能取决于经存取的地址而仅启用必要的存储器片段。

以上已相当广泛地概述了本案的特征与技术优势，以便可更好地理解以下的“实施方式”。将在下文中描述形成权利要求的标的物的额外特征与优势。所属领域技术人员应了解，所揭示的概念和具体实施例可容易用作修改或设计用于执行本案的相同目的的其它结构的基础。所属领域技术人员也应认识到，所述等效构造并不偏离如在附加权利要求中所阐述的本发明的精神和范围。当结合附图考虑时，将从以下描述更好地理解被视为本案的特性的新颖特征(均关于其组织及操作方法)以及其它目标与优势。然而，应确切地理解，仅为说明和描述的目的而提供诸图中的每一图，并且诸图中的每一图并不打算作为本发明的限制的定义。

附图说明

图1为说明现有技术一般存储器的框图。

图2为说明使用至少一个锁存中继器的分段位线的框图。

图3为展示用于图2的实施例中的锁存中继器的一个实施例的电路图。

图4为展示可有利地使用本发明的实施例的示例性无线通信系统的框图。

具体实施方式

为了更完全地理解本案，现参看结合附图进行的以下描述。

图1说明现有技术一般存储器10。此存储器可为(例如)SRAM、DRAM、MRAM，或其它存储器类型。存储器10通常使用预解码器(例如，预解码器11)和解码器(例如，解码器13)来构建。存储器阵列12和14是包含若干存储器单元的阵列。存储器阵列12、14由可用于读取和/或写入的许多全局位线(global bit line)(15是一个例子)组成。

存储器根据存储器的大小(位线的长度)和功率消耗动态功率，如上文所论述。位线的电容C主要通过制造技术来确定且大致为每一微米0.25毫微微法拉(femto farrad)。因此，300微米位线将具有与之相关联的75毫微微法拉的电容。因此，75fF的电容将是由切换产生的最小电容。如将论述的，降低功率消耗可通过选择性地变化针对给定存储器存取被启动的存储器元件的数目来实现。

图2展示本案的在存储器20内使用至少一个锁存中继器30-A、30-B、30-C的一个实施例。锁存中继器30-A、30-B、30-C可用于将全局位线分裂成分段位线25，从而允许针对一些存储器循环有效地减小位线的有效长度并因此减小电容。电容的减小导致存储器功率消耗的总体降低。

锁存中继器解码器23取决于哪个存储器阵列元件将被存取而控制在任一给定时间启动哪个(哪些)锁存中继器30-A、30-B、30-C。锁存解码器驱动器(latch decoder driver)22-A、22-B及22-C提供于锁存中继器解码器23内。锁存解码器驱动器22-A、22-B及22-C将中继器30-A、30-B、30-C锁存为在给定时间接通。解码器驱动器22-A、22-B、22-C可在任何时间启用仅一个锁存中继器或多个锁存中继器30-A、30-B、30-C。

在所展示的实施例中，存储器阵列和全局位线经划分成四个区段，并且位线片段由三个锁存中继器30-A、30-B及30-C分开。此实施例中用于区段1的位线片段始终接通且因此在用于区段1的分段位线25内锁存中继器并非必要的。为了存取区段2中的存储器元件，必须启动锁存中继器30-A。同样，锁存中继器30-B控制对区段3的存储器存取而锁存中继器30-C控制对区段4的存储器存取。

尽管图2展示四个区段，但毫无疑问，可取决于使用者的需要而将存储器划分成任何数目的区段。位线电容的减小可使用此分区段方法来达成。举例来说，如果对区段1进行存取，那么解码器驱动器(例如，22-A)被切断，且因此仅产生直至锁存中继器30-A的位线的电容。如果对区段2的存储器存取是所要的，那么解码器驱动器22-A将启动锁存中继器30-A并且线路电容将增加。当解码器驱动器22-B和/或22-C分别启动锁存中继器30-B、30-C以用于存取区段3或4时，对区段3和4的存取将引起电容更进一步增加。

注意，尽管图2仅展示分段位线25，但对于64位输入输出(I/O)存储器，将存在64组位线。对于多端口存储器，每一端口将存在一组资源(解码器驱动器和锁存中继器)。单端口存储器将具有用于读取的一组分段位线25和用于写入的一组分段位线25。

解码器驱动器22-A、22-B、22-C与锁存中继器30-A、30-B和30-C将引入存取时间的延迟并消耗功率且因此可能影响存储器的性能。然而，性能总体上得以改进，因为如上所注，统计数据指示大部分存取将是在存储器的中部进行。此外，所引入的每一锁存中继器30-A、30-B、30-C由于位线的较短长度而减小至位线的远程的延迟。线路的延迟与R*C成比例。R与C均与线路的长度成反比。因此，延迟与线路的长度的平方成反比。当将线路分成两半时，其延迟实际上由于此原因而被缩减为四分之一。因此，通过锁存中继器30-A的使用而使速度提高。

此外，锁存中继器30-A、30-B和30-C提高输入至门的信号的斜率(slope)，从而减少短路。门上的输入斜率确定上拉晶体管与下拉晶体管两者同时接通的情况下装置停留于短路状况中的时间。通常，短路功率占总动态功率的10-15％。但如果输入斜率确实小，那么短路功率可为主要分量。将线路分裂成若干片段并添加中继器大体改进每一区的输入斜率。

一个对于添加门和中继器的代价是对基板上的增加的空间的需要。然而，随着技术从45纳米进步为32纳米，甚至更低，额外空间变得可用而无需增加面积。

现将论述基于存储器寻址的解码器驱动器控制。在操作中，每次存取存储器时，每一存储器需要一定数目的地址位。举例来说，假定8-位地址结构。此种结构将具有允许存取256个存储器位置的位a₀至a₇。位a₇是地址的最高有效位(MSB)。如果位a₇为零，那么存取将在区段1或2中进行，而如果位a₇为1，那么存取是在区段3或4中进行。因此，如果MSB为1，那么将经由导线201-2、201-3将信号发送至可能活动的锁存中继器30-A和30-B。锁存中继器实际上是否被启动可取决于经由导线Q而发送的限定信号(qualifier signal)，如下文所解释。

在读取或写入循环中，地址通常提早进入(在时钟边沿中的上升之前)，因此，系统预解码器21提前“知晓”哪些区段将被存取。通过使用此知识，如果位a₇为1，那么预解码器21可准备启用解码器驱动器22-A和22-B(及其相关联的锁存中继器30-A、30-B)，而解码器驱动器22-C(及其相关联的锁存中继器30-C)的启用尚待确定。或者，如果位a₇为零，那么将可能仅启用解码器驱动器22-A及其相关联的锁存中继器30-C，其启用状态待基于下一个最高有效位a₆的分析来确定。

通过使用位a₆，预解码器21可解析解码器驱动器22-A和22-C及相关联的锁存中继器30-A和30-C的状态。位a₆的值确定目标存储器存取将在通过位a₇选择的区段的上部区段中还是下部区段中进行。因此，假定位a₇为1并且位a₆也为1，那么经由导线201-1上的信号而启用解码器驱动器22-C及相关联的锁存中继器30-C，因为存储器存取将在区段4中进行。类似地，如果位a₇为零并且位a₆也为零，那么不启用解码器驱动器或锁存中继器，因为目标存储器存取将在区段1中进行。

在一个实施例中，解码器驱动器22-A、22-B和22-C分别仅部分地受来自预解码器21的在导线201-1、201-2、201-3上的信号的控制。为了避免不必要的切换，除用于启用各种区段的地址位相关信号之外，可经由导线Q而使用来自预解码器21的如读取或写入启用信号的限定符。在此实施例中，解码器驱动器22-A、22-B和22-C可为AND门。举例来说，如果接收到写入启用信号与地址位信号两者，那么将启用解码器驱动器22-A和锁存中继器30-A。如果不使用限定符，那么解码器驱动器22-A、22-B和22-C可为反相器而非AND门。另外，注意，许多存储器存取布置中的任一者可用于控制解码器驱动器22-A、22-B和22-C，包括直接从另一位置发送关于选择哪一区段的信息。

图3展示用于图2的实施例中的锁存中继器30-A的一个实施例。锁存中继器30-A提供于分段位线25的点A1与A2(图2)之间。如所示，中继器30-A包含串联的两个反相器31、32。也展示锁存器34(包括两个反相器35)，其取决于如通过门(pass gate)33的开关而断开或闭合。通过门33响应于从用于区段2的解码器驱动器22-A所接收的控制线“控制A”上的信号而断开与闭合。注意，仅作为实例来展示结构30-A，因为其它结构可用于执行本文中所描述的功能。

在操作中，假定a7为1(且已确立限定信号)，那么应使锁存中继器30-A接通。因此，通过门33接收来自控制线“控制A”的信号1。作为响应，通过门33的N通道转为1而P通道转为0，使锁存中继器接通。在锁存中继器接通的情况下，区段1的位线片段上的数据流动至用于区段2的位线片段并且还通过所述数据更新锁存器34。

作为锁存器34保持一个数据值的结果，锁存器34接着控制超过锁存中断器30-A的片段(在此状况下，为区段2的位线片段)上的位线值。一旦经设定，数据即保持在同一状态中，直至通过重新断开通过门33而主动地改变数据状态为止。因此，区段2的位线片段维持经锁存的值，即，由锁存中继器30-A来驱动区段2的位线片段。如果在区段2中输入的下一个数据值与先前数据相同，那么区段2的位线片段不需要放电，因为已经通过经锁存的值来驱动区段2位线。因此，所论述的结构具有历史效应，以使得如果所有锁存中继器30-A、30-B和30-C均断开，并且1将呈现于用于下一个操作循环的所有位线片段上，那么所述位线片段中没有一者将会再次放电。

一些存储器应用可适于利用此存储器的结构，因为或许有可能根据其预期的存取频率存储数据。因此，通过将具有高存取频率的数据存储于存储器的上半部中并且将具有较低预期存取频率的数据存储于下半部中，可达成比在随机数据存储的情况下可出现的功率节省大的功率节省。

注意，尽管论述是围绕位线，但本文中所论述的概念可适用于字线且适用于结合位线操作的字线。在这种布置中，将由片段控制器来将字线分段。片段控制器根据到达其的在地址字段(address field)外的单独控制而操作，从而将存储器的操作仅限于在特定时间存取的部分。

图4展示可有利地采用本发明的实施例的示例性无线通信系统400。出于说明的目的，图4展示三个远程单元420、430和450与两个基站440。将认识到，典型无线通信系统可具有多得多的远程单元与基站。远程单元420、430和450分别包括作为本发明实施例的改进的全摆幅(full-swing)存储器阵列425A、425B和425C，如下文进一步论述。图4展示从基站440到远程单元420、430和450的前向链路信号480与从远程单元420、430和450到基站440的反向链路信号490。

在图4中，远程单元420经展示为移动电话，远程单元430经展示为便携式计算机，且远程单元450经展示为无线本地环路系统中的固定位置远程单元。举例来说，所述远程单元可为手机、手持式个人通信系统(PCS)单元、如个人数据助理的便携式数据单元，或如仪表读取设备的固定位置数据单元。尽管图4说明根据本发明的教示的若干远程单元，但本发明不限于这些示例性说明的单元。本发明可适当地用于包括全摆幅存储器阵列的任何装置中。

尽管已阐述具体电路，但所属领域技术人员将了解，实践本发明并不需要所有所揭示的电路。此外，为保持集中于本发明，而未描述某些众所周知的电路。类似地，尽管描述在某些位置中提及逻辑“0”和逻辑“1”，但所属领域技术人员应了解，可在不影响本发明的操作的情况下切换逻辑值，并相应地调整电路的剩余部分。

尽管已详细地描述本发明及其优势，但应理解，可在不偏离如通过所附权利要求书界定的本发明的精神与范围的情况下在本文中进行各种改变、替代和变更。此外，本申请案的范围并不打算限于说明书中所描述的过程、机器、制造、物质组成、手段、方法以及步骤的特定实施例。如一般所属领域技术人员将容易从本案了解，可根据本发明利用目前现存或稍后将开发的执行与本文中所描述的对应实施例大体上相同的功能或达成与其大体上相同的结果的过程、机器、制造、物质组成、手段、方法或步骤。因此，所附权利要求书打算在其范围内包括这类过程、机器、制造、物质组成、手段、方法或步骤。

Claims (15)

1.一种存储器，其包含：

连续分段的位线，其用于对所述存储器进行数据存取；和

控制位线片段的锁存中继器，所述锁存中继器通过存储器地址的位和选自以下列表的限定符来控制：读取启用信号和写入启用信号，其中所述锁存中继器经配置以经启动以启用相关联的位线片段。

2.根据权利要求1所述的存储器，其进一步包含：

锁存器，其用于跨越多次存取而维持所述锁存中继器的状态。

3.一种电子存储器功率降低的方法，所述方法包含：

基于存储器存取的地址位而选择位线的片段；和

更新所述位线上的至少一个锁存中继器以大体上同时启用包括选定的位线片段的多个连续的位线片段。

4.根据权利要求3所述的方法，其进一步包含：

跨越多次存取而保持所述至少一个锁存中继器的更新值。

5.根据权利要求3所述的方法，其进一步包含：

除所述地址位之外，基于若干限定符而延迟所述选择。

6.根据权利要求3所述的方法，其进一步包含：

至少部分地基于所述地址位的最高有效位的值来控制所述至少一个锁存中继器。

7.一种电子存储器功率降低的方法，所述方法包含：

基于存储器地址的地址位而选择字线的片段；和

更新所述字线上的至少一个锁存中继器以大体上同时启用包括选定的字线片段的多个连续的字线片段。

8.根据权利要求7所述的方法，其进一步包含：

至少部分地基于所述地址位的最高有效位的值来控制所述至少一个锁存中继器。

9.一种存储器，其包含：

多个存储器阵列，所述存储器阵列适于存储数据；

多个连续分段的位线，其用于控制对所述存储器阵列中的区段的存取；和

至少一个锁存中继器，其定位于每一连续分段的位线中，所述锁存中继器包含可操作以用于跨越存储器循环而保持所述锁存中继器的状态的锁存器，其中所述锁存中继器通过所述存储器接收的存取地址的位来控制，且经配置以经启动以启用相关联的位线片段。

10.根据权利要求9所述的存储器，其进一步包含：

门，其用于启用所述锁存中继器，所述门对由所述存储器接收的所述存取地址的若干位作响应。

11.根据权利要求10所述的存储器，其进一步包含：

控制电路，其用于产生用于所述门的控制的信号，所述控制电路至少部分地根据由所述存储器接收的所述地址的至少一个位位置中所含有的值而操作，所述地址对应于目标区段。

12.根据权利要求11所述的存储器，其中所述控制电路可进一步操作以提供用于进一步控制所述门的启用的限定符。

13.根据权利要求9所述的存储器，其中所述锁存中继器包含：

一对门，其由传输开关分开，所述传输开关可操作以用于在启用所述锁存中继器时使来自所述门对中的第一者的数据能够通过所述门对中的第二者。

14.根据权利要求9所述的存储器，其进一步包含：

至少一个锁存中继器，其用于将连续的字线片段分开。

15.根据权利要求10所述的存储器，其进一步包含：

电路，其用于使所述锁存中继器能够针对大于一个的存储器存取循环保持在启用状态中。