JP2014056638A - 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 - Google Patents

Abstract

【課題】メモリ動作における電力消費の低減のための技術を提供する。
【解決手段】電力低減は、メモリの一部をセグメント化し、メモリがどこにアクセスされるべきかに依存した一定のメモリの部分のみをイネーブルにすることによって、電気的メモリ内において達成される。ビットラインは、第１のセグメントを超えるセグメントについてアドレス選択を制御するために、ラッチリピータを用いてセグメント化される。ラッチリピータは、メモリ読み取り／書き込みサイクルの完了において、それらの動作／非動作状態を維持するように許可される。これは、連続するサイクルで同じセグメントがアクセスされるときに、連続するイネーブルパルスを排除する。
【選択図】図２

Description

本開示は、電気的メモリ動作に関し、より具体的には、メモリ動作における電力消費（power consumption）の低減のためのシステム及び方法に関する。

電力消費は、電気的メモリ動作において重要である。電力消費は、２つのカテゴリーになる。すなわち、スタンバイ電力とダイナミック電力である。スタンバイ或いは静止（quiescent）モードでは、読み取り動作も書き込み動作も生じないため、メモリは最も少ない電力を使用する。ダイナミック電力消費は、メモリが読み取り及び／又は書き込みのためにアクセスされるときの切り替え中に生じる。

メモリの電力消費は、切り替え（switching）周波数を制限すること及び／又はラインキャパシタンスを低減することによって、低減することができる。なぜなら、
Ｐ＝ＣＶ²ｆＡ
であり、Ｐ＝ダイナミック電力、Ｃはラインキャパシタンス、Ｖは動作させられているラインに印加される電圧、ｆはメモリアクセスの周波数、Ａはアクティヴィティファクタ、すなわち、読み取り及び書き込みを通してのシステムサイクルとしての切り替え回数である。

たびたび、メモリの電力消費は、メモリをバンクに分割し、一度に１つのバンクのみをイネーブルにすることによって管理される。バンクを生成する１つの理由は、切り替えられるキャパシタンスの量を低減すること、及び切り替えアクティヴィティ（switching activity）を低減することであり、それはダイナミック電力の低減となる。メモリを高い周波数で動作させることが望ましいため、周波数は通常、非常に制御しにくい。動作の電圧を低減することは、ダイナミック電力を低減するために非常に大変な技術である。なぜなら、周波数の減少を伴った"cubic"効果に帰着するからである。しかしながら、電圧の低減は、パフォーマンスに強い影響を与える。信号のスウィングを制限することはダイナミック電力を低減することでもあるが、そのような設計は複雑である。アクティヴィティファクタを低減すること（サイクル毎にイベントを切り替えること）は、ダイナミック電力を低減するための他の効果的な技術であり、クロックゲーティング（gating）、ロジックの最適化、及び回路設計技術（バンキングはよい例である）に結び付けられている。これらの全てに加えて、信号の適切な遮蔽（shielding）（時間的、論理的及び物理的）は、特にワイドバス構造において、ダイナミックな電力セービング（power savings）となる。本発明は、これらの全ての技術を越えるものである。

電力低減（power reduction）は、ビットラインをセグメント化し、メモリがどこにアクセスされるべきかに依存した一定のビットラインセグメントのみをイネーブルにすることによって、電気的メモリ内で達成される。一態様では、ビットラインは、第１のセグメントを超える（beyond）セグメントについてアドレス選択を制御するために、ラッチリピータによってセグメント化される。ラッチリピータは、一態様では、それらのセグメントの状態を保持するために、メモリ読み取り／書き込みサイクルの完了において、それらの動作／非動作状態を維持するように許可される。これは、連続するサイクルで同じセグメントがアクセスされるときに、連続するイネーブルパルスを排除する。

一態様において、ビットラインがラッチリピータによって駆動されるセグメントを有するように、メモリへのデータアクセスのための少なくとも１つのセグメント化されたビットラインを有するメモリが開示される。一態様において、ラッチリピータのイネーブル／ディスエーブル状態は、メモリアドレスの一定のビットによって制御される。

一態様において、前記メモリの全てよりも少ない前記メモリが、一定のメモリアクセスについてポーリングされる（polled）ように、一定のセクタがセグメント化されるように、電力低減のためにメモリ動作がアレンジされる。任意のメモリプーリング（pooling）サイクルの間、アクセスされるアドレスに依存して、必要なメモリセグメントのみがイネーブルされることが可能である。

フォロウされる詳細な説明がより理解されるようにするため、前述したことは、本開示の特徴及び技術的効果をかなり広く概説している。追加の特徴及び効果は以後に述べられ、それはクレームの主題を形成する。開示された概念及び特別の態様は、本開示と同じ目的を実行するための他の構成を修正或いは設計するための基礎として、容易に用いられるかもしれないことが、当業者によって認識されるべきである。そのような等価な構成は、特許請求の範囲で明らかにされる発明の精神及び範囲から逸脱していないことが、当業者によって理解されるべきである。開示の特質であると信じられる新規な特徴、動作の機構及び方法についての両方は、さらなる目的及び効果とともに、添付の図面と関連して考えられるときに、以下の説明からより一層理解されるであろう。しかしながら、図面のそれぞれは、説明及び記述の目的だけのために提供され、本発明の制限の規定を意図するものでないことが、明確に理解されるべきである。

本開示のより完全な理解のために、添付の図面とともに以下の説明について言及がなされる。

図１は、先行技術の一般的なメモリを示したブロック図である。 図２は、少なくとも１つのラッチリピータを用いたセグメント化されたビットラインを示したブロック図である。 図３は、図２の実施形態で用いられたラッチリピータの一態様を示した回路図である。 図４は、本発明の実施形態が効果的に適用される例示的な無線通信システムを示したブロック図である。

図１は、先行技術の一般的なメモリ１０を示している。このメモリは、例えば、ＳＲＡＭ、ＤＲＡＭ、ＭＲＡＭ、その他のメモリタイプとすることができる。メモリ１０は、プリデコーダ１１等のプリデコーダ、デコーダ１３等のデコーダを用いて、典型的には構成される。メモリアレイ１２及び１４は、メモリセルを備えたアレイである。メモリアレイ１２及び１４は、多数のグローバルビットライン（１５は例である）からなり、それらは読み取り及び／又は書き込みのためかもしれない。

メモリは、上述したように、メモリのサイズ（ビットラインの長さ）及び電力に応じて、ダイナミック電力が消費される。ビットラインのキャパシタンスＣは、製造技術によって主として決定され、１ミクロン当たり約２５フェムトファラッドである。それ故、３００ミクロンのビットラインは、それに関連したキャパシタンスの７５フェムトファラッドを有する。したがって、７５ｆＦのキャパシタンスがスイッチングによる最小のキャパシタンスとなる。後述するように、電力消費を低減することは、所与のメモリアクセスに対して活性化されるメモリエレメントの数を選択的に変えることによって達成される。

図２は、メモリ２０内の少なくとも１つのラッチリピータ３０−Ａ、３０−Ｂ、３０−Ｃを用いた開示の一態様を示している。ラッチリピータ３０−Ａ、３０−Ｂ、３０−Ｃは、グローバルビットラインをセグメント化されたビットライン２５に分断するために用いられ、それによって、ビットラインのアクティブな長さ、したがってキャパシタンスを、いくつかのメモリサイクルに対して実効的に減少させる。キャパシタンスの減少は、メモリの電力消費の全体的な減少となる。

ラッチリピータデコーダ２３は、どのメモリアレイエレメントがアクセスされるかに依存して、どのラッチリピータ３０−Ａ、３０−Ｂ、３０−Ｃが所与の時間に活性化されるかを制御する。ラッチデコーダドライバ２２−Ａ、２２−Ｂ及び２２−Ｃは、ラッチリピータデコーダ２３の中に設けられる。ラッチデコーダドライバ２２−Ａ、２２−Ｂ及び２２−Ｃは、所与の時間にオンするリピータ３０−Ａ、３０−Ｂ、３０−Ｃをラッチする。デコーダドライバ２２−Ａ、２２−Ｂ及び２２−Ｃは、任意の時間に、ただ１つのラッチリピータ或いは複数のラッチリピータ３０−Ａ、３０−Ｂ、３０−Ｃをイネーブルにしてもよい。

示された実施形態では、メモリアレイ及びグローバルビットラインは、４セクタに分割されており、ビットラインセグメントは、３つのラッチリピータ３０−Ａ、３０−Ｂ、３０−Ｃによって分離されている。この実施形態におけるセクタ１についてのビットラインセグメントは常にオンであり、それ故にラッチリピータがセクタ１についてのセグメント化されたビットライン２５の中にある必要は必ずしもない。セクタ２におけるメモリエレメントをアクセスするためには、ラッチリピータ３０−Ａは活性化されなければならない。同様に、ラッチリピータ３０−Ｂはセクタ３へのメモリアクセスを制御し、ラッチリピータ３０−Ｃはセクタ４へのメモリアクセスを制御する。

図２は４つのセクタを示しているが、もちろん、ユーザーのニーズに依存して、メモリを任意の数のセクタに分割することができる。ビットラインキャパシタンスの低減は、このセクタ化のアプローチを用いて達成できるかもしれない。例えば、セクタ１へのアクセスだとすると、デコーダドライバ（例えば、２２−Ａ）はカットオフし、それ故にラッチリピータ３０−Ａまでのビットラインのキャパシタンスだけが生じる。もしセクタ２へのメモリアクセスを望むとすると、デコーダドライバ２２−Ａはラッチリピータ３０−Ａを活性化し、ラインキャパシタンスは増加する。セクタ３及び４へのアクセスは、デコーダドライバ２２−Ｂ及び／又は２２−Ｃがセクタ３或いは４へのアクセスのためにそれぞれラッチリピータ３０−Ｂ及び３０−Ｃを活性化するときに、キャパシタンスをより一層増加させる。

図２は、１つのセグメント化されたビットライン２５だけを示しているが、６４ビットのＩ／Ｏメモリについては、６４セットのビットラインのセットとなる。マルチポートメモリについては、各ポートに対して１セットのリソース（デコーダドライバ及びラッチリピータ）となる。シングルポートメモリは、読み取りのための１セットのセグメント化されたビットライン２５、及び書き込みのための１セットのセグメント化されたビットライン２５を有する。

デコーダドライバ２２−Ａ、２２−Ｂ、２２−Ｃ、及びラッチリピータ３０−Ａ、３０−Ｂ、及び３０−Ｃは、アクセス時間の遅延を生じ、電力を消費し、それ故にメモリの性能に影響を与え得る。しかしながら、性能は全体的に向上する。なぜなら、上述したように、ほとんどのアクセスはメモリの中間であろうことを統計は示している。さらに、導入された（introduced）各ラッチリピータ３０−Ａ、３０−Ｂ、３０−Ｃは、ビットラインの長さが短くなるため、ビットラインの遠い終端（far end）までの遅延を低減する。ラインの遅延は、Ｒ＊Ｃに比例する。Ｒ及びＣはいずれも、ラインの長さに反比例する。それ故、遅延はラインの長さの２乗に反比例する。ラインが半分に分けられたときは、この理由から、その遅延は実際に１／４になる。そのため、ラッチリピータ３０−Ａの使用によってスピードが増強される。

さらに、ラッチリピータ３０−Ａ、３０−Ｂ及び３０−Ｃは、ゲートに入力する信号のスロープを高め、それによって短絡（short circuit）を低減する。ゲート上の入力スロープは、プルアップ及びプルダウントランジスタの両方が同時に存在する状態での短絡に、デバイスがどのくらい長く置かれるかを決定する。典型的には、短絡電力は、ダイナミック電力全体の１０〜１５％と見積もられる。しかし、入力スロープが全く不十分であるとすると、短絡電力は支配的な要素となり得る。ラインをセグメントに分断し、リピータを付加することは、一般に各セクションの入力スロープを改善する。

ゲート及びリピータを付加することの不利益は、基板上に増加したスペースが必要となることである。しかしながら、４５ナノメートルから３２ナノメートルへと、及びより短く、技術が進歩するにしたがって、エリアの増加なしに追加のスペースを利用可能となる。

メモリアドレシングに基づくデコーダドライバ制御をここで説明する。動作において、各メモリは、メモリがアクセスされる毎に、アドレスビットの一定数を必要とする。例えば、８ビットアドレス構造を想定する。そのような構造は、ビットａ₀ からａ₇ を有し、それは２５６個のメモリ位置へのアクセスを可能にする。ビットａ₇ は、アドレスの最上位ビット（ＭＳＢ）である。もしビットａ₇ がゼロであれば、アクセスはセクタ１又は２となり、もしビットａ₇ が１であれば、アクセスはセクタ３又は４となる。それ故、もしＭＳＢが１であれば、信号はリード２０１−２、２０１−３上を送られ、ラッチリピータ３０−Ａ及び３０−Ｂを活性化する。ラッチリピータが実際に活性化されるか否かは、後述するように、リードＱ上を送られるクオリファイア（qualifier）信号に依存する。

アドレスは、典型的には読み取り或いは書き込みサイクルの初期に到達し（クロックエッジの立ち上がりの前）、それ故、システムプリデコーダ２１はセクタがアクセスされる時間の前に“知って”いる。この知見を用い、もしビットａ₇ が１であるとすると、プリデコーダ２１はデコーダドライバ２２−Ａ及び２２−Ｂ（及びそれらの関連したラッチリピータ３０−Ａ、３０−Ｂ）をイネーブルにするように準備することができ、デコーダドライバ２２−Ｃ（及びその関連したラッチリピータ３０−Ｃ）のイネーブルもさらに決定される。或いは、もしビットａ₇ がゼロであるとすると、デコーダドライバ２２Ａ及びその関連したラッチリピータ３０−Ｃだけがイネーブル可能となり、次の最上位ビットａ₆ の解析に基づいて、そのイネーブル状態が決定される。

ビットａ₆ を用いることにより、プリデコーダ２１は、デコーダドライバ２２−Ａ及び２２−Ｃ及び関連したラッチリピータ３０−Ａ、３０−Ｃの状態を決定する。ビットａ₆ の値は、ターゲットメモリアクセスが、ビットａ₇ によって選択されたセクタの上位或いは下位セクタにあるか否かを決定する。それ故、ビットａ₇ が１でビットａ₆ も１であると仮定すると、メモリアクセスがセクタ４となるため、デコーダドライバ２２−Ｃ及び関連するラッチリピータ３０−Ｃは、リード２０１−１上の信号を介してイネーブルとなる。同様に、ビットａ₇ がゼロでビットａ₆ もゼロであると仮定すると、ターゲットメモリアクセスがセクタ１となるため、イネーブルとなるデコーダドライバ及びラッチリピータはない。

１つの態様として、デコーダドライバ２２−Ａ、２２−Ｂ、及び２２−Ｃは、部分的にのみ、プリデコーダ２１からの、リード２０１−１、２０１−２、２０１−３上の信号によって、それぞれ制御される。不必要なスイッチングを避けるため、読み取り或いは書き込みイネーブル信号のようなクオリファイアは、種々のセクタをイネーブルにするためのアドレスビット関連信号に加えて、プリデコーダ２１からのリードＱを介して用いることができる。この実施形態では、デコーダドライバ２２−Ａ、２２−Ｂ、及び２２−ＣはＡＮＤゲートとすることができる。例えば、もし書き込みイネーブル信号及びアドレスビット信号が両方とも受け取られたとすると、デコーダドライバ２２−Ａ及びラッチリピータ３０−Ａはイネーブルとなる。もしクオリファイアが用いられないとすると、デコーダドライバ２２−Ａ、２２−Ｂ及び２２−Ｃは、ＡＮＤゲートよりもむしろインバータとすべきである。また、多数のメモリアクセスアレンジメントの任意の１つは、どのセクタを選択するかについて他の位置から直接情報を送ることを含んで、デコーダドライバ２２−Ａ、２２−Ｂ及び２２−Ｃを制御するために用いることができることに留意されたい。

図３は、図２の実施形態において用いられるラッチリピータ３０−Ａの一態様を示している。ラッチリピータ３０−Ａは、セグメント化されたビットライン２５のポイントＡ１とＡ２（図２）との間に設けられる。示されるように、リピータ３０−Ａは、直列の２つのインバータ３１、３２を備えている。また、パスゲート３３のようなスイッチに依存して開く或いは閉じるラッチ３４（２つのインバータ３５を含んでいる）が示されている。パスゲート３３は、セクタ２のためのデコーダドライバ２２−Ａから受け取られる制御ライン制御Ａ上の信号に応答して開閉する。ここで述べられる機能を実行するために用いることのできる他の構成のように、構成３０−Ａは例示のためにだけ示されていることに留意されたい。

動作において、ａ₇ が１である（そして、クオリファイア信号がアサート（assert）になっている）と仮定すると、ラッチリピータ３０−Ａはターンオンする。それ故、パスゲート３３は、制御ライン制御Ａから１信号を受け取る。応答において、パスゲート３３のＮチャネルは１となり、Ｐチャネルは０となり、ラッチリピータをオンにする。ラッチリピータのオンに伴い、セクタ１のビットラインセグメント上のデータは、セクタ２のためのビットラインセグメントに流れ、ラッチ３４もそのデータにアップデートする。

ラッチ３４がデータ値を保持する結果として、ラッチ３４はラッチリピータ３０−Ａを越える（beyond）セグメント上のビットライン値を制御する。このケースでは、セクタ２のビットラインセグメントである。一旦セットされると、パスゲート３３が再び開くことによってアクティブに変化するまで、データは同じ状態を維持する。その結果、セクタ２のビットラインセグメントはラッチされた値を維持する、すなわち、セクタ２のビットラインセグメントはラッチリピータ３０−Ａによって駆動される。もし、セクタ２に入力される次のデータ値が前のデータと同じであるとすると、セクタ２のビットラインセグメントは、セクタ２のビットラインがラッチされた値ですでに駆動されているため、放電する（discharge）必要はない。それ故、議論されている構成は、ラッチリピータ３０−Ａ、３０−Ｂ、及び３０−Ｃの全てが開いており、次の動作サイクルのための全てのビットラインセグメント上に１が現れるべきであり、ビットラインセグメントのいずれも再び放電されることがない、といったような履歴効果（history effect）を有している。

いくつかのメモリアプリケーションは、アクセスのその予想された（anticipated）周波数に応じてデータを記憶することを可能とする、このメモリの構成を利用するように適合されることができる。したがって、高いアクセス周波数を有するデータをメモリの上半分に記憶し、低い予想された（anticipated）アクセス周波数を有するデータを下半分に記憶することにより、ランダムなデータ記憶によって生じるよりも、大きな電力セービングを達成することができる。

議論はビットラインの周囲を中心にしたが、ここで議論したコンセプトは、ワードラインにも適用することができ、ビットラインとともに動作するワードラインにも適用することができる。そのようなアレンジメントにおいて、ワードラインはセグメントコントローラによってセグメント化される。セグメントコントローラは、アドレスフィールドの外から来る分離した制御から動作し、それにより、特定の時間にアクセスされた部分に対してのみメモリの動作を制限する。

図４は、本発明の実施形態が効果的に適用される例示的な無線通信システムを示している。例示の目的のため、図４は、３つのリモートユニット４２０、４３０及び４５０と、２つの基地局（base station）４４０を示している。典型的な無線通信システムは、より多くのリモートユニット及び基地局を有していることが認識されるであろう。リモートユニット４２０、４３０及び４５０はそれぞれ、改良されたフルスイングのメモリアレイ４２５Ａ、４２５Ｂ、及び４２５Ｃを含み、それらは、さらに以下で論じられるような本発明の実施形態である。図４は、基地局４４０及びリモートユニット４２０、４３０及び４５０からのフォワードリンク信号４８０と、リモートユニット４２０、４３０及び４５０から基地局４４０へのリバースリンク信号４９０を示している。

図４において、リモートユニット４２０は無線ローカルループシステム（wireless local loop system）における携帯電話（mobile telephone）として示され、リモートユニット４３０は無線ローカルループシステムにおけるポータブルコンピュータとして示され、リモートユニット４５０は無線ローカルループシステムにおける固定位置ローカルリモートユニット（fixed location remote unit）として示されている。例えば、リモートユニットは、セル電話（cell phones）、ハンドへルドパーソナルコミュニケーションシステム（ＰＣＳ）ユニット、パーソナルデータアシスタント等のポータブルデータユニット、或いはメータ読み取り装置（meter reading equipment）等の固定位置データユニット（fixed location data units）であるかもしれない。図４は、本発明の教示にしたがったリモートユニットを示しているが、本発明はこれらの例示的に示されたユニットに限定されない。本発明は、フルスイングのメモリアレイを含んだ任意のデバイスに適切に適用されるかもしれない。

特定の（specific）回路について示してきたが、開示された回路の全てが本発明を実行するために必要とされるわけではないことを、当業者によって認識されるであろう。さらに、本発明の焦点を維持するために、一定のよく知られた回路は述べられていない。同様に、説明は一定の位置における論理的（logical）「０」及び論理的（logical）「１」に言及したが、回路の残り（remainder）を適宜調整することで、本発明の動作に影響を与えることなく、論理値を切り替えることができることを当業者は認識する。

本発明及びその効果を詳細に説明してきたが、特許請求の範囲によって規定された発明の精神及び範囲から逸脱せずに、種々の変更、置き換え及び交換ができることを理解すべきである。さらに、本出願の範囲は、明細書で述べられている、プロセス、マシーン、製造（manufacture）、物質（matter）の構成（composition）、手段（means）、方法（methods）、及びステップの特定の態様に限定されないことが意図されている。当業者が開示から容易に認識されるように、ここで述べた対応する態様と実質的に同じ機能を実行し或いは実質的に同じ結果を達成する、現在存在する或いは将来開発される、プロセス、マシーン、製造、物質の構成、手段、方法、或いはステップは、本発明にしたがって用いられるかもしれない。したがって、特許請求の範囲が、そのようなプロセス、マシーン、製造、物質の構成、手段、方法、或いはステップを、その範囲に含むことが意図されている。

議論はビットラインの周囲を中心にしたが、ここで議論したコンセプトは、ワードラインにも適用することができ、ビットラインとともに動作するワードラインにも適用することができる。そのようなアレンジメントにおいて、ワードラインはセグメントコントローラによってセグメント化される。セグメントコントローラは、アドレスフィールドの外から来る分離した制御から動作し、それにより、特定の時間にアクセスされた部分に対してのみメモリの動作を制限する。
なお、上述した実施形態において、アドレスビットに加えて、一定のクオリファイアに基づいて選択することを遅延させるようにしてもよい。

本発明及びその効果を詳細に説明してきたが、特許請求の範囲によって規定された発明の精神及び範囲から逸脱せずに、種々の変更、置き換え及び交換ができることを理解すべきである。さらに、本出願の範囲は、明細書で述べられている、プロセス、マシーン、製造（manufacture）、物質（matter）の構成（composition）、手段（means）、方法（methods）、及びステップの特定の態様に限定されないことが意図されている。当業者が開示から容易に認識されるように、ここで述べた対応する態様と実質的に同じ機能を実行し或いは実質的に同じ結果を達成する、現在存在する或いは将来開発される、プロセス、マシーン、製造、物質の構成、手段、方法、或いはステップは、本発明にしたがって用いられるかもしれない。したがって、特許請求の範囲が、そのようなプロセス、マシーン、製造、物質の構成、手段、方法、或いはステップを、その範囲に含むことが意図されている。
以下、本願出願時の発明を付記する。
［１］メモリであって、
前記メモリへのデータアクセスのためのセグメント化されたビットラインを備え、
前記ビットラインは、ラッチリピータによって制御されるセグメントを有する
メモリ。
［２］前記ラッチリピータは、メモリアドレスの一定のビットによって制御される
［１］のメモリ。
［３］前記ラッチリピータは、クオリファイアによってさらに制御され、
前記クオリファイアは、読み取りイネーブル信号及び書き込みイネーブル信号のリストから選択される
［２］のメモリ。
［４］複数のアクセスにわたって前記ラッチリピータの状態を維持するためのラッチ
をさらに備えた［２］のメモリ。
［５］電気的メモリの電力低減の方法であって、前記方法は、
メモリアクセスのアドレスビットに基づいてビットラインのセグメントを選択することと、
選択されたビットラインセグメントをイネーブルにするために前記ビットライン上のラッチリピータをアップデートすることと、
を備えた方法。
［６］複数のアクセスにわたって前記ラッチリピータのアップデートされた値を保持すること、
をさらに備えた［５］の方法。
［７］前記アドレスビットに追加した一定のクオリファイアに基づいて前記選択することを遅延させること、
をさらに備えた［５］の方法。
［８］メモリ動作の方法であって、
前記メモリの全てよりも少ない前記メモリが、一定のメモリアクセスについてポーリングされる（polled）ように、前記メモリの一定のセクタをセグメント化することと、
メモリプーリング（pooling）サイクルの間に、必要なメモリセクタのみをイネーブルにすることと、
を備えた方法。
［９］前記セグメント化することは、
ビットラインを少なくとも２つのセグメントに分割すること
を備える［８］の方法。
［１０］ビットラインセグメントをイネーブルにするようにラッチリピータをイネーブルにすることをさらに備え、前記ラッチリピータは、受け取ったメモリアドレス位置の最上位ビットの値によって、少なくとも一部が制御される
［９］の方法。
［１１］前記セグメント化することは、
ワードラインを少なくとも２つのセグメントにセグメント化すること
を備える［８］の方法。
［１２］ワードラインセグメントをイネーブルにするようにラッチリピータをイネーブルにすることをさらに備え、前記ラッチリピータは、受け取ったメモリアドレス位置から分離して受け取られた信号によって、少なくとも一部が制御される
［１１］の方法。
［１３］メモリであって、
複数のメモリアレイであって、データを記憶するように適合された前記メモリアレイと、
前記メモリアレイへのアクセスを制御するための少なくとも１つのビットラインと、
前記ビットラインに位置する少なくとも１つのラッチリピータと、
を備えたメモリ。
［１４］前記ラッチリピータをイネーブルにするためのゲートであって、前記メモリによって受け取られたアクセスアドレスの一定のビットに応答するゲートを
さらに備えた［１３］のメモリ。
［１５］前記ゲートの制御のための信号を確立するための制御回路をさらに備え、前記制御回路は、少なくとも一部において、前記メモリで受け取られたアドレスの少なくとも１つのビット位置に含まれる値から動作し、前記アドレスはターゲットメモリアレイに対応している
［１４］のメモリ。
［１６］前記制御回路は、前記ゲートをイネーブルにすることをさらに制御するためにクオリファイアを供給するようにさらに動作可能である
［１５］のメモリ。
［１７］前記ラッチリピータは、
メモリサイクルにわたって前記ラッチリピータの状態を保持するために動作可能なラッチ
をさらに備える［１３］のメモリ。
［１８］前記ラッチリピータは、
伝達スイッチによって分離されるゲートのペアをさらに備え、
前記伝達スイッチは、前記ラッチリピータがイネーブルであるときに、前記ゲートペアの第１のペアからのデータを前記ゲートペアの第２のペアを通過させるために動作可能である
［１７］のメモリ。
［１９］前記メモリをワードラインセグメントに分離するための少なくとも１つのラッチリピータ
をさらに備えた［１３］のメモリ。
［２０］１つのメモリアクセス信号よりも長い間、前記ラッチリピータをイネーブルな状態に維持させるための回路
をさらに備えた［１４］のメモリ。

Claims (20)

1. メモリであって、
   前記メモリへのデータアクセスのためのセグメント化されたビットラインを備え、
   前記ビットラインは、ラッチリピータによって制御されるセグメントを有する
   メモリ。
2. 前記ラッチリピータは、メモリアドレスの一定のビットによって制御される
   請求項１のメモリ。
3. 前記ラッチリピータは、クオリファイアによってさらに制御され、
   前記クオリファイアは、読み取りイネーブル信号及び書き込みイネーブル信号のリストから選択される
   請求項２のメモリ。
4. 複数のアクセスにわたって前記ラッチリピータの状態を維持するためのラッチ
   をさらに備えた請求項２のメモリ。
5. 電気的メモリの電力低減の方法であって、前記方法は、
   メモリアクセスのアドレスビットに基づいてビットラインのセグメントを選択することと、
   選択されたビットラインセグメントをイネーブルにするために前記ビットライン上のラッチリピータをアップデートすることと、
   を備えた方法。
6. 複数のアクセスにわたって前記ラッチリピータのアップデートされた値を保持すること、
   をさらに備えた請求項５の方法。
7. 前記アドレスビットに追加した一定のクオリファイアに基づいて前記選択することを遅延させること、
   をさらに備えた請求項５の方法。
8. メモリ動作の方法であって、
   前記メモリの全てよりも少ない前記メモリが、一定のメモリアクセスについてポーリングされる（polled）ように、前記メモリの一定のセクタをセグメント化することと、
   メモリプーリング（pooling）サイクルの間に、必要なメモリセクタのみをイネーブルにすることと、
   を備えた方法。
9. 前記セグメント化することは、
   ビットラインを少なくとも２つのセグメントに分割すること
   を備える請求項８の方法。
10. ビットラインセグメントをイネーブルにするようにラッチリピータをイネーブルにすることをさらに備え、前記ラッチリピータは、受け取ったメモリアドレス位置の最上位ビットの値によって、少なくとも一部が制御される
    請求項９の方法。
11. 前記セグメント化することは、
    ワードラインを少なくとも２つのセグメントにセグメント化すること
    を備える請求項８の方法。
12. ワードラインセグメントをイネーブルにするようにラッチリピータをイネーブルにすることをさらに備え、前記ラッチリピータは、受け取ったメモリアドレス位置から分離して受け取られた信号によって、少なくとも一部が制御される
    請求項１１の方法。
13. メモリであって、
    複数のメモリアレイであって、データを記憶するように適合された前記メモリアレイと、
    前記メモリアレイへのアクセスを制御するための少なくとも１つのビットラインと、
    前記ビットラインに位置する少なくとも１つのラッチリピータと、
    を備えたメモリ。
14. 前記ラッチリピータをイネーブルにするためのゲートであって、前記メモリによって受け取られたアクセスアドレスの一定のビットに応答するゲートを
    さらに備えた請求項１３のメモリ。
15. 前記ゲートの制御のための信号を確立するための制御回路をさらに備え、前記制御回路は、少なくとも一部において、前記メモリで受け取られたアドレスの少なくとも１つのビット位置に含まれる値から動作し、前記アドレスはターゲットメモリアレイに対応している
    請求項１４のメモリ。
16. 前記制御回路は、前記ゲートをイネーブルにすることをさらに制御するためにクオリファイアを供給するようにさらに動作可能である
    請求項１５のメモリ。
17. 前記ラッチリピータは、
    メモリサイクルにわたって前記ラッチリピータの状態を保持するために動作可能なラッチ
    をさらに備える請求項１３のメモリ。
18. 前記ラッチリピータは、
    伝達スイッチによって分離されるゲートのペアをさらに備え、
    前記伝達スイッチは、前記ラッチリピータがイネーブルであるときに、前記ゲートペアの第１のペアからのデータを前記ゲートペアの第２のペアを通過させるために動作可能である
    請求項１７のメモリ。
19. 前記メモリをワードラインセグメントに分離するための少なくとも１つのラッチリピータ
    をさらに備えた請求項１３のメモリ。
20. １つのメモリアクセス信号よりも長い間、前記ラッチリピータをイネーブルな状態に維持させるための回路
    をさらに備えた請求項１４のメモリ。

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