JP2001084769A

JP2001084769A - 記憶装置

Info

Publication number: JP2001084769A
Application number: JP25445199A
Authority: JP
Inventors: Masayoshi Usami; 公良宇佐美; Naoyuki Kawabe; 直之河▲邉▼; Takeshi Kitahara; 健北原; Naohito Kojima; 直仁小島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-08
Filing date: 1999-09-08
Publication date: 2001-03-30

Abstract

(57)【要約】【課題】この発明は、ワード線、ビット線ならびにセ
ンスアンプにおける消費電力を削減して、低消費電力化
ならびにアクセス動作の高速化を達成することを課題と
する。【解決手段】この発明は、Ｎビットのビット幅を有す
るメモリにおいて、ワード線を下位側ｎ（ｎ＜Ｎ）ビッ
トのワード線ＷＬ＿Ｌと上位側（Ｎ−ｎ）ビットのワー
ド線ＷＬ＿Ｈとに分割して選択制御し、それぞれのワー
ド線ＷＬ＿Ｌ、ＷＬ＿Ｈに対応してセンスアンプ５，６
も活性化制御するように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯情報機器等に
搭載される低消費電力ＬＳＩに使用される記憶装置に関
する。

【０００２】

【従来の技術】従来のメモリでは、図４に示すように、
読み出し動作時に与えられたアドレスに対して、アドレ
スデコーダ１００でワード線１０１を１つ選択し、該ワ
ード線１０１に接続されているメモリセル１０２中のデ
ータをビット線１０３に読み出して、センスアンプ１０
４を通して出力する方式が採られている。このような読
み出し方式においては、読み出し動作を行う際に電力を
消費するが、一般にワード線およびビット線の充放電に
よる消費電力、さらにセンスアンプの消費電力が、メモ
リ全体の消費電力の中で大きな比率を占めている。

【０００３】メモリの低消費電力化を図る手段として
は、ビット線の充放電による消費電力を削減する方式が
ある。この方式を採用したメモリの構成を図５に示す。
同図に示す方式では、ビット線１０５を多数のセクショ
ンに分割し、セクション間をアナログスイッチ１０６で
接続する。アナログスイッチ１０６は、例えば図６に示
すようにゲート端子にアドレス信号が与えられたＦＥＴ
（電界効果トランジスタ）により構成される。所望のメ
モリセル１０７を読み出す際には、そのメモリセルが接
続しているビット線セクションと、センスアンプ１０８
との間のすべてのアナログスイッチ１０６をオンにす
る。それ以外のアナログスイッチ１０６はすべてオフに
する。アナログスイッチ１０６がオフになった部分のビ
ット線セクションは充放電が行われないので、ビット線
での充放電電力を低減させることがてきる。なお、この
手法では、どのアナログスイッチ１０６をオンにするか
の制御が、アドレス信号によって行える点が特徴であ
る。

【０００４】しかるに、以上述べた従来手法では、ビッ
ト線の充放電による消費電力は低減できるものの、ワー
ド線の充放電による消費電力、さらにセンスアンプの消
費電力は低減できないという問題があった。特に、Ｎビ
ットのビット幅を持つメモリにおいて、読み出しの際
に、Ｎビット中の下位ｎビット（ｎ＜Ｎ）の記憶データ
だけが必要な場合でも、Ｎビットすべてを読み出し、上
位（Ｎ−ｎ）ビットのデータは使わずに捨てていた。こ
れは結果的に、ワード線およびセンスアンプでの無駄な
電力消費を引き起こしていたが、上述した従来方式の抱
える問題点のために、無駄な電力消費を削減することが
できなかった。このようなメモリが携帯機器向けＬＳＩ
等にオンチップ化される場合には、バッテリー寿命を短
くしてしまうという問題があった。

【０００５】

【発明が解決しようとする課題】以上説明したように、
従来のメモリにおいて、記憶データをｎ（ｎ＜Ｎ）ビッ
トしか読み出さない場合にあっても、Ｎビットの記憶デ
ータすべてを読み出していたので、ワード線ならびにセ
ンスアンプにおいて無駄な電力消費を招いていた。この
ため、バッテリーを電源とする携帯機器等に搭載される
ＬＳＩに要求される、消費電力のより一層の削減が困難
になるといった不具合を招いていた。

【０００６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、ワード線、ビ
ット線ならびにセンスアンプにおける消費電力を削減し
て、低消費電力化ならびにアクセス動作の高速化を達成
し得る記憶装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、記憶データがＮビッ
ト幅の記憶装置において、下位ｎ（ｎ＜Ｎ）ビットのメ
モリセルに接続された第１のワード線と、前記第１のワ
ード線に接続されたメモリセルの下位ｎビットに対応し
た上位（Ｎ−ｎ）ビットのメモリセルに接続された第２
のワード線と、前記第１のワード線が選択された時に、
制御信号に基づいて前記第２のワード線を選択制御する
ワード線選択制御回路と、前記第１のワード線が選択さ
れた時に、前記第１のワード線に接続されたメモリセル
の記憶データを読み出す第１のセンスアンプと、前記ワ
ード線選択制御回路によって前記第２のワード線が選択
された時に、前記第２のワード線に接続されたメモリセ
ルの記憶データを読み出す第２のセンスアンプとを有す
ることを特徴とする。

【０００８】第２の手段は、前記第１の手段において、
前記ワード線選択制御回路によって前記第２のワード線
が選択された時に、前記制御信号にしたがって前記第２
のセンスアンプを活性化し、前記ワード線選択制御回路
によって前記第２のワード線が非選択された時に、前記
制御信号にしたがって前記第２のセンスアンプを非活性
化するセンスアンプ活性化制御回路を有することを特徴
とする。

【０００９】第３の手段は、前記第１又は第２の手段に
おいて、前記ワード線選択制御回路は、一方の入力が前
記第１のワード線に接続され、他方の入力に前記制御信
号が与えられ、出力が前記第２のワード線に接続された
アンドゲートからなることを特徴とする。

【００１０】第４の手段は、前記第２又は第３の手段に
おいて、前記センスアンプ活性化制御回路は、一方の入
力に前記第１のセンスアンプを活性化制御するイネーブ
ル信号が与えられ、他方の入力に前記制御信号が与えら
れ、出力がセンスアンプを活性化制御するイネーブル信
号として前記第２のセンスアンプに与えられるアンドゲ
ートからなることを特徴とする。

【００１１】第５の手段は、前記第１，２，３又は４の
手段において、前記制御信号は、記憶装置と同一のチッ
プに形成されたＣＰＵ又は制御回路によって生成されて
なることを特徴とする。

【００１２】第６の手段は、前記第５の手段において、
前記ＣＰＵ又は制御回路は、記憶装置から記憶データを
読み出す命令をデコードして得られる読み出しデータの
ビット幅に応じて設定される前記制御信号を保持する保
持回路を備えてなることを特徴とする。

【００１３】第７の手段は、前記第６の手段において、
前記ＣＰＵ又は制御回路はパイプライン制御され、命令
デコードステージで得られて保持された前記制御信号
は、後続のパイプラインステージに対応した保持回路に
送られて保持され、メモリアクセスステージに対応した
保持回路に保持された前記制御信号が前記ワード線選択
制御回路ならびにセンスアンプ活性化制御回路に与えら
れてなることを特徴とする。

【００１４】

【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。

【００１５】図１はこの発明の一実施形態に係る記憶装
置の構成を示す図である。図１において、この実施形態
の記憶装置は、Ｎビットのビット幅を有する記憶装置で
あって、下位ｎ（ｎ＜Ｎ）ビットのメモリセル１に接続
されてアドレスデコーダ２から与えられるアドレスにし
たがって選択されるワード線ＷＬ＿Ｌと、ワード線ＷＬ
＿Ｌに接続されたメモリセル１の下位ｎビットに対応し
た上位（Ｎ−ｎ）ビットのメモリセル１に接続されたワ
ード線ＷＬ＿Ｈと、ワード線ＷＬ＿Ｌが選択された時
に、制御信号ＣＮＴに基づいてワード線ＷＬ＿Ｈを選択
制御するワード線選択制御回路となるアンド（ＡＮＤ）
ゲート３と、ワード線ＷＬ＿Ｌが選択された時に、ワー
ド線ＷＬ＿Ｌに接続されたメモリセル１からビット線４
に与えられた記憶データを読み出すセンスアンプ５と、
ワード線ＷＬ＿Ｈが選択された時に、ワード線ＷＬ＿Ｈ
に接続されたメモリセル１の記憶データを読み出すセン
スアンプ６と、ワード線ＷＬ＿Ｈが選択された時に、制
御信号ＣＮＴにしたがってセンスアンプ６を活性化し、
ワード線ＷＬ＿Ｈが非選択された時に、制御信号ＣＮＴ
にしたがってセンスアンプ６を非活性化するセンスアン
プ活性化制御回路となるＡＮＤゲート７を備えて構成さ
れている。

【００１６】下位ｎビット（ｎ＜Ｎ）のメモリセル１に
接続するワード線ＷＬ＿Ｌは、一端がアドレスデコーダ
２に接続され、他端がＡＮＤゲート３の入力端子に接続
されている。一方、上位（Ｎ−ｎ）ビットのメモリセル
１に接続するワード線ＷＬ＿Ｈは、一端がＡＮＤゲート
３の出力端子に接続されている。上述のようにＡＮＤゲ
ート３の一方の入力端子にはワード線ＷＬ＿Ｌを接続す
るが、ＡＮＤゲート３の他方の入力端子には制御信号Ｃ
ＮＴが与えられる。ＡＮＤゲート７は、一方の入力端子
にセンスアンプ５を活性化制御するセンスアンプイネー
ブル信号が与えられ、他方の入力端子には制御信号ＣＮ
Ｔが与えられ、出力端子からセンスアンプ６を活性化制
御するイネーブル信号を出力する。なお、ＡＮＤゲート
７を削除してセンスアンプ５に入力されるセンスアンプ
イネーブル信号を直接センスアンプ６に与えるようにし
てもよい。

【００１７】このような構成において、下位ｎビットの
記憶データのみを読み出す時には、制御信号ＣＮＴを
“Ｌｏｗ”にすることにより、上位（Ｎ−ｎ）ビットの
ワード線ＷＬ＿Ｈを“Ｌｏｗ”レベルに固定する。一
方、Ｎビット全体を読み出す時には、制御信号ＣＮＴを
“Ｈｉｇｈ”にすることにより、上位（Ｎ−ｎ）ビット
のワード線ＷＬ＿Ｈを選択する。さらに、センスアンプ
５、６の活性化／非活性化を制御するセンスアンプイネ
ーブル信号に関しても、センスアンプ５に与えられるセ
ンスアンプイネーブル信号と制御信号ＣＮＴとを入力と
するＡＮＤゲート７の出力によりセンスアンプ６のセン
スアンプイネーブル信号を生成する。下位ｎビットのみ
を読み出す時には、制御信号ＣＮＴを“Ｌｏｗ”にする
ことにより、上位（Ｎ−ｎ）ビットのビット線４に接続
するセンスアンプ６を非活性にする。一方、Ｎビット全
体を読み出す時には、制御信号ＣＮＴを“Ｈｉｇｈ”に
することにより、上位（Ｎ−ｎ）ビットのセンスアンプ
６を活性化させる。

【００１８】以上述べたように、Ｎビット幅のメモリに
おいて、下位ｎビットのみ読み出す時には、上位（Ｎ−
ｎ）ビットのメモリセル１を駆動するワード線ＷＬ＿Ｈ
が“Ｌｏｗ”レベルのまま固定されるので、ワード線の
無駄な充放電を抑えるこができ低電力化が達成できる。
また、それに伴い、上位（Ｎ−ｎ）ビットのビット線４
はプリチャージされたまま放電されないので、ビット線
４での無駄な充放電を抑えることができ低電力化が達成
できる。さらに、上位（Ｎ−ｎ）ビットのセンスアンプ
６での無駄な電力消費を抑えることができる。

【００１９】一方、以上述べた手法においては、読み出
し動作の高速化が図れる。すなわち、図４ならびに図５
に示す従来のメモリの読み出し方式では、ビット幅Ｎの
大きいメモリを実現する場合には、ワード線の長さが長
くなり、遅延時間を増大させてしまうという問題があっ
た。ワード線長が長くなると、ワード線の配線抵抗Ｒお
よび配線容量Ｃの積に比例する遅延時間（ＲＣ遅延）が
大きくなるだけでなく、ワード線の信号波形がなまるの
で、結果的に読み出し動作速度を低下させてしまう。こ
れに対して、この実施形態では、ワード線の途中にＡＮ
Ｄゲート３が設けられているため、ワード線はそれぞれ
（Ｎ−ｎ）ビット分の長さ、およびｎビット分の長さと
なり、上記Ｎビット全体の長さに比較して短くなる。し
たがって、ワード線のＲＣ遅延が小さくなり、ワード線
の信号波形のなまりも小さくなるので、読み出し動作の
高速化が可能となる。

【００２０】図２はこの発明の他の実施形態に係る記憶
装置の構成を示す図である。図２において、この実施形
態の特徴とするところは、前記図１に示すメモリ１１を
このメモリ１１と同一の半導体チップ１２上に構成され
たＣＰＵコア１３又は制御回路１４によりアクセス制御
するようにしたことにある。

【００２１】メモリ１１、ＣＰＵコア１３又は制御回路
１４が、同一の半導体チップ１２上に形成される場合
は、以下に説明するように上記実施形態は非常に実現し
やすい。メモリ１１は例えばＣＰＵコア１３によりアク
セス制御され、ＣＰＵコア１３は、図２に示すように代
表的な５段のパイプラインで制御される場合を一例とし
て説明する。５段のパイプラインは、命令メモリから命
令を読み込む命令フェッチ・ステージ、命令を解読する
命令デコード・ステージ、命令を実行する実行ステー
ジ、データメモリをアクセスするメモリアクセス・ステ
ージ、ならびに汎用レジスタにデータを書き込むレジス
タ書きこみステージから構成される。命令デコード・ス
テージ、実行ステージ、及びメモリアクセス・ステージ
の各パイプラインステージには、それぞれ対応してメモ
リ制御フリップフロップ（Ｆ／Ｆ）１５〜１７が設けら
れている。メモリ制御Ｆ／Ｆ１５の内容はパイプライン
の流れに対応してメモリ制御Ｆ／Ｆ１６に与えられ、メ
モリ制御Ｆ／Ｆ１６の内容はパイプラインの流れに対応
してメモリ制御Ｆ／Ｆ１７に与えられ、メモリ制御Ｆ／
Ｆ１７の出力を上述した制御信号ＣＮＴとしている。

【００２２】次に、ＣＰＵコア１３が基本データ長Ｎビ
ットのデータメモリ１１からデータを読み出す場合の動
作について説明する。この動作は、ＣＰＵコア１３のＬ
ＯＡＤ（ロード）命令を実行することによって行われ
る。データメモリ１１に格納されているデータには２種
類あるとし、一つはデータ長がＮビットのデータ、もう
一つはデータ長がＮビットより短いｎビット（ｎ＜Ｎ）
のデータであるとする。また、ｎビットのデータは、Ｎ
ビット幅のメモリの下位ｎビットに格納されているもの
とする。ＣＰＵコア１１が命令デコード・ステージでＬ
ＯＡＤ命令をデコードすると、メモリ１１をアクセスす
る際のデータビット幅が判明する。もし、データビット
幅がｎビットと判明したなら、メモリ制御Ｆ／Ｆ１５に
“Ｌｏｗ”のデータをセットする。それ以外の場合に
は、メモリ制御Ｆ／Ｆ１５には“Ｈｉｇｈ”のデータを
セットする。

【００２３】ＬＯＡＤ命令の処理が実行ステージに移る
のに同期して、メモリ制御Ｆ／Ｆ１５内のデータを、メ
モリ制御Ｆ／Ｆ１６に移す。実行ステージでは、アクセ
スするメモリ１１のアドレスを算出する。次に、ＬＯＡ
Ｄ命令の処理がメモリアクセス・ステージに移行するの
に同期して、メモリ制御Ｆ／Ｆ１６内のデータを、メモ
リ制御Ｆ／Ｆ１７に移す。メモリアクセス・ステージで
は、先の実行ステージで算出されたアドレスを用いて、
メモリ１１の読み出しを行う。この時、制御信号ＣＮＴ
には、メモリ制御Ｆ／Ｆ１７に格納されている値が出力
される。すなわち、上述したように、読み出しを行うデ
ータのビット幅がｎビットならば“Ｌｏｗ”が制御信号
ＣＮＴとして出力され、それ以外の場合には“Ｈｉｇ
ｈ”が制御信号ＣＮＴとして出力される。

【００２４】これによって、ビット幅がｎビットのデー
タをメモリ１１から読み出す場合には、制御信号ＣＮＴ
が“Ｌｏｗ”となるため、上位（Ｎ−ｎ）ビットのワー
ド線ＷＬ＿Ｈ、及びビット線４での充放電を抑えること
ができ、無駄な電力消費を抑えることができる。同時
に、制御信号ＣＮＴが“Ｌｏｗ”であるがゆえに、上位
（Ｎ−ｎ）ビットのセンスアンプ６を非活性にすること
ができ、センスアンプ６での無駄な電力消費を抑えるこ
とができる。一方、ビット幅がＮビットのデータをメモ
リ１１から読み出す場合には、制御信号ＣＮＴが“Ｈｉ
ｇｈ”となるため、上位（Ｎ−ｎ）ビットならびに下位
ｎビットの、ワード線ＷＬ＿Ｌ、ＷＬ＿Ｈ、ビット線
４、及びセンスアンプ５、６が動作し、Ｎビットのデー
タが正しく読み出される。

【００２５】図３はこの発明のさらに他の実施形態に係
る記憶装置の構成を示す図である。図３において、この
実施形態のメモリ２１の特徴は、前記図２に示す実施形
態において、上位側のワード線ＷＬ＿Ｈを選択制御する
ＡＮＤゲート３に代えて選択制御回路２２を用いたこと
にある。選択制御回路２２は、制御信号がゲート端子に
与えられたＮチャネルのＦＥＴと制御信号ＣＮＴがイン
バータ２３を介して反転された信号ＣＮＴ＿ｂａｒがゲ
ート端子に与えられたＰチャネルのＦＥＴが並列接続さ
れて上位側のワード線ＷＬ＿Ｈと下位側のワード線ＷＬ
＿Ｌとの間に挿入されたトランスファゲートと、信号Ｃ
ＮＴ＿ｂａｒがゲート端子に与えられワード線ＷＬ＿Ｈ
と接地電位との間に接続されたＮチャネルのＦＥＴとか
ら構成される。

【００２６】メモリ２１の読み出し動作において、下位
ｎビットのみ読み出す時には、制御信号ＣＮＴを“Ｌｏ
ｗ”にすることにより、上位（Ｎ−ｎ）ビットのワード
線ＷＬ＿Ｈが“Ｌｏｗ”レベルに固定される。一方、Ｎ
ビット全体を読み出す時には、制御信号ＣＮＴを“Ｈｉ
ｇｈ”にすることにより、選択制御回路２２を介して上
位側のワード線ＷＬ＿Ｈと下位側のワード線ＷＬ＿Ｌと
が接続され、上位（Ｎ−ｎ）ビット及び下位ビットのワ
ード線ＷＬ＿Ｈ、ＷＬ＿Ｌがともに活性化される。これ
により、ワード線の無駄な充放電を抑えることができ低
電力化が達成できる。また、先の実施形態と同様に読み
出し動作を高速化することができる。

【００２７】

【発明の効果】以上説明したように、この発明によれ
ば、ワード線、ビット線、ならびにセンスアンプにおけ
る無駄な電力消費を抑えることができるため、消費電力
の小さいメモリを実現できる。さらに、ワード線の遅延
時間を減少させることができるため、メモリの高速化が
実現できる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る記憶装置の構成を示
す図である。

【図２】本発明の他の実施形態に係る記憶装置の構成を
示す図である。

【図３】本発明の更に他の実施形態に係る記憶装置の構
成を示す図である。

【図４】従来の記憶装置の構成を示す図である。

【図５】従来の他の記憶装置の構成を示す図である。

【図６】図５に示すアナログスイッチの構成を示す図で
ある

【符号の説明】

１メモリセル２アドレスデコーダ３，７ＡＮＤゲート４ビット線５，６センスアンプ１１，２１メモリ１２半導体チップ１３ＣＰＵコア１４制御回路１５，１６，１７メモリ制御フリップフロップ２２選択制御回路２３インバータＷＬ＿Ｌ，ＷＬ＿Ｈワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者北原健神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者小島直仁神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5B015 HH01 JJ03 JJ21 KA27 KB23 PP01

Claims

【特許請求の範囲】

【請求項１】記憶データがＮビット幅の記憶装置にお
いて、下位ｎ（ｎ＜Ｎ）ビットのメモリセルに接続された第１
のワード線と、前記第１のワード線に接続されたメモリセルの下位ｎビ
ットに対応した上位（Ｎ−ｎ）ビットのメモリセルに接
続された第２のワード線と、前記第１のワード線が選択された時に、制御信号に基づ
いて前記第２のワード線を選択制御するワード線選択制
御回路と、前記第１のワード線が選択された時に、前記第１のワー
ド線に接続されたメモリセルの記憶データを読み出す第
１のセンスアンプと、前記ワード線選択制御回路によって前記第２のワード線
が選択された時に、前記第２のワード線に接続されたメ
モリセルの記憶データを読み出す第２のセンスアンプと
を有することを特徴とする記憶装置。
【請求項２】前記ワード線選択制御回路によって前記
第２のワード線が選択された時に、前記制御信号にした
がって前記第２のセンスアンプを活性化し、前記ワード
線選択制御回路によって前記第２のワード線が非選択さ
れた時に、前記制御信号にしたがって前記第２のセンス
アンプを非活性化するセンスアンプ活性化制御回路を有
することを特徴とする請求項１記載の記憶装置。
【請求項３】前記ワード線選択制御回路は、一方の入
力が前記第１のワード線に接続され、他方の入力に前記
制御信号が与えられ、出力が前記第２のワード線に接続
されたアンドゲートからなることを特徴とする請求項１
又は２記載の記憶装置。
【請求項４】前記センスアンプ活性化制御回路は、一
方の入力に前記第１のセンスアンプを活性化制御するイ
ネーブル信号が与えられ、他方の入力に前記制御信号が
与えられ、出力がセンスアンプを活性化制御するイネー
ブル信号として前記第２のセンスアンプに与えられるア
ンドゲートからなることを特徴とする請求項２又は３記
載の記憶装置。
【請求項５】前記制御信号は、記憶装置と同一のチッ
プに形成されたＣＰＵ又は制御回路によって生成されて
なることを特徴とする請求項１，２，３又は４記載の記
憶装置。
【請求項６】前記ＣＰＵ又は制御回路は、記憶装置か
ら記憶データを読み出す命令をデコードして得られる読
み出しデータのビット幅に応じて設定される前記制御信
号を保持する保持回路を備えてなることを特徴とする請
求項５記載の記憶装置。
【請求項７】前記ＣＰＵ又は制御回路はパイプライン
制御され、命令デコードステージで得られて保持された
前記制御信号は、後続のパイプラインステージに対応し
た保持回路に送られて保持され、メモリアクセスステー
ジに対応した保持回路に保持された前記制御信号が前記
ワード線選択制御回路ならびにセンスアンプ活性化制御
回路に与えられてなることを特徴とする請求項６記載の
記憶装置。