JP2004079077A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2004079077A JP2004079077A JP2002237926A JP2002237926A JP2004079077A JP 2004079077 A JP2004079077 A JP 2004079077A JP 2002237926 A JP2002237926 A JP 2002237926A JP 2002237926 A JP2002237926 A JP 2002237926A JP 2004079077 A JP2004079077 A JP 2004079077A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- circuit
- block
- data
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000011144 upstream manufacturing Methods 0.000 claims abstract description 18
- 230000003213 activating effect Effects 0.000 claims abstract description 8
- 230000004913 activation Effects 0.000 claims description 34
- 238000010586 diagram Methods 0.000 description 18
- 230000002779 inactivation Effects 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000008054 signal transmission Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000255777 Lepidoptera Species 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
【解決手段】半導体記憶装置は、複数のメモリブロックに夫々対応して設けられる複数のデータバスと、該複数のメモリブロックに夫々対応して設けられ該データバスのデータを中継することで該複数のデータバスを直列に接続する複数のバッファ回路と、該複数のメモリブロックに夫々対応する複数のブロック選択信号を出力し1つのブロック選択信号をアサートすることで1つのメモリブロックを選択活性化するブロック活性化回路と、該複数のメモリブロックに夫々対応して設けられ、対応するブロック選択信号がアサートされる場合或いは該データバス上流方向にある隣のメモリブロックにおいてバッファ回路が活性化される場合に、対応するバッファ回路を活性化させるバッファ制御回路を含む。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは複数のメモリブロックを有する半導体記憶装置に関する。
【従来の技術】
半導体記憶装置においては、メモリセル配列から読み出されるデータはデータバスを介して出力回路に供給され、出力回路から出力端子を介して外部に出力される。データバスは一般に長距離配線となる場合が多く、特にメモリセル配列が複数のブロックから構成され各ブロックからの出力をデータバスで直列に接続するような場合には、データバス長が長くなることによる信号伝達時間の遅れが問題となる。
【0002】
データバスの信号遅延時間は、データバスのドライバ能力とデータバス配線のCR時定数により決まる。従って信号遅延時間を短くするためには、ドライバ能力を大きくしたり、配線幅を太くしてR(抵抗)を小さくしたり、隣接配線との距離を大きくしてC(容量)を小さくすることが考えられる。一般にドライバ能力を上げることによる信号伝達時間短縮には限界があり、配線幅や配線間隔を大きくすることが必要になるが、この場合配線領域が増大し、その結果チップ面積が大きくなるという問題があった。
【0003】
これらの問題を解決するために、特開昭58−199490は、データバスを中継バッファにより分割して配線遅延を低減する技術を開示している。
【発明が解決しようとする課題】
上記特開昭58−199490に記載の技術では、複数のメモリブロックに対応する複数の分割データバスを、中継バッファを介して多段に接続する。各メモリブロックに対応する分割データバスは直列に接続されるので、データ出力のあるメモリブロックの段及びその下流においてのみ中継バッファを駆動し、上流では中継バッファを停止する必要がある。これを実現するために、ブロックアドレスのOR論理を求める回路を設け、この回路の働きによりデータ出力のある段より下流(出力側)の中継バッファのみをイネーブルにしている。
【0004】
この構成では、アドレスのOR論理を求める回路及びアドレス配線を新たに設ける必要があり、チップ面積や動作電流が増大してしまう。また仕様の変更に応じてアレイ構成を変えるメモリマクロにおいては、ブロックを何個接続するかによって、アドレスによるバッファ指定回路及び配線を変更する必要があり、同一の回路で仕様変更に対応することが出来ない。
【0005】
以上を鑑みて本発明は、多段にデータバスを接続する構成においてチップ面積及び動作電流の観点から効率的なバッファ駆動制御が可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、複数のメモリブロックと、該複数のメモリブロックに夫々対応して設けられる複数のデータバスと、該複数のメモリブロックに夫々対応して設けられ該データバスのデータを中継することで該複数のデータバスを直列に接続する複数のバッファ回路と、該複数のメモリブロックに夫々対応する複数のブロック選択信号を出力し1つのブロック選択信号をアサートすることで1つのメモリブロックを選択活性化するブロック活性化回路と、該複数のメモリブロックに夫々対応して設けられ、対応するブロック選択信号がアサートされる場合或いは該データバス上流方向にある隣のメモリブロックにおいてバッファ回路が活性化される場合に、対応するバッファ回路を活性化させるバッファ制御回路を含むことを特徴とする。
【0006】
上記半導体記憶装置においては、データバスに中継バッファを挿入することにより、データバスの配線幅や配線ピッチを広げることなくデータ転送を高速化することが出来ると共に、ブロック活性化のためのブロック選択信号をそのまま利用して、中継バッファ回路の活性/非活性を制御する。従って、チップ面積及び動作電流に関して効率的なバッファ駆動制御が可能となる。
【0007】
また本発明の別の側面によれば、半導体記憶装置は、複数のメモリブロックと、該複数のメモリブロックに夫々対応して設けられる複数のデータバスと、該複数のメモリブロックに夫々対応して設けられ該データバスのデータを中継することで該複数のデータバスを直列に接続する複数のバッファ回路と、 該複数のメモリブロックに夫々対応する複数のブロック選択信号を出力し1つのブロック選択信号をアサートすることで1つのメモリブロックを選択活性化するブロック活性化回路と、該複数のメモリブロックに夫々対応して設けられ、対応するブロック選択信号がアサートされる場合のみ対応するバッファ回路を非活性とすると共にそれ以外の場合には該対応するバッファ回路を活性化状態に維持するバッファ制御回路を含むことを特徴とする。
【0008】
上記半導体記憶装置においては、メモリブロックからのデータ出力時には、データ出力するブロックの直ぐ上流側に設けられるバッファ回路だけを非活性化し、他のバッファ回路は活性化しておく。またデータ出力時以外の時には、バッファ回路を常時活性化しておく。これによって、データ出力時以外の時でもデータバスのデータが浮遊状態となることはなく、バッファ回路等に貫通電流が流れることは無い。従って、データバスのデータをHIGH或いはLOW状態に保持するためのデータ保持回路等を用いる必要が無く、チップ面積及び動作電流に関して効率的なバッファ駆動制御が可能となる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0009】
図1は、本発明を適用する半導体記憶装置の概略構成を示すブロック図である。
【0010】
図1の半導体記憶装置10は、アドレスバッファ11、入力データバッファ12、出力データバッファ13、クロック&コマンドバッファ14、パルス信号生成ユニット15、ロープリデコーダ16、コラムプリデコーダ17、マスクイネーブルバッファ18、及びメモリコア回路19を含む。メモリコア回路19は、図示されない複数のコラムデコーダ、複数のワードデコーダ21、複数のメモリセル配列22、複数のリードライトアンプ23等を含む。
【0011】
メモリセル配列22には、データを記憶する単位である複数のメモリセルが縦横に配置され、ワード線、ビット線、コラム線等を含み、その周囲には各セルに対してデータを読み書きする際のアドレス指定やデータ増幅等のための回路や配線が設けられている。各メモリセル配列22は、一纏まりのブロックとして提供される。メモリセル配列22に設けられるワード線を、アドレス指定により選択的に活性化するのがワードデコーダ21である。リードライトアンプ23は、選択ワードのメモリセルに対する読み書きデータを増幅する。
【0012】
アドレスバッファ11は、外部からアドレス信号を受け取り、適当なタイミングでアドレスをロープリデコーダ16及びコラムプリデコーダ17に供給する。
【0013】
入力データバッファ12は、外部から書き込まれるデータを、メモリコア回路19に適切なタイミングで供給する。出力データバッファ13は、メモリコア回路19から読み出されるデータを、適切なタイミングで外部に出力する。
【0014】
クロック&コマンドバッファ14は、外部からクロック信号CLKを受け取ると共に、コントロール信号REやWE等を受け取り、コントロール信号で示されるコマンドをデコードして解釈する。クロック&コマンドバッファ14は、デコード結果及びクロック信号をパルス信号生成ユニット15に供給すると共に、クロック信号をアドレスバッファ11、マスクイネーブルバッファ18等に供給する。
【0015】
パルス信号生成ユニット15は、クロック信号及びデコード結果に従って、ロープリデコーダ16、コラムプリデコーダ17、メモリコア回路19等の各ユニットの動作及び動作タイミングを制御するパルス信号を生成して各ユニットに供給する。即ちパルス信号生成ユニット15が、制御タイミング信号を半導体記憶装置内の各ユニットに供給し、各ユニットが適切なタイミングで動作することによって、半導体記憶装置のデータ書き込み・データ読み出し動作が実現される。
【0016】
ロープリデコーダ16及びコラムプリデコーダ17は、それぞれアドレスバッファ11から供給されるローアドレス及びコラムアドレスをプリデコードし、プリデコードアドレスをメモリコア回路19に供給する。
【0017】
メモリコア回路19のワードデコーダ21は、ロープリデコーダ16から供給されたプリデコードアドレスをデコードし、一つのローアドレスに対応するワード線を活性化する。コラムデコーダは、コラムプリデコーダ17から供給されたプリデコードアドレスをデコードし、一つのコラムアドレスに対応するコラム線を活性化する。
【0018】
読み出し動作の場合には、活性化ワード線に対応するメモリセルのデータがビット線に読み出され、活性化コラム線に対応するデータがビット線からリードライトアンプ23を介してデータバスに読み出される。データバスのデータは出力データバッファ13に供給され、その後外部に出力される。書き込み動作の場合には、読み出し動作の場合と逆の経路を辿り、活性化されたコラム線及び活性化されたワード線に対応するメモリセルにデータが書き込まれる。
【0019】
図2は、本発明によるデータバスのバッファ駆動制御回路の第1実施例を示す図である。
【0020】
図2において、図1に示す1つのワードデコーダ21、1つのメモリセル配列22、1つのリードライトアンプ23を纏めたセットを、1つのブロックとして示してある。図2において、メモリセル配列22は複数のメモリマット35を含む構成となっている。
【0021】
図2の例においては、複数個のブロックをデータバス36の延展する方向に並べて配置することで、図1のメモリコア回路19を構成している。各ブロックからの出力を伝達するデータバス36は、バッファ回路33を介して直列多段に接続される。複数のバッファ制御回路32が複数のブロックにそれぞれ対応して設けられ、対応するバッファ回路33の活性/非活性を制御する。バッファ回路33は、ワードデコーダ列とデータバス領域のクロス部に設けられる。
【0022】
ブロック活性化回路31は、プリデコードアドレスに基づいて、各ブロックに対して対応するブロック選択信号とタイミング信号とを供給する。外部からの入力アドレスによりあるブロックが指定されると、そのブロックに対応するブロック選択信号がアサートされる。図2の例においては、ブロック選択信号とタイミング信号とを別々の信号として供給する構成を示すが、両信号を合わせてブロック選択信号によりタイミングを指定する構成としてもよい。複数のブロックに対して設けられる複数のバッファ制御回路32は、対応するブロック選択信号とタイミング信号とを受け取る。
【0023】
即ち例えばブロックn−1に着目すると、このブロックに対応するブロック活性化信号は、図示される信号線L1を介して、対応するバッファ制御回路32に供給される。またタイミング信号は、図示される信号線L2を介してこのバッファ制御回路32に供給される。ブロック活性化信号を伝達する信号線L1は、バッファ制御回路32で終端することなく、例えばバッファ制御回路32の上下層を通る信号線L3を介してコントロール回路21に供給される。このようにしてブロック選択信号は、対応するバッファ制御回路32と対応するコントロール回路21との両方に提供される。
【0024】
バッファ制御回路32は、対応するブロック選択信号と上流に隣接するバッファ制御回路32から供給されるバッファ制御信号rdbenzとにより、バッファ回路33の活性/非活性を制御する。具体的には、対応するブロック選択信号がアサートされ自ブロックからのデータ出力がある場合にはバッファ回路33を活性化し、更に下流のバッファ制御回路32に対してバッファ制御信号rdbenzをアサートする。また対応するブロック選択信号がアサートされずに自ブロックからデータ出力がない場合であっても、上流のバッファ制御回路32からのバッファ制御信号rdbenzがアサートされる場合には、バッファ回路33を活性化する。これによって、データ出力のあるブロックに対応するバッファ回路33及びそれより下流のバッファ回路33を活性化することが出来る。
【0025】
本発明においては、データバス36に中継バッファ33を挿入することにより、データバス36の配線幅や配線ピッチを広げることなくデータ転送を高速化することが出来ると共に、ブロック活性化の信号をそのまま利用して中継バッファ回路33の活性/非活性を適切に制御することが出来る。
【0026】
図3は、バッファ制御回路32の構成の一例を示す回路図である。
【0027】
図3のバッファ制御回路32は、タイミング回路41、NOR回路42、及びインバータ43乃至45を含む。タイミング回路41は、ブロック活性化回路31から自ブロックに対応するブロック選択信号blkとタイミング信号timを受け取り、両信号がアサートされると出力信号btimzをアサートする。タイミング回路41の基本的な構成はAND論理であるが、適宜タイミング調整のための回路が含まれてよい。NOR回路42には、タイミング回路41からの信号btimzと上流隣接するバッファ制御回路32からのバッファ制御信号rdbenz_inが入力される。NOR回路42とインバータ43とによって、信号btimzと入力バッファ制御信号rdbenz_inとのORが求められ、下流次段へのバッファ制御信号rdbenz_outとして出力される。また信号btimzと入力バッファ制御信号rdbenz_inとのORは、インバータ44及び45を介して、相補のバッファ活性化信号rdbez及びrdbexとして、バッファ回路33に供給される。
【0028】
タイミング回路41により信号btimzのタイミングを適宜調整することで、バッファ回路33の活性化タイミングを所望のタイミングに設定することが出来る。これにより、データバス36からのデータ入力が確定すると同時又はその直後にバッファ回路33を活性化するようにバッファ活性化タイミングを設定すれば、データバス駆動のための消費電流を削減することが出来る。
【0029】
図4は、バッファ回路33の構成の一例を示す回路図である。
【0030】
図4のバッファ回路33は、NAND回路51、NOR回路52、PMOSトランジスタ53、及びNMOSトランジスタ54を含む。NAND回路51は、データバス36からの入力データ信号rdbz_inとバッファ制御回路32からのバッファ活性化信号rdbezとを受け取る。NOR回路52は、データバス36からの入力データ信号rdbz_inとバッファ制御回路32からのバッファ活性化信号rdbexとを受け取る。NAND回路51の出力がPMOSトランジスタ53を駆動し、NOR回路52の出力がNMOSトランジスタ54を駆動する。具体的には、バッファ活性化信号rdbez及びrdbexがそれぞれHIGH及びLOWの場合に、バッファ回路33が活性化される。
【0031】
図5は、情報保持回路34の構成の一例を示す回路図である。
【0032】
情報保持回路34は、図2に示すように各段のデータバス36においてバッファ回路33の直前に設けられる回路であり、データバス36の信号レベルを浮遊状態とせずにHIGH或いはLOWのデータ値に固定するよう機能する。スタンバイ状態のようにメモリブロックからデータが出力されない状態では、全てのバッファ回路33は非活性状態にあるので、情報保持回路34のような回路を設けないとデータバス36は浮遊状態となってしまう。データバス36が浮遊状態となると、データバスを入力している素子(図2の構成では最も下流にあるバッファ回路33のNAND回路51、NOR回路52、更にはPMOSトランジスタ53及びNMOSトランジスタ54等)に貫通電流が流れ、無駄な電力が消費されることになる。これを避けるために、情報保持回路34が設けられる。
【0033】
情報保持回路34は、図5に示されるように、インバータ61及び62から構成されるラッチを含む。このラッチにデータ出力時のデータを保持することにより、スタンバイ時においてもデータバス36が浮遊状態になることを防ぐ。
【0034】
図6は、本発明によるデータバスのバッファ駆動制御回路の第2実施例を示す図である。図6において、図2と同一の構成要素は同一の番号で参照し、その説明は省略する。
【0035】
図6の第2実施例の構成は、図2の第1実施例の構成におけるバッファ制御回路32の代わりにバッファ制御回路71及び72を含み、また第1実施例における情報保持回路34が削除されている。図6の第2実施例においては、メモリコア回路からのデータ出力時には、データ出力するブロックの直ぐ上流側に設けられるバッファ回路33だけを非活性化し、他のバッファ回路33は活性化しておく。またデータ出力時以外の時には、バッファ回路33を常時活性化しておく。これによって、データ出力時以外の時でもデータバス36のデータが浮遊状態となることはなく、貫通電流が流れることは無い。
【0036】
具体的には、あるメモリブロックに対応するバッファ制御回路71は、そのメモリブロックに対応するブロック選択信号とタイミング信号とをブロック活性化回路31から受け取る。両信号がアサートされる場合に、バッファ制御回路71はその出力信号であるバッファ制御信号rdbenzを非活性化し、当該ブロックの上流側に設けられるバッファ制御回路72に供給する。バッファ制御信号rdbenzの非活性化に応答して、バッファ制御回路72は、対応するバッファ回路33即ち当該ブロックに対応するデータバス36の上流端に設けられるバッファ回路33を非活性化する。それ以外のブロックのバッファ回路33は活性化状態にある。なお最上流のバッファ回路33への入力はHIGH或いはLOWに固定しておけばよい。
【0037】
図7は、バッファ制御回路71とバッファ制御回路72との構成の一例を示す回路図である。
【0038】
図7に示されるように、バッファ制御回路71は、タイミング回路41とインバータ75とを含む。タイミング回路41は、図3においてバッファ制御回路32に使用されるタイミング回路41と同一である。従って、ブロック選択信号blkとタイミング信号timとが両方アサートされると、タイミング回路41の出力はHIGHとなり、インバータ75から出力されるバッファ制御信号rdbenzはLOWとなる。
【0039】
バッファ制御回路72は、インバータ76及び77を含み、バッファ制御信号rdbenzがLOWとなると、バッファ活性化信号rdbez及びrdbexをそれぞれLOW及びHIGHとして、対応するバッファ回路33を非活性化する。
【0040】
このように本発明の第2実施例においては、データバス36に中継バッファ33を挿入することにより、データバス36の配線幅や配線ピッチを広げることなくデータ転送を高速化することが出来ると共に、ブロック活性化の信号をそのまま利用して中継バッファ回路33の活性/非活性を適切に制御することが出来る。この際、データ出力があるブロックの上流にある中継バッファ33のみを非活性にするよう制御し、非活性の期間をライトリードアンプ23の活性化期間と同一にすれば、第1実施例の場合のような情報保持回路を設ける必要が無い。特にデータバスの信号線数が多く情報保持回路34を配置する領域が確保できない場合等には、面積を有効に使用する第2実施例の構成が利点を発揮する。
【0041】
図8は、本発明によるデータバスのバッファ駆動制御回路の第3実施例を示す図である。図8において、図2と同一の構成要素は同一の番号で参照し、その説明は省略する。
【0042】
図8の第3実施例の構成は、図2の第1実施例の構成とは、データバス36のデータ伝播方向が逆になっている。即ち、図2の第1実施例では、図面右側のブロック活性化回路31からブロック選択信号及びタイミング信号を供給し、データバス36のデータは図面右側の出力回路13に供給される。それに対して図8の第3実施例では、図面右側のブロック活性化回路31からブロック選択信号及びタイミング信号を供給し、データバス36のデータは図面左側の出力回路13に供給される。図2の構成では、ブロック活性化回路31から出力回路13までの信号伝達経路が、ブロック0に対して最も短くブロックn−1に対して最も長い状態となっており、データが出力されるブロック位置によるタイミング差が大きい。図8の構成では、ブロック活性化回路31から出力回路13までの信号伝達経路が、各ブロックに対して略均一な状態となっており、データ出力ブロック位置によるタイミング差を小さくすることが出来る。
【0043】
なお図8の構成では、あるブロックに対応するバッファ制御回路32には、一段上流のブロックに対するブロック選択信号が供給される。これは各バッファ制御回路32が、対応メモリブロックの対応データバス36の上流端に設けられているために、その対応メモリブロックのブロック選択信号を基にバッファ回路33を活性化してしまうと、データ出力ブロックのデータバス36が上流からの影響を受けてしまうからである。
【0044】
これに対して、例えば図2の構成でブロック活性化回路31を図面左側に移動させた場合のように、各バッファ制御回路32を対応データバス36の下流端に設ける場合には、その対応メモリブロックのブロック選択信号を基にバッファ回路33を活性化すればよい。また更に言えば、図8の構成であっても、各バッファ制御回路32と各メモリブロックの対応関係をずらせて考えれば、対応メモリブロックのブロック選択信号を基にバッファ回路33を活性化していると考えることが出来る。
【0045】
図9は、本発明によるデータバスのバッファ駆動制御回路の第4実施例を示す図である。図8において、図2と同一の構成要素は同一の番号で参照し、その説明は省略する。
【0046】
前述の第1乃至第3実施例は、データバス36のバッファ回路33をワードデコーダ21とデータバス領域のクロス部或いはその周辺に配置する構成であったが、図9に示す第4実施例では、リードライトアンプ23領域にバッファ回路33を設けることを特徴とする。
【0047】
図9においては、メモリブロックに相当するメモリセルマット83上にデータバス80を重ねて配置する。メモリセルマット83を複数並べてデータバス80を直列に多段接続し、各データバス80間をバッファ回路33で中継する。データバス80には、ローカルデータバス81からリードライトアンプ23を介して読み出しデータが供給される。なお物理的なレイアウト以外の論理的な回路構成は図2の第1実施例の場合と同様であり、バッファ回路33は各メモリブロックに対応するバッファ制御回路32により制御される。またデータバス80の信号レベルが浮遊状態となることを防ぐために、情報保持回路34がデータバス80上に設けられる。
【0048】
図9に示されるように、バッファ回路33はリードライトアンプ23領域に配置される。このような回路配置により、半導体記憶装置のチップ面積を有効に使用することが出来る。
【0049】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
上記半導体記憶装置においては、データバスに中継バッファを挿入することにより、データバスの配線幅や配線ピッチを広げることなくデータ転送を高速化することが出来ると共に、ブロック活性化のためのブロック選択信号をそのまま利用して、中継バッファ回路の活性/非活性を制御する。従って、チップ面積及び動作電流に関して効率的なバッファ駆動制御が可能となる。
【図面の簡単な説明】
【図1】本発明を適用する半導体記憶装置の概略構成を示すブロック図である。
【図2】本発明によるデータバスのバッファ駆動制御回路の第1実施例を示す図である。
【図3】バッファ制御回路の構成の一例を示す回路図である。
【図4】バッファ回路の構成の一例を示す回路図である。
【図5】情報保持回路の構成の一例を示す回路図である。
【図6】本発明によるデータバスのバッファ駆動制御回路の第2実施例を示す図である。
【図7】バッファ制御回路の構成の一例を示す回路図である。
【図8】本発明によるデータバスのバッファ駆動制御回路の第3実施例を示す図である。
【図9】本発明によるデータバスのバッファ駆動制御回路の第4実施例を示す図である。
【符号の説明】
10 半導体記憶装置
11 アドレスバッファ
12 入力データバッファ
13 出力データバッファ
14 クロック&コマンドバッファ
15 パルス信号生成ユニット
16 ロープリデコーダ
17 コラムプリデコーダ
18 マスクイネーブルバッファ
19 メモリコア回路
Claims (10)
- 複数のメモリブロックと、
該複数のメモリブロックに夫々対応して設けられる複数のデータバスと、
該複数のメモリブロックに夫々対応して設けられ該データバスのデータを中継することで該複数のデータバスを直列に接続する複数のバッファ回路と、
該複数のメモリブロックに夫々対応する複数のブロック選択信号を出力し1つのブロック選択信号をアサートすることで1つのメモリブロックを選択活性化するブロック活性化回路と、
該複数のメモリブロックに夫々対応して設けられ、対応するブロック選択信号がアサートされる場合或いは該データバス上流方向にある隣のメモリブロックにおいてバッファ回路が活性化される場合に、対応するバッファ回路を活性化させるバッファ制御回路
を含むことを特徴とする半導体記憶装置。 - 該バッファ制御回路は、該上流方向にある隣のバッファ制御回路からバッファ制御信号を受け取り、該対応するブロック選択信号がアサートされる場合或いは該バッファ制御信号がアサートされる場合に該対応するバッファ回路を活性化させると共に、下流方向にある隣のバッファ制御回路に供給するバッファ制御信号をアサートすることを特徴とする請求項1記載の半導体記憶装置。
- 該複数のメモリブロックに夫々対応して設けられ該バッファ回路が非活性の場合に該データバスのデータレベルを保持する複数の情報保持回路を更に含むことを特徴とする請求項1記載の半導体記憶装置。
- 該バッファ制御回路は、該対応するバッファ回路が該データバスのデータを受け取るタイミングと同時或いはそれ以降のタイミングで該対応するバッファ回路を活性化することを特徴とする請求項1記載の半導体記憶装置。
- 該ブロック活性化回路が該ブロック選択信号を供給する信号線は該データバスと略並行に配置され、該信号線上を該ブロック選択信号が伝播する方向と該データバス上をデータ信号が伝播する方向は同一の方向であることを特徴とする請求項1記載の半導体記憶装置。
- 該メモリブロックのワードを選択するワードデコーダを更に含み、該バッファ回路は該ワードデコーダと該データバスとのクロス領域に設けられることを特徴とする請求項1記載の半導体記憶装置。
- 該データバスに該メモリブロックから供給するデータを増幅するアンプを更に含み、該データバスは該メモリブロックの領域に重なって配置され、該バッファ回路は該アンプの領域に設けられることを特徴とする請求項1記載の半導体記憶装置。
- 複数のメモリブロックと、
該複数のメモリブロックに夫々対応して設けられる複数のデータバスと、
該複数のメモリブロックに夫々対応して設けられ該データバスのデータを中継することで該複数のデータバスを直列に接続する複数のバッファ回路と、
該複数のメモリブロックに夫々対応する複数のブロック選択信号を出力し1つのブロック選択信号をアサートすることで1つのメモリブロックを選択活性化するブロック活性化回路と、
該複数のメモリブロックに夫々対応して設けられ、対応するブロック選択信号がアサートされる場合のみ対応するバッファ回路を非活性とすると共にそれ以外の場合には該対応するバッファ回路を活性化状態に維持するバッファ制御回路
を含むことを特徴とする半導体記憶装置。 - 該バッファ回路は対応するメモリブロックにおいて対応するデータバスの上流端に設けられることを特徴とする請求項8記載の半導体記憶装置。
- 該バッファ制御回路は、該ブロック活性化回路からブロック活性化期間を指定するタイミング信号を受け取り、該対応するブロック選択信号がアサートされる場合に該タイミング信号により指定される期間のみ該対応するバッファ回路を非活性とすることを特徴とする請求項8記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002237926A JP4044389B2 (ja) | 2002-08-19 | 2002-08-19 | 半導体記憶装置 |
US10/369,562 US6765843B2 (en) | 2002-08-19 | 2003-02-21 | Semiconductor memory device with efficient buffer control for data buses |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002237926A JP4044389B2 (ja) | 2002-08-19 | 2002-08-19 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004079077A true JP2004079077A (ja) | 2004-03-11 |
JP4044389B2 JP4044389B2 (ja) | 2008-02-06 |
Family
ID=31712181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002237926A Expired - Fee Related JP4044389B2 (ja) | 2002-08-19 | 2002-08-19 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6765843B2 (ja) |
JP (1) | JP4044389B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006216136A (ja) * | 2005-02-02 | 2006-08-17 | Toshiba Corp | 半導体記憶装置 |
US7167409B2 (en) | 2004-12-13 | 2007-01-23 | Fujitsu Limited | Semiconductor memory device |
US8335116B2 (en) | 2010-02-04 | 2012-12-18 | Renesas Electronics Corporation | Semiconductor storage device |
JP2014056638A (ja) * | 2008-04-24 | 2014-03-27 | Qualcomm Incorporated | 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 |
US10891992B1 (en) | 2017-02-16 | 2021-01-12 | Synopsys, Inc. | Bit-line repeater insertion architecture |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013069362A (ja) * | 2011-09-21 | 2013-04-18 | Toshiba Corp | 半導体記憶装置及びその制御方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58199490A (ja) | 1982-05-17 | 1983-11-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
US5835436A (en) * | 1995-07-03 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed |
JPH10208484A (ja) * | 1997-01-29 | 1998-08-07 | Mitsubishi Electric Corp | 半導体記憶装置のデータ読出回路及び半導体記憶装置 |
JP2000048570A (ja) * | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2002
- 2002-08-19 JP JP2002237926A patent/JP4044389B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-21 US US10/369,562 patent/US6765843B2/en not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7167409B2 (en) | 2004-12-13 | 2007-01-23 | Fujitsu Limited | Semiconductor memory device |
JP2006216136A (ja) * | 2005-02-02 | 2006-08-17 | Toshiba Corp | 半導体記憶装置 |
JP2014056638A (ja) * | 2008-04-24 | 2014-03-27 | Qualcomm Incorporated | 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 |
JP2015084269A (ja) * | 2008-04-24 | 2015-04-30 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 |
US8335116B2 (en) | 2010-02-04 | 2012-12-18 | Renesas Electronics Corporation | Semiconductor storage device |
US9847108B2 (en) | 2010-02-04 | 2017-12-19 | Renesas Electronics Corporation | Semiconductor storage device |
US10891992B1 (en) | 2017-02-16 | 2021-01-12 | Synopsys, Inc. | Bit-line repeater insertion architecture |
Also Published As
Publication number | Publication date |
---|---|
US6765843B2 (en) | 2004-07-20 |
JP4044389B2 (ja) | 2008-02-06 |
US20040032790A1 (en) | 2004-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2549481B1 (en) | Semiconductor device | |
US20050286322A1 (en) | Cascade wake-up circuit preventing power noise in memory device | |
JP2001052481A (ja) | メモリ装置 | |
US7379376B2 (en) | Internal address generator | |
JPH10334680A (ja) | 半導体記憶装置のデータ読み出し方法、半導体記憶装置及び半導体記憶装置の制御装置 | |
JPH08190789A (ja) | ダイナミック型半導体記憶装置 | |
KR100933669B1 (ko) | 저전력 쉬프트 레지스터 및 이를 포함하는 반도체메모리장치 | |
JP4044389B2 (ja) | 半導体記憶装置 | |
JP4007823B2 (ja) | 半導体記憶装置 | |
KR19980073514A (ko) | 동기형 반도체 메모리 장치 | |
JPH07161183A (ja) | 半導体記憶装置 | |
JP2001338490A (ja) | 半導体記憶装置 | |
US7834675B2 (en) | Clock control circuit and semiconductor memory device using the same | |
KR100665408B1 (ko) | 반도체 메모리 장치의 차동 증폭기 제어회로 | |
JP2005274306A (ja) | 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法 | |
JP2010232848A (ja) | 半導体メモリの内部電源のスタートアップ回路 | |
US7864610B2 (en) | Sense amplifier controlling circuit and controlling method | |
US7099225B2 (en) | Semiconductor memory device with reduced leak current | |
JP2003100076A (ja) | 半導体記憶装置 | |
KR100702767B1 (ko) | 반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스프리차지 회로 | |
JP3968560B2 (ja) | ドライバ回路及びデコーダ回路 | |
JPH0964295A (ja) | 半導体記憶装置 | |
JP4157256B2 (ja) | メモリブロック及び当該メモリブロックを用いた半導体記憶装置 | |
JP2000076865A (ja) | 半導体記憶装置 | |
JP2009123323A (ja) | テスト回路を含む半導体メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041026 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070514 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070719 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071030 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071115 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |