JPH08190789A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH08190789A JPH08190789A JP7001920A JP192095A JPH08190789A JP H08190789 A JPH08190789 A JP H08190789A JP 7001920 A JP7001920 A JP 7001920A JP 192095 A JP192095 A JP 192095A JP H08190789 A JPH08190789 A JP H08190789A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11—INFORMATION STORAGE
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ダイナミック型半導体記憶装置の消費電力の
低減及びまたは高速化を図ること。 【構成】 メモリセルアレイを構成している各ブロック
ＢＬ1〜ＢＬmに異なるサブデコード信号を供給する。こ
のサブデコード信号は、各ブロックＢＬ1〜ＢＬmに対応
して設けられたサブデコード信号生成回路ＳＤＢ１1〜
ＳＤＢ１mで、各ブロックにそれぞれ与えられるブロッ
ク選択用アドレスＢＳ1〜ＢＳmと、サブデコード信号用
アドレスＳＤＡ1，ＳＤＡ2とから生成される。 【効果】 ブロック選択用アドレスで指定した一つのブ
ロックのサブデコード回路のみにサブデコード信号を供
給して、一つのサブデコード信号生成回路が担うサブデ
コード回路数及び信号線の長さを削減できる。
低減及びまたは高速化を図ること。 【構成】 メモリセルアレイを構成している各ブロック
ＢＬ1〜ＢＬmに異なるサブデコード信号を供給する。こ
のサブデコード信号は、各ブロックＢＬ1〜ＢＬmに対応
して設けられたサブデコード信号生成回路ＳＤＢ１1〜
ＳＤＢ１mで、各ブロックにそれぞれ与えられるブロッ
ク選択用アドレスＢＳ1〜ＢＳmと、サブデコード信号用
アドレスＳＤＡ1，ＳＤＡ2とから生成される。 【効果】 ブロック選択用アドレスで指定した一つのブ
ロックのサブデコード回路のみにサブデコード信号を供
給して、一つのサブデコード信号生成回路が担うサブデ
コード回路数及び信号線の長さを削減できる。
Description
【０００１】
【産業上の利用分野】この発明は、主ワード線と副ワー
ド線とを持ち、メモリセルを選ぶためにワード線を選択
的に活性化するデコードを２段階に分けて行う分割デコ
ーダ方式を採用するダイナミック型半導体記憶装置に関
し、特に、メモリセルアレイを複数のブロックに分割す
るとともに各ブロック毎にセンスアンプ列を設けたダイ
ナミック型半導体記憶装置に関するものである。
ド線とを持ち、メモリセルを選ぶためにワード線を選択
的に活性化するデコードを２段階に分けて行う分割デコ
ーダ方式を採用するダイナミック型半導体記憶装置に関
し、特に、メモリセルアレイを複数のブロックに分割す
るとともに各ブロック毎にセンスアンプ列を設けたダイ
ナミック型半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来、ワード線の立上がり時定数を小さ
くする方法の一例として、ワード線を第１アルミ配線層
で裏打ちするようなメタル杭打ち方法がある。しかし、
微細化が進むにつれて第１アルミ配線ピッチが狭くな
り、これを原因とする歩留低下の可能性が増加したた
め、ワード線のピッチ緩和が重要な技術となっている。
くする方法の一例として、ワード線を第１アルミ配線層
で裏打ちするようなメタル杭打ち方法がある。しかし、
微細化が進むにつれて第１アルミ配線ピッチが狭くな
り、これを原因とする歩留低下の可能性が増加したた
め、ワード線のピッチ緩和が重要な技術となっている。
【０００３】そして、それを実現するための一つの方法
として、例えばＮＥＣ技報Ｖｏｌ．４７Ｎｏ．３／１９
９４、ｐｐ６９−７３に記載されている分割デコーダ方
式があり、ワード線のドライバーを分割することで、ワ
ード線の立ち上がり時定数を小さくすることができる。
として、例えばＮＥＣ技報Ｖｏｌ．４７Ｎｏ．３／１９
９４、ｐｐ６９−７３に記載されている分割デコーダ方
式があり、ワード線のドライバーを分割することで、ワ
ード線の立ち上がり時定数を小さくすることができる。
【０００４】この方式は、主行デコーダ（以下、ＭＲＤ
という。）によって選択的に活性化される主ワード線と
デコードされたサブデコード信号とによって副ワード線
を選択する。例えば、主ワード線は、第１メタル配線を
使って配線され、サブデコード信号を伝達するための信
号線は、例えば第２メタル配線を使って配線され、副ワ
ード線は、トランジスタゲート配線を用いて配線され
る。そして、副ワード線は、主ワード線とサブデコード
信号との状態に応じて副ワード線を駆動するための駆動
回路に接続される。主ワード線を駆動するデコーダと副
ワード線を駆動する駆動回路とに分けることにより、ワ
ード線の負荷分散が可能となり、高速にワード線を立ち
上げることが可能となる。さらにメタル杭打ち方法と比
較して、第１メタル配線のピッチは、サブデコード信号
のウェイ数が多ければ多い程大きく取ることができる。
ここで、ウェイ数は、一つの主ワード線に対して設けら
れる全ての副ワード線が担うメモリセルアレイの行数に
対応する。
という。）によって選択的に活性化される主ワード線と
デコードされたサブデコード信号とによって副ワード線
を選択する。例えば、主ワード線は、第１メタル配線を
使って配線され、サブデコード信号を伝達するための信
号線は、例えば第２メタル配線を使って配線され、副ワ
ード線は、トランジスタゲート配線を用いて配線され
る。そして、副ワード線は、主ワード線とサブデコード
信号との状態に応じて副ワード線を駆動するための駆動
回路に接続される。主ワード線を駆動するデコーダと副
ワード線を駆動する駆動回路とに分けることにより、ワ
ード線の負荷分散が可能となり、高速にワード線を立ち
上げることが可能となる。さらにメタル杭打ち方法と比
較して、第１メタル配線のピッチは、サブデコード信号
のウェイ数が多ければ多い程大きく取ることができる。
ここで、ウェイ数は、一つの主ワード線に対して設けら
れる全ての副ワード線が担うメモリセルアレイの行数に
対応する。
【０００５】ダイナミック・ランダム・アクセス・メモ
リ（以下、ＤＲＡＭという。）において、構成するメモ
リセルの数が増加すると消費電力が大きくなるため、メ
モリセルアレイを複数のブロックに分割し、分割したブ
ロック毎にセンスアンプを設けて、必要なブロックのみ
の読み出し動作を行うことができるように構成すること
がある。
リ（以下、ＤＲＡＭという。）において、構成するメモ
リセルの数が増加すると消費電力が大きくなるため、メ
モリセルアレイを複数のブロックに分割し、分割したブ
ロック毎にセンスアンプを設けて、必要なブロックのみ
の読み出し動作を行うことができるように構成すること
がある。
【０００６】従来の分割デコーダ方式を、メモリセルア
レイを複数のブロックに分割する従来のＤＲＡＭに適用
した場合の予想される構成の一例が図１６及び図１７で
ある。図１６はメモリセルアレイを複数のブロックに分
割したＤＲＡＭの構成の要部を示すブロック図である。
図において、ＢＬ1〜ＢＬmは行列配置された複数のメモ
リセルを含みメモリセルアレイを構成するブロック、Ｍ
ＲＤ1〜ＭＲＤmはメモリセルアレイの各ブロックＢＬ1
〜ＢＬmにそれぞれ対応して設けられた主行デコーダ、
ＳＡ1〜ＳＡmはブロックＢＬ1〜ＢＬmにそれぞれ対応し
て設けられたセンスアンプ列、Ｂｕ101はサブデコード
信号ＳＤＡ1を発生する回路とサブデコード回路との好
ましくない電気的相互作用を防止するためのバッファ、
Ｂｕ102はサブデコード信号ＳＤＡ1の相補信号であるサ
ブデコード信号バーＳＤＡ1を発生する回路とサブデコ
ード回路との好ましくない電気的相互作用を防止するた
めのバッファ、Ｂｕ103はサブデコード信号ＳＤＡ2を発
生する回路とサブデコード回路との好ましくない電気的
相互作用を防止するためのバッファ、Ｂｕ104はサブデ
コード信号ＳＤＡ2の相補信号であるサブデコード信号
バーＳＤＡ2を発生する回路とサブデコード回路との好
ましくない電気的相互作用を防止するためのバッファ、
２０１〜２０４はバッファＢｕ101〜Ｂｕ104の出力に接
続されるとともにメモリセルアレイ上に配置されてサブ
デコード信号を伝達する信号線、１０１はブロックＢＬ
1の奇数列に配置された複数のサブデコード回路からな
るサブデコード帯、１０２はブロックＢＬ1の偶数列に
配置された複数のサブデコード回路からなるサブデコー
ド帯、１１１はブロックＢＬ2の奇数列に配置された複
数のサブデコード回路からなるサブデコード帯、１１２
はブロックＢＬ2の偶数列に配置された複数のサブデコ
ード回路からなるサブデコード帯である。
レイを複数のブロックに分割する従来のＤＲＡＭに適用
した場合の予想される構成の一例が図１６及び図１７で
ある。図１６はメモリセルアレイを複数のブロックに分
割したＤＲＡＭの構成の要部を示すブロック図である。
図において、ＢＬ1〜ＢＬmは行列配置された複数のメモ
リセルを含みメモリセルアレイを構成するブロック、Ｍ
ＲＤ1〜ＭＲＤmはメモリセルアレイの各ブロックＢＬ1
〜ＢＬmにそれぞれ対応して設けられた主行デコーダ、
ＳＡ1〜ＳＡmはブロックＢＬ1〜ＢＬmにそれぞれ対応し
て設けられたセンスアンプ列、Ｂｕ101はサブデコード
信号ＳＤＡ1を発生する回路とサブデコード回路との好
ましくない電気的相互作用を防止するためのバッファ、
Ｂｕ102はサブデコード信号ＳＤＡ1の相補信号であるサ
ブデコード信号バーＳＤＡ1を発生する回路とサブデコ
ード回路との好ましくない電気的相互作用を防止するた
めのバッファ、Ｂｕ103はサブデコード信号ＳＤＡ2を発
生する回路とサブデコード回路との好ましくない電気的
相互作用を防止するためのバッファ、Ｂｕ104はサブデ
コード信号ＳＤＡ2の相補信号であるサブデコード信号
バーＳＤＡ2を発生する回路とサブデコード回路との好
ましくない電気的相互作用を防止するためのバッファ、
２０１〜２０４はバッファＢｕ101〜Ｂｕ104の出力に接
続されるとともにメモリセルアレイ上に配置されてサブ
デコード信号を伝達する信号線、１０１はブロックＢＬ
1の奇数列に配置された複数のサブデコード回路からな
るサブデコード帯、１０２はブロックＢＬ1の偶数列に
配置された複数のサブデコード回路からなるサブデコー
ド帯、１１１はブロックＢＬ2の奇数列に配置された複
数のサブデコード回路からなるサブデコード帯、１１２
はブロックＢＬ2の偶数列に配置された複数のサブデコ
ード回路からなるサブデコード帯である。
【０００７】複数のブロックＢＬ1〜ＢＬmには、複数列
のサブデコード帯が設けられており、各ブロックＢＬ1
〜ＢＬmの奇数列のサブデコード帯には、複数組のバッ
ファＢｕ101，Ｂｕ102を通してサブデコード信号ＳＤＡ
1，バーＳＤＡ1が供給されており、偶数列のサブデコー
ド帯には、複数組のバッファＢｕ103，Ｂｕ104のを通し
てサブデコード信号ＳＤＡ2，バーＳＤＡ2が供給されて
いる。従って、各ブロックＢＬ1〜ＢＬmの同じ列のサブ
デコード帯には、そのブロックが選択状態か非選択状態
かということとは無関係に同じサブデコード信号が同時
に供給される。
のサブデコード帯が設けられており、各ブロックＢＬ1
〜ＢＬmの奇数列のサブデコード帯には、複数組のバッ
ファＢｕ101，Ｂｕ102を通してサブデコード信号ＳＤＡ
1，バーＳＤＡ1が供給されており、偶数列のサブデコー
ド帯には、複数組のバッファＢｕ103，Ｂｕ104のを通し
てサブデコード信号ＳＤＡ2，バーＳＤＡ2が供給されて
いる。従って、各ブロックＢＬ1〜ＢＬmの同じ列のサブ
デコード帯には、そのブロックが選択状態か非選択状態
かということとは無関係に同じサブデコード信号が同時
に供給される。
【０００８】図１７は図１８に示した複数のブロックの
うちのブロック内のサブデコード回路の配置を示すブロ
ック図である。図１７において、ＭＷＬ1〜ＭＷＬmは第
１から第ｍ番目の主ワード線、ＳＷＬ1a〜ＳＷＬ1bはブ
ロックＢＬ1の１行目の複数のメモリセルのうちのいく
つかに接続されている副ワード線、ＳＷＬ2a〜ＳＷＬ2b
はブロックＢＬ1の２行目の複数のメモリセルのうちの
いくつかに接続されている副ワード線、Ｄ１０１は主ワ
ード線ＭＷＬ1と副ワード線ＳＷＬ1aに接続されるとと
もにブロックＢＬ1の第１列目のサブデコード帯に属す
るサブデコード回路、Ｄ１０２は主ワード線ＭＷＬ1と
副ワード線ＳＷＬ2aとに接続されるとともにブロックＢ
Ｌ1の第２列目のサブデコード帯に属するサブデコード
回路、Ｄ１０３は主ワード線ＭＷＬ1と副ワード線ＳＷ
Ｌ1bとに接続されるとともにブロックＢＬ1の第３列目
のサブデコード帯に属するサブデコード回路、Ｄ１０４
は主ワード線ＭＷＬ2とブロックＢＬ1の３行目のメモリ
セルのいくつかに対応する副ワード線に接続されるとと
もにブロックＢＬ1の第１列目のサブデコード帯に属す
るサブデコード回路であり、そのたの図１６と同一符号
のものは図１６のその符号で示された部分と同一の部分
である。
うちのブロック内のサブデコード回路の配置を示すブロ
ック図である。図１７において、ＭＷＬ1〜ＭＷＬmは第
１から第ｍ番目の主ワード線、ＳＷＬ1a〜ＳＷＬ1bはブ
ロックＢＬ1の１行目の複数のメモリセルのうちのいく
つかに接続されている副ワード線、ＳＷＬ2a〜ＳＷＬ2b
はブロックＢＬ1の２行目の複数のメモリセルのうちの
いくつかに接続されている副ワード線、Ｄ１０１は主ワ
ード線ＭＷＬ1と副ワード線ＳＷＬ1aに接続されるとと
もにブロックＢＬ1の第１列目のサブデコード帯に属す
るサブデコード回路、Ｄ１０２は主ワード線ＭＷＬ1と
副ワード線ＳＷＬ2aとに接続されるとともにブロックＢ
Ｌ1の第２列目のサブデコード帯に属するサブデコード
回路、Ｄ１０３は主ワード線ＭＷＬ1と副ワード線ＳＷ
Ｌ1bとに接続されるとともにブロックＢＬ1の第３列目
のサブデコード帯に属するサブデコード回路、Ｄ１０４
は主ワード線ＭＷＬ2とブロックＢＬ1の３行目のメモリ
セルのいくつかに対応する副ワード線に接続されるとと
もにブロックＢＬ1の第１列目のサブデコード帯に属す
るサブデコード回路であり、そのたの図１６と同一符号
のものは図１６のその符号で示された部分と同一の部分
である。
【０００９】サブデコード帯の列の数を増加させると、
一つのサブデコード回路あたりの副ワード線の長さを短
くするとともにメモリセルの数を少なくすることができ
るが、逆に、サブデコード回路の数が増加して消費電力
が多くなり、またサブデコード回路を配置するための領
域が大きくなるという弊害が生じる。
一つのサブデコード回路あたりの副ワード線の長さを短
くするとともにメモリセルの数を少なくすることができ
るが、逆に、サブデコード回路の数が増加して消費電力
が多くなり、またサブデコード回路を配置するための領
域が大きくなるという弊害が生じる。
【００１０】主ワード線ＭＷＬ1〜ＭＷＬmは、副ワード
線、つまりメモリセル内のトランスファゲートと並行に
配置され、副ワード線は主ワード線方向に主ワード線長
に対してｎ−１個に分割されている。この分割された境
界部分にサブデコード帯１０１〜１０４等が配置され
る。このサブデコード帯上に主ワード線ＭＷＬ1〜ＭＷ
Ｌmと直交するようにサブデコード信号ＳＤＡ1，バーＳ
ＤＡ1，ＳＤＡ2，バーＳＤＡ2を伝達する信号線２０１
〜２０４等を配置する。主ワード線とサブデコード信号
の交差部にサブデコード回路（以下、ＳＲＤという。）
を配置する。なお、ＳＲＤの詳細な構成は、図１８に示
す。図１８において、Ｑ１はサブデコード信号ＳＤＡが
与えられる一方電流電極、副ワード線ＳＷＬに接続され
た他方電流電極及び主ワード線に接続された制御電極を
持つＰチャネルＭＯＳトランジスタ、Ｑ２は副ワード線
ＳＷＬに接続された一方電流電極、主ワード線ＭＷＬに
接続された制御電極及び接地された他方電流電極を持つ
ＮチャネルＭＯＳトランジスタ、Ｑ３は副ワード線ＳＷ
Ｌに接続された一方電流電極、サブデコード信号ＳＤＡ
が与えられる制御電極及び接地された他方電流電極を持
つＮチャネルＭＯＳトランジスタである。サブデコード
回路の動作については、表１に示す。表１において、Ｖ
PPは電圧ＶCCよりも高い電圧、ｇｎｄは接地電圧であ
る。
線、つまりメモリセル内のトランスファゲートと並行に
配置され、副ワード線は主ワード線方向に主ワード線長
に対してｎ−１個に分割されている。この分割された境
界部分にサブデコード帯１０１〜１０４等が配置され
る。このサブデコード帯上に主ワード線ＭＷＬ1〜ＭＷ
Ｌmと直交するようにサブデコード信号ＳＤＡ1，バーＳ
ＤＡ1，ＳＤＡ2，バーＳＤＡ2を伝達する信号線２０１
〜２０４等を配置する。主ワード線とサブデコード信号
の交差部にサブデコード回路（以下、ＳＲＤという。）
を配置する。なお、ＳＲＤの詳細な構成は、図１８に示
す。図１８において、Ｑ１はサブデコード信号ＳＤＡが
与えられる一方電流電極、副ワード線ＳＷＬに接続され
た他方電流電極及び主ワード線に接続された制御電極を
持つＰチャネルＭＯＳトランジスタ、Ｑ２は副ワード線
ＳＷＬに接続された一方電流電極、主ワード線ＭＷＬに
接続された制御電極及び接地された他方電流電極を持つ
ＮチャネルＭＯＳトランジスタ、Ｑ３は副ワード線ＳＷ
Ｌに接続された一方電流電極、サブデコード信号ＳＤＡ
が与えられる制御電極及び接地された他方電流電極を持
つＮチャネルＭＯＳトランジスタである。サブデコード
回路の動作については、表１に示す。表１において、Ｖ
PPは電圧ＶCCよりも高い電圧、ｇｎｄは接地電圧であ
る。
【００１１】
【表１】
【００１２】主ワード線ＭＷＬには、活性時に電圧ｇｎ
ｄが与えられ、非活性時には電圧ＶPPが与えられる。ま
た、活性時には、サブデコード信号ＳＤＳとして電圧Ｖ
PPが与えられ、サブデコード信号バーＳＤＳとして電圧
ｇｎｄが与えられ、非活性時には、サブデコード信号Ｓ
ＤＳとして電圧ｇｎｄが与えられ、サブデコード信号バ
ーＳＤＳとして電圧ＶCCが与えられる。従って、スタン
バイ時には、主ワード線ＭＷＬには電圧ＶPPが与えら
れ、サブデコード信号ＳＤＳとして信号線には電圧ｇｎ
ｄが与えられ、サブデコード信号バーＳＤＳとして信号
線には電圧ＶCCが与えられる。
ｄが与えられ、非活性時には電圧ＶPPが与えられる。ま
た、活性時には、サブデコード信号ＳＤＳとして電圧Ｖ
PPが与えられ、サブデコード信号バーＳＤＳとして電圧
ｇｎｄが与えられ、非活性時には、サブデコード信号Ｓ
ＤＳとして電圧ｇｎｄが与えられ、サブデコード信号バ
ーＳＤＳとして電圧ＶCCが与えられる。従って、スタン
バイ時には、主ワード線ＭＷＬには電圧ＶPPが与えら
れ、サブデコード信号ＳＤＳとして信号線には電圧ｇｎ
ｄが与えられ、サブデコード信号バーＳＤＳとして信号
線には電圧ＶCCが与えられる。
【００１３】主ワード線ＭＷＬが活性化されるとき主ワ
ード線には接地電圧ｇｎｄが与えられ、さらに副ワード
線を活性化しようとするためにトランジスタＱ１の一方
電流電極にはサブデコード信号ＳＤＡとして電圧ＶPPが
与えられる。そのため、トランジスタＱ１がオン状態に
なり、副ワード線ＳＷＬに電圧ＶPPを与える。活性時に
はサブデコード信号ＳＤＡとして高い電圧ＶPPが与えら
れるため、サブデコード信号ＳＤＡを出力するバッファ
Ｂｕ101あるいはＢｕ103の消費電力は、非活性時に電圧
ＶCCをサブデコード信号バーＳＤＡとして出力するバッ
ファＢｕ102あるいはＢｕ104に比べて大きくなる。
ード線には接地電圧ｇｎｄが与えられ、さらに副ワード
線を活性化しようとするためにトランジスタＱ１の一方
電流電極にはサブデコード信号ＳＤＡとして電圧ＶPPが
与えられる。そのため、トランジスタＱ１がオン状態に
なり、副ワード線ＳＷＬに電圧ＶPPを与える。活性時に
はサブデコード信号ＳＤＡとして高い電圧ＶPPが与えら
れるため、サブデコード信号ＳＤＡを出力するバッファ
Ｂｕ101あるいはＢｕ103の消費電力は、非活性時に電圧
ＶCCをサブデコード信号バーＳＤＡとして出力するバッ
ファＢｕ102あるいはＢｕ104に比べて大きくなる。
【００１４】主ワード線ＭＷＬにはスタンバイ時に電圧
ＶPPを与えなければならないが、主ワード線ＭＷＬはメ
モリセルアレイ内に多数配線されているため、主ワード
線ＭＷＬからのリーク電流により電圧ＶPPのレベルを下
げる働きが大きくなる。一般的に、電圧ＶPPは電圧ＶCC
を昇圧して得ている場合が多い。そのような場合、電圧
ＶPPのレベルを保持するために電圧ＶPPを発生する回路
が動作し、スタンバイ電流を増加させる。また、長時間
スタンバイ状態が保持された後で、かつ電圧ＶPPを発生
する回路が動作して再び電圧ＶPPを供給する前、すなわ
ち 電圧ＶPPのレベルが下がった状態でサブデコード信
号ＳＤＳ，バーＳＤＳが活性化されると誤動作を起こす
場合がある。
ＶPPを与えなければならないが、主ワード線ＭＷＬはメ
モリセルアレイ内に多数配線されているため、主ワード
線ＭＷＬからのリーク電流により電圧ＶPPのレベルを下
げる働きが大きくなる。一般的に、電圧ＶPPは電圧ＶCC
を昇圧して得ている場合が多い。そのような場合、電圧
ＶPPのレベルを保持するために電圧ＶPPを発生する回路
が動作し、スタンバイ電流を増加させる。また、長時間
スタンバイ状態が保持された後で、かつ電圧ＶPPを発生
する回路が動作して再び電圧ＶPPを供給する前、すなわ
ち 電圧ＶPPのレベルが下がった状態でサブデコード信
号ＳＤＳ，バーＳＤＳが活性化されると誤動作を起こす
場合がある。
【００１５】なお、図１６では説明を簡単にするため２
ウェイの交互配置型サブデコード構成を示した。この場
合、例えば一本の主ワード線ＭＷＬ1に対して２本の副
ワード線ＳＷＬ1a，ＳＷＬ2a等が設けられる。ゲートポ
リシリコンで形成される２本の副ワード線上に第一メタ
ル配線で形成される一本の主ワード線は、そのピッチを
メタル杭打ち方法と比較して１／２に緩和できる。また
交互配置的にサブデコード信号を配置しているため、一
列のサブデコード帯に対して同じサブデコード信号を受
けるサブデコード回路のみを配置することができる。
ウェイの交互配置型サブデコード構成を示した。この場
合、例えば一本の主ワード線ＭＷＬ1に対して２本の副
ワード線ＳＷＬ1a，ＳＷＬ2a等が設けられる。ゲートポ
リシリコンで形成される２本の副ワード線上に第一メタ
ル配線で形成される一本の主ワード線は、そのピッチを
メタル杭打ち方法と比較して１／２に緩和できる。また
交互配置的にサブデコード信号を配置しているため、一
列のサブデコード帯に対して同じサブデコード信号を受
けるサブデコード回路のみを配置することができる。
【００１６】
【発明が解決しようとする課題】従来の技術を組み合わ
せて構成される上記のようなＤＲＡＭは、アドレスが時
分割方式で入力されるため、主ワード線が立ち上がる時
期には分割された副ワード線を主ワード線方向に対して
一列分すべて活性化しなければならない。そのため、全
てのサブデコード信号およびサブデコード回路が動作す
る。このため副ワード線の分割数が多くなればなるほど
サブデコード信号およびサブデコード回路の充放電電流
が増大し消費電力が増加するという問題点がある。
せて構成される上記のようなＤＲＡＭは、アドレスが時
分割方式で入力されるため、主ワード線が立ち上がる時
期には分割された副ワード線を主ワード線方向に対して
一列分すべて活性化しなければならない。そのため、全
てのサブデコード信号およびサブデコード回路が動作す
る。このため副ワード線の分割数が多くなればなるほど
サブデコード信号およびサブデコード回路の充放電電流
が増大し消費電力が増加するという問題点がある。
【００１７】また、スタンバイ時に主ワード線からのリ
ーク電流が多くなり、消費電力が大きくなるという問題
点がある。
ーク電流が多くなり、消費電力が大きくなるという問題
点がある。
【００１８】この発明は上記のような問題点を解消する
ためになされたもので、サブデコード信号を主ワード線
と直交した方向から入力するのではなく、主ワード線と
並行に入力し、しかもブロックを選択する信号であらか
じめデコードした信号とすることにより、主ワード線が
選択されるブロックに関連するサブデコード信号および
サブデコード回路のみが充放電され、他のサブデコード
回路で充放電することを防ぎ、低消費でワード線を高速
に立ち上げると共に、第一メタル配線のピッチ緩和を実
現できる分割デコーダ方式のダイナミック型半導体記憶
装置を得ることを目的とする。また、スタンバイ時の消
費電力が小さなダイナミック型半導体記憶装置を得るこ
とを目的とする。
ためになされたもので、サブデコード信号を主ワード線
と直交した方向から入力するのではなく、主ワード線と
並行に入力し、しかもブロックを選択する信号であらか
じめデコードした信号とすることにより、主ワード線が
選択されるブロックに関連するサブデコード信号および
サブデコード回路のみが充放電され、他のサブデコード
回路で充放電することを防ぎ、低消費でワード線を高速
に立ち上げると共に、第一メタル配線のピッチ緩和を実
現できる分割デコーダ方式のダイナミック型半導体記憶
装置を得ることを目的とする。また、スタンバイ時の消
費電力が小さなダイナミック型半導体記憶装置を得るこ
とを目的とする。
【００１９】
【課題を解決するための手段】第１の発明に係るダイナ
ミック型半導体記憶装置は、少なくとも第１及び第２の
ブロックを含む複数のブロックに分割されるとともに複
数の行と複数の列に並べて配置されて情報を電荷の蓄積
によってダイナミックに記憶する複数のメモリ素子並び
に複数の前記ブロックの各々に設けられて前記メモリ素
子を選択するために共に前記行と平行に配置されている
複数の主ワード線及び複数の副ワード線を有し、複数の
前記ブロックの各々が前記行に平行な第１及び第２の辺
と前記列に平行な第３及び第４の辺とを持つように形成
されているメモリセルアレイと、複数の前記ブロックの
各々に対応して設けられて、対応する前記ブロックの前
記第１の辺または前記第２の辺に面して配置された複数
のセンスアンプ列と、複数の前記ブロックの各々に対応
して設けられ、対応する前記ブロックの前記第３の辺の
側に配置され、対応する前記ブロック内の複数の前記主
ワード線を選択的に活性化するための複数の主行デコー
ド手段と、複数の前記主ワード線及び複数の前記副ワー
ド線に接続されるとともに前記メモリセルアレイ上に設
けられる複数の副行デコード手段と、複数の前記副行デ
コード手段に接続されて接続している前記副行デコード
手段を活性化するための選択信号を伝達する複数の選択
信号線と、複数の前記選択信号線に接続されて前記選択
信号を生成するための複数の選択信号生成手段とを備
え、複数の前記主ワード線は、少なくとも、前記第１の
ブロックに配設された複数の第１の主ワード線と前記第
２のブロックに配設された複数の第２の主ワード線とを
含み、複数の前記副ワード線は、少なくとも、複数の前
記第１の主ワード線に対応して設けられた複数の第１の
副ワード線と複数の第２の副ワード線、及び前記第２の
主ワード線に対応して設けられた複数の第３の副ワード
線と複数の第４の副ワード線を含み、複数の前記選択信
号線は、少なくとも、前記第１のブロックに配設された
複数の第１の選択信号線と複数の第２の選択信号線、及
び前記第２のブロックに配設された複数の第３の選択信
号線と複数の第４の選択信号線を含み、複数の前記副行
デコード手段は、少なくとも、前記第１のブロック上に
配置されて複数の前記第１の主ワード線と複数の前記第
１の副ワード線と複数の前記第１の選択信号線に接続さ
れた複数の第１の副行デコード手段、前記第１のブロッ
ク上に配置されて複数の前記第１の主ワード線と複数の
前記第２の副ワード線と複数の前記第２の選択信号線に
接続された複数の第２の副行デコード手段、前記第２の
ブロック上に配置されて複数の前記第２の主ワード線と
複数の前記第３の副行ワード線と複数の前記第３の選択
信号線に接続された複数の第３の副行デコード手段及び
前記第２のブロック上に配置されて複数の前記第２の主
ワード線と複数の前記第４の副ワード線と複数の前記第
４の選択信号線に接続された複数の第４の副行デコード
手段を含み、複数の前記選択信号生成手段は、少なくと
も、前記第１のブロックに対応して設けられ前記第１の
選択信号線に接続され第１の選択信号を生成して出力す
る第１の選択信号生成手段、前記第１のブロックに対応
して設けられ前記第２の選択信号線に接続され第２の選
択信号を生成して出力する第２の選択信号生成手段、前
記第２のブロックに対応して設けられ前記第３の選択信
号線に接続され第３の選択信号を生成して出力する第３
の選択信号生成手段、前記第２のブロックに対応して設
けられ前記第４の選択信号線に接続され第４の選択信号
を生成して出力する第４の選択信号生成手段を含み、複
数の前記第１の主ワード線のうちのいずれか一つの前記
第１の主ワード線が活性化されるとそれに対応する前記
第１及び第２の副行デコード手段によって前記第１及び
第２の副ワード線が同時に活性化可能な状態となるが、
前記第１または前記第２の副ワード線のうちのいずれを
活性化するかを前記第１のブロックにおいては前記第１
及び第２の選択信号によって選択し、複数の前記第２の
主ワード線のうちのいずれか一つの前記第２の主ワード
線が活性化されるとそれに対応する前記第３及び第４の
副行デコード手段によって前記第３及び第４の副ワード
線が同時に活性化可能な状態となるが、前記第３または
第４の副ワード線のうちのいずれを活性化するかを前記
第２のブロックにおいては前記第３及び第４の選択信号
によって選択することを特徴とする。
ミック型半導体記憶装置は、少なくとも第１及び第２の
ブロックを含む複数のブロックに分割されるとともに複
数の行と複数の列に並べて配置されて情報を電荷の蓄積
によってダイナミックに記憶する複数のメモリ素子並び
に複数の前記ブロックの各々に設けられて前記メモリ素
子を選択するために共に前記行と平行に配置されている
複数の主ワード線及び複数の副ワード線を有し、複数の
前記ブロックの各々が前記行に平行な第１及び第２の辺
と前記列に平行な第３及び第４の辺とを持つように形成
されているメモリセルアレイと、複数の前記ブロックの
各々に対応して設けられて、対応する前記ブロックの前
記第１の辺または前記第２の辺に面して配置された複数
のセンスアンプ列と、複数の前記ブロックの各々に対応
して設けられ、対応する前記ブロックの前記第３の辺の
側に配置され、対応する前記ブロック内の複数の前記主
ワード線を選択的に活性化するための複数の主行デコー
ド手段と、複数の前記主ワード線及び複数の前記副ワー
ド線に接続されるとともに前記メモリセルアレイ上に設
けられる複数の副行デコード手段と、複数の前記副行デ
コード手段に接続されて接続している前記副行デコード
手段を活性化するための選択信号を伝達する複数の選択
信号線と、複数の前記選択信号線に接続されて前記選択
信号を生成するための複数の選択信号生成手段とを備
え、複数の前記主ワード線は、少なくとも、前記第１の
ブロックに配設された複数の第１の主ワード線と前記第
２のブロックに配設された複数の第２の主ワード線とを
含み、複数の前記副ワード線は、少なくとも、複数の前
記第１の主ワード線に対応して設けられた複数の第１の
副ワード線と複数の第２の副ワード線、及び前記第２の
主ワード線に対応して設けられた複数の第３の副ワード
線と複数の第４の副ワード線を含み、複数の前記選択信
号線は、少なくとも、前記第１のブロックに配設された
複数の第１の選択信号線と複数の第２の選択信号線、及
び前記第２のブロックに配設された複数の第３の選択信
号線と複数の第４の選択信号線を含み、複数の前記副行
デコード手段は、少なくとも、前記第１のブロック上に
配置されて複数の前記第１の主ワード線と複数の前記第
１の副ワード線と複数の前記第１の選択信号線に接続さ
れた複数の第１の副行デコード手段、前記第１のブロッ
ク上に配置されて複数の前記第１の主ワード線と複数の
前記第２の副ワード線と複数の前記第２の選択信号線に
接続された複数の第２の副行デコード手段、前記第２の
ブロック上に配置されて複数の前記第２の主ワード線と
複数の前記第３の副行ワード線と複数の前記第３の選択
信号線に接続された複数の第３の副行デコード手段及び
前記第２のブロック上に配置されて複数の前記第２の主
ワード線と複数の前記第４の副ワード線と複数の前記第
４の選択信号線に接続された複数の第４の副行デコード
手段を含み、複数の前記選択信号生成手段は、少なくと
も、前記第１のブロックに対応して設けられ前記第１の
選択信号線に接続され第１の選択信号を生成して出力す
る第１の選択信号生成手段、前記第１のブロックに対応
して設けられ前記第２の選択信号線に接続され第２の選
択信号を生成して出力する第２の選択信号生成手段、前
記第２のブロックに対応して設けられ前記第３の選択信
号線に接続され第３の選択信号を生成して出力する第３
の選択信号生成手段、前記第２のブロックに対応して設
けられ前記第４の選択信号線に接続され第４の選択信号
を生成して出力する第４の選択信号生成手段を含み、複
数の前記第１の主ワード線のうちのいずれか一つの前記
第１の主ワード線が活性化されるとそれに対応する前記
第１及び第２の副行デコード手段によって前記第１及び
第２の副ワード線が同時に活性化可能な状態となるが、
前記第１または前記第２の副ワード線のうちのいずれを
活性化するかを前記第１のブロックにおいては前記第１
及び第２の選択信号によって選択し、複数の前記第２の
主ワード線のうちのいずれか一つの前記第２の主ワード
線が活性化されるとそれに対応する前記第３及び第４の
副行デコード手段によって前記第３及び第４の副ワード
線が同時に活性化可能な状態となるが、前記第３または
第４の副ワード線のうちのいずれを活性化するかを前記
第２のブロックにおいては前記第３及び第４の選択信号
によって選択することを特徴とする。
【００２０】第２の発明に係るダイナミック型半導体記
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記選択信号線が、複数の前記センス
アンプ列上に配置されていることを特徴とする。
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記選択信号線が、複数の前記センス
アンプ列上に配置されていることを特徴とする。
【００２１】第３の発明に係るダイナミック型半導体記
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記選択信号生成手段が、複数の前記
ブロックの前記第３の辺の側に配置されていることを特
徴とする。
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記選択信号生成手段が、複数の前記
ブロックの前記第３の辺の側に配置されていることを特
徴とする。
【００２２】第４の発明に係るダイナミック型半導体記
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、前記第１及び第２のブロックが、隣り合って
配置され、前記第２の選択信号と前記第３の選択信号と
を同一として、前記第２及び第３の選択信号線並びに前
記第２及び第３の選択信号生成手段とを共用することを
特徴とする。
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、前記第１及び第２のブロックが、隣り合って
配置され、前記第２の選択信号と前記第３の選択信号と
を同一として、前記第２及び第３の選択信号線並びに前
記第２及び第３の選択信号生成手段とを共用することを
特徴とする。
【００２３】第５の発明に係るダイナミック型半導体記
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記選択信号生成手段が、複数の前記
ブロックの前記第４の辺の側に配置されていることを特
徴とする。
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記選択信号生成手段が、複数の前記
ブロックの前記第４の辺の側に配置されていることを特
徴とする。
【００２４】第６の発明に係るダイナミック型半導体記
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記選択信号線が、複数の前記ブロッ
ク上に配置されていることを特徴とする。
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記選択信号線が、複数の前記ブロッ
ク上に配置されていることを特徴とする。
【００２５】第７の発明に係るダイナミック型半導体記
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記副ワード線が、複数の前記第１の
主ワード線に対応して設けられた複数の第５の副ワード
線と複数の第６の副ワード線、及び前記第２の主ワード
線に対応して設けられた複数の第７の副ワード線と複数
の第８の副ワード線をさらに含み、複数の前記選択信号
線が、前記第１のブロックに配設された複数の第５の選
択信号線と複数の第６の選択信号線、及び前記第２のブ
ロックに配設された複数の第７の選択信号線と複数の第
８の選択信号線をさらに含み、複数の前記副行デコード
手段が、前記第１のブロック上に配置されて複数の前記
第１の主ワード線と複数の前記第５の副ワード線と複数
の前記第５の選択信号線に接続された複数の第５の副行
デコード手段、前記第１のブロック上に配置されて複数
の前記第１の主ワード線と複数の前記第６の副ワード線
と複数の前記第６の選択信号線に接続された複数の第６
の副行デコード手段、前記第２のブロック上に配置され
て複数の前記第２の主ワード線と複数の前記第７の副行
ワード線と複数の前記第７の選択信号線に接続された複
数の第７の副行デコード手段及び前記第２のブロック上
に配置されて複数の前記第２の主ワード線と複数の前記
第８の副ワード線と複数の前記第８の選択信号線に接続
された複数の第８の副行デコード手段をさらに含み、複
数の前記選択信号生成手段が、前記第１のブロックに対
応して設けられ前記第５の選択信号線に接続され前記第
１の選択信号と同等の第５の選択信号を生成して出力す
る第５の選択信号生成手段、前記第１のブロックに対応
して設けられ前記第６の選択信号線に接続され前記第２
の選択信号と同等の第６の選択信号を生成して出力する
第６の選択信号生成手段、前記第２のブロックに対応し
て設けられ前記第７の選択信号線に接続され前記第３の
選択信号と同等の第７の選択信号を生成して出力する第
７の選択信号生成手段及び前記第２のブロックに対応し
て設けられ前記第８の選択信号線に接続され前記第４の
選択信号と同等の第８の選択信号を生成して出力する第
８の選択信号生成手段をさらに含み、複数の前記第１の
主ワード線のうちのいずれか一つの前記第１の主ワード
線が活性化されるとそれに対応する前記第１及び第２の
副行デコード手段並びに前記第５及び第６の副行デコー
ド手段によって前記第１及び第２の副ワード線並びに前
記第５及び第６の副ワード線が同時に活性化可能な状態
となるが、前記第１及び第５の副ワード線と前記第２及
び第６の副ワード線とのうちのいずれの組を活性化する
かを前記第１のブロックにおいては前記第１及び第２の
選択信号並びに前記第５及び第６の選択信号によって選
択し、複数の前記第２の主ワード線のうちのいずれか一
つの前記第２の主ワード線が活性化されるとそれに対応
する前記第３及び第４の副行デコード手段並びに前記第
７及び第８の副デコード手段によって前記第３及び第４
の副ワード線並びに前記第７及び第８の副ワード線が同
時に活性化可能な状態となるが、前記第３及び第７の副
ワード線と前記第４及び第８の副ワード線とのうちのい
ずれの組を活性化するかを前記第２のブロックにおいて
は前記第３及び第４の選択信号並びに前記第７及び第８
の選択信号によって選択することを特徴とする。
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記副ワード線が、複数の前記第１の
主ワード線に対応して設けられた複数の第５の副ワード
線と複数の第６の副ワード線、及び前記第２の主ワード
線に対応して設けられた複数の第７の副ワード線と複数
の第８の副ワード線をさらに含み、複数の前記選択信号
線が、前記第１のブロックに配設された複数の第５の選
択信号線と複数の第６の選択信号線、及び前記第２のブ
ロックに配設された複数の第７の選択信号線と複数の第
８の選択信号線をさらに含み、複数の前記副行デコード
手段が、前記第１のブロック上に配置されて複数の前記
第１の主ワード線と複数の前記第５の副ワード線と複数
の前記第５の選択信号線に接続された複数の第５の副行
デコード手段、前記第１のブロック上に配置されて複数
の前記第１の主ワード線と複数の前記第６の副ワード線
と複数の前記第６の選択信号線に接続された複数の第６
の副行デコード手段、前記第２のブロック上に配置され
て複数の前記第２の主ワード線と複数の前記第７の副行
ワード線と複数の前記第７の選択信号線に接続された複
数の第７の副行デコード手段及び前記第２のブロック上
に配置されて複数の前記第２の主ワード線と複数の前記
第８の副ワード線と複数の前記第８の選択信号線に接続
された複数の第８の副行デコード手段をさらに含み、複
数の前記選択信号生成手段が、前記第１のブロックに対
応して設けられ前記第５の選択信号線に接続され前記第
１の選択信号と同等の第５の選択信号を生成して出力す
る第５の選択信号生成手段、前記第１のブロックに対応
して設けられ前記第６の選択信号線に接続され前記第２
の選択信号と同等の第６の選択信号を生成して出力する
第６の選択信号生成手段、前記第２のブロックに対応し
て設けられ前記第７の選択信号線に接続され前記第３の
選択信号と同等の第７の選択信号を生成して出力する第
７の選択信号生成手段及び前記第２のブロックに対応し
て設けられ前記第８の選択信号線に接続され前記第４の
選択信号と同等の第８の選択信号を生成して出力する第
８の選択信号生成手段をさらに含み、複数の前記第１の
主ワード線のうちのいずれか一つの前記第１の主ワード
線が活性化されるとそれに対応する前記第１及び第２の
副行デコード手段並びに前記第５及び第６の副行デコー
ド手段によって前記第１及び第２の副ワード線並びに前
記第５及び第６の副ワード線が同時に活性化可能な状態
となるが、前記第１及び第５の副ワード線と前記第２及
び第６の副ワード線とのうちのいずれの組を活性化する
かを前記第１のブロックにおいては前記第１及び第２の
選択信号並びに前記第５及び第６の選択信号によって選
択し、複数の前記第２の主ワード線のうちのいずれか一
つの前記第２の主ワード線が活性化されるとそれに対応
する前記第３及び第４の副行デコード手段並びに前記第
７及び第８の副デコード手段によって前記第３及び第４
の副ワード線並びに前記第７及び第８の副ワード線が同
時に活性化可能な状態となるが、前記第３及び第７の副
ワード線と前記第４及び第８の副ワード線とのうちのい
ずれの組を活性化するかを前記第２のブロックにおいて
は前記第３及び第４の選択信号並びに前記第７及び第８
の選択信号によって選択することを特徴とする。
【００２６】第８の発明に係るダイナミック型半導体記
憶装置は、第７の発明のダイナミック型半導体記憶装置
において、前記第１ないし第４の選択信号生成手段が、
前記第１及び第２のブロックのそれぞれの前記第３の辺
の側に配置され、前記第５ないし第８の選択信号生成手
段が、前記第１及び第２のブロックのそれぞれの前記第
４の辺の側に配置されていることを特徴とする。
憶装置は、第７の発明のダイナミック型半導体記憶装置
において、前記第１ないし第４の選択信号生成手段が、
前記第１及び第２のブロックのそれぞれの前記第３の辺
の側に配置され、前記第５ないし第８の選択信号生成手
段が、前記第１及び第２のブロックのそれぞれの前記第
４の辺の側に配置されていることを特徴とする。
【００２７】第９の発明に係るダイナミック型半導体記
憶装置は、第７の発明のダイナミック型半導体記憶装置
において、複数の前記選択信号生成手段が、複数の前記
ブロックのそれぞれの前記第３の辺の側に配置されてい
ることを特徴とする。
憶装置は、第７の発明のダイナミック型半導体記憶装置
において、複数の前記選択信号生成手段が、複数の前記
ブロックのそれぞれの前記第３の辺の側に配置されてい
ることを特徴とする。
【００２８】第１０の発明に係るダイナミック型半導体
記憶装置は、第１の発明のダイナミック型半導体記憶装
置において、複数の前記副ワード線が、複数の前記第１
の主ワード線に対応して設けられた複数の第５の副ワー
ド線と複数の第６の副ワード線、及び前記第２の主ワー
ド線に対応して設けられた複数の第７の副ワード線と複
数の第８の副ワード線をさらに含み、複数の前記選択信
号線が、前記第１のブロックに配設された複数の第５の
選択信号線と複数の第６の選択信号線、及び前記第２の
ブロックに配設された複数の第７の選択信号線と複数の
第８の選択信号線をさらに含み、複数の前記副行デコー
ド手段が、前記第１のブロック上に配置されて複数の前
記第１の主ワード線と複数の前記第５の副ワード線と複
数の前記第５の選択信号線に接続された複数の第５の副
行デコード手段、前記第１のブロック上に配置されて複
数の前記第１の主ワード線と複数の前記第６の副ワード
線と複数の前記第６の選択信号線に接続された複数の第
６の副行デコード手段、前記第２のブロック上に配置さ
れて複数の前記第２の主ワード線と複数の前記第７の副
行ワード線と複数の前記第７の選択信号線に接続された
複数の第７の副行デコード手段及び前記第２のブロック
上に配置されて複数の前記第２の主ワード線と複数の前
記第８の副ワード線と複数の前記第８の選択信号線に接
続された複数の第８の副行デコード手段をさらに含み、
複数の前記選択信号生成手段が、前記第１のブロックに
対応して設けられ前記第５の選択信号線に接続され第５
の選択信号を生成して出力する第５の選択信号生成手
段、前記第１のブロックに対応して設けられ前記第６の
選択信号線に接続され第６の選択信号を生成して出力す
る第６の選択信号生成手段、前記第２のブロックに対応
して設けられ前記第７の選択信号線に接続され第７の選
択信号を生成して出力する第７の選択信号生成手段及び
前記第２のブロックに対応して設けられ前記第８の選択
信号線に接続され第８の選択信号を生成して出力する第
８の選択信号生成手段をさらに含み、複数の前記第１の
主ワード線のうちのいずれか一つの前記第１の主ワード
線が活性化されるとそれに対応する前記第１及び第２の
副行デコード手段並びに前記第５及び第６の副行デコー
ド手段によって前記第１及び第２の副ワード線並びに前
記第５及び第６の副ワード線が同時に活性化可能な状態
となるが、前記第１、第２、第５及び第６の副ワード線
のうちのいずれを活性化するかを前記第１のブロックに
おいては前記第１及び第２の選択信号並びに前記第５及
び第６の選択信号によって選択し、複数の前記第２の主
ワード線のうちのいずれか一つの前記第２の主ワード線
が活性化されるとそれに対応する前記第３及び第４の副
行デコード手段並びに前記第７及び第８の副デコード手
段によって前記第３及び第４の副ワード線並びに前記第
７及び第８の副ワード線が同時に活性化可能な状態とな
るが、前記第３、第４、第７及び第８の副ワード線のう
ちのいずれを活性化するかを前記第２のブロックにおい
ては前記第３及び第４の選択信号並びに前記第７及び第
８の選択信号によって選択することを特徴とする。
記憶装置は、第１の発明のダイナミック型半導体記憶装
置において、複数の前記副ワード線が、複数の前記第１
の主ワード線に対応して設けられた複数の第５の副ワー
ド線と複数の第６の副ワード線、及び前記第２の主ワー
ド線に対応して設けられた複数の第７の副ワード線と複
数の第８の副ワード線をさらに含み、複数の前記選択信
号線が、前記第１のブロックに配設された複数の第５の
選択信号線と複数の第６の選択信号線、及び前記第２の
ブロックに配設された複数の第７の選択信号線と複数の
第８の選択信号線をさらに含み、複数の前記副行デコー
ド手段が、前記第１のブロック上に配置されて複数の前
記第１の主ワード線と複数の前記第５の副ワード線と複
数の前記第５の選択信号線に接続された複数の第５の副
行デコード手段、前記第１のブロック上に配置されて複
数の前記第１の主ワード線と複数の前記第６の副ワード
線と複数の前記第６の選択信号線に接続された複数の第
６の副行デコード手段、前記第２のブロック上に配置さ
れて複数の前記第２の主ワード線と複数の前記第７の副
行ワード線と複数の前記第７の選択信号線に接続された
複数の第７の副行デコード手段及び前記第２のブロック
上に配置されて複数の前記第２の主ワード線と複数の前
記第８の副ワード線と複数の前記第８の選択信号線に接
続された複数の第８の副行デコード手段をさらに含み、
複数の前記選択信号生成手段が、前記第１のブロックに
対応して設けられ前記第５の選択信号線に接続され第５
の選択信号を生成して出力する第５の選択信号生成手
段、前記第１のブロックに対応して設けられ前記第６の
選択信号線に接続され第６の選択信号を生成して出力す
る第６の選択信号生成手段、前記第２のブロックに対応
して設けられ前記第７の選択信号線に接続され第７の選
択信号を生成して出力する第７の選択信号生成手段及び
前記第２のブロックに対応して設けられ前記第８の選択
信号線に接続され第８の選択信号を生成して出力する第
８の選択信号生成手段をさらに含み、複数の前記第１の
主ワード線のうちのいずれか一つの前記第１の主ワード
線が活性化されるとそれに対応する前記第１及び第２の
副行デコード手段並びに前記第５及び第６の副行デコー
ド手段によって前記第１及び第２の副ワード線並びに前
記第５及び第６の副ワード線が同時に活性化可能な状態
となるが、前記第１、第２、第５及び第６の副ワード線
のうちのいずれを活性化するかを前記第１のブロックに
おいては前記第１及び第２の選択信号並びに前記第５及
び第６の選択信号によって選択し、複数の前記第２の主
ワード線のうちのいずれか一つの前記第２の主ワード線
が活性化されるとそれに対応する前記第３及び第４の副
行デコード手段並びに前記第７及び第８の副デコード手
段によって前記第３及び第４の副ワード線並びに前記第
７及び第８の副ワード線が同時に活性化可能な状態とな
るが、前記第３、第４、第７及び第８の副ワード線のう
ちのいずれを活性化するかを前記第２のブロックにおい
ては前記第３及び第４の選択信号並びに前記第７及び第
８の選択信号によって選択することを特徴とする。
【００２９】第１１の発明に係るダイナミック型半導体
記憶装置は、第１０の発明のダイナミック型半導体記憶
装置において、前記第１ないし第４の選択信号生成手段
が、前記第１及び第２のブロックのそれぞれの前記第３
の辺の側に配置され、前記第５ないし第８の選択信号生
成手段が、前記第１及び第２のブロックのそれぞれの前
記第４の辺の側に配置されていることを特徴とする。
記憶装置は、第１０の発明のダイナミック型半導体記憶
装置において、前記第１ないし第４の選択信号生成手段
が、前記第１及び第２のブロックのそれぞれの前記第３
の辺の側に配置され、前記第５ないし第８の選択信号生
成手段が、前記第１及び第２のブロックのそれぞれの前
記第４の辺の側に配置されていることを特徴とする。
【００３０】第１２の発明に係るダイナミック型半導体
記憶装置は、複数の行と複数の列に配置され情報を電荷
の蓄積によってダイナミックに記憶する複数のメモリ素
子と、複数の前記メモリ素子が配置されている行の組の
選択を行わないための第１の電圧または選択を行うため
の前記第１の電圧より高い第２の電圧のいずれかが与え
られる主ワード線と、前記第１の電圧と前記第２の電圧
より低い第３の電圧からなる２値の第１の副デコード信
号を伝達する第１の信号線と、前記第１の副デコード信
号に対して相補的な論理値を持つ第２の副デコード信号
を伝達する第２の信号線と、前記主ワード線の活性状態
並びに前記第１及び第２の副デコード信号に応じて前記
行の組の中の所定の行を選択するための副ワード線と、
前記主ワード線に接続された一方電流電極、前記第２の
信号線に接続された制御電極及び前記副ワード線に接続
された他方電流電極を持つＰチャネルの第１のＭＯＳト
ランジスタと、前記主ワード線に接続された一方電流電
極、前記第１の信号線に接続された制御電極及び前記副
ワード線に接続された他方電流電極を持つＮチャネルの
第２のＭＯＳトランジスタと、前記副ワード線に接続さ
れた一方電流電極、前記第２の信号線に接続された制御
電極及び前記第１の電圧に接続された他方電流電極を持
つＮチャネルの第３のＭＯＳトランジスタとを備えて構
成される。
記憶装置は、複数の行と複数の列に配置され情報を電荷
の蓄積によってダイナミックに記憶する複数のメモリ素
子と、複数の前記メモリ素子が配置されている行の組の
選択を行わないための第１の電圧または選択を行うため
の前記第１の電圧より高い第２の電圧のいずれかが与え
られる主ワード線と、前記第１の電圧と前記第２の電圧
より低い第３の電圧からなる２値の第１の副デコード信
号を伝達する第１の信号線と、前記第１の副デコード信
号に対して相補的な論理値を持つ第２の副デコード信号
を伝達する第２の信号線と、前記主ワード線の活性状態
並びに前記第１及び第２の副デコード信号に応じて前記
行の組の中の所定の行を選択するための副ワード線と、
前記主ワード線に接続された一方電流電極、前記第２の
信号線に接続された制御電極及び前記副ワード線に接続
された他方電流電極を持つＰチャネルの第１のＭＯＳト
ランジスタと、前記主ワード線に接続された一方電流電
極、前記第１の信号線に接続された制御電極及び前記副
ワード線に接続された他方電流電極を持つＮチャネルの
第２のＭＯＳトランジスタと、前記副ワード線に接続さ
れた一方電流電極、前記第２の信号線に接続された制御
電極及び前記第１の電圧に接続された他方電流電極を持
つＮチャネルの第３のＭＯＳトランジスタとを備えて構
成される。
【００３１】第１３の発明に係るダイナミック型半導体
記憶装置は、第１２の発明のダイナミック型半導体記憶
装置において、前記第２の信号線に与えられるハイレベ
ル側の電圧は、前記第２の電圧あるいは前記第３の電位
のいずれかに選択的に決定されることを特徴とする。
記憶装置は、第１２の発明のダイナミック型半導体記憶
装置において、前記第２の信号線に与えられるハイレベ
ル側の電圧は、前記第２の電圧あるいは前記第３の電位
のいずれかに選択的に決定されることを特徴とする。
【００３２】
【作用】第１の発明における第１ないし第４の選択信号
線によって、第１及び第２のブロックの各々に、第１及
び第２の選択信号並びに第３及び第４の選択信号が与え
られるので、例えば、第１及び第２のブロックのうちの
一つのブロック内にある副行デコード手段だけを活性化
することができ、必要でないブロックの副行デコード手
段を駆動する第１ないし第４の選択信号生成手段が動作
しなくてよくなるため、第１ないし第４の選択信号生成
手段が駆動しなくなった副行デコード手段で消費されて
いた電力を削減できる。
線によって、第１及び第２のブロックの各々に、第１及
び第２の選択信号並びに第３及び第４の選択信号が与え
られるので、例えば、第１及び第２のブロックのうちの
一つのブロック内にある副行デコード手段だけを活性化
することができ、必要でないブロックの副行デコード手
段を駆動する第１ないし第４の選択信号生成手段が動作
しなくてよくなるため、第１ないし第４の選択信号生成
手段が駆動しなくなった副行デコード手段で消費されて
いた電力を削減できる。
【００３３】第２の発明における選択信号線は、センス
アンプ列上に配置されているので、メモリセルアレイの
行と平行に配線でき、配線距離を短くすることができ
る。
アンプ列上に配置されているので、メモリセルアレイの
行と平行に配線でき、配線距離を短くすることができ
る。
【００３４】第３の発明における第１ないし第４の選択
信号生成手段は、主デコード手段が配置されていない第
４の辺の側に配置されるため、レイアウトの自由度が大
きく、製造の容易な配置を取りやすくなる。
信号生成手段は、主デコード手段が配置されていない第
４の辺の側に配置されるため、レイアウトの自由度が大
きく、製造の容易な配置を取りやすくなる。
【００３５】第４の発明における第２及び第３の選択信
号をそれぞれ同一にすることで、第１ないし第４の選択
信号線のうち、第２の選択信号線と第３の選択信号線を
共通化でき、また第２と第３の選択信号生成手段を共通
化でき、選択信号の数、選択信号線の数及び選択信号生
成手段の数を削減できる。
号をそれぞれ同一にすることで、第１ないし第４の選択
信号線のうち、第２の選択信号線と第３の選択信号線を
共通化でき、また第２と第３の選択信号生成手段を共通
化でき、選択信号の数、選択信号線の数及び選択信号生
成手段の数を削減できる。
【００３６】第５の発明における選択信号生成手段は、
主行デコード手段が配置されているブロックの第３の辺
の側に配置されるので、主行デコード手段とともに配置
でき、半導体記憶装置のレイアウト面積を小さくでき
る。
主行デコード手段が配置されているブロックの第３の辺
の側に配置されるので、主行デコード手段とともに配置
でき、半導体記憶装置のレイアウト面積を小さくでき
る。
【００３７】第６の発明における第１ないし第４の選択
信号線が、第１及び第２のブロック上に配置されるの
で、これらの選択信号線を他の部分に配置するのに比べ
てレイアウト面積を小さくすることができる。
信号線が、第１及び第２のブロック上に配置されるの
で、これらの選択信号線を他の部分に配置するのに比べ
てレイアウト面積を小さくすることができる。
【００３８】第７の発明における第１ないし第４の選択
信号生成手段と第５ないし第８の選択信号生成手段と
は、第１ないし第４の選択信号を駆動する第１ないし第
４の選択信号生成手段とは別に、第１ないし第４の選択
信号と同等の第５ないし第８の選択信号を駆動する第５
ないし第８の選択信号生成手段が設けられており、一つ
の選択信号線に接続される副デコード手段の数を減らす
ことができ、一つの選択信号線あたりの負荷を削減し
て、選択信号線を伝達する選択信号の立ち上がり及び立
ち下がり時間を短くできる。
信号生成手段と第５ないし第８の選択信号生成手段と
は、第１ないし第４の選択信号を駆動する第１ないし第
４の選択信号生成手段とは別に、第１ないし第４の選択
信号と同等の第５ないし第８の選択信号を駆動する第５
ないし第８の選択信号生成手段が設けられており、一つ
の選択信号線に接続される副デコード手段の数を減らす
ことができ、一つの選択信号線あたりの負荷を削減し
て、選択信号線を伝達する選択信号の立ち上がり及び立
ち下がり時間を短くできる。
【００３９】第８の発明における第１ないし第４の選択
信号生成手段と第５ないし第８の選択信号生成手段が第
１及び第２のブロックの両側に配置されるので、第１な
いし第４の選択信号線及び第５ないし第８の選択信号線
を短くすることができ、選択信号線を伝達する選択信号
の立ち上がり及び立ち下がり時間を短くできる。
信号生成手段と第５ないし第８の選択信号生成手段が第
１及び第２のブロックの両側に配置されるので、第１な
いし第４の選択信号線及び第５ないし第８の選択信号線
を短くすることができ、選択信号線を伝達する選択信号
の立ち上がり及び立ち下がり時間を短くできる。
【００４０】第９の発明における選択信号生成手段は、
全てブロックの第３の辺の側に配置されるので、主行デ
コード手段と共に配置でき、占有面積を減らすことがで
きる。
全てブロックの第３の辺の側に配置されるので、主行デ
コード手段と共に配置でき、占有面積を減らすことがで
きる。
【００４１】第１０の発明における第１ないし第８の選
択信号によって第１及び第２のブロックを各々列方向で
も分割することができ、第１ないし第４の選択信号生成
手段と第５ないし第８の選択信号生成手段の一方のみが
動作するのでさらに消費電力を抑えることができる。
択信号によって第１及び第２のブロックを各々列方向で
も分割することができ、第１ないし第４の選択信号生成
手段と第５ないし第８の選択信号生成手段の一方のみが
動作するのでさらに消費電力を抑えることができる。
【００４２】第１１の発明における第１ないし第４の選
択信号生成手段と第５ないし第８の選択信号生成手段が
第１及び第２のブロックの両側に配置されるので、第１
ないし第４の選択信号線及び第５ないし第８の選択信号
線を短くすることができ、選択信号線を伝達する選択信
号の立ち上がり及び立ち下がり時間を短くできる。
択信号生成手段と第５ないし第８の選択信号生成手段が
第１及び第２のブロックの両側に配置されるので、第１
ないし第４の選択信号線及び第５ないし第８の選択信号
線を短くすることができ、選択信号線を伝達する選択信
号の立ち上がり及び立ち下がり時間を短くできる。
【００４３】第１２の発明における第３のＭＯＳトラン
ジスタは、主ワード線に第１の電圧が与えられ、第１の
選択信号線が第３の電圧の時は、非導通状態となり、第
２のＭＯＳトランジスタは、この時導通状態となり、副
ワード線には第１の電圧が与えられる。主ワード線に第
２の電圧が与えられ、第１の選択信号線が第２の電圧の
時は、第１のＭＯＳトランジスタが導通状態となるとと
もに、第３のＭＯＳトランジスタが非導通状態となるた
め、副ワード線には主ワード線と同じ電圧が与えられ、
副ワード線は活性化される。そして、主ワード線に第２
の電圧が与えられ、第１の選択信号線が第１の電圧の時
は、第１及び第２のトランジスタが非導通状態となり、
第３のトランジスタが導通状態となるので、副ワード線
は第１の電圧が与えられる。主ワード線がローレベルで
ある状態をスタンバイ状態として用いることができる。
ジスタは、主ワード線に第１の電圧が与えられ、第１の
選択信号線が第３の電圧の時は、非導通状態となり、第
２のＭＯＳトランジスタは、この時導通状態となり、副
ワード線には第１の電圧が与えられる。主ワード線に第
２の電圧が与えられ、第１の選択信号線が第２の電圧の
時は、第１のＭＯＳトランジスタが導通状態となるとと
もに、第３のＭＯＳトランジスタが非導通状態となるた
め、副ワード線には主ワード線と同じ電圧が与えられ、
副ワード線は活性化される。そして、主ワード線に第２
の電圧が与えられ、第１の選択信号線が第１の電圧の時
は、第１及び第２のトランジスタが非導通状態となり、
第３のトランジスタが導通状態となるので、副ワード線
は第１の電圧が与えられる。主ワード線がローレベルで
ある状態をスタンバイ状態として用いることができる。
【００４４】第１３の発明における第２の選択信号線に
は、高電位側の電圧として、第２の電圧とそれよりも低
い第３の電圧のいずれかを選択的に与えることができる
ので、高い電圧が不必要なときには第２の電圧使わずに
第３の電圧を用いることによってリーク電流を抑え、電
圧の低下を緩和することができる。
は、高電位側の電圧として、第２の電圧とそれよりも低
い第３の電圧のいずれかを選択的に与えることができる
ので、高い電圧が不必要なときには第２の電圧使わずに
第３の電圧を用いることによってリーク電流を抑え、電
圧の低下を緩和することができる。
【００４５】
実施例１.以下、この発明の第１実施例によるダイナミ
ック型半導体記憶装置について図１ないし図３を用いて
説明する。図１はこの発明の第１実施例によるダイナミ
ック型半導体記憶装置の構成の概要を示すブロック図で
ある。図１において、１は複数のブロックに分割したメ
モリセルアレイを有するダイナミック型半導体記憶装
置、２はダイナミック型半導体記憶装置１の外部から与
えられる制御信号及びクロックに応じてダイナミック型
半導体記憶装置１内で使用される内部クロックRow-cl
k，Col-clkを発生する制御クロック発生回路、３はダイ
ナミック型半導体記憶装置１の外部から入力されたアド
レスＡ1〜ＡnをクロックRow-clkに応じてダイナミック
型半導体記憶装置１内の各部へ分配するためのアドレス
バッファ、４はクロックCol-clkに応じてアドレスバッ
ファ３から与えられるアドレスのうちの列アドレスを出
力するマルチプレクサ、５はマルチプレクサ４から与え
られるアドレスをデコードするための列デコーダ、ＢＬ
1〜ＢＬmはメモリセルアレイを構成している各ブロッ
ク、ＭＲＤ1〜ＭＲＤmはブロックＢＬ1〜ＢＬmに対応し
て設けられアドレスバッファ３から受けた行アドレスを
デコードする行デコーダ、ＳＡ1〜ＳＡmはブロックＢＬ
1〜ＢＬmに対応して設けられ対応する各ブロックＢＬ1
〜ＢＬmのメモリセルの記憶している情報をブロック選
択用アドレス及びクロックRow-clkに応じて読み出すた
めの複数のセンスアンプが配置されているセンスアンプ
列、６はアドレスバッファ３から与えられるブロック選
択用アドレスＢＳ及びサブデコード用アドレスに応じて
ブロックＢＬ1〜ＢＬmに対してそれぞれ個別のサブデコ
ード信号ＳＤＳ1〜ＳＤＳkを出力するサブデコード信号
生成回路群、７はセンスアンプＳＡ1〜ＳＡmから出力さ
れる信号をクロックCol-clkに応じてダイナミック型半
導体記憶装置１の外部へ出力するためのＩ／Ｏ制御回路
である。
ック型半導体記憶装置について図１ないし図３を用いて
説明する。図１はこの発明の第１実施例によるダイナミ
ック型半導体記憶装置の構成の概要を示すブロック図で
ある。図１において、１は複数のブロックに分割したメ
モリセルアレイを有するダイナミック型半導体記憶装
置、２はダイナミック型半導体記憶装置１の外部から与
えられる制御信号及びクロックに応じてダイナミック型
半導体記憶装置１内で使用される内部クロックRow-cl
k，Col-clkを発生する制御クロック発生回路、３はダイ
ナミック型半導体記憶装置１の外部から入力されたアド
レスＡ1〜ＡnをクロックRow-clkに応じてダイナミック
型半導体記憶装置１内の各部へ分配するためのアドレス
バッファ、４はクロックCol-clkに応じてアドレスバッ
ファ３から与えられるアドレスのうちの列アドレスを出
力するマルチプレクサ、５はマルチプレクサ４から与え
られるアドレスをデコードするための列デコーダ、ＢＬ
1〜ＢＬmはメモリセルアレイを構成している各ブロッ
ク、ＭＲＤ1〜ＭＲＤmはブロックＢＬ1〜ＢＬmに対応し
て設けられアドレスバッファ３から受けた行アドレスを
デコードする行デコーダ、ＳＡ1〜ＳＡmはブロックＢＬ
1〜ＢＬmに対応して設けられ対応する各ブロックＢＬ1
〜ＢＬmのメモリセルの記憶している情報をブロック選
択用アドレス及びクロックRow-clkに応じて読み出すた
めの複数のセンスアンプが配置されているセンスアンプ
列、６はアドレスバッファ３から与えられるブロック選
択用アドレスＢＳ及びサブデコード用アドレスに応じて
ブロックＢＬ1〜ＢＬmに対してそれぞれ個別のサブデコ
ード信号ＳＤＳ1〜ＳＤＳkを出力するサブデコード信号
生成回路群、７はセンスアンプＳＡ1〜ＳＡmから出力さ
れる信号をクロックCol-clkに応じてダイナミック型半
導体記憶装置１の外部へ出力するためのＩ／Ｏ制御回路
である。
【００４６】また、図１において、８はブロックＢＬ1
内に設けられた複数のメモリセルのうちの一つ、ＭＷＬ
はそのメモリセル９の属する所定の行の組に対応した主
ワード線、ＳＷＬは行の組の中のメモリセル９が属する
行に対応した副ワード線、９はサブデコード信号と主ワ
ード線の状態とによって副ワード線の活性あるいは非活
性を決定するデコード回路、１０はデコード回路のうち
デコード回路９と同じ列のデコード回路の集合であるサ
ブデコード帯、１１はサブデコード帯１０のデコード回
路にサブデコード信号を伝達するための信号線、１２は
メモリセル８に接続されたビット線である。
内に設けられた複数のメモリセルのうちの一つ、ＭＷＬ
はそのメモリセル９の属する所定の行の組に対応した主
ワード線、ＳＷＬは行の組の中のメモリセル９が属する
行に対応した副ワード線、９はサブデコード信号と主ワ
ード線の状態とによって副ワード線の活性あるいは非活
性を決定するデコード回路、１０はデコード回路のうち
デコード回路９と同じ列のデコード回路の集合であるサ
ブデコード帯、１１はサブデコード帯１０のデコード回
路にサブデコード信号を伝達するための信号線、１２は
メモリセル８に接続されたビット線である。
【００４７】サブデコード信号生成回路群６で発生する
サブデコード信号ＳＤＳ1〜ＳＤＳkは、一つの主ワード
線がいくつの行を受け持つかによって異なる。例えば、
一つの主ワード線が２行のメモリセルを受け持つ２ウェ
イの分割デコーダ方式の場合、ブロックＢＬ1〜ＢＬmの
各々には２種類のサブデコード信号が必要になり、かつ
各ブロック毎にサブデコード信号を異ならせるため、メ
モリセルアレイ全体では、２×ｍ種類のサブデコード信
号が必要になる。
サブデコード信号ＳＤＳ1〜ＳＤＳkは、一つの主ワード
線がいくつの行を受け持つかによって異なる。例えば、
一つの主ワード線が２行のメモリセルを受け持つ２ウェ
イの分割デコーダ方式の場合、ブロックＢＬ1〜ＢＬmの
各々には２種類のサブデコード信号が必要になり、かつ
各ブロック毎にサブデコード信号を異ならせるため、メ
モリセルアレイ全体では、２×ｍ種類のサブデコード信
号が必要になる。
【００４８】このような複数のブロックにメモリセルア
レイを分割する構成のダイナミック型半導体記憶装置
は、消費電力を抑えるため、ブロックＢＬ1〜ＢＬmのう
ちの選択されたブロックしか活性状態とせず、他の非選
択ブロックは非活性状態となるので、各ブロックに対応
する行デコーダＭＲＤ1〜ＭＲＤmにはブロックの活性あ
るいは非活性を選択するためのブロック選択用アドレス
ＢＳが与えられる。
レイを分割する構成のダイナミック型半導体記憶装置
は、消費電力を抑えるため、ブロックＢＬ1〜ＢＬmのう
ちの選択されたブロックしか活性状態とせず、他の非選
択ブロックは非活性状態となるので、各ブロックに対応
する行デコーダＭＲＤ1〜ＭＲＤmにはブロックの活性あ
るいは非活性を選択するためのブロック選択用アドレス
ＢＳが与えられる。
【００４９】ここでは、例えば、ブロック選択用アドレ
スＢＳとブロックのうちの奇数行を選択するか偶数行を
選択するかのアドレスとの論理積とを取ることによっ
て、サブデコード信号ＳＤＳ1〜ＳＤＳ２mを生成する。
スＢＳとブロックのうちの奇数行を選択するか偶数行を
選択するかのアドレスとの論理積とを取ることによっ
て、サブデコード信号ＳＤＳ1〜ＳＤＳ２mを生成する。
【００５０】次に、メモリセルアレイとサブデコード信
号生成回路群６と主行デコーダＭＲＤ1〜ＭＲＤmとセン
スアンプ列との関係を図２を用いて説明する。図２はこ
の発明の第１実施例によるダイナミック型半導体記憶装
置において、２ウェイの分割デコーダ方式を用いた場合
のメモリセルアレイ及びその周辺の構成を示すブロック
図である。図２において、ＳＤＢ１1〜ＳＤＢ１mはブロ
ックＢＬ1〜ＢＬmに対応して設けられ２ウェイの分割デ
コーダ方式において図１に示したサブデコード信号生成
回路群６を構成するサブデコード信号生成回路、２０は
サブデコード信号用のアドレスＳＤＡ1とブロック選択
用のアドレスＢＳ1の論理積を取るためのＡＮＤゲー
ト、２１はＡＮＤゲート２０の出力を受けて反対の論理
値を持つ信号を出力するＮＯＴゲート、２２はＡＮＤゲ
ート２０の出力を伝達するためのバッファ、２３はＮＯ
Ｔゲート２１の出力を伝達するためのバッファ、２４は
サブデコード信号用のアドレスＳＤＡ2とブロック選択
用のアドレスＢＳ1の論理積を取るためのＡＮＤゲー
ト、２５はＡＮＤゲート２４の出力を受けて反対の論理
値を持つ信号を出力するＮＯＴゲート、２６はＡＮＤゲ
ート２４の出力を伝達するためのバッファ、２７はＮＯ
Ｔゲート２５の出力を伝達するためのバッファ、３１は
センスアンプ列ＳＡ1の上にブロックＢＬ1の行に平行に
配置されバッファ２２が出力するサブデコード信号ＳＤ
Ｓ1を伝達するための信号線、３２はセンスアンプ列Ｓ
Ａ1の上にブロックＢＬ1の行に平行に配置されバッファ
２３が出力するサブデコード信号バーＳＤＳ1を伝達す
るための信号線、３３はセンスアンプ列ＳＡ1の上にブ
ロックＢＬ1の行に平行に配置されバッファ２６が出力
するサブデコード信号ＳＤＳ2を伝達するための信号
線、３４はセンスアンプ列ＳＡ1の上にブロックＢＬ1の
行に平行に配置されバッファ２７が出力するサブデコー
ド信号バーＳＤＳ2を伝達するための信号線、ＳＤ1-1〜
ＳＤ1-nはブロックＢＬ1上にｎ列設けられたサブデコー
ド帯、ＳＤ2-1〜ＳＤ2-nはブロックＢＬ2上にｎ列設け
られたサブデコード帯である。
号生成回路群６と主行デコーダＭＲＤ1〜ＭＲＤmとセン
スアンプ列との関係を図２を用いて説明する。図２はこ
の発明の第１実施例によるダイナミック型半導体記憶装
置において、２ウェイの分割デコーダ方式を用いた場合
のメモリセルアレイ及びその周辺の構成を示すブロック
図である。図２において、ＳＤＢ１1〜ＳＤＢ１mはブロ
ックＢＬ1〜ＢＬmに対応して設けられ２ウェイの分割デ
コーダ方式において図１に示したサブデコード信号生成
回路群６を構成するサブデコード信号生成回路、２０は
サブデコード信号用のアドレスＳＤＡ1とブロック選択
用のアドレスＢＳ1の論理積を取るためのＡＮＤゲー
ト、２１はＡＮＤゲート２０の出力を受けて反対の論理
値を持つ信号を出力するＮＯＴゲート、２２はＡＮＤゲ
ート２０の出力を伝達するためのバッファ、２３はＮＯ
Ｔゲート２１の出力を伝達するためのバッファ、２４は
サブデコード信号用のアドレスＳＤＡ2とブロック選択
用のアドレスＢＳ1の論理積を取るためのＡＮＤゲー
ト、２５はＡＮＤゲート２４の出力を受けて反対の論理
値を持つ信号を出力するＮＯＴゲート、２６はＡＮＤゲ
ート２４の出力を伝達するためのバッファ、２７はＮＯ
Ｔゲート２５の出力を伝達するためのバッファ、３１は
センスアンプ列ＳＡ1の上にブロックＢＬ1の行に平行に
配置されバッファ２２が出力するサブデコード信号ＳＤ
Ｓ1を伝達するための信号線、３２はセンスアンプ列Ｓ
Ａ1の上にブロックＢＬ1の行に平行に配置されバッファ
２３が出力するサブデコード信号バーＳＤＳ1を伝達す
るための信号線、３３はセンスアンプ列ＳＡ1の上にブ
ロックＢＬ1の行に平行に配置されバッファ２６が出力
するサブデコード信号ＳＤＳ2を伝達するための信号
線、３４はセンスアンプ列ＳＡ1の上にブロックＢＬ1の
行に平行に配置されバッファ２７が出力するサブデコー
ド信号バーＳＤＳ2を伝達するための信号線、ＳＤ1-1〜
ＳＤ1-nはブロックＢＬ1上にｎ列設けられたサブデコー
ド帯、ＳＤ2-1〜ＳＤ2-nはブロックＢＬ2上にｎ列設け
られたサブデコード帯である。
【００５１】サブデコード信号生成回路ＳＤＢ１2〜Ｓ
ＤＢ１mの回路構成は、サブデコード信号生成回路ＳＤ
Ｂ１1と同じである。これらが異なる点は、対応するブ
ロックＢＬ1〜ＢＬmのブロック選択用アドレスＢＳ1〜
ＢＳmが与えられる点である。このブロック選択用アド
レスＢＳ1〜ＢＳmによって選択されたブロックのみのサ
ブデコード回路が動作するようなサブデコード信号がそ
れぞれのサブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ
１mで生成される。
ＤＢ１mの回路構成は、サブデコード信号生成回路ＳＤ
Ｂ１1と同じである。これらが異なる点は、対応するブ
ロックＢＬ1〜ＢＬmのブロック選択用アドレスＢＳ1〜
ＢＳmが与えられる点である。このブロック選択用アド
レスＢＳ1〜ＢＳmによって選択されたブロックのみのサ
ブデコード回路が動作するようなサブデコード信号がそ
れぞれのサブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ
１mで生成される。
【００５２】従来のダイナミック型半導体記憶装置は、
奇数列あるいは偶数列のサブデコード帯に属するすべて
のブロックのサブデコード回路に対して同時にサブデコ
ード信号を与えていたため、一度に駆動する信号線及び
デコード回路が多く、そのため充放電電流が増加してい
た。それに対して、第１実施例のダイナミック型半導体
記憶装置は、一つのブロック分しかサブデコード信号が
充放電しないため消費電力を削減できる。また、サブデ
コード信号を与えるための駆動回路一つあたりの負荷も
分散もされるためサブデコード信号の立上げ及び立ち下
げの高速化も図れる。
奇数列あるいは偶数列のサブデコード帯に属するすべて
のブロックのサブデコード回路に対して同時にサブデコ
ード信号を与えていたため、一度に駆動する信号線及び
デコード回路が多く、そのため充放電電流が増加してい
た。それに対して、第１実施例のダイナミック型半導体
記憶装置は、一つのブロック分しかサブデコード信号が
充放電しないため消費電力を削減できる。また、サブデ
コード信号を与えるための駆動回路一つあたりの負荷も
分散もされるためサブデコード信号の立上げ及び立ち下
げの高速化も図れる。
【００５３】各ブロックＢＬ1〜ＢＬmの奇数番目のサブ
デコード帯ＳＤ1-1，ＳＤ1-3，ＳＤ2-1，ＳＤ2-3等に
は、信号線３１，３２を介してサブデコード信号ＳＤＳ
1，バーＳＤＳ1が与えられる。また、偶数番目のサブデ
コード帯ＳＤ1-2，ＳＤ1-4，ＳＤ2-2，ＳＤ2-4等には、
信号線３３，３４を介してサブデコード信号ＳＤＳ2，
バーＳＤＳ2が与えられる。
デコード帯ＳＤ1-1，ＳＤ1-3，ＳＤ2-1，ＳＤ2-3等に
は、信号線３１，３２を介してサブデコード信号ＳＤＳ
1，バーＳＤＳ1が与えられる。また、偶数番目のサブデ
コード帯ＳＤ1-2，ＳＤ1-4，ＳＤ2-2，ＳＤ2-4等には、
信号線３３，３４を介してサブデコード信号ＳＤＳ2，
バーＳＤＳ2が与えられる。
【００５４】さらに、ブロック内に配置されたサブデコ
ード回路の配置について説明する。図３は図２における
ブロックＢＬ1内のサブデコード回路の配置を示すブロ
ック図である。図３において、Ｄ１〜Ｄ６はサブデコー
ド回路、ＭＷＬ1〜ＭＷＬiは主ワード線、ＳＷＬ1a〜Ｓ
Ｗ3bは副ワード線である。ブロック内の１行目のメモリ
セルに接続される副ワード線ＳＷＬ1a，ＳＷＬ1b等の活
性あるいは非活性を制御するサブデコード回路Ｄ１，Ｄ
３は、主ワード線ＭＷＬ1に接続されるとともにサブデ
コード信号ＳＤＳ1，バーＳＤＳ1を受ける。一方、ブロ
ック内の２行目の副ワードＳＷＬ2a，ＳＷＬ2b等の活性
あるいは非活性を制御するサブデコード回路Ｄ２等は、
主ワード線ＭＷＬ1に接続されるとともにサブデコード
信号ＳＤＳ2，バーＳＤＳ2を受ける。
ード回路の配置について説明する。図３は図２における
ブロックＢＬ1内のサブデコード回路の配置を示すブロ
ック図である。図３において、Ｄ１〜Ｄ６はサブデコー
ド回路、ＭＷＬ1〜ＭＷＬiは主ワード線、ＳＷＬ1a〜Ｓ
Ｗ3bは副ワード線である。ブロック内の１行目のメモリ
セルに接続される副ワード線ＳＷＬ1a，ＳＷＬ1b等の活
性あるいは非活性を制御するサブデコード回路Ｄ１，Ｄ
３は、主ワード線ＭＷＬ1に接続されるとともにサブデ
コード信号ＳＤＳ1，バーＳＤＳ1を受ける。一方、ブロ
ック内の２行目の副ワードＳＷＬ2a，ＳＷＬ2b等の活性
あるいは非活性を制御するサブデコード回路Ｄ２等は、
主ワード線ＭＷＬ1に接続されるとともにサブデコード
信号ＳＤＳ2，バーＳＤＳ2を受ける。
【００５５】主ワード線ＭＷＬ1が活性化された時、１
行目の副ワード線ＳＷＬ1a，ＳＷＬ1b等が活性化される
か、２行目の副ワード線ＳＷＬ2a，ＳＷＬ2b等が活性化
されるかは、奇数番目のサブデコード帯ＳＤ1-1，ＳＤ
1-2等及び偶数番目のサブデコード帯ＳＤ1-2等に与えら
れるサブデコード信号ＳＤＳ1，バーＳＤＳ1及びＳＤＳ
2，バーＳＤＳ2によって決定される。
行目の副ワード線ＳＷＬ1a，ＳＷＬ1b等が活性化される
か、２行目の副ワード線ＳＷＬ2a，ＳＷＬ2b等が活性化
されるかは、奇数番目のサブデコード帯ＳＤ1-1，ＳＤ
1-2等及び偶数番目のサブデコード帯ＳＤ1-2等に与えら
れるサブデコード信号ＳＤＳ1，バーＳＤＳ1及びＳＤＳ
2，バーＳＤＳ2によって決定される。
【００５６】このように図２及び図３に示したダイナミ
ック型半導体記憶装置は、説明が容易になるように、図
１６に示したダイナミック型半導体記憶装置と同様に２
ウェイ交互配置型サブデコード方式による主副ワード線
を備える構成になっているが、４ウェイやそれ以上のウ
ェイ数であっても同様の効果を奏する。
ック型半導体記憶装置は、説明が容易になるように、図
１６に示したダイナミック型半導体記憶装置と同様に２
ウェイ交互配置型サブデコード方式による主副ワード線
を備える構成になっているが、４ウェイやそれ以上のウ
ェイ数であっても同様の効果を奏する。
【００５７】実施例２．次に、この発明の第２実施例に
よるダイナミック型半導体記憶装置について図４及び図
５を用いて説明する。図４はこの発明の第２実施例によ
るダイナミック型半導体記憶装置のメモリセルアレイの
各ブロックとサブデコード信号との関係を説明するため
のブロック図である。また、図５は図４に示したブロッ
クＢＬ1内のサブデコード回路の配置を説明するための
ブロック図である。第２実施例によるダイナミック型半
導体記憶装置と第１実施例のそれとの相違点は、第２実
施例によるサブデコード信号の各ブロックＢＬ1〜ＢＬm
への与え方と第１実施例によるサブデコード信号の与え
方の違いである。
よるダイナミック型半導体記憶装置について図４及び図
５を用いて説明する。図４はこの発明の第２実施例によ
るダイナミック型半導体記憶装置のメモリセルアレイの
各ブロックとサブデコード信号との関係を説明するため
のブロック図である。また、図５は図４に示したブロッ
クＢＬ1内のサブデコード回路の配置を説明するための
ブロック図である。第２実施例によるダイナミック型半
導体記憶装置と第１実施例のそれとの相違点は、第２実
施例によるサブデコード信号の各ブロックＢＬ1〜ＢＬm
への与え方と第１実施例によるサブデコード信号の与え
方の違いである。
【００５８】図４において、ＳＤＢ１０1〜ＳＤＢ１０m
はサブデコード信号生成回路である。例えば、サブデコ
ード信号生成回路ＳＤＢ１０1は、主行デコーダＭＲＤ1
の上辺側に配置され、ブロック選択用のアドレスＢＳ1
とサブデコード信号用のアドレスＳＤＡ1との論理積を
取るＡＮＤゲート４０と、ＡＮＤゲート４０の出力をサ
ブデコード信号としてブロックＢＬ1に伝達するための
バッファ４２と、ＡＮＤゲート４０の出力の反対の論理
値を出力するためのＮＯＴゲート４１と、ＮＯＴゲート
４１の出力をサブデコード信号としてブロックＢＬ1に
伝達するためのバッファ４３で構成されている。
はサブデコード信号生成回路である。例えば、サブデコ
ード信号生成回路ＳＤＢ１０1は、主行デコーダＭＲＤ1
の上辺側に配置され、ブロック選択用のアドレスＢＳ1
とサブデコード信号用のアドレスＳＤＡ1との論理積を
取るＡＮＤゲート４０と、ＡＮＤゲート４０の出力をサ
ブデコード信号としてブロックＢＬ1に伝達するための
バッファ４２と、ＡＮＤゲート４０の出力の反対の論理
値を出力するためのＮＯＴゲート４１と、ＮＯＴゲート
４１の出力をサブデコード信号としてブロックＢＬ1に
伝達するためのバッファ４３で構成されている。
【００５９】サブデコード信号生成回路ＳＤＢ１０
2は、ブロック選択用のアドレスＢＳ1及びＢＳ2の論理
和を取るＯＲゲート４４と、ＯＲゲート４４の出力とサ
ブデコード信号用のアドレスＳＤＡ2との論理積を取る
ＡＮＤゲート４５と、ＡＮＤゲート４５の出力をサブデ
コード信号としてブロックＢＬ1及びＢＬ2に伝達するた
めのバッファ４７と、ＡＮＤゲート４５の出力の反対の
論理値を出力するためのＮＯＴゲート４６と、ＮＯＴゲ
ート４６の出力をサブデコード信号としてブロックＢＬ
1及びＢＬ2に伝達するためのバッファ４８で構成されて
いる。
2は、ブロック選択用のアドレスＢＳ1及びＢＳ2の論理
和を取るＯＲゲート４４と、ＯＲゲート４４の出力とサ
ブデコード信号用のアドレスＳＤＡ2との論理積を取る
ＡＮＤゲート４５と、ＡＮＤゲート４５の出力をサブデ
コード信号としてブロックＢＬ1及びＢＬ2に伝達するた
めのバッファ４７と、ＡＮＤゲート４５の出力の反対の
論理値を出力するためのＮＯＴゲート４６と、ＮＯＴゲ
ート４６の出力をサブデコード信号としてブロックＢＬ
1及びＢＬ2に伝達するためのバッファ４８で構成されて
いる。
【００６０】サブデコード信号生成回路ＳＤＢ１０
3は、ブロック選択用のアドレスＢＳ2及びＢＳ3の論理
和を取るＯＲゲート４９と、ＯＲゲート４９の出力とサ
ブデコード信号用のアドレスＳＤＡ1との論理積を取る
ＡＮＤゲート５０と、ＡＮＤゲート５０の出力をサブデ
コード信号としてブロックＢＬ2及びＢＬ3に伝達するた
めのバッファ５２と、ＡＮＤゲート５０の出力の反対の
論理値を出力するためのＮＯＴゲート５１と、ＮＯＴゲ
ート５１の出力をサブデコード信号としてブロックＢＬ
2及びＢＬ3に伝達するためのバッファ５３で構成されて
いる。
3は、ブロック選択用のアドレスＢＳ2及びＢＳ3の論理
和を取るＯＲゲート４９と、ＯＲゲート４９の出力とサ
ブデコード信号用のアドレスＳＤＡ1との論理積を取る
ＡＮＤゲート５０と、ＡＮＤゲート５０の出力をサブデ
コード信号としてブロックＢＬ2及びＢＬ3に伝達するた
めのバッファ５２と、ＡＮＤゲート５０の出力の反対の
論理値を出力するためのＮＯＴゲート５１と、ＮＯＴゲ
ート５１の出力をサブデコード信号としてブロックＢＬ
2及びＢＬ3に伝達するためのバッファ５３で構成されて
いる。
【００６１】図５において、ＳＤＳ1，バーＳＤＳ1はサ
ブデコード信号生成回路ＳＤＢ１０1が出力するサブデ
コード信号、ＳＤＳ2，バーＳＤＳ2はサブデコード信号
生成回路ＳＤＢ１０2が出力するサブデコード信号であ
り、その他図３と同一符号のものは図３に示したものに
相当する部分である。
ブデコード信号生成回路ＳＤＢ１０1が出力するサブデ
コード信号、ＳＤＳ2，バーＳＤＳ2はサブデコード信号
生成回路ＳＤＢ１０2が出力するサブデコード信号であ
り、その他図３と同一符号のものは図３に示したものに
相当する部分である。
【００６２】例えば、ブロックＢＬ1の上辺側のセンス
アンプ列ＳＡ1上に配置された信号線からサブデコード
信号ＳＤＳ1，バーＳＤＳ1を供給し、ブロックＢＬ1の
下辺側のセンスアンプ列ＳＡ2上に配置された信号線か
らサブデコード信号ＳＤＳ2，バーＳＤＡ2を供給する。
このようにサブデコード信号を供給することで、サブデ
コード信号ＳＤＳ2，バーＳＤＳ2をブロックＢＬ2にも
供給することができ、ビット線方向に走るサブデコード
信号を隣りのブロックＢＬ1，ＢＬ2で共有化した構成に
することができる。
アンプ列ＳＡ1上に配置された信号線からサブデコード
信号ＳＤＳ1，バーＳＤＳ1を供給し、ブロックＢＬ1の
下辺側のセンスアンプ列ＳＡ2上に配置された信号線か
らサブデコード信号ＳＤＳ2，バーＳＤＡ2を供給する。
このようにサブデコード信号を供給することで、サブデ
コード信号ＳＤＳ2，バーＳＤＳ2をブロックＢＬ2にも
供給することができ、ビット線方向に走るサブデコード
信号を隣りのブロックＢＬ1，ＢＬ2で共有化した構成に
することができる。
【００６３】従って、同じサブデコード信号ＳＤＳ2，
バーＳＤＳ2が供給されるサブデコード帯ＳＤ12-1，Ｓ
Ｄ12-2等は、ブロックＢＬ1とブロックＢＬ2にまたがる
ことになる。
バーＳＤＳ2が供給されるサブデコード帯ＳＤ12-1，Ｓ
Ｄ12-2等は、ブロックＢＬ1とブロックＢＬ2にまたがる
ことになる。
【００６４】例えば、ブロックＢＬ2内のメモリセルを
選択する場合、ブロック選択用のアドレスＢＳ2によっ
て、サブデコード信号生成回路ＳＤＢ１０2，１０３が
サブデコード信号ＳＤＳ2，バーＳＤＳ2，ＳＤＳ3，バ
ーＳＤＳ3を出力可能にする。
選択する場合、ブロック選択用のアドレスＢＳ2によっ
て、サブデコード信号生成回路ＳＤＢ１０2，１０３が
サブデコード信号ＳＤＳ2，バーＳＤＳ2，ＳＤＳ3，バ
ーＳＤＳ3を出力可能にする。
【００６５】これにより、センスアンプ列上に走るサブ
デコード信号を伝達するための信号線の数を半分にする
ことができる。それ以外の効果は実施例１に示したダイ
ナミック型半導体記憶装置と同様である。なお、第２実
施例では、２ウェイの構成について説明をしたが、４ウ
ェイやそれ以上のウェイ数であっても隣接するブロック
間での共有化は可能である。
デコード信号を伝達するための信号線の数を半分にする
ことができる。それ以外の効果は実施例１に示したダイ
ナミック型半導体記憶装置と同様である。なお、第２実
施例では、２ウェイの構成について説明をしたが、４ウ
ェイやそれ以上のウェイ数であっても隣接するブロック
間での共有化は可能である。
【００６６】実施例３．次に、この発明の第３実施例に
よるダイナミック型半導体記憶装置について図６を用い
て説明する。図６は、この発明の第３実施例によるダイ
ナミック型半導体記憶装置のメモリセルアレイとその周
辺回路との位置関係を説明するためのブロック図であ
る。図６において、図２と同一符号のものは、図２の同
一符号のものに相当する部分である。図２に示すよう
に、第１実施例によるダイナミック型半導体記憶装置で
は、サブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mを
主行デコーダＭＲＤ1〜ＭＲＤmが配置される領域間ある
いは主行デコーダとセンスアンプ列とに隣接する領域、
つまりブロックＢＬ1〜ＢＬmの左辺に配置していた。
よるダイナミック型半導体記憶装置について図６を用い
て説明する。図６は、この発明の第３実施例によるダイ
ナミック型半導体記憶装置のメモリセルアレイとその周
辺回路との位置関係を説明するためのブロック図であ
る。図６において、図２と同一符号のものは、図２の同
一符号のものに相当する部分である。図２に示すよう
に、第１実施例によるダイナミック型半導体記憶装置で
は、サブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mを
主行デコーダＭＲＤ1〜ＭＲＤmが配置される領域間ある
いは主行デコーダとセンスアンプ列とに隣接する領域、
つまりブロックＢＬ1〜ＢＬmの左辺に配置していた。
【００６７】第３実施例によるダイナミック型半導体記
憶装置では、メモリセルアレイを挟んで主行デコーダＭ
ＲＤ1〜ＭＲＤmが形成されている領域とは反対側にあっ
て周辺回路が形成される周辺回路帯側、つまりメモリセ
ルアレイのブロックＢＬ1〜ＢＬmの右辺側に配置する。
もともと主行デコーダが配置されているメモリセルアレ
イの左辺側はＳＡの制御回路等が配置されており、サブ
デコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mを配置する
ための場所を確保するのが困難な場合がある。サブデコ
ード信号生成回路ＳＤＢ１1〜ＳＤＢ１mの配置を変えた
だけであり、第３実施例によるダイナミック型半導体記
憶装置を用いる効果は、第１実施例のそれと同様であ
る。
憶装置では、メモリセルアレイを挟んで主行デコーダＭ
ＲＤ1〜ＭＲＤmが形成されている領域とは反対側にあっ
て周辺回路が形成される周辺回路帯側、つまりメモリセ
ルアレイのブロックＢＬ1〜ＢＬmの右辺側に配置する。
もともと主行デコーダが配置されているメモリセルアレ
イの左辺側はＳＡの制御回路等が配置されており、サブ
デコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mを配置する
ための場所を確保するのが困難な場合がある。サブデコ
ード信号生成回路ＳＤＢ１1〜ＳＤＢ１mの配置を変えた
だけであり、第３実施例によるダイナミック型半導体記
憶装置を用いる効果は、第１実施例のそれと同様であ
る。
【００６８】実施例４．次に、この発明の第４実施例に
よるダイナミック型半導体記憶装置について図７を用い
て説明する。図７は、この発明の第４実施例によるダイ
ナミック型半導体記憶装置のメモリセルアレイとその周
辺回路との位置関係を説明するためのブロック図であ
る。図７において、６０はサブデコード信号を伝達する
ためのバスであり、図２と同一符号のものは、図２の同
一符号のものに相当する部分である。なお、バス６０は
複数本の信号線で構成されている。
よるダイナミック型半導体記憶装置について図７を用い
て説明する。図７は、この発明の第４実施例によるダイ
ナミック型半導体記憶装置のメモリセルアレイとその周
辺回路との位置関係を説明するためのブロック図であ
る。図７において、６０はサブデコード信号を伝達する
ためのバスであり、図２と同一符号のものは、図２の同
一符号のものに相当する部分である。なお、バス６０は
複数本の信号線で構成されている。
【００６９】第１実施例によるダイナミック型半導体記
憶装置ではサブデコード信号を伝達するための信号線を
センスアンプ列ＳＡ1〜ＳＡm上に配置していた。分割デ
コーダ方式より、主副のワード線を用いることにより、
主ワード線の配線として用いる第一メタル配線のピッチ
が緩和されるため、サブデコード信号を伝達するバス６
０を構成している信号線をメモリセルアレイの各ブロッ
クＢＬ1〜ＢＬm上、つまり主ワード線間に配置すること
ができる。例えば、一つの主ワード線間には一つの信号
線を配置すればよい。また、この信号線を配置する主ワ
ード線間の位置はブロックの端でなくてもよく、真ん中
であっても良い。これよりセンスアンプ列ＳＡ1〜ＳＡm
上に余分に信号線を走らせる必要がなくなり、センスア
ンプ列ＳＡ1〜ＳＡmの幅の増加を抑制できる。サブデコ
ード信号伝達用の信号線の配置を変えただけであり、第
４実施例によるダイナミック型半導体記憶装置を用いる
他の効果は、第１実施例のそれと同様である。
憶装置ではサブデコード信号を伝達するための信号線を
センスアンプ列ＳＡ1〜ＳＡm上に配置していた。分割デ
コーダ方式より、主副のワード線を用いることにより、
主ワード線の配線として用いる第一メタル配線のピッチ
が緩和されるため、サブデコード信号を伝達するバス６
０を構成している信号線をメモリセルアレイの各ブロッ
クＢＬ1〜ＢＬm上、つまり主ワード線間に配置すること
ができる。例えば、一つの主ワード線間には一つの信号
線を配置すればよい。また、この信号線を配置する主ワ
ード線間の位置はブロックの端でなくてもよく、真ん中
であっても良い。これよりセンスアンプ列ＳＡ1〜ＳＡm
上に余分に信号線を走らせる必要がなくなり、センスア
ンプ列ＳＡ1〜ＳＡmの幅の増加を抑制できる。サブデコ
ード信号伝達用の信号線の配置を変えただけであり、第
４実施例によるダイナミック型半導体記憶装置を用いる
他の効果は、第１実施例のそれと同様である。
【００７０】なお、図８に示すように、第１実施例によ
るダイナミック型半導体記憶装置と第３実施例のそれと
の関係と同様に、サブデコード信号生成回路ＳＤＢ１1
〜ＳＤＢ１mを周辺回路帯側、つまりブロックＢＬ1〜Ｂ
Ｌmの右辺側に配置しても良い。サブデコード信号を伝
達するための信号線およびサブデコード信号生成回路の
配置に対する制約がなくなり、第３実施例と同様に、レ
イアウトの自由度が増大してセンスアンプ制御回路等の
他の制御回路の配置に対して最適化が図れる。
るダイナミック型半導体記憶装置と第３実施例のそれと
の関係と同様に、サブデコード信号生成回路ＳＤＢ１1
〜ＳＤＢ１mを周辺回路帯側、つまりブロックＢＬ1〜Ｂ
Ｌmの右辺側に配置しても良い。サブデコード信号を伝
達するための信号線およびサブデコード信号生成回路の
配置に対する制約がなくなり、第３実施例と同様に、レ
イアウトの自由度が増大してセンスアンプ制御回路等の
他の制御回路の配置に対して最適化が図れる。
【００７１】実施例５．次に、この発明の第５実施例に
よるダイナミック型半導体記憶装置について図９を用い
て説明する。図９は、この発明のダイナミック型半導体
記憶装置のメモリセルアレイとその周辺の回路との関係
を説明するためのブロック図である。図９において、Ｓ
ＤＢ２1〜ＳＤＢ２mはブロックＢＬ1〜ＢＬmに対応して
設けられサブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ
１mと同様の構成を有するサブデコード信号生成回路、
７０，７１はそれぞれサブデコード信号生成回路ＳＤＢ
１1，ＳＤＢ２1が出力するサブデコード信号を伝達する
ためのバスであり、その他図２と同一符号の部分は図２
の同一符号の部分に相当する部分を示す。
よるダイナミック型半導体記憶装置について図９を用い
て説明する。図９は、この発明のダイナミック型半導体
記憶装置のメモリセルアレイとその周辺の回路との関係
を説明するためのブロック図である。図９において、Ｓ
ＤＢ２1〜ＳＤＢ２mはブロックＢＬ1〜ＢＬmに対応して
設けられサブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ
１mと同様の構成を有するサブデコード信号生成回路、
７０，７１はそれぞれサブデコード信号生成回路ＳＤＢ
１1，ＳＤＢ２1が出力するサブデコード信号を伝達する
ためのバスであり、その他図２と同一符号の部分は図２
の同一符号の部分に相当する部分を示す。
【００７２】メモリセルアレイの一行あたりのメモリセ
ル数が増加して主ワード線が長くなった場合、サブデコ
ード信号を伝達するための信号線も主ワード線とほぼ同
じ長さを有するため、サブデコード信号線の負荷が大き
なりすぎてサブデコード信号の立上げ及び立ち下げがお
そくなる場合がある。
ル数が増加して主ワード線が長くなった場合、サブデコ
ード信号を伝達するための信号線も主ワード線とほぼ同
じ長さを有するため、サブデコード信号線の負荷が大き
なりすぎてサブデコード信号の立上げ及び立ち下げがお
そくなる場合がある。
【００７３】その場合には、主ワード線はブロックＢＬ
1〜ＢＬm幅と同じ長さにして、サブデコード信号を伝達
するバス７０，７１を中央で分割し、同じ構成のサブデ
コード信号生成回路ＳＤＢ１1〜ＳＤＢ１mとＳＤＢ２1
〜ＳＤＢ２mとをブロックＢＬ1〜ＢＬmの左右両辺に配
置してバス７０，７１を駆動する。
1〜ＢＬm幅と同じ長さにして、サブデコード信号を伝達
するバス７０，７１を中央で分割し、同じ構成のサブデ
コード信号生成回路ＳＤＢ１1〜ＳＤＢ１mとＳＤＢ２1
〜ＳＤＢ２mとをブロックＢＬ1〜ＢＬmの左右両辺に配
置してバス７０，７１を駆動する。
【００７４】これより、一つのサブデコード信号生成回
路が駆動する配線及びゲート負荷を半分にできサブデコ
ード信号の立上げ及び立ち下げの高速化が図れる。ま
た、第２実施例によるダイナミック型半導体記憶装置の
ように隣接するブロックでサブデコード信号生成回路を
共有するような場合に対しても適用でき、上記実施例と
同様の効果が得られる。
路が駆動する配線及びゲート負荷を半分にできサブデコ
ード信号の立上げ及び立ち下げの高速化が図れる。ま
た、第２実施例によるダイナミック型半導体記憶装置の
ように隣接するブロックでサブデコード信号生成回路を
共有するような場合に対しても適用でき、上記実施例と
同様の効果が得られる。
【００７５】なお、図１０に示すように、第５実施例で
はサブデコード信号を伝達する信号線を分割したが、片
側からサブデコード信号を供給してゲート負荷のみを分
配するようにしても良い。図１０において、ＳＤＢ３１
〜ＳＤＢ３ｍはそれぞれ各ブロックＢＬ1〜ＢＬmに対応
する図９に示したサブデコード信号生成回路ＳＤＢ１1
〜ＳＤＢ１mとサブデコード信号生成回路ＳＤＢ２1〜Ｓ
ＤＢ２mをあわせたサブデコード信号生成回路、７２，
７３はそれぞれ図９に示したバス７０，７１に相当する
サブデコード信号を伝達するためのバスである。この場
合、各センスアンプ列ＳＡ1〜ＳＡmに配線されるサブデ
コード信号用の信号線の数は増加するが、サブデコード
回路の数を減らし、サブデコード信号を伝達するための
バッファの負荷を分散をしている分だけ高速化が図れ
る。ここでは、ブロックＢＬ1〜ＢＬmの左辺側の主行デ
コーダが設けられている領域にサブデコード信号生成回
路を配置したが、ブロックＢＬ1〜ＢＬmの右辺側に配置
しても良い。
はサブデコード信号を伝達する信号線を分割したが、片
側からサブデコード信号を供給してゲート負荷のみを分
配するようにしても良い。図１０において、ＳＤＢ３１
〜ＳＤＢ３ｍはそれぞれ各ブロックＢＬ1〜ＢＬmに対応
する図９に示したサブデコード信号生成回路ＳＤＢ１1
〜ＳＤＢ１mとサブデコード信号生成回路ＳＤＢ２1〜Ｓ
ＤＢ２mをあわせたサブデコード信号生成回路、７２，
７３はそれぞれ図９に示したバス７０，７１に相当する
サブデコード信号を伝達するためのバスである。この場
合、各センスアンプ列ＳＡ1〜ＳＡmに配線されるサブデ
コード信号用の信号線の数は増加するが、サブデコード
回路の数を減らし、サブデコード信号を伝達するための
バッファの負荷を分散をしている分だけ高速化が図れ
る。ここでは、ブロックＢＬ1〜ＢＬmの左辺側の主行デ
コーダが設けられている領域にサブデコード信号生成回
路を配置したが、ブロックＢＬ1〜ＢＬmの右辺側に配置
しても良い。
【００７６】実施例６．次に、この発明の第６実施例に
よるダイナミック型半導体記憶装置について図１１を用
いて説明する。図１１はこの発明の第６実施例によるダ
イナミック型半導体記憶装置のメモリセルアレイとその
周辺の回路との関係を示すブロック図である。図１１に
おいて、ＳＤＡ3〜ＳＤＡ6はサブデコード信号用アドレ
スであり、その他図９と同一符号のものは図９の同一符
号の部分に相当する部分である。
よるダイナミック型半導体記憶装置について図１１を用
いて説明する。図１１はこの発明の第６実施例によるダ
イナミック型半導体記憶装置のメモリセルアレイとその
周辺の回路との関係を示すブロック図である。図１１に
おいて、ＳＤＡ3〜ＳＤＡ6はサブデコード信号用アドレ
スであり、その他図９と同一符号のものは図９の同一符
号の部分に相当する部分である。
【００７７】例えば、サブデコード信号生成回路ＳＤＢ
１1には、サブデコード用アドレスＳＤＡ3，ＳＤＡ4と
ブロック選択用アドレスＢＳ1が与えられるが、サブデ
コード信号生成回路ＳＤＢ２1にはサブデコード用アド
レスＳＤＡ5，ＳＤＡ6とブロック選択用アドレスＢＳ1
が与えられる。
１1には、サブデコード用アドレスＳＤＡ3，ＳＤＡ4と
ブロック選択用アドレスＢＳ1が与えられるが、サブデ
コード信号生成回路ＳＤＢ２1にはサブデコード用アド
レスＳＤＡ5，ＳＤＡ6とブロック選択用アドレスＢＳ1
が与えられる。
【００７８】同じ構成のサブデコード信号生成回路ＳＤ
Ｂ１1とＳＤＢ２1に異なる信号を入れることで、必要な
サブデコード信号生成回路だけを動作させる。他のサブ
デコード信号生成回路ＳＤＢ１2〜ＳＤＢ１m，ＳＤＢ２
2〜ＳＤＢ２mについても同様である。このように構成す
ることによって、同じ行に属するサブデコード回路でも
ブロックの左右どちらの辺の側にあるかによって活性及
び非活性を相補的に制御することが可能となる。そのた
め、両側に配置されたサブデコード信号生成回路ＳＤＢ
１1とＳＤＢ２1とを選択的に使用して、サブデコード信
号の充放電負荷を分散するとともに、低消費電力化、高
速化を図ることができる。なお、図１０に示すように片
側にサブデコード信号生成回路配置することもできる。
また、第２実施例によるダイナミック型半導体記憶装置
のように隣接するブロックでサブデコード信号生成回路
を共有するような場合に対しても適用でき、同様の効果
が得られる。
Ｂ１1とＳＤＢ２1に異なる信号を入れることで、必要な
サブデコード信号生成回路だけを動作させる。他のサブ
デコード信号生成回路ＳＤＢ１2〜ＳＤＢ１m，ＳＤＢ２
2〜ＳＤＢ２mについても同様である。このように構成す
ることによって、同じ行に属するサブデコード回路でも
ブロックの左右どちらの辺の側にあるかによって活性及
び非活性を相補的に制御することが可能となる。そのた
め、両側に配置されたサブデコード信号生成回路ＳＤＢ
１1とＳＤＢ２1とを選択的に使用して、サブデコード信
号の充放電負荷を分散するとともに、低消費電力化、高
速化を図ることができる。なお、図１０に示すように片
側にサブデコード信号生成回路配置することもできる。
また、第２実施例によるダイナミック型半導体記憶装置
のように隣接するブロックでサブデコード信号生成回路
を共有するような場合に対しても適用でき、同様の効果
が得られる。
【００７９】次に、サブデコード用アドレスＳＤＡ3〜
ＳＤＡ6について説明する。例えば、ロウアドレスの上
位ビットがブロックＢＬ1〜ＢＬmの中央から左右いずれ
かのメモリセル、つまり信号線７２、７３がそれぞれ分
担する領域のメモリセルを選択するビットであるとす
る。そのロウアドレスの上位ビットと例えば第５実施例
で用いたサブデコード用アドレスＳＤＡ1，ＳＤＡ2との
論理積を取ることによってサブデコード用アドレスＳＤ
Ａ3，ＳＤＡ4を生成することができる。同様に、ロウア
ドレスの上位ビットの反対の論理値と例えば第５実施例
で用いたサブデコード用アドレスＳＤＡ1，ＳＤＡ2との
論理積を取ることによってサブデコード用アドレスＳＤ
Ａ5，ＳＤＡ6を生成することができる。
ＳＤＡ6について説明する。例えば、ロウアドレスの上
位ビットがブロックＢＬ1〜ＢＬmの中央から左右いずれ
かのメモリセル、つまり信号線７２、７３がそれぞれ分
担する領域のメモリセルを選択するビットであるとす
る。そのロウアドレスの上位ビットと例えば第５実施例
で用いたサブデコード用アドレスＳＤＡ1，ＳＤＡ2との
論理積を取ることによってサブデコード用アドレスＳＤ
Ａ3，ＳＤＡ4を生成することができる。同様に、ロウア
ドレスの上位ビットの反対の論理値と例えば第５実施例
で用いたサブデコード用アドレスＳＤＡ1，ＳＤＡ2との
論理積を取ることによってサブデコード用アドレスＳＤ
Ａ5，ＳＤＡ6を生成することができる。
【００８０】実施例７．次に、この発明の第７実施例に
よるダイナミック型半導体記憶装置について図１２及び
図１３を用いて説明する。図１２はこの発明の第７実施
例によるダイナミック型半導体記憶装置のサブデコード
回路の構成を示すブロック図である。図１２において、
Ｑ５はサブデコード信号バーＳＤＳが与えられる制御電
極と主ワード線ＭＷＬに接続された一方電流電極と副ワ
ード線ＳＷＬに接続された他方電流電極とを持つＰＭＯ
Ｓトランジスタ、Ｑ６はサブデコード信号ＳＤＳが与え
られる制御電極と主ワード線ＭＷＬに接続された一方電
流電極と副ワード線ＳＷＬに接続された他方電流電極と
を持つＮＭＯＳトランジスタ、Ｑ７は副ワード線ＳＷＬ
に接続された一方電流電極とサブデコード信号バーＳＤ
Ｓが与えられる制御電極と接地電位ｇｎｄを与える電源
に接続された他方電流電極とを持つＮＭＯＳトランジス
タである。
よるダイナミック型半導体記憶装置について図１２及び
図１３を用いて説明する。図１２はこの発明の第７実施
例によるダイナミック型半導体記憶装置のサブデコード
回路の構成を示すブロック図である。図１２において、
Ｑ５はサブデコード信号バーＳＤＳが与えられる制御電
極と主ワード線ＭＷＬに接続された一方電流電極と副ワ
ード線ＳＷＬに接続された他方電流電極とを持つＰＭＯ
Ｓトランジスタ、Ｑ６はサブデコード信号ＳＤＳが与え
られる制御電極と主ワード線ＭＷＬに接続された一方電
流電極と副ワード線ＳＷＬに接続された他方電流電極と
を持つＮＭＯＳトランジスタ、Ｑ７は副ワード線ＳＷＬ
に接続された一方電流電極とサブデコード信号バーＳＤ
Ｓが与えられる制御電極と接地電位ｇｎｄを与える電源
に接続された他方電流電極とを持つＮＭＯＳトランジス
タである。
【００８１】スタンバイ時（ローアドレスストローブ信
号バーＲＡＳがハイレベルの時）、動作時において選択
されたブロックにサブデコード回路が属していた時及び
動作時において選択されなかったブロックにサブデコー
ド回路が属していた時の主ワード線及びサブデコード信
号ＳＤＳ、バーＳＤＳそれぞれの状態を表２に示す。
号バーＲＡＳがハイレベルの時）、動作時において選択
されたブロックにサブデコード回路が属していた時及び
動作時において選択されなかったブロックにサブデコー
ド回路が属していた時の主ワード線及びサブデコード信
号ＳＤＳ、バーＳＤＳそれぞれの状態を表２に示す。
【００８２】
【表２】
【００８３】次に、この回路の動作について図１３を用
いて説明する。例えば、ここで図１６に示すブロックＢ
Ｌ2が選択されているものとする。ブロックＢＬ2に対応
するブロック選択用アドレスＢＳ2が、動作状態におい
て、ローレベルからハイレベルに変化する。このとき、
選択された主ワード線ＭＷＬの電圧のレベルはｇｎｄか
らＶPPに変化する。それ以外の主ワード線ＭＷＬの電圧
のレベルはｇｎｄのままである。また、ブロックＢＬ2
に供給されているサブデコード信号として、ＳＤＳ1，
バーＳＤＳ1，ＳＤＳ2，バーＳＤＳ2があるものとす
る。そして、動作状態において、所定のサブデコード回
路を活性化するためにサブデコード信号ＳＤＳ1として
電圧ＶCCが与えられ、サブデコード信号バーＳＤＳ1と
して電圧ｇｎｄが与えられ、その他のサブデコード回路
を非活性にするためサブデコード信号ＳＤＳ2として電
圧ＶPPが与えられ、サブデコード信号バーＳＤＳ2とし
て電圧ＶCCが与えられる。
いて説明する。例えば、ここで図１６に示すブロックＢ
Ｌ2が選択されているものとする。ブロックＢＬ2に対応
するブロック選択用アドレスＢＳ2が、動作状態におい
て、ローレベルからハイレベルに変化する。このとき、
選択された主ワード線ＭＷＬの電圧のレベルはｇｎｄか
らＶPPに変化する。それ以外の主ワード線ＭＷＬの電圧
のレベルはｇｎｄのままである。また、ブロックＢＬ2
に供給されているサブデコード信号として、ＳＤＳ1，
バーＳＤＳ1，ＳＤＳ2，バーＳＤＳ2があるものとす
る。そして、動作状態において、所定のサブデコード回
路を活性化するためにサブデコード信号ＳＤＳ1として
電圧ＶCCが与えられ、サブデコード信号バーＳＤＳ1と
して電圧ｇｎｄが与えられ、その他のサブデコード回路
を非活性にするためサブデコード信号ＳＤＳ2として電
圧ＶPPが与えられ、サブデコード信号バーＳＤＳ2とし
て電圧ＶCCが与えられる。
【００８４】スタンバイ状態、非選択ブロックに属する
サブデコード回路及び選択されたブロックの主ワード線
が非活性であるにも関わらずサブデコード信号により非
活性にされるサブデコード回路には、同じ信号が与えら
れ、つまり、そのサブデコード回路の主ワード線ＭＷＬ
には電圧ｇｎｄが、サブデコード信号ＳＤＳとして電圧
ｇｎｄが、サブデコード信号バーＳＤＳとして電圧ＶPP
が与えられる。このとき図１２に示したサブデコード回
路では、トランジスタＱ５、Ｑ６が非導通状態となり、
トランジスタＱ７が導通状態となる。この時、副ワード
線ＳＷＬにはトランジスタＱ７を通して電圧ｇｎｄが与
えられている。
サブデコード回路及び選択されたブロックの主ワード線
が非活性であるにも関わらずサブデコード信号により非
活性にされるサブデコード回路には、同じ信号が与えら
れ、つまり、そのサブデコード回路の主ワード線ＭＷＬ
には電圧ｇｎｄが、サブデコード信号ＳＤＳとして電圧
ｇｎｄが、サブデコード信号バーＳＤＳとして電圧ＶPP
が与えられる。このとき図１２に示したサブデコード回
路では、トランジスタＱ５、Ｑ６が非導通状態となり、
トランジスタＱ７が導通状態となる。この時、副ワード
線ＳＷＬにはトランジスタＱ７を通して電圧ｇｎｄが与
えられている。
【００８５】次に、サブデコード回路が接続している主
ワード線ＭＷＬが活性化されて電圧ＶPPが与えられたと
きの動作について説明する。接続されている副ワード線
が活性化されるサブデコード回路には、サブデコード信
号ＳＤＳとして電圧ＶCCが、サブデコード信号バーＳＤ
Ｓとして電圧ｇｎｄが与えられる。この時、トランジス
タＱ５、Ｑ６が導通状態となり、トランジスタＱ７が非
導通状態となる。そのため、トランジスタＱ５、Ｑ６を
通して主ワード線ＭＷＬから副ワード線ＳＷＬに電圧Ｖ
PPが供給される。一方、接続されている副ワード線が活
性化されないサブデコード回路には、サブデコード信号
ＳＤＳとして電圧ｇｎｄが、サブデコード信号として電
圧ＶPPが与えられる。この時、トランジスタＱ５、Ｑ６
が非導通状態となり、トランジスタＱ７が導通状態とな
るため、トランジスタＱ７を通して副ワード線ＳＷＬに
は電圧ｇｎｄが供給される。
ワード線ＭＷＬが活性化されて電圧ＶPPが与えられたと
きの動作について説明する。接続されている副ワード線
が活性化されるサブデコード回路には、サブデコード信
号ＳＤＳとして電圧ＶCCが、サブデコード信号バーＳＤ
Ｓとして電圧ｇｎｄが与えられる。この時、トランジス
タＱ５、Ｑ６が導通状態となり、トランジスタＱ７が非
導通状態となる。そのため、トランジスタＱ５、Ｑ６を
通して主ワード線ＭＷＬから副ワード線ＳＷＬに電圧Ｖ
PPが供給される。一方、接続されている副ワード線が活
性化されないサブデコード回路には、サブデコード信号
ＳＤＳとして電圧ｇｎｄが、サブデコード信号として電
圧ＶPPが与えられる。この時、トランジスタＱ５、Ｑ６
が非導通状態となり、トランジスタＱ７が導通状態とな
るため、トランジスタＱ７を通して副ワード線ＳＷＬに
は電圧ｇｎｄが供給される。
【００８６】サブデコード回路が接続している主ワード
線ＭＷＬが非活性であるにも関わらずサブデコード信号
が副ワード線を活性化しようとする信号である場合、つ
まり、主ワード線ＭＷＬには電圧ｇｎｄが与えられ、サ
ブデコード信号ＳＤＳとして電圧ＶCCが、サブデコード
信号バーＳＤＳとして電圧ｇｎｄが与えられている場
合、トランジスタＱ６が導通状態となり、トランジスタ
Ｑ７が非導通状態となるため、主ワード線ＭＷＬからト
ランジスタＱ６を通して副ワード線ＳＷＬに電圧ｇｎｄ
が与えられる。
線ＭＷＬが非活性であるにも関わらずサブデコード信号
が副ワード線を活性化しようとする信号である場合、つ
まり、主ワード線ＭＷＬには電圧ｇｎｄが与えられ、サ
ブデコード信号ＳＤＳとして電圧ＶCCが、サブデコード
信号バーＳＤＳとして電圧ｇｎｄが与えられている場
合、トランジスタＱ６が導通状態となり、トランジスタ
Ｑ７が非導通状態となるため、主ワード線ＭＷＬからト
ランジスタＱ６を通して副ワード線ＳＷＬに電圧ｇｎｄ
が与えられる。
【００８７】図１２に示すような構成のサブデコード回
路を用いることで、メモリセルアレイ内にサブデコード
信号を伝達するために配線されている信号線よりも多数
配線されている主ワード線ＭＷＬにスタンバイ時の電圧
として電圧ｇｎｄが与えられるため、主ワード線に電圧
ＶPPを与えていた従来のダイナミック型半導体記憶装置
に比べてリーク電流による消費電力を削減でき、電圧レ
ベルの低下に伴う誤動作を防止することができる。
路を用いることで、メモリセルアレイ内にサブデコード
信号を伝達するために配線されている信号線よりも多数
配線されている主ワード線ＭＷＬにスタンバイ時の電圧
として電圧ｇｎｄが与えられるため、主ワード線に電圧
ＶPPを与えていた従来のダイナミック型半導体記憶装置
に比べてリーク電流による消費電力を削減でき、電圧レ
ベルの低下に伴う誤動作を防止することができる。
【００８８】実施例８．次に、この発明の第８実施例に
よるダイナミック型半導体記憶装置について図１４及び
図１５を用いて説明する。図１４はこの発明の第８実施
例によるダイナミック型半導体記憶装置のサブデコード
信号を変換する回路の構成を示す回路図である。図１４
において、８０はブロック選択用アドレスＢＳの反対の
論理値を持つ信号を出力するＮＯＴゲート、８１はＮＯ
Ｔゲート８０の出力と表２に示したサブデコード信号Ｓ
ＤＳに対応するサブデコード信号ＳＤＥとの論理和を取
るＯＲゲート、Ｑ８は電圧ＶPPが与えられるソースとＯ
Ｒゲート８１の出力を受けるゲートとドレインを持つＰ
ＭＯＳトランジスタ、８２はサブデコード信号ＳＤＥと
ブロック選択用アドレスＢＳとの論理積を取るＡＮＤゲ
ート、Ｑ９は電圧ＶＣＣが与えられるソースとブロック
選択用アドレスＢＳが与えられるゲートとトランジスタ
Ｑ８のドレインに接続されたドレインとを持つＰＭＯＳ
トランジスタ、Ｑ１０はトランジスタＱ８のドレインに
接続されたドレインとＡＮＤゲート８２の出力に接続さ
れたゲートと接地電圧ｇｎｄが与えられるソースとを持
つＮＭＯＳトランジスタである。トランジスタＱ８のド
レインからサブデコード信号バーＳＤＳが出力される。
ここで、ブロック選択用アドレスＢＳ及びサブデコード
回路活性化信号ＳＤＥは選択時にハイレベルとなる。な
お、図１４に示した論理ゲートは全て電圧ＶPPで駆動さ
れる。
よるダイナミック型半導体記憶装置について図１４及び
図１５を用いて説明する。図１４はこの発明の第８実施
例によるダイナミック型半導体記憶装置のサブデコード
信号を変換する回路の構成を示す回路図である。図１４
において、８０はブロック選択用アドレスＢＳの反対の
論理値を持つ信号を出力するＮＯＴゲート、８１はＮＯ
Ｔゲート８０の出力と表２に示したサブデコード信号Ｓ
ＤＳに対応するサブデコード信号ＳＤＥとの論理和を取
るＯＲゲート、Ｑ８は電圧ＶPPが与えられるソースとＯ
Ｒゲート８１の出力を受けるゲートとドレインを持つＰ
ＭＯＳトランジスタ、８２はサブデコード信号ＳＤＥと
ブロック選択用アドレスＢＳとの論理積を取るＡＮＤゲ
ート、Ｑ９は電圧ＶＣＣが与えられるソースとブロック
選択用アドレスＢＳが与えられるゲートとトランジスタ
Ｑ８のドレインに接続されたドレインとを持つＰＭＯＳ
トランジスタ、Ｑ１０はトランジスタＱ８のドレインに
接続されたドレインとＡＮＤゲート８２の出力に接続さ
れたゲートと接地電圧ｇｎｄが与えられるソースとを持
つＮＭＯＳトランジスタである。トランジスタＱ８のド
レインからサブデコード信号バーＳＤＳが出力される。
ここで、ブロック選択用アドレスＢＳ及びサブデコード
回路活性化信号ＳＤＥは選択時にハイレベルとなる。な
お、図１４に示した論理ゲートは全て電圧ＶPPで駆動さ
れる。
【００８９】図１５はサブデコード信号の状態を示すタ
イミングチャートである。スタンバイ時（ローアドレス
ストローブ信号バーＲＡＳがハイレベルの時）、動作時
において選択されたブロックにサブデコード回路が属し
ていた時及び動作時において選択されなかったブロック
にサブデコード回路が属していた時の主ワード線及びサ
ブデコード信号ＳＤＳ、バーＳＤＳそれぞれの状態を表
３に示す。
イミングチャートである。スタンバイ時（ローアドレス
ストローブ信号バーＲＡＳがハイレベルの時）、動作時
において選択されたブロックにサブデコード回路が属し
ていた時及び動作時において選択されなかったブロック
にサブデコード回路が属していた時の主ワード線及びサ
ブデコード信号ＳＤＳ、バーＳＤＳそれぞれの状態を表
３に示す。
【００９０】
【表３】
【００９１】図１５において、サブデコード信号ＳＤＳ
1，バーＳＤＳ1は選択されたブロック内に属するととも
に活性化すべき副ワード線に接続されたサブデコード回
路に与えられる信号であるものとする。動作状態におい
て、サブデコード回路活性化信号ＳＤＥがハイレベル、
ブロック選択用アドレスＢＳがハイレベルとなり、図１
４に示したサブデコード信号変換回路において、トラン
ジスタＱ１０のみが導通状態となるため、サブデコード
信号バーＳＤＳ1として電圧ｇｎｄが出力される。
1，バーＳＤＳ1は選択されたブロック内に属するととも
に活性化すべき副ワード線に接続されたサブデコード回
路に与えられる信号であるものとする。動作状態におい
て、サブデコード回路活性化信号ＳＤＥがハイレベル、
ブロック選択用アドレスＢＳがハイレベルとなり、図１
４に示したサブデコード信号変換回路において、トラン
ジスタＱ１０のみが導通状態となるため、サブデコード
信号バーＳＤＳ1として電圧ｇｎｄが出力される。
【００９２】サブデコード信号ＳＤＳ2，バーＳＤＳ2は
選択されたブロック内に属するが非活性とすべき副ワー
ド線に接続されたサブデコード回路に与えられる信号で
あるものとする。動作状態において、サブデコード回路
活性化信号ＳＤＥがローレベルでブロック選択用アドレ
スＢＳがハイレベルになり、トランジスタＱ８のみが導
通状態となって電圧ＶPPがサブデコード信号バーＳＤＳ
2として出力される。この時、サブデコード信号バーＳ
ＤＳ2として電圧ＶCCを出力したのでは、トランジスタ
Ｑ５が導通状態となって誤動作を起こす。
選択されたブロック内に属するが非活性とすべき副ワー
ド線に接続されたサブデコード回路に与えられる信号で
あるものとする。動作状態において、サブデコード回路
活性化信号ＳＤＥがローレベルでブロック選択用アドレ
スＢＳがハイレベルになり、トランジスタＱ８のみが導
通状態となって電圧ＶPPがサブデコード信号バーＳＤＳ
2として出力される。この時、サブデコード信号バーＳ
ＤＳ2として電圧ＶCCを出力したのでは、トランジスタ
Ｑ５が導通状態となって誤動作を起こす。
【００９３】サブデコード信号ＳＤＳ3，バーＳＤＳ3は
非選択のブロック内に属するサブデコード回路に与えら
れる信号であるものとする。スタンバイ時のサブデコー
ド回路に与えられる信号と同じである。動作状態におい
て、ブロック選択用アドレスＢＳがローレベルになり、
トランジスタＱ９のみが導通状態となって電圧ＶCCがサ
ブデコード信号バーＳＤＳとして出力される。
非選択のブロック内に属するサブデコード回路に与えら
れる信号であるものとする。スタンバイ時のサブデコー
ド回路に与えられる信号と同じである。動作状態におい
て、ブロック選択用アドレスＢＳがローレベルになり、
トランジスタＱ９のみが導通状態となって電圧ＶCCがサ
ブデコード信号バーＳＤＳとして出力される。
【００９４】以上のように構成することによって、第７
実施例によるダイナミック型半導体記憶装置に比べて第
８実施例によるそれは、スタンバイ時の信号線の電圧を
低い電圧ＶCCに維持すればよいので、スタンバイ時に電
圧ＶPPのレベルの低下を防止することができるとともに
消費電力を抑えることができる効果が大きくなる。ここ
では、ブロック選択用アドレスＢＳに応じてサブデコー
ド信号を変換しているので、特定のブロック以外はサブ
デコード信号バーＳＤＳとして電圧ＶCCを与えられ消費
電力が抑えられるが、消費電力の多少の増加はあるが、
スタンバイか否かを制御するローアドレスストローブ信
号バーＲＡＳを用いて制御しても良い。
実施例によるダイナミック型半導体記憶装置に比べて第
８実施例によるそれは、スタンバイ時の信号線の電圧を
低い電圧ＶCCに維持すればよいので、スタンバイ時に電
圧ＶPPのレベルの低下を防止することができるとともに
消費電力を抑えることができる効果が大きくなる。ここ
では、ブロック選択用アドレスＢＳに応じてサブデコー
ド信号を変換しているので、特定のブロック以外はサブ
デコード信号バーＳＤＳとして電圧ＶCCを与えられ消費
電力が抑えられるが、消費電力の多少の増加はあるが、
スタンバイか否かを制御するローアドレスストローブ信
号バーＲＡＳを用いて制御しても良い。
【００９５】
【発明の効果】以上のように請求項１記載の発明のダイ
ナミック型半導体記憶装置によれば、複数の第１の主ワ
ード線のうちのいずれか一つの第１の主ワード線が活性
化されるとそれに対応する第１及び第２の副行デコード
手段によって第１及び第２の副ワード線が同時に活性化
可能な状態となるが、第１または第２の副ワード線のう
ちのいずれを活性化するかを第１のブロックにおいては
第１及び第２の選択信号によって選択し、複数の第２の
主ワード線のうちのいずれか一つの第２の主ワード線が
活性化されるとそれに対応する第３及び第４の副行デコ
ード手段によって第３及び第４の副ワード線が同時に活
性化可能な状態となるが、第３または第４の副ワード線
のうちのいずれを活性化するかを第２のブロックにおい
ては第３及び第４の選択信号によって選択するように構
成されているので、第１ないし第４の選択信号線及び第
１ないし第４の副デコード手段のうち主ワード線が選択
されるブロックに関連するもののみを充放電するように
でき、低消費でワード線を高速に立ち上げることができ
るという効果がある。
ナミック型半導体記憶装置によれば、複数の第１の主ワ
ード線のうちのいずれか一つの第１の主ワード線が活性
化されるとそれに対応する第１及び第２の副行デコード
手段によって第１及び第２の副ワード線が同時に活性化
可能な状態となるが、第１または第２の副ワード線のう
ちのいずれを活性化するかを第１のブロックにおいては
第１及び第２の選択信号によって選択し、複数の第２の
主ワード線のうちのいずれか一つの第２の主ワード線が
活性化されるとそれに対応する第３及び第４の副行デコ
ード手段によって第３及び第４の副ワード線が同時に活
性化可能な状態となるが、第３または第４の副ワード線
のうちのいずれを活性化するかを第２のブロックにおい
ては第３及び第４の選択信号によって選択するように構
成されているので、第１ないし第４の選択信号線及び第
１ないし第４の副デコード手段のうち主ワード線が選択
されるブロックに関連するもののみを充放電するように
でき、低消費でワード線を高速に立ち上げることができ
るという効果がある。
【００９６】請求項２記載の発明のダイナミック型半導
体記憶装置によれば、複数の選択信号線が複数のセンス
アンプ列上に配置されているので、配線距離を短くする
ことができ、低消費でワード線を高速に立ち挙げること
ができるという効果がある。
体記憶装置によれば、複数の選択信号線が複数のセンス
アンプ列上に配置されているので、配線距離を短くする
ことができ、低消費でワード線を高速に立ち挙げること
ができるという効果がある。
【００９７】請求項３記載の発明のダイナミック型半導
体記憶装置によれば、複数の選択信号生成手段は、複数
のブロックの第３の辺の側に配置されて構成されている
ので、選択信号手段のレイアウトの自由度が大きくな
り、製造が容易になるという効果がある。
体記憶装置によれば、複数の選択信号生成手段は、複数
のブロックの第３の辺の側に配置されて構成されている
ので、選択信号手段のレイアウトの自由度が大きくな
り、製造が容易になるという効果がある。
【００９８】請求項４記載の発明のダイナミック型半導
体記憶装置によれば、第２の選択信号と第４の選択信号
とが同一であるように構成したので、選択信号数及び選
択信号線の数を削減して装置を簡易化できるという効果
がある。
体記憶装置によれば、第２の選択信号と第４の選択信号
とが同一であるように構成したので、選択信号数及び選
択信号線の数を削減して装置を簡易化できるという効果
がある。
【００９９】請求項５記載の発明のダイナミック型半導
体記憶装置によれば、複数の選択信号生成手段は、複数
の前記ブロックの第４の辺の側に配置されて構成されて
いるので、半導体記憶装置のレイアウト面積を小さくで
き、ダイナミック型半導体記憶装置の小型化が容易にな
るという効果がある。
体記憶装置によれば、複数の選択信号生成手段は、複数
の前記ブロックの第４の辺の側に配置されて構成されて
いるので、半導体記憶装置のレイアウト面積を小さくで
き、ダイナミック型半導体記憶装置の小型化が容易にな
るという効果がある。
【０１００】請求項６記載の発明のダイナミック型半導
体記憶装置によれば、複数の選択信号線が、複数のブロ
ック上に配置されているので、レイアウト面積を小さく
でき、装置の小型化が容易になるという効果がある。
体記憶装置によれば、複数の選択信号線が、複数のブロ
ック上に配置されているので、レイアウト面積を小さく
でき、装置の小型化が容易になるという効果がある。
【０１０１】請求項７記載の発明のダイナミック型半導
体記憶装置によれば、複数の第１の主ワード線のうちの
いずれか一つの第１の主ワード線が活性化されるとそれ
に対応する第１及び第２の副行デコード手段並びに第５
及び第６の副行デコード手段によって第１及び第２の副
ワード線並びに第５及び第６の副ワード線が同時に活性
化可能な状態となるが、第１及び第５の副ワード線と第
２及び第６の副ワード線とのうちのいずれの組を活性化
するかを第１のブロックにおいては第１及び第２の選択
信号並びに第５及び第６の選択信号によって選択し、複
数の第２の主ワード線のうちのいずれか一つの第２の主
ワード線が活性化されるとそれに対応する第３及び第４
の副行デコード手段並びに第７及び第８の副デコード手
段によって第３及び第４の副ワード線並びに第７及び第
８の副ワード線が同時に活性化可能な状態となるが、第
３及び第７の副ワード線と第４及び第８の副ワード線と
のうちのいずれの組を活性化するかを第２のブロックに
おいては第３及び第４の選択信号並びに第７及び第８の
選択信号によって選択するように構成されているので、
選択信号生成手段が駆動する副デコード手段の数を削減
でき、選択信号線を伝達する選択信号の立ち上がり及び
立ち下がり時間を短くでき、装置の動作を高速化できる
という効果がある。
体記憶装置によれば、複数の第１の主ワード線のうちの
いずれか一つの第１の主ワード線が活性化されるとそれ
に対応する第１及び第２の副行デコード手段並びに第５
及び第６の副行デコード手段によって第１及び第２の副
ワード線並びに第５及び第６の副ワード線が同時に活性
化可能な状態となるが、第１及び第５の副ワード線と第
２及び第６の副ワード線とのうちのいずれの組を活性化
するかを第１のブロックにおいては第１及び第２の選択
信号並びに第５及び第６の選択信号によって選択し、複
数の第２の主ワード線のうちのいずれか一つの第２の主
ワード線が活性化されるとそれに対応する第３及び第４
の副行デコード手段並びに第７及び第８の副デコード手
段によって第３及び第４の副ワード線並びに第７及び第
８の副ワード線が同時に活性化可能な状態となるが、第
３及び第７の副ワード線と第４及び第８の副ワード線と
のうちのいずれの組を活性化するかを第２のブロックに
おいては第３及び第４の選択信号並びに第７及び第８の
選択信号によって選択するように構成されているので、
選択信号生成手段が駆動する副デコード手段の数を削減
でき、選択信号線を伝達する選択信号の立ち上がり及び
立ち下がり時間を短くでき、装置の動作を高速化できる
という効果がある。
【０１０２】請求項８記載の発明のダイナミック型半導
体記憶装置によれば、第１ないし第４の選択信号生成手
段と第５ないし第８の選択信号生成手段とが第１及び第
２のブロックのそれぞれの第３の辺の側と第４の辺の側
に分けて配置されているので、第１ないし第８の選択信
号線の長さを短くでき、選択信号線を伝達する選択信号
の立ち上がり及び立ち下がり時間を短くして、装置の動
作を高速化できるという効果がある。
体記憶装置によれば、第１ないし第４の選択信号生成手
段と第５ないし第８の選択信号生成手段とが第１及び第
２のブロックのそれぞれの第３の辺の側と第４の辺の側
に分けて配置されているので、第１ないし第８の選択信
号線の長さを短くでき、選択信号線を伝達する選択信号
の立ち上がり及び立ち下がり時間を短くして、装置の動
作を高速化できるという効果がある。
【０１０３】請求項９記載の発明のダイナミック型半導
体記憶装置によれば、複数の選択信号生成手段は、複数
のブロックのそれぞれの第３の辺の側に配置されている
ので、占有面積を減らすことができ、装置の小型化が容
易になるという効果がある。
体記憶装置によれば、複数の選択信号生成手段は、複数
のブロックのそれぞれの第３の辺の側に配置されている
ので、占有面積を減らすことができ、装置の小型化が容
易になるという効果がある。
【０１０４】請求項１０記載の発明のダイナミック型半
導体記憶装置によれば、複数の第１の主ワード線のうち
のいずれか一つの第１の主ワード線が活性化されるとそ
れに対応する第１及び第２の副行デコード手段並びに第
５及び第６の副行デコード手段によって第１及び第２の
副ワード線並びに第５及び第６の副ワード線が同時に活
性化可能な状態となるが、第１、第２、第５及び第６の
副ワード線のうちのいずれを活性化するかを第１のブロ
ックにおいては第１及び第２の選択信号並びに第５及び
第６の選択信号によって選択し、複数の第２の主ワード
線のうちのいずれか一つの第２の主ワード線が活性化さ
れるとそれに対応する第３及び第４の副行デコード手段
並びに第７及び第８の副デコード手段によって第３及び
第４の副ワード線並びに第７及び第８の副ワード線が同
時に活性化可能な状態となるが、第３、第４、第７及び
第８の副ワード線のうちのいずれを活性化するかを第２
のブロックにおいては第３及び第４の選択信号並びに第
７及び第８の選択信号によって選択するように構成され
ているので、主ワード線が選択されるブロックでかつ第
１ないし第４の選択信号生成手段または第５ないし第８
の選択信号生成手段の一方のみが動作するようにして消
費電力を低減することができるという効果がある。
導体記憶装置によれば、複数の第１の主ワード線のうち
のいずれか一つの第１の主ワード線が活性化されるとそ
れに対応する第１及び第２の副行デコード手段並びに第
５及び第６の副行デコード手段によって第１及び第２の
副ワード線並びに第５及び第６の副ワード線が同時に活
性化可能な状態となるが、第１、第２、第５及び第６の
副ワード線のうちのいずれを活性化するかを第１のブロ
ックにおいては第１及び第２の選択信号並びに第５及び
第６の選択信号によって選択し、複数の第２の主ワード
線のうちのいずれか一つの第２の主ワード線が活性化さ
れるとそれに対応する第３及び第４の副行デコード手段
並びに第７及び第８の副デコード手段によって第３及び
第４の副ワード線並びに第７及び第８の副ワード線が同
時に活性化可能な状態となるが、第３、第４、第７及び
第８の副ワード線のうちのいずれを活性化するかを第２
のブロックにおいては第３及び第４の選択信号並びに第
７及び第８の選択信号によって選択するように構成され
ているので、主ワード線が選択されるブロックでかつ第
１ないし第４の選択信号生成手段または第５ないし第８
の選択信号生成手段の一方のみが動作するようにして消
費電力を低減することができるという効果がある。
【０１０５】請求項１１記載の発明のダイナミック型半
導体記憶装置によれば、前記第１ないし第４の選択信号
生成手段は、第１及び第２のブロックのそれぞれの第３
の辺の側に配置され、第５ないし第８の選択信号生成手
段は、第１及び第２のブロックのそれぞれの第４の辺の
側に配置されているので、第１ないし第８の選択信号線
の長さを短くでき、選択信号線を伝達する選択信号の立
ち上がり及び立ち下がり時間を短くして、装置の動作を
高速化できるという効果がある。
導体記憶装置によれば、前記第１ないし第４の選択信号
生成手段は、第１及び第２のブロックのそれぞれの第３
の辺の側に配置され、第５ないし第８の選択信号生成手
段は、第１及び第２のブロックのそれぞれの第４の辺の
側に配置されているので、第１ないし第８の選択信号線
の長さを短くでき、選択信号線を伝達する選択信号の立
ち上がり及び立ち下がり時間を短くして、装置の動作を
高速化できるという効果がある。
【０１０６】請求項１２記載の発明のダイナミック型半
導体記憶装置によれば、主ワード線に接続された一方電
流電極、第２の選択信号線に接続された制御電極及び副
ワード線に接続された他方電流電極を持つＰチャネルの
第１のＭＯＳトランジスタと、主ワード線に接続された
一方電流電極、第１の選択信号線に接続された制御電極
及び副ワード線に接続された他方電流電極を持つＮチャ
ネルの第２のＭＯＳトランジスタと、副ワード線に接続
された一方電流電極、第２の選択信号線に接続された制
御電極及び第１の電圧に接続された他方電流電極を持つ
Ｎチャネルの第３のＭＯＳトランジスタとを備えて構成
されているので、主ワード線がローレベルである状態を
スタンバイ状態として用いることができ、スタンバイ時
の消費電力を削減することができるという効果がある。
導体記憶装置によれば、主ワード線に接続された一方電
流電極、第２の選択信号線に接続された制御電極及び副
ワード線に接続された他方電流電極を持つＰチャネルの
第１のＭＯＳトランジスタと、主ワード線に接続された
一方電流電極、第１の選択信号線に接続された制御電極
及び副ワード線に接続された他方電流電極を持つＮチャ
ネルの第２のＭＯＳトランジスタと、副ワード線に接続
された一方電流電極、第２の選択信号線に接続された制
御電極及び第１の電圧に接続された他方電流電極を持つ
Ｎチャネルの第３のＭＯＳトランジスタとを備えて構成
されているので、主ワード線がローレベルである状態を
スタンバイ状態として用いることができ、スタンバイ時
の消費電力を削減することができるという効果がある。
【０１０７】請求項１３記載の発明のダイナミック型半
導体記憶装置によれば、第２の選択信号線に与えられる
ハイレベル側の電圧は、第２の電圧あるいは第３の電位
のいずれかに選択的に決定されるので、必要に応じて高
電位側の電圧を低く抑えることができ、消費電力を削減
することができるという効果がある。
導体記憶装置によれば、第２の選択信号線に与えられる
ハイレベル側の電圧は、第２の電圧あるいは第３の電位
のいずれかに選択的に決定されるので、必要に応じて高
電位側の電圧を低く抑えることができ、消費電力を削減
することができるという効果がある。
【図１】 この発明の第１実施例によるダイナミック型
半導体記憶装置の構成の概要を示すブロック図である。
半導体記憶装置の構成の概要を示すブロック図である。
【図２】 この発明の第１実施例によるダイナミック型
半導体記憶装置のメモリセルアレイ周辺の回路の配置を
示すブロック図である。
半導体記憶装置のメモリセルアレイ周辺の回路の配置を
示すブロック図である。
【図３】 この発明の第１実施例によるメモリセルアレ
イ内のサブデコード回路の配置を示すブロック図であ
る。
イ内のサブデコード回路の配置を示すブロック図であ
る。
【図４】 この発明の第２実施例によるダイナミック型
半導体記憶装置のメモリセルアレイ周辺の回路の配置を
示すブロック図である。
半導体記憶装置のメモリセルアレイ周辺の回路の配置を
示すブロック図である。
【図５】 この発明の第２実施例によるメモリセルアレ
イ内のサブデコード回路の配置を示すブロック図であ
る。
イ内のサブデコード回路の配置を示すブロック図であ
る。
【図６】 この発明の第３実施例によるダイナミック型
半導体記憶装置のメモリセルアレイ周辺の回路の配置を
示すブロック図である。
半導体記憶装置のメモリセルアレイ周辺の回路の配置を
示すブロック図である。
【図７】 この発明の第４実施例によるダイナミック型
半導体記憶装置のメモリセルアレイ周辺の回路の配置の
一例を示すブロック図である。
半導体記憶装置のメモリセルアレイ周辺の回路の配置の
一例を示すブロック図である。
【図８】 この発明の第４実施例によるダイナミック型
半導体記憶装置のメモリセルアレイ周辺の回路の配置の
他の例を示すブロック図である。
半導体記憶装置のメモリセルアレイ周辺の回路の配置の
他の例を示すブロック図である。
【図９】 この発明の第５実施例によるダイナミック型
半導体記憶装置のメモリセルアレイ周辺の回路の配置の
一例を示すブロック図である。
半導体記憶装置のメモリセルアレイ周辺の回路の配置の
一例を示すブロック図である。
【図１０】 この発明の第５実施例によるダイナミック
型半導体記憶装置のメモリセルアレイ周辺の回路の配置
の他の例を示すブロック図である。
型半導体記憶装置のメモリセルアレイ周辺の回路の配置
の他の例を示すブロック図である。
【図１１】 この発明の第６実施例によるダイナミック
型半導体記憶装置のメモリセルアレイ周辺の回路の配置
を示すブロック図である。
型半導体記憶装置のメモリセルアレイ周辺の回路の配置
を示すブロック図である。
【図１２】 この発明の第７実施例によるダイナミック
型半導体記憶装置のサブデコード回路の構成を示す回路
図である。
型半導体記憶装置のサブデコード回路の構成を示す回路
図である。
【図１３】 この発明の第７実施例によるダイナミック
型半導体記憶装置の動作を示すタイミングチャートであ
る。
型半導体記憶装置の動作を示すタイミングチャートであ
る。
【図１４】 この発明の第８実施例によるダイナミック
型半導体記憶装置のサブデコード信号の変換回路の構成
を示す回路図である。
型半導体記憶装置のサブデコード信号の変換回路の構成
を示す回路図である。
【図１５】 この発明の第８実施例によるダイナミック
型半導体記憶装置の動作を示すタイミングチャートであ
る。
型半導体記憶装置の動作を示すタイミングチャートであ
る。
【図１６】 従来のメモリセルアレイを複数のブロック
に分割したダイナミック型半導体記憶装置に、分割デコ
ーダ方式を適用した場合に予想される構成を示すブロッ
ク図である。
に分割したダイナミック型半導体記憶装置に、分割デコ
ーダ方式を適用した場合に予想される構成を示すブロッ
ク図である。
【図１７】 図１６に示したダイナミック型半導体記憶
装置のメモリセルアレイ内のサブデコード回路の配置を
示すブロック図である。
装置のメモリセルアレイ内のサブデコード回路の配置を
示すブロック図である。
【図１８】 従来のサブデコード回路の構成を示す回路
図である。
図である。
１ ダイナミック型半導体記憶装置、２ 制御クロック
発生回路、３ アドレスバッファ、４ マルチプレク
サ、５ 列デコーダ、６ サブデコード信号生成回路
群、ＢＬ1〜ＢＬm ブロック、ＳＡ1〜ＳＡm センスア
ンプ列、ＭＲＤ1〜ＭＲＤm 主行デコーダ、ＳＤＢ１１
〜ＳＤＢ１ｍ サブデコード信号生成回路。
発生回路、３ アドレスバッファ、４ マルチプレク
サ、５ 列デコーダ、６ サブデコード信号生成回路
群、ＢＬ1〜ＢＬm ブロック、ＳＡ1〜ＳＡm センスア
ンプ列、ＭＲＤ1〜ＭＲＤm 主行デコーダ、ＳＤＢ１１
〜ＳＤＢ１ｍ サブデコード信号生成回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１１月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１３
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】図１７は図１６に示した複数のブロックの
うちのブロック内のサブデコード回路の配置を示すブロ
ック図である。図１７において、ＭＷＬ1〜ＭＷＬmは第
１から第ｍ番目の主ワード線、ＳＷＬ1a〜ＳＷＬ1bはブ
ロックＢＬ1の１行目の複数のメモリセルのうちのいく
つかに接続されている副ワード線、ＳＷＬ2a〜ＳＷＬ2b
はブロックＢＬ1の２行目の複数のメモリセルのうちの
いくつかに接続されている副ワード線、Ｄ１０１は主ワ
ード線ＭＷＬ1と副ワード線ＳＷＬ1aに接続されるとと
もにブロックＢＬ1の第１列目のサブデコード帯に属す
るサブデコード回路、Ｄ１０２は主ワード線ＭＷＬ1と
副ワード線ＳＷＬ2aとに接続されるとともにブロックＢ
Ｌ1の第２列目のサブデコード帯に属するサブデコード
回路、Ｄ１０３は主ワード線ＭＷＬ1と副ワード線ＳＷ
Ｌ1bとに接続されるとともにブロックＢＬ1の第３列目
のサブデコード帯に属するサブデコード回路、Ｄ１０４
は主ワード線ＭＷＬ2とブロックＢＬ1の３行目のメモリ
セルのいくつかに対応する副ワード線に接続されるとと
もにブロックＢＬ1の第１列目のサブデコード帯に属す
るサブデコード回路であり、そのたの図１６と同一符号
のものは図１６のその符号で示された部分と同一の部分
である。
うちのブロック内のサブデコード回路の配置を示すブロ
ック図である。図１７において、ＭＷＬ1〜ＭＷＬmは第
１から第ｍ番目の主ワード線、ＳＷＬ1a〜ＳＷＬ1bはブ
ロックＢＬ1の１行目の複数のメモリセルのうちのいく
つかに接続されている副ワード線、ＳＷＬ2a〜ＳＷＬ2b
はブロックＢＬ1の２行目の複数のメモリセルのうちの
いくつかに接続されている副ワード線、Ｄ１０１は主ワ
ード線ＭＷＬ1と副ワード線ＳＷＬ1aに接続されるとと
もにブロックＢＬ1の第１列目のサブデコード帯に属す
るサブデコード回路、Ｄ１０２は主ワード線ＭＷＬ1と
副ワード線ＳＷＬ2aとに接続されるとともにブロックＢ
Ｌ1の第２列目のサブデコード帯に属するサブデコード
回路、Ｄ１０３は主ワード線ＭＷＬ1と副ワード線ＳＷ
Ｌ1bとに接続されるとともにブロックＢＬ1の第３列目
のサブデコード帯に属するサブデコード回路、Ｄ１０４
は主ワード線ＭＷＬ2とブロックＢＬ1の３行目のメモリ
セルのいくつかに対応する副ワード線に接続されるとと
もにブロックＢＬ1の第１列目のサブデコード帯に属す
るサブデコード回路であり、そのたの図１６と同一符号
のものは図１６のその符号で示された部分と同一の部分
である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】主ワード線ＭＷＬ1〜ＭＷＬmは、副ワード
線、つまりメモリセル内のトランスファゲートと並行に
配置され、副ワード線は主ワード線方向に主ワード線長
に対してｎ−１個に分割されている。この分割された境
界部分にサブデコード帯１０１〜１０４等が配置され
る。このサブデコード帯上に主ワード線ＭＷＬ1〜ＭＷ
Ｌmと直交するようにサブデコード信号ＳＤＡ1，バーＳ
ＤＡ1，ＳＤＡ2，バーＳＤＡ2を伝達する信号線２０１
〜２０４等を配置する。主ワード線とサブデコード信号
の交差部にサブデコード回路（以下、ＳＲＤという。）
を配置する。なお、ＳＲＤの詳細な構成は、図１８に示
す。図１８において、Ｑ１はサブデコード信号ＳＤＳが
与えられる一方電流電極、副ワード線ＳＷＬに接続され
た他方電流電極及び主ワード線に接続された制御電極を
持つＰチャネルＭＯＳトランジスタ、Ｑ２は副ワード線
ＳＷＬに接続された一方電流電極、主ワード線ＭＷＬに
接続された制御電極及び接地された他方電流電極を持つ
ＮチャネルＭＯＳトランジスタ、Ｑ３は副ワード線ＳＷ
Ｌに接続された一方電流電極、サブデコード信号バーＳ
ＤＳが与えられる制御電極及び接地された他方電流電極
を持つＮチャネルＭＯＳトランジスタである。サブデコ
ード回路の動作については、表１に示す。表１におい
て、ＶPPは電圧ＶCCよりも高い電圧、ｇｎｄは接地電圧
である。
線、つまりメモリセル内のトランスファゲートと並行に
配置され、副ワード線は主ワード線方向に主ワード線長
に対してｎ−１個に分割されている。この分割された境
界部分にサブデコード帯１０１〜１０４等が配置され
る。このサブデコード帯上に主ワード線ＭＷＬ1〜ＭＷ
Ｌmと直交するようにサブデコード信号ＳＤＡ1，バーＳ
ＤＡ1，ＳＤＡ2，バーＳＤＡ2を伝達する信号線２０１
〜２０４等を配置する。主ワード線とサブデコード信号
の交差部にサブデコード回路（以下、ＳＲＤという。）
を配置する。なお、ＳＲＤの詳細な構成は、図１８に示
す。図１８において、Ｑ１はサブデコード信号ＳＤＳが
与えられる一方電流電極、副ワード線ＳＷＬに接続され
た他方電流電極及び主ワード線に接続された制御電極を
持つＰチャネルＭＯＳトランジスタ、Ｑ２は副ワード線
ＳＷＬに接続された一方電流電極、主ワード線ＭＷＬに
接続された制御電極及び接地された他方電流電極を持つ
ＮチャネルＭＯＳトランジスタ、Ｑ３は副ワード線ＳＷ
Ｌに接続された一方電流電極、サブデコード信号バーＳ
ＤＳが与えられる制御電極及び接地された他方電流電極
を持つＮチャネルＭＯＳトランジスタである。サブデコ
ード回路の動作については、表１に示す。表１におい
て、ＶPPは電圧ＶCCよりも高い電圧、ｇｎｄは接地電圧
である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】主ワード線ＭＷＬが活性化されるとき主ワ
ード線には接地電圧ｇｎｄが与えられ、さらに副ワード
線を活性化しようとするためにトランジスタＱ１の一方
電流電極にはサブデコード信号ＳＤＳとして電圧ＶPPが
与えられる。そのため、トランジスタＱ１がオン状態に
なり、副ワード線ＳＷＬに電圧ＶPPを与える。活性時に
はサブデコード信号ＳＤＳとして高い電圧ＶPPが与えら
れるため、サブデコード信号ＳＤＳを出力するバッファ
Ｂｕ101あるいはＢｕ103の消費電力は、非活性時に電圧
ＶCCをサブデコード信号バーＳＤＳとして出力するバッ
ファＢｕ102あるいはＢｕ104に比べて大きくなる。
ード線には接地電圧ｇｎｄが与えられ、さらに副ワード
線を活性化しようとするためにトランジスタＱ１の一方
電流電極にはサブデコード信号ＳＤＳとして電圧ＶPPが
与えられる。そのため、トランジスタＱ１がオン状態に
なり、副ワード線ＳＷＬに電圧ＶPPを与える。活性時に
はサブデコード信号ＳＤＳとして高い電圧ＶPPが与えら
れるため、サブデコード信号ＳＤＳを出力するバッファ
Ｂｕ101あるいはＢｕ103の消費電力は、非活性時に電圧
ＶCCをサブデコード信号バーＳＤＳとして出力するバッ
ファＢｕ102あるいはＢｕ104に比べて大きくなる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】
【課題を解決するための手段】第１の発明に係るダイナ
ミック型半導体記憶装置は、少なくとも第１及び第２の
ブロックを含む複数のブロックに分割されるとともに複
数の行と複数の列に並べて配置されて情報を電荷の蓄積
によってダイナミックに記憶する複数のメモリ素子並び
に複数の前記ブロックの各々に設けられて前記メモリ素
子を選択するために共に前記行と平行に配置されている
複数の主ワード線及び複数の副ワード線を有し、複数の
前記ブロックの各々が前記行に平行な第１及び第２の辺
と前記列に平行な第３及び第４の辺とを持つように形成
されているメモリセルアレイと、複数の前記ブロックの
各々に対応して設けられて、対応する前記ブロックの前
記第１の辺または前記第２の辺に面して配置された複数
のセンスアンプ列と、複数の前記ブロックの各々に対応
して設けられ、対応する前記ブロックの前記第３の辺の
側に配置され、対応する前記ブロック内の複数の前記主
ワード線を選択的に活性化するための複数の主行デコー
ド手段と、複数の前記主ワード線及び複数の前記副ワー
ド線に接続されるとともに前記メモリセルアレイ上に設
けられる複数の副行デコード手段と、複数の前記副行デ
コード手段に接続されて接続している前記副行デコード
手段を活性化するための選択信号を伝達する複数の選択
信号線と、複数の前記選択信号線に接続されて前記選択
信号を生成するための複数の選択信号生成手段とを備
え、複数の前記主ワード線は、少なくとも、前記第１の
ブロックに配設された複数の第１の主ワード線と前記第
２のブロックに配設された複数の第２の主ワード線とを
含み、複数の前記副ワード線は、少なくとも、複数の前
記第１の主ワード線に対応して設けられた複数の第１の
副ワード線と複数の第２の副ワード線、及び前記第２の
主ワード線に対応して設けられた複数の第３の副ワード
線と複数の第４の副ワード線を含み、複数の前記選択信
号線は、少なくとも、前記第１のブロックに配設された
複数の第１の選択信号線と複数の第２の選択信号線、及
び前記第２のブロックに配設された複数の第３の選択信
号線と複数の第４の選択信号線を含み、複数の前記副行
デコード手段は、少なくとも、前記第１のブロック上に
配置されて複数の前記第１の主ワード線と複数の前記第
１の副ワード線と複数の前記第１の選択信号線に接続さ
れた複数の第１の副行デコード手段、前記第１のブロッ
ク上に配置されて複数の前記第１の主ワード線と複数の
前記第２の副ワード線と複数の前記第２の選択信号線に
接続された複数の第２の副行デコード手段、前記第２の
ブロック上に配置されて複数の前記第２の主ワード線と
複数の前記第３の副行ワード線と複数の前記第３の選択
信号線に接続された複数の第３の副行デコード手段及び
前記第２のブロック上に配置されて複数の前記第２の主
ワード線と複数の前記第４の副ワード線と複数の前記第
４の選択信号線に接続された複数の第４の副行デコード
手段を含み、複数の前記選択信号生成手段は、少なくと
も、前記第１のブロックに対応して設けられ複数の前記
第１の選択信号線に接続され第１の選択信号を生成して
出力する第１の選択信号生成手段、前記第１のブロック
に対応して設けられ複数の前記第２の選択信号線に接続
され第２の選択信号を生成して出力する第２の選択信号
生成手段、前記第２のブロックに対応して設けられ複数
の前記第３の選択信号線に接続され第３の選択信号を生
成して出力する第３の選択信号生成手段、前記第２のブ
ロックに対応して設けられ複数の前記第４の選択信号線
に接続され第４の選択信号を生成して出力する第４の選
択信号生成手段を含み、複数の前記第１の主ワード線の
うちのいずれか一つの前記第１の主ワード線が活性化さ
れるとそれに対応する前記第１及び第２の副行デコード
手段によって前記第１及び第２の副ワード線が同時に活
性化可能な状態となるが、前記第１または前記第２の副
ワード線のうちのいずれを活性化するかを前記第１のブ
ロックにおいては前記第１及び第２の選択信号によって
選択し、複数の前記第２の主ワード線のうちのいずれか
一つの前記第２の主ワード線が活性化されるとそれに対
応する前記第３及び第４の副行デコード手段によって前
記第３及び第４の副ワード線が同時に活性化可能な状態
となるが、前記第３または第４の副ワード線のうちのい
ずれを活性化するかを前記第２のブロックにおいては前
記第３及び第４の選択信号によって選択することを特徴
とする。
ミック型半導体記憶装置は、少なくとも第１及び第２の
ブロックを含む複数のブロックに分割されるとともに複
数の行と複数の列に並べて配置されて情報を電荷の蓄積
によってダイナミックに記憶する複数のメモリ素子並び
に複数の前記ブロックの各々に設けられて前記メモリ素
子を選択するために共に前記行と平行に配置されている
複数の主ワード線及び複数の副ワード線を有し、複数の
前記ブロックの各々が前記行に平行な第１及び第２の辺
と前記列に平行な第３及び第４の辺とを持つように形成
されているメモリセルアレイと、複数の前記ブロックの
各々に対応して設けられて、対応する前記ブロックの前
記第１の辺または前記第２の辺に面して配置された複数
のセンスアンプ列と、複数の前記ブロックの各々に対応
して設けられ、対応する前記ブロックの前記第３の辺の
側に配置され、対応する前記ブロック内の複数の前記主
ワード線を選択的に活性化するための複数の主行デコー
ド手段と、複数の前記主ワード線及び複数の前記副ワー
ド線に接続されるとともに前記メモリセルアレイ上に設
けられる複数の副行デコード手段と、複数の前記副行デ
コード手段に接続されて接続している前記副行デコード
手段を活性化するための選択信号を伝達する複数の選択
信号線と、複数の前記選択信号線に接続されて前記選択
信号を生成するための複数の選択信号生成手段とを備
え、複数の前記主ワード線は、少なくとも、前記第１の
ブロックに配設された複数の第１の主ワード線と前記第
２のブロックに配設された複数の第２の主ワード線とを
含み、複数の前記副ワード線は、少なくとも、複数の前
記第１の主ワード線に対応して設けられた複数の第１の
副ワード線と複数の第２の副ワード線、及び前記第２の
主ワード線に対応して設けられた複数の第３の副ワード
線と複数の第４の副ワード線を含み、複数の前記選択信
号線は、少なくとも、前記第１のブロックに配設された
複数の第１の選択信号線と複数の第２の選択信号線、及
び前記第２のブロックに配設された複数の第３の選択信
号線と複数の第４の選択信号線を含み、複数の前記副行
デコード手段は、少なくとも、前記第１のブロック上に
配置されて複数の前記第１の主ワード線と複数の前記第
１の副ワード線と複数の前記第１の選択信号線に接続さ
れた複数の第１の副行デコード手段、前記第１のブロッ
ク上に配置されて複数の前記第１の主ワード線と複数の
前記第２の副ワード線と複数の前記第２の選択信号線に
接続された複数の第２の副行デコード手段、前記第２の
ブロック上に配置されて複数の前記第２の主ワード線と
複数の前記第３の副行ワード線と複数の前記第３の選択
信号線に接続された複数の第３の副行デコード手段及び
前記第２のブロック上に配置されて複数の前記第２の主
ワード線と複数の前記第４の副ワード線と複数の前記第
４の選択信号線に接続された複数の第４の副行デコード
手段を含み、複数の前記選択信号生成手段は、少なくと
も、前記第１のブロックに対応して設けられ複数の前記
第１の選択信号線に接続され第１の選択信号を生成して
出力する第１の選択信号生成手段、前記第１のブロック
に対応して設けられ複数の前記第２の選択信号線に接続
され第２の選択信号を生成して出力する第２の選択信号
生成手段、前記第２のブロックに対応して設けられ複数
の前記第３の選択信号線に接続され第３の選択信号を生
成して出力する第３の選択信号生成手段、前記第２のブ
ロックに対応して設けられ複数の前記第４の選択信号線
に接続され第４の選択信号を生成して出力する第４の選
択信号生成手段を含み、複数の前記第１の主ワード線の
うちのいずれか一つの前記第１の主ワード線が活性化さ
れるとそれに対応する前記第１及び第２の副行デコード
手段によって前記第１及び第２の副ワード線が同時に活
性化可能な状態となるが、前記第１または前記第２の副
ワード線のうちのいずれを活性化するかを前記第１のブ
ロックにおいては前記第１及び第２の選択信号によって
選択し、複数の前記第２の主ワード線のうちのいずれか
一つの前記第２の主ワード線が活性化されるとそれに対
応する前記第３及び第４の副行デコード手段によって前
記第３及び第４の副ワード線が同時に活性化可能な状態
となるが、前記第３または第４の副ワード線のうちのい
ずれを活性化するかを前記第２のブロックにおいては前
記第３及び第４の選択信号によって選択することを特徴
とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】第７の発明に係るダイナミック型半導体記
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記副ワード線が、複数の前記第１の
主ワード線に対応して設けられた複数の第５の副ワード
線と複数の第６の副ワード線、及び前記第２の主ワード
線に対応して設けられた複数の第７の副ワード線と複数
の第８の副ワード線をさらに含み、複数の前記選択信号
線が、前記第１のブロックに配設された複数の第５の選
択信号線と複数の第６の選択信号線、及び前記第２のブ
ロックに配設された複数の第７の選択信号線と複数の第
８の選択信号線をさらに含み、複数の前記副行デコード
手段が、前記第１のブロック上に配置されて複数の前記
第１の主ワード線と複数の前記第５の副ワード線と複数
の前記第５の選択信号線に接続された複数の第５の副行
デコード手段、前記第１のブロック上に配置されて複数
の前記第１の主ワード線と複数の前記第６の副ワード線
と複数の前記第６の選択信号線に接続された複数の第６
の副行デコード手段、前記第２のブロック上に配置され
て複数の前記第２の主ワード線と複数の前記第７の副ワ
ード線と複数の前記第７の選択信号線に接続された複数
の第７の副行デコード手段及び前記第２のブロック上に
配置されて複数の前記第２の主ワード線と複数の前記第
８の副ワード線と複数の前記第８の選択信号線に接続さ
れた複数の第８の副行デコード手段をさらに含み、複数
の前記選択信号生成手段が、前記第１のブロックに対応
して設けられ複数の前記第５の選択信号線に接続され前
記第１の選択信号と同等の第５の選択信号を生成して出
力する第５の選択信号生成手段、前記第１のブロックに
対応して設けられ複数の前記第６の選択信号線に接続さ
れ前記第２の選択信号と同等の第６の選択信号を生成し
て出力する第６の選択信号生成手段、前記第２のブロッ
クに対応して設けられ複数の前記第７の選択信号線に接
続され前記第３の選択信号と同等の第７の選択信号を生
成して出力する第７の選択信号生成手段及び前記第２の
ブロックに対応して設けられ複数の前記第８の選択信号
線に接続され前記第４の選択信号と同等の第８の選択信
号を生成して出力する第８の選択信号生成手段をさらに
含み、複数の前記第１の主ワード線のうちのいずれか一
つの前記第１の主ワード線が活性化されるとそれに対応
する前記第１及び第２の副行デコード手段並びに前記第
５及び第６の副行デコード手段によって前記第１及び第
２の副ワード線並びに前記第５及び第６の副ワード線が
同時に活性化可能な状態となるが、前記第１及び第５の
副ワード線と前記第２及び第６の副ワード線とのうちの
いずれの組を活性化するかを前記第１のブロックにおい
ては前記第１及び第２の選択信号並びに前記第５及び第
６の選択信号によって選択し、複数の前記第２の主ワー
ド線のうちのいずれか一つの前記第２の主ワード線が活
性化されるとそれに対応する前記第３及び第４の副行デ
コード手段並びに前記第７及び第８の副行デコード手段
によって前記第３及び第４の副ワード線並びに前記第７
及び第８の副ワード線が同時に活性化可能な状態となる
が、前記第３及び第７の副ワード線と前記第４及び第８
の副ワード線とのうちのいずれの組を活性化するかを前
記第２のブロックにおいては前記第３及び第４の選択信
号並びに前記第７及び第８の選択信号によって選択する
ことを特徴とする。
憶装置は、第１の発明のダイナミック型半導体記憶装置
において、複数の前記副ワード線が、複数の前記第１の
主ワード線に対応して設けられた複数の第５の副ワード
線と複数の第６の副ワード線、及び前記第２の主ワード
線に対応して設けられた複数の第７の副ワード線と複数
の第８の副ワード線をさらに含み、複数の前記選択信号
線が、前記第１のブロックに配設された複数の第５の選
択信号線と複数の第６の選択信号線、及び前記第２のブ
ロックに配設された複数の第７の選択信号線と複数の第
８の選択信号線をさらに含み、複数の前記副行デコード
手段が、前記第１のブロック上に配置されて複数の前記
第１の主ワード線と複数の前記第５の副ワード線と複数
の前記第５の選択信号線に接続された複数の第５の副行
デコード手段、前記第１のブロック上に配置されて複数
の前記第１の主ワード線と複数の前記第６の副ワード線
と複数の前記第６の選択信号線に接続された複数の第６
の副行デコード手段、前記第２のブロック上に配置され
て複数の前記第２の主ワード線と複数の前記第７の副ワ
ード線と複数の前記第７の選択信号線に接続された複数
の第７の副行デコード手段及び前記第２のブロック上に
配置されて複数の前記第２の主ワード線と複数の前記第
８の副ワード線と複数の前記第８の選択信号線に接続さ
れた複数の第８の副行デコード手段をさらに含み、複数
の前記選択信号生成手段が、前記第１のブロックに対応
して設けられ複数の前記第５の選択信号線に接続され前
記第１の選択信号と同等の第５の選択信号を生成して出
力する第５の選択信号生成手段、前記第１のブロックに
対応して設けられ複数の前記第６の選択信号線に接続さ
れ前記第２の選択信号と同等の第６の選択信号を生成し
て出力する第６の選択信号生成手段、前記第２のブロッ
クに対応して設けられ複数の前記第７の選択信号線に接
続され前記第３の選択信号と同等の第７の選択信号を生
成して出力する第７の選択信号生成手段及び前記第２の
ブロックに対応して設けられ複数の前記第８の選択信号
線に接続され前記第４の選択信号と同等の第８の選択信
号を生成して出力する第８の選択信号生成手段をさらに
含み、複数の前記第１の主ワード線のうちのいずれか一
つの前記第１の主ワード線が活性化されるとそれに対応
する前記第１及び第２の副行デコード手段並びに前記第
５及び第６の副行デコード手段によって前記第１及び第
２の副ワード線並びに前記第５及び第６の副ワード線が
同時に活性化可能な状態となるが、前記第１及び第５の
副ワード線と前記第２及び第６の副ワード線とのうちの
いずれの組を活性化するかを前記第１のブロックにおい
ては前記第１及び第２の選択信号並びに前記第５及び第
６の選択信号によって選択し、複数の前記第２の主ワー
ド線のうちのいずれか一つの前記第２の主ワード線が活
性化されるとそれに対応する前記第３及び第４の副行デ
コード手段並びに前記第７及び第８の副行デコード手段
によって前記第３及び第４の副ワード線並びに前記第７
及び第８の副ワード線が同時に活性化可能な状態となる
が、前記第３及び第７の副ワード線と前記第４及び第８
の副ワード線とのうちのいずれの組を活性化するかを前
記第２のブロックにおいては前記第３及び第４の選択信
号並びに前記第７及び第８の選択信号によって選択する
ことを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】第１０の発明に係るダイナミック型半導体
記憶装置は、第１の発明のダイナミック型半導体記憶装
置において、複数の前記副ワード線が、複数の前記第１
の主ワード線に対応して設けられた複数の第５の副ワー
ド線と複数の第６の副ワード線、及び前記第２の主ワー
ド線に対応して設けられた複数の第７の副ワード線と複
数の第８の副ワード線をさらに含み、複数の前記選択信
号線が、前記第１のブロックに配設された複数の第５の
選択信号線と複数の第６の選択信号線、及び前記第２の
ブロックに配設された複数の第７の選択信号線と複数の
第８の選択信号線をさらに含み、複数の前記副行デコー
ド手段が、前記第１のブロック上に配置されて複数の前
記第１の主ワード線と複数の前記第５の副ワード線と複
数の前記第５の選択信号線に接続された複数の第５の副
行デコード手段、前記第１のブロック上に配置されて複
数の前記第１の主ワード線と複数の前記第６の副ワード
線と複数の前記第６の選択信号線に接続された複数の第
６の副行デコード手段、前記第２のブロック上に配置さ
れて複数の前記第２の主ワード線と複数の前記第７の副
ワード線と複数の前記第７の選択信号線に接続された複
数の第７の副行デコード手段及び前記第２のブロック上
に配置されて複数の前記第２の主ワード線と複数の前記
第８の副ワード線と複数の前記第８の選択信号線に接続
された複数の第８の副行デコード手段をさらに含み、複
数の前記選択信号生成手段が、前記第１のブロックに対
応して設けられ複数の前記第５の選択信号線に接続され
第５の選択信号を生成して出力する第５の選択信号生成
手段、前記第１のブロックに対応して設けられ複数の前
記第６の選択信号線に接続され第６の選択信号を生成し
て出力する第６の選択信号生成手段、前記第２のブロッ
クに対応して設けられ複数の前記第７の選択信号線に接
続され第７の選択信号を生成して出力する第７の選択信
号生成手段及び前記第２のブロックに対応して設けられ
複数の前記第８の選択信号線に接続され第８の選択信号
を生成して出力する第８の選択信号生成手段をさらに含
み、複数の前記第１の主ワード線のうちのいずれか一つ
の前記第１の主ワード線が活性化されるとそれに対応す
る前記第１及び第２の副行デコード手段並びに前記第５
及び第６の副行デコード手段によって前記第１及び第２
の副ワード線並びに前記第５及び第６の副ワード線が同
時に活性化可能な状態となるが、前記第１、第２、第５
及び第６の副ワード線のうちのいずれを活性化するかを
前記第１のブロックにおいては前記第１及び第２の選択
信号並びに前記第５及び第６の選択信号によって選択
し、複数の前記第２の主ワード線のうちのいずれか一つ
の前記第２の主ワード線が活性化されるとそれに対応す
る前記第３及び第４の副行デコード手段並びに前記第７
及び第８の副行デコード手段によって前記第３及び第４
の副ワード線並びに前記第７及び第８の副ワード線が同
時に活性化可能な状態となるが、前記第３、第４、第７
及び第８の副ワード線のうちのいずれを活性化するかを
前記第２のブロックにおいては前記第３及び第４の選択
信号並びに前記第７及び第８の選択信号によって選択す
ることを特徴とする。
記憶装置は、第１の発明のダイナミック型半導体記憶装
置において、複数の前記副ワード線が、複数の前記第１
の主ワード線に対応して設けられた複数の第５の副ワー
ド線と複数の第６の副ワード線、及び前記第２の主ワー
ド線に対応して設けられた複数の第７の副ワード線と複
数の第８の副ワード線をさらに含み、複数の前記選択信
号線が、前記第１のブロックに配設された複数の第５の
選択信号線と複数の第６の選択信号線、及び前記第２の
ブロックに配設された複数の第７の選択信号線と複数の
第８の選択信号線をさらに含み、複数の前記副行デコー
ド手段が、前記第１のブロック上に配置されて複数の前
記第１の主ワード線と複数の前記第５の副ワード線と複
数の前記第５の選択信号線に接続された複数の第５の副
行デコード手段、前記第１のブロック上に配置されて複
数の前記第１の主ワード線と複数の前記第６の副ワード
線と複数の前記第６の選択信号線に接続された複数の第
６の副行デコード手段、前記第２のブロック上に配置さ
れて複数の前記第２の主ワード線と複数の前記第７の副
ワード線と複数の前記第７の選択信号線に接続された複
数の第７の副行デコード手段及び前記第２のブロック上
に配置されて複数の前記第２の主ワード線と複数の前記
第８の副ワード線と複数の前記第８の選択信号線に接続
された複数の第８の副行デコード手段をさらに含み、複
数の前記選択信号生成手段が、前記第１のブロックに対
応して設けられ複数の前記第５の選択信号線に接続され
第５の選択信号を生成して出力する第５の選択信号生成
手段、前記第１のブロックに対応して設けられ複数の前
記第６の選択信号線に接続され第６の選択信号を生成し
て出力する第６の選択信号生成手段、前記第２のブロッ
クに対応して設けられ複数の前記第７の選択信号線に接
続され第７の選択信号を生成して出力する第７の選択信
号生成手段及び前記第２のブロックに対応して設けられ
複数の前記第８の選択信号線に接続され第８の選択信号
を生成して出力する第８の選択信号生成手段をさらに含
み、複数の前記第１の主ワード線のうちのいずれか一つ
の前記第１の主ワード線が活性化されるとそれに対応す
る前記第１及び第２の副行デコード手段並びに前記第５
及び第６の副行デコード手段によって前記第１及び第２
の副ワード線並びに前記第５及び第６の副ワード線が同
時に活性化可能な状態となるが、前記第１、第２、第５
及び第６の副ワード線のうちのいずれを活性化するかを
前記第１のブロックにおいては前記第１及び第２の選択
信号並びに前記第５及び第６の選択信号によって選択
し、複数の前記第２の主ワード線のうちのいずれか一つ
の前記第２の主ワード線が活性化されるとそれに対応す
る前記第３及び第４の副行デコード手段並びに前記第７
及び第８の副行デコード手段によって前記第３及び第４
の副ワード線並びに前記第７及び第８の副ワード線が同
時に活性化可能な状態となるが、前記第３、第４、第７
及び第８の副ワード線のうちのいずれを活性化するかを
前記第２のブロックにおいては前記第３及び第４の選択
信号並びに前記第７及び第８の選択信号によって選択す
ることを特徴とする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】第１３の発明に係るダイナミック型半導体
記憶装置は、第１２の発明のダイナミック型半導体記憶
装置において、前記第２の信号線に与えられるハイレベ
ル側の電圧は、前記第２の電圧あるいは前記第３の電圧
のいずれかに選択的に決定されることを特徴とする。
記憶装置は、第１２の発明のダイナミック型半導体記憶
装置において、前記第２の信号線に与えられるハイレベ
ル側の電圧は、前記第２の電圧あるいは前記第３の電圧
のいずれかに選択的に決定されることを特徴とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】また、図１において、８はブロックＢＬ1
内に設けられた複数のメモリセルのうちの一つ、ＭＷＬ
はそのメモリセル８の属する所定の行の組に対応した主
ワード線、ＳＷＬは行の組の中のメモリセル８が属する
行に対応した副ワード線、９はサブデコード信号と主ワ
ード線の状態とによって副ワード線の活性あるいは非活
性を決定するデコード回路、１０はデコード回路のうち
デコード回路９と同じ列のデコード回路の集合であるサ
ブデコード帯、１１はサブデコード帯１０のデコード回
路にサブデコード信号を伝達するための信号線、１２は
メモリセル８に接続されたビット線である。
内に設けられた複数のメモリセルのうちの一つ、ＭＷＬ
はそのメモリセル８の属する所定の行の組に対応した主
ワード線、ＳＷＬは行の組の中のメモリセル８が属する
行に対応した副ワード線、９はサブデコード信号と主ワ
ード線の状態とによって副ワード線の活性あるいは非活
性を決定するデコード回路、１０はデコード回路のうち
デコード回路９と同じ列のデコード回路の集合であるサ
ブデコード帯、１１はサブデコード帯１０のデコード回
路にサブデコード信号を伝達するための信号線、１２は
メモリセル８に接続されたビット線である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】ここでは、例えば、ブロック選択用アドレ
スＢＳとブロックのうちの奇数行を選択するか偶数行を
選択するかのアドレスとの論理積とを取ることによっ
て、サブデコード信号ＳＤＳ1〜ＳＤＳ 2m を生成する。
スＢＳとブロックのうちの奇数行を選択するか偶数行を
選択するかのアドレスとの論理積とを取ることによっ
て、サブデコード信号ＳＤＳ1〜ＳＤＳ 2m を生成する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】さらに、ブロック内に配置されたサブデコ
ード回路の配置について説明する。図３は図２における
ブロックＢＬ1内のサブデコード回路の配置を示すブロ
ック図である。図３において、Ｄ１〜Ｄ６はサブデコー
ド回路、ＭＷＬ1〜ＭＷＬiは主ワード線、ＳＷＬ1a〜Ｓ
ＷＬ 3b は副ワード線である。ブロック内の１行目のメモ
リセルに接続される副ワード線ＳＷＬ1a，ＳＷＬ1b等の
活性あるいは非活性を制御するサブデコード回路Ｄ１，
Ｄ３は、主ワード線ＭＷＬ1に接続されるとともにサブ
デコード信号ＳＤＳ1，バーＳＤＳ1を受ける。一方、ブ
ロック内の２行目の副ワードＳＷＬ2a，ＳＷＬ2b等の活
性あるいは非活性を制御するサブデコード回路Ｄ２等
は、主ワード線ＭＷＬ1に接続されるとともにサブデコ
ード信号ＳＤＳ2，バーＳＤＳ2を受ける。
ード回路の配置について説明する。図３は図２における
ブロックＢＬ1内のサブデコード回路の配置を示すブロ
ック図である。図３において、Ｄ１〜Ｄ６はサブデコー
ド回路、ＭＷＬ1〜ＭＷＬiは主ワード線、ＳＷＬ1a〜Ｓ
ＷＬ 3b は副ワード線である。ブロック内の１行目のメモ
リセルに接続される副ワード線ＳＷＬ1a，ＳＷＬ1b等の
活性あるいは非活性を制御するサブデコード回路Ｄ１，
Ｄ３は、主ワード線ＭＷＬ1に接続されるとともにサブ
デコード信号ＳＤＳ1，バーＳＤＳ1を受ける。一方、ブ
ロック内の２行目の副ワードＳＷＬ2a，ＳＷＬ2b等の活
性あるいは非活性を制御するサブデコード回路Ｄ２等
は、主ワード線ＭＷＬ1に接続されるとともにサブデコ
ード信号ＳＤＳ2，バーＳＤＳ2を受ける。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】主ワード線ＭＷＬ1が活性化された時、１
行目の副ワード線ＳＷＬ1a，ＳＷＬ1b等が活性化される
か、２行目の副ワード線ＳＷＬ2a，ＳＷＬ2b等が活性化
されるかは、奇数番目のサブデコード帯ＳＤ1-1，ＳＤ
1-3 等及び偶数番目のサブデコード帯ＳＤ1-2等に与えら
れるサブデコード信号ＳＤＳ1，バーＳＤＳ1及びＳＤＳ
2，バーＳＤＳ2によって決定される。
行目の副ワード線ＳＷＬ1a，ＳＷＬ1b等が活性化される
か、２行目の副ワード線ＳＷＬ2a，ＳＷＬ2b等が活性化
されるかは、奇数番目のサブデコード帯ＳＤ1-1，ＳＤ
1-3 等及び偶数番目のサブデコード帯ＳＤ1-2等に与えら
れるサブデコード信号ＳＤＳ1，バーＳＤＳ1及びＳＤＳ
2，バーＳＤＳ2によって決定される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】サブデコード信号生成回路ＳＤＢ１０
2は、ブロック選択用のアドレスＢＳ1及びＢＳ2の論理
和を取るＯＲゲート４４と、ＯＲゲート４４の出力とサ
ブデコード信号用のアドレスＳＤＡ2との論理積を取る
ＡＮＤゲート４５と、ＡＮＤゲート４５の出力をサブデ
コード信号としてブロックＢＬ1及びＢＬ2に伝達するた
めのバッファ４８と、ＡＮＤゲート４５の出力の反対の
論理値を出力するためのＮＯＴゲート４６と、ＮＯＴゲ
ート４６の出力をサブデコード信号としてブロックＢＬ
1及びＢＬ2に伝達するためのバッファ４７で構成されて
いる。
2は、ブロック選択用のアドレスＢＳ1及びＢＳ2の論理
和を取るＯＲゲート４４と、ＯＲゲート４４の出力とサ
ブデコード信号用のアドレスＳＤＡ2との論理積を取る
ＡＮＤゲート４５と、ＡＮＤゲート４５の出力をサブデ
コード信号としてブロックＢＬ1及びＢＬ2に伝達するた
めのバッファ４８と、ＡＮＤゲート４５の出力の反対の
論理値を出力するためのＮＯＴゲート４６と、ＮＯＴゲ
ート４６の出力をサブデコード信号としてブロックＢＬ
1及びＢＬ2に伝達するためのバッファ４７で構成されて
いる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】例えば、ブロックＢＬ2内のメモリセルを
選択する場合、ブロック選択用のアドレスＢＳ2によっ
て、サブデコード信号生成回路ＳＤＢ１０2，１０ 3 がサ
ブデコード信号ＳＤＳ2，バーＳＤＳ2，ＳＤＳ3，バー
ＳＤＳ3を出力可能にする。
選択する場合、ブロック選択用のアドレスＢＳ2によっ
て、サブデコード信号生成回路ＳＤＢ１０2，１０ 3 がサ
ブデコード信号ＳＤＳ2，バーＳＤＳ2，ＳＤＳ3，バー
ＳＤＳ3を出力可能にする。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】第１実施例によるダイナミック型半導体記
憶装置ではサブデコード信号を伝達するための信号線を
センスアンプ列ＳＡ1〜ＳＡm上に配置していた。分割デ
コーダ方式に、主副のワード線を用いることにより、主
ワード線の配線として用いる第一メタル配線のピッチが
緩和されるため、サブデコード信号を伝達するバス６０
を構成している信号線をメモリセルアレイの各ブロック
ＢＬ1〜ＢＬm上、つまり主ワード線間に配置することが
できる。例えば、一つの主ワード線間には一つの信号線
を配置すればよい。また、この信号線を配置する主ワー
ド線間の位置はブロックの端でなくてもよく、真ん中で
あっても良い。これよりセンスアンプ列ＳＡ1〜ＳＡm上
に余分に信号線を走らせる必要がなくなり、センスアン
プ列ＳＡ1〜ＳＡmの幅の増加を抑制できる。サブデコー
ド信号伝達用の信号線の配置を変えただけであり、第４
実施例によるダイナミック型半導体記憶装置を用いる他
の効果は、第１実施例のそれと同様である。
憶装置ではサブデコード信号を伝達するための信号線を
センスアンプ列ＳＡ1〜ＳＡm上に配置していた。分割デ
コーダ方式に、主副のワード線を用いることにより、主
ワード線の配線として用いる第一メタル配線のピッチが
緩和されるため、サブデコード信号を伝達するバス６０
を構成している信号線をメモリセルアレイの各ブロック
ＢＬ1〜ＢＬm上、つまり主ワード線間に配置することが
できる。例えば、一つの主ワード線間には一つの信号線
を配置すればよい。また、この信号線を配置する主ワー
ド線間の位置はブロックの端でなくてもよく、真ん中で
あっても良い。これよりセンスアンプ列ＳＡ1〜ＳＡm上
に余分に信号線を走らせる必要がなくなり、センスアン
プ列ＳＡ1〜ＳＡmの幅の増加を抑制できる。サブデコー
ド信号伝達用の信号線の配置を変えただけであり、第４
実施例によるダイナミック型半導体記憶装置を用いる他
の効果は、第１実施例のそれと同様である。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正内容】
【００７５】なお、図１０に示すように、第５実施例で
はサブデコード信号を伝達する信号線を分割したが、片
側からサブデコード信号を供給してゲート負荷のみを分
配するようにしても良い。図１０において、ＳＤＢ３ 1
〜ＳＤＢ３ m はそれぞれ各ブロックＢＬ1〜ＢＬmに対応
する図９に示したサブデコード信号生成回路ＳＤＢ１1
〜ＳＤＢ１mとサブデコード信号生成回路ＳＤＢ２1〜Ｓ
ＤＢ２mをあわせたサブデコード信号生成回路、７２，
７３はそれぞれ図９に示したバス７０，７１に相当する
サブデコード信号を伝達するためのバスである。この場
合、各センスアンプ列ＳＡ1〜ＳＡmに配線されるサブデ
コード信号用の信号線の数は増加するが、サブデコード
回路の数を減らし、サブデコード信号を伝達するための
バッファの負荷を分散をしている分だけ高速化が図れ
る。ここでは、ブロックＢＬ1〜ＢＬmの左辺側の主行デ
コーダが設けられている領域にサブデコード信号生成回
路を配置したが、ブロックＢＬ1〜ＢＬmの右辺側に配置
しても良い。
はサブデコード信号を伝達する信号線を分割したが、片
側からサブデコード信号を供給してゲート負荷のみを分
配するようにしても良い。図１０において、ＳＤＢ３ 1
〜ＳＤＢ３ m はそれぞれ各ブロックＢＬ1〜ＢＬmに対応
する図９に示したサブデコード信号生成回路ＳＤＢ１1
〜ＳＤＢ１mとサブデコード信号生成回路ＳＤＢ２1〜Ｓ
ＤＢ２mをあわせたサブデコード信号生成回路、７２，
７３はそれぞれ図９に示したバス７０，７１に相当する
サブデコード信号を伝達するためのバスである。この場
合、各センスアンプ列ＳＡ1〜ＳＡmに配線されるサブデ
コード信号用の信号線の数は増加するが、サブデコード
回路の数を減らし、サブデコード信号を伝達するための
バッファの負荷を分散をしている分だけ高速化が図れ
る。ここでは、ブロックＢＬ1〜ＢＬmの左辺側の主行デ
コーダが設けられている領域にサブデコード信号生成回
路を配置したが、ブロックＢＬ1〜ＢＬmの右辺側に配置
しても良い。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正内容】
【００８３】次に、この回路の動作について図１３を用
いて説明する。例えば、ここで図１６に示すブロックＢ
Ｌ2が選択されているものとする。ブロックＢＬ2に対応
するブロック選択用アドレスＢＳ2が、動作状態におい
て、ローレベルからハイレベルに変化する。このとき、
選択された主ワード線ＭＷＬの電圧のレベルはｇｎｄか
らＶPPに変化する。それ以外の主ワード線ＭＷＬの電圧
のレベルはｇｎｄのままである。また、ブロックＢＬ2
に供給されているサブデコード信号として、ＳＤＳ1，
バーＳＤＳ1，ＳＤＳ2，バーＳＤＳ2があるものとす
る。そして、動作状態において、所定のサブデコード回
路を活性化するためにサブデコード信号ＳＤＳ1として
電圧ＶCCが与えられ、サブデコード信号バーＳＤＳ1と
して電圧ｇｎｄが与えられ、その他のサブデコード回路
を非活性にするためサブデコード信号ＳＤＳ2として電
圧ｇｎｄが与えられ、サブデコード信号バーＳＤＳ2と
して電圧Ｖ pp が与えられる。
いて説明する。例えば、ここで図１６に示すブロックＢ
Ｌ2が選択されているものとする。ブロックＢＬ2に対応
するブロック選択用アドレスＢＳ2が、動作状態におい
て、ローレベルからハイレベルに変化する。このとき、
選択された主ワード線ＭＷＬの電圧のレベルはｇｎｄか
らＶPPに変化する。それ以外の主ワード線ＭＷＬの電圧
のレベルはｇｎｄのままである。また、ブロックＢＬ2
に供給されているサブデコード信号として、ＳＤＳ1，
バーＳＤＳ1，ＳＤＳ2，バーＳＤＳ2があるものとす
る。そして、動作状態において、所定のサブデコード回
路を活性化するためにサブデコード信号ＳＤＳ1として
電圧ＶCCが与えられ、サブデコード信号バーＳＤＳ1と
して電圧ｇｎｄが与えられ、その他のサブデコード回路
を非活性にするためサブデコード信号ＳＤＳ2として電
圧ｇｎｄが与えられ、サブデコード信号バーＳＤＳ2と
して電圧Ｖ pp が与えられる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正内容】
【００８４】スタンバイ状態、非選択ブロックに属する
サブデコード回路及び選択されたブロックの主ワード線
が活性であるにも関わらずサブデコード信号により非活
性にされるサブデコード回路には、同じ信号が与えら
れ、つまり、そのサブデコード回路の主ワード線ＭＷＬ
には電圧ｇｎｄが、サブデコード信号ＳＤＳとして電圧
ｇｎｄが、サブデコード信号バーＳＤＳとして電圧ＶPP
が与えられる。このとき図１２に示したサブデコード回
路では、トランジスタＱ５、Ｑ６が非導通状態となり、
トランジスタＱ７が導通状態となる。この時、副ワード
線ＳＷＬにはトランジスタＱ７を通して電圧ｇｎｄが与
えられている。
サブデコード回路及び選択されたブロックの主ワード線
が活性であるにも関わらずサブデコード信号により非活
性にされるサブデコード回路には、同じ信号が与えら
れ、つまり、そのサブデコード回路の主ワード線ＭＷＬ
には電圧ｇｎｄが、サブデコード信号ＳＤＳとして電圧
ｇｎｄが、サブデコード信号バーＳＤＳとして電圧ＶPP
が与えられる。このとき図１２に示したサブデコード回
路では、トランジスタＱ５、Ｑ６が非導通状態となり、
トランジスタＱ７が導通状態となる。この時、副ワード
線ＳＷＬにはトランジスタＱ７を通して電圧ｇｎｄが与
えられている。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正内容】
【００８８】実施例８．次に、この発明の第８実施例に
よるダイナミック型半導体記憶装置について図１４及び
図１５を用いて説明する。図１４はこの発明の第８実施
例によるダイナミック型半導体記憶装置のサブデコード
信号を変換する回路の構成を示す回路図である。図１４
において、８０はブロック選択用アドレスＢＳの反対の
論理値を持つ信号を出力するＮＯＴゲート、８１はＮＯ
Ｔゲート８０の出力と表２に示したサブデコード信号Ｓ
ＤＳに対応するサブデコード信号ＳＤＥとの論理和を取
るＯＲゲート、Ｑ８は電圧ＶPPが与えられるソースとＯ
Ｒゲート８１の出力を受けるゲートとドレインを持つＰ
ＭＯＳトランジスタ、８２はサブデコード信号ＳＤＥと
ブロック選択用アドレスＢＳとの論理積を取るＡＮＤゲ
ート、Ｑ９は電圧Ｖ CC が与えられるソースとブロック選
択用アドレスＢＳが与えられるゲートとトランジスタＱ
８のドレインに接続されたドレインとを持つＰＭＯＳト
ランジスタ、Ｑ１０はトランジスタＱ８のドレインに接
続されたドレインとＡＮＤゲート８２の出力に接続され
たゲートと接地電圧ｇｎｄが与えられるソースとを持つ
ＮＭＯＳトランジスタである。トランジスタＱ８のドレ
インからサブデコード信号バーＳＤＳが出力される。こ
こで、ブロック選択用アドレスＢＳ及びサブデコード回
路活性化信号ＳＤＥは選択時にハイレベルとなる。な
お、図１４に示した論理ゲートは全て電圧ＶPPで駆動さ
れる。
よるダイナミック型半導体記憶装置について図１４及び
図１５を用いて説明する。図１４はこの発明の第８実施
例によるダイナミック型半導体記憶装置のサブデコード
信号を変換する回路の構成を示す回路図である。図１４
において、８０はブロック選択用アドレスＢＳの反対の
論理値を持つ信号を出力するＮＯＴゲート、８１はＮＯ
Ｔゲート８０の出力と表２に示したサブデコード信号Ｓ
ＤＳに対応するサブデコード信号ＳＤＥとの論理和を取
るＯＲゲート、Ｑ８は電圧ＶPPが与えられるソースとＯ
Ｒゲート８１の出力を受けるゲートとドレインを持つＰ
ＭＯＳトランジスタ、８２はサブデコード信号ＳＤＥと
ブロック選択用アドレスＢＳとの論理積を取るＡＮＤゲ
ート、Ｑ９は電圧Ｖ CC が与えられるソースとブロック選
択用アドレスＢＳが与えられるゲートとトランジスタＱ
８のドレインに接続されたドレインとを持つＰＭＯＳト
ランジスタ、Ｑ１０はトランジスタＱ８のドレインに接
続されたドレインとＡＮＤゲート８２の出力に接続され
たゲートと接地電圧ｇｎｄが与えられるソースとを持つ
ＮＭＯＳトランジスタである。トランジスタＱ８のドレ
インからサブデコード信号バーＳＤＳが出力される。こ
こで、ブロック選択用アドレスＢＳ及びサブデコード回
路活性化信号ＳＤＥは選択時にハイレベルとなる。な
お、図１４に示した論理ゲートは全て電圧ＶPPで駆動さ
れる。
【手続補正２３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
Claims (13)
- 【請求項１】 少なくとも第１及び第２のブロックを含
む複数のブロックに分割されるとともに複数の行と複数
の列に並べて配置されて情報を電荷の蓄積によってダイ
ナミックに記憶する複数のメモリ素子並びに複数の前記
ブロックの各々に設けられて前記メモリ素子を選択する
ために共に前記行と平行に配置されている複数の主ワー
ド線及び複数の副ワード線を有し、複数の前記ブロック
の各々が前記行に平行な第１及び第２の辺と前記列に平
行な第３及び第４の辺とを持つように形成されているメ
モリセルアレイと、 複数の前記ブロックの各々に対応して設けられて、対応
する前記ブロックの前記第１の辺または前記第２の辺に
面して配置された複数のセンスアンプ列と、 複数の前記ブロックの各々に対応して設けられ、対応す
る前記ブロックの前記第３の辺の側に配置され、対応す
る前記ブロック内の複数の前記主ワード線を選択的に活
性化するための複数の主行デコード手段と、 複数の前記主ワード線及び複数の前記副ワード線に接続
されるとともに前記メモリセルアレイ上に設けられる複
数の副行デコード手段と、 複数の前記副行デコード手段に接続されて接続している
前記副行デコード手段を活性化するための選択信号を伝
達する複数の選択信号線と、 複数の前記選択信号線に接続されて前記選択信号を生成
するための複数の選択信号生成手段とを備え、 複数の前記主ワード線は、少なくとも、前記第１のブロ
ックに配設された複数の第１の主ワード線と前記第２の
ブロックに配設された複数の第２の主ワード線とを含
み、 複数の前記副ワード線は、少なくとも、複数の前記第１
の主ワード線に対応して設けられた複数の第１の副ワー
ド線と複数の第２の副ワード線、及び前記第２の主ワー
ド線に対応して設けられた複数の第３の副ワード線と複
数の第４の副ワード線を含み、 複数の前記選択信号線は、少なくとも、前記第１のブロ
ックに配設された複数の第１の選択信号線と複数の第２
の選択信号線、及び前記第２のブロックに配設された複
数の第３の選択信号線と複数の第４の選択信号線を含
み、 複数の前記副行デコード手段は、少なくとも、前記第１
のブロック上に配置されて複数の前記第１の主ワード線
と複数の前記第１の副ワード線と複数の前記第１の選択
信号線に接続された複数の第１の副行デコード手段、前
記第１のブロック上に配置されて複数の前記第１の主ワ
ード線と複数の前記第２の副ワード線と複数の前記第２
の選択信号線に接続された複数の第２の副行デコード手
段、前記第２のブロック上に配置されて複数の前記第２
の主ワード線と複数の前記第３の副行ワード線と複数の
前記第３の選択信号線に接続された複数の第３の副行デ
コード手段及び前記第２のブロック上に配置されて複数
の前記第２の主ワード線と複数の前記第４の副ワード線
と複数の前記第４の選択信号線に接続された複数の第４
の副行デコード手段を含み、 複数の前記選択信号生成手段は、少なくとも、前記第１
のブロックに対応して設けられ前記第１の選択信号線に
接続され第１の選択信号を生成して出力する第１の選択
信号生成手段、前記第１のブロックに対応して設けられ
前記第２の選択信号線に接続され第２の選択信号を生成
して出力する第２の選択信号生成手段、前記第２のブロ
ックに対応して設けられ前記第３の選択信号線に接続さ
れ第３の選択信号を生成して出力する第３の選択信号生
成手段、前記第２のブロックに対応して設けられ前記第
４の選択信号線に接続され第４の選択信号を生成して出
力する第４の選択信号生成手段を含み、 複数の前記第１の主ワード線のうちのいずれか一つの前
記第１の主ワード線が活性化されるとそれに対応する前
記第１及び第２の副行デコード手段によって前記第１及
び第２の副ワード線が同時に活性化可能な状態となる
が、前記第１または前記第２の副ワード線のうちのいず
れを活性化するかを前記第１のブロックにおいては前記
第１及び第２の選択信号によって選択し、 複数の前記第２の主ワード線のうちのいずれか一つの前
記第２の主ワード線が活性化されるとそれに対応する前
記第３及び第４の副行デコード手段によって前記第３及
び第４の副ワード線が同時に活性化可能な状態となる
が、前記第３または第４の副ワード線のうちのいずれを
活性化するかを前記第２のブロックにおいては前記第３
及び第４の選択信号によって選択することを特徴とす
る、ダイナミック型半導体記憶装置。 - 【請求項２】 複数の前記選択信号線が、複数の前記セ
ンスアンプ列上に配置されていることを特徴とする、請
求項１記載のダイナミック型半導体記憶装置。 - 【請求項３】 複数の前記選択信号生成手段は、 複数の前記ブロックの前記第３の辺の側に配置されてい
ることを特徴とする、請求項１記載のダイナミック型半
導体記憶装置。 - 【請求項４】 前記第１及び第２のブロックは、隣り合
って配置され、前記第２の選択信号と前記第３の選択信
号とを同一として、前記第２及び第３の選択信号線並び
に前記第２及び第３の選択信号生成手段とを共用するこ
とを特徴とする、請求項１記載のダイナミック型半導体
記憶装置。 - 【請求項５】 複数の前記選択信号生成手段は、 複数の前記ブロックの前記第４の辺の側に配置されてい
ることを特徴とする、請求項１記載のダイナミック型半
導体記憶装置。 - 【請求項６】 複数の前記選択信号線は、複数の前記ブ
ロック上に配置されていることを特徴とする、請求項１
記載のダイナミック型半導体記憶装置。 - 【請求項７】 複数の前記副ワード線は、複数の前記第
１の主ワード線に対応して設けられた複数の第５の副ワ
ード線と複数の第６の副ワード線、及び前記第２の主ワ
ード線に対応して設けられた複数の第７の副ワード線と
複数の第８の副ワード線をさらに含み、 複数の前記選択信号線は、前記第１のブロックに配設さ
れた複数の第５の選択信号線と複数の第６の選択信号
線、及び前記第２のブロックに配設された複数の第７の
選択信号線と複数の第８の選択信号線をさらに含み、 複数の前記副行デコード手段は、前記第１のブロック上
に配置されて複数の前記第１の主ワード線と複数の前記
第５の副ワード線と複数の前記第５の選択信号線に接続
された複数の第５の副行デコード手段、前記第１のブロ
ック上に配置されて複数の前記第１の主ワード線と複数
の前記第６の副ワード線と複数の前記第６の選択信号線
に接続された複数の第６の副行デコード手段、前記第２
のブロック上に配置されて複数の前記第２の主ワード線
と複数の前記第７の副行ワード線と複数の前記第７の選
択信号線に接続された複数の第７の副行デコード手段及
び前記第２のブロック上に配置されて複数の前記第２の
主ワード線と複数の前記第８の副ワード線と複数の前記
第８の選択信号線に接続された複数の第８の副行デコー
ド手段をさらに含み、 複数の前記選択信号生成手段は、前記第１のブロックに
対応して設けられ前記第５の選択信号線に接続され前記
第１の選択信号と同等の第５の選択信号を生成して出力
する第５の選択信号生成手段、前記第１のブロックに対
応して設けられ前記第６の選択信号線に接続され前記第
２の選択信号と同等の第６の選択信号を生成して出力す
る第６の選択信号生成手段、前記第２のブロックに対応
して設けられ前記第７の選択信号線に接続され前記第３
の選択信号と同等の第７の選択信号を生成して出力する
第７の選択信号生成手段及び前記第２のブロックに対応
して設けられ前記第８の選択信号線に接続され前記第４
の選択信号と同等の第８の選択信号を生成して出力する
第８の選択信号生成手段をさらに含み、 複数の前記第１の主ワード線のうちのいずれか一つの前
記第１の主ワード線が活性化されるとそれに対応する前
記第１及び第２の副行デコード手段並びに前記第５及び
第６の副行デコード手段によって前記第１及び第２の副
ワード線並びに前記第５及び第６の副ワード線が同時に
活性化可能な状態となるが、前記第１及び第５の副ワー
ド線と前記第２及び第６の副ワード線とのうちのいずれ
の組を活性化するかを前記第１のブロックにおいては前
記第１及び第２の選択信号並びに前記第５及び第６の選
択信号によって選択し、 複数の前記第２の主ワード線のうちのいずれか一つの前
記第２の主ワード線が活性化されるとそれに対応する前
記第３及び第４の副行デコード手段並びに前記第７及び
第８の副デコード手段によって前記第３及び第４の副ワ
ード線並びに前記第７及び第８の副ワード線が同時に活
性化可能な状態となるが、前記第３及び第７の副ワード
線と前記第４及び第８の副ワード線とのうちのいずれの
組を活性化するかを前記第２のブロックにおいては前記
第３及び第４の選択信号並びに前記第７及び第８の選択
信号によって選択することを特徴とする、請求項１記載
のダイナミック型半導体記憶装置。 - 【請求項８】 前記第１ないし第４の選択信号生成手段
は、前記第１及び第２のブロックのそれぞれの前記第３
の辺の側に配置され、 前記第５ないし第８の選択信号生成手段は、 前記第１及び第２のブロックのそれぞれの前記第４の辺
の側に配置されていることを特徴とする、請求項７記載
のダイナミック型半導体記憶装置。 - 【請求項９】 複数の前記選択信号生成手段は、複数の
前記ブロックのそれぞれの前記第３の辺の側に配置され
ていることを特徴とする、請求項７記載のダイナミック
型半導体記憶装置。 - 【請求項１０】 複数の前記副ワード線は、複数の前記
第１の主ワード線に対応して設けられた複数の第５の副
ワード線と複数の第６の副ワード線、及び前記第２の主
ワード線に対応して設けられた複数の第７の副ワード線
と複数の第８の副ワード線をさらに含み、 複数の前記選択信号線は、前記第１のブロックに配設さ
れた複数の第５の選択信号線と複数の第６の選択信号
線、及び前記第２のブロックに配設された複数の第７の
選択信号線と複数の第８の選択信号線をさらに含み、 複数の前記副行デコード手段は、前記第１のブロック上
に配置されて複数の前記第１の主ワード線と複数の前記
第５の副ワード線と複数の前記第５の選択信号線に接続
された複数の第５の副行デコード手段、前記第１のブロ
ック上に配置されて複数の前記第１の主ワード線と複数
の前記第６の副ワード線と複数の前記第６の選択信号線
に接続された複数の第６の副行デコード手段、前記第２
のブロック上に配置されて複数の前記第２の主ワード線
と複数の前記第７の副行ワード線と複数の前記第７の選
択信号線に接続された複数の第７の副行デコード手段及
び前記第２のブロック上に配置されて複数の前記第２の
主ワード線と複数の前記第８の副ワード線と複数の前記
第８の選択信号線に接続された複数の第８の副行デコー
ド手段をさらに含み、 複数の前記選択信号生成手段は、前記第１のブロックに
対応して設けられ前記第５の選択信号線に接続され第５
の選択信号を生成して出力する第５の選択信号生成手
段、前記第１のブロックに対応して設けられ前記第６の
選択信号線に接続され第６の選択信号を生成して出力す
る第６の選択信号生成手段、前記第２のブロックに対応
して設けられ前記第７の選択信号線に接続され第７の選
択信号を生成して出力する第７の選択信号生成手段及び
前記第２のブロックに対応して設けられ前記第８の選択
信号線に接続され第８の選択信号を生成して出力する第
８の選択信号生成手段をさらに含み、 複数の前記第１の主ワード線のうちのいずれか一つの前
記第１の主ワード線が活性化されるとそれに対応する前
記第１及び第２の副行デコード手段並びに前記第５及び
第６の副行デコード手段によって前記第１及び第２の副
ワード線並びに前記第５及び第６の副ワード線が同時に
活性化可能な状態となるが、前記第１、第２、第５及び
第６の副ワード線のうちのいずれを活性化するかを前記
第１のブロックにおいては前記第１及び第２の選択信号
並びに前記第５及び第６の選択信号によって選択し、 複数の前記第２の主ワード線のうちのいずれか一つの前
記第２の主ワード線が活性化されるとそれに対応する前
記第３及び第４の副行デコード手段並びに前記第７及び
第８の副デコード手段によって前記第３及び第４の副ワ
ード線並びに前記第７及び第８の副ワード線が同時に活
性化可能な状態となるが、前記第３、第４、第７及び第
８の副ワード線のうちのいずれを活性化するかを前記第
２のブロックにおいては前記第３及び第４の選択信号並
びに前記第７及び第８の選択信号によって選択すること
を特徴とする、請求項１記載のダイナミック型半導体記
憶装置。 - 【請求項１１】 前記第１ないし第４の選択信号生成手
段は、 前記第１及び第２のブロックのそれぞれの前記第３の辺
の側に配置され、 前記第５ないし第８の選択信号生成手段は、 前記第１及び第２のブロックのそれぞれの前記第４の辺
の側に配置されていることを特徴とする、請求項１０記
載のダイナミック型半導体記憶装置。 - 【請求項１２】 複数の行と複数の列に配置され情報を
電荷の蓄積によってダイナミックに記憶する複数のメモ
リ素子と、 複数の前記メモリ素子が配置されている行の組の選択を
行わないための第１の電圧または選択を行うための前記
第１の電圧より高い第２の電圧のいずれかが与えられる
主ワード線と、 前記第１の電圧と前記第２の電圧より低い第３の電圧か
らなる２値の第１の副デコード信号を伝達する第１の信
号線と、 前記第１の副デコード信号に対して相補的な論理値を持
つ第２の副デコード信号を伝達する第２の信号線と、 前記主ワード線の活性状態並びに前記第１及び第２の副
デコード信号に応じて前記行の組の中の所定の行を選択
するための副ワード線と、 前記主ワード線に接続された一方電流電極、前記第２の
信号線に接続された制御電極及び前記副ワード線に接続
された他方電流電極を持つＰチャネルの第１のＭＯＳト
ランジスタと、 前記主ワード線に接続された一方電流電極、前記第１の
信号線に接続された制御電極及び前記副ワード線に接続
された他方電流電極を持つＮチャネルの第２のＭＯＳト
ランジスタと、 前記副ワード線に接続された一方電流電極、前記第２の
信号線に接続された制御電極及び前記第１の電圧に接続
された他方電流電極を持つＮチャネルの第３のＭＯＳト
ランジスタとを備える、ダイナミック型半導体記憶装
置。 - 【請求項１３】 前記第２の信号線に与えられるハイレ
ベル側の電圧は、前記第２の電圧あるいは前記第３の電
位のいずれかに選択的に決定されることを特徴とする、
請求項１２記載のダイナミック型半導体記憶装置。
Priority Applications (3)
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|---|---|---|---|
| JP00192095A JP3781793B2 (ja) | 1995-01-10 | 1995-01-10 | ダイナミック型半導体記憶装置 |
| US08/530,583 US5587959A (en) | 1995-01-10 | 1995-09-19 | Semiconductor memory device |
| KR1019950061468A KR0180288B1 (ko) | 1995-01-10 | 1995-12-28 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00192095A JP3781793B2 (ja) | 1995-01-10 | 1995-01-10 | ダイナミック型半導体記憶装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004126699A Division JP2004247044A (ja) | 2004-04-22 | 2004-04-22 | ダイナミック型半導体記憶装置 |
| JP2005334033A Division JP4416725B2 (ja) | 2005-11-18 | 2005-11-18 | ダイナミック型半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
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| JP3781793B2 JP3781793B2 (ja) | 2006-05-31 |
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ID=11515036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00192095A Expired - Fee Related JP3781793B2 (ja) | 1995-01-10 | 1995-01-10 | ダイナミック型半導体記憶装置 |
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| Country | Link |
|---|---|
| US (1) | US5587959A (ja) |
| JP (1) | JP3781793B2 (ja) |
| KR (1) | KR0180288B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3889848B2 (ja) * | 1997-03-26 | 2007-03-07 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6111808A (en) * | 1998-03-02 | 2000-08-29 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device |
| JP2002133873A (ja) * | 2000-10-23 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR20020096411A (ko) * | 2001-06-19 | 2002-12-31 | (주)이엠엘에스아이 | 메모리 어레이별 센스 앰프의 구동이 가능한 분할워드라인 구조의 반도체 메모리 장치 |
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