KR0180288B1 - 반도체 기억장치 - Google Patents

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KR0180288B1
KR0180288B1 KR1019950061468A KR19950061468A KR0180288B1 KR 0180288 B1 KR0180288 B1 KR 0180288B1 KR 1019950061468 A KR1019950061468 A KR 1019950061468A KR 19950061468 A KR19950061468 A KR 19950061468A KR 0180288 B1 KR0180288 B1 KR 0180288B1
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기다오까 다까시
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Abstract

저전력 소비 및/또는 고속의 반도체 기억장치를 제공하는 것이 목적이다.
다른 서브디코드 신호는 메모리 셀 어레이를 형성하는 각 블록(BL1-BLm)에 제공된다.
서브디코드 신호는 해당하는 각 블록(BL1-BLm)에 설치되는 서브디코드 신호 발생수단(SDB11-SDBLm)에서 블록 선택을 위한 어드레스(BS1-BSm)와 상기 블록에 각각 제공되는 서브디코드 신호에 대한 어드레스(SDA1, SDA2)로부터 발생된다.
서브디코드 신호는 블록 선택을 위한 어드레스에 의해 특정된 일 블록의 서브디코드 회로에만 제공되며, 그래서 하나의 서브디코드 신호 발생수단에 할당되는 서브디코드 회로의 수와 신호라인의 길이는 감소될 수 있다.

Description

반도체 기억장치
제1도는 본 발명의 제1실시예에 따른 반도체 기억장치의 대략적 구조를 도시하는 블록도.
제2도는 본 발명의 제1실시예에 따른 반도체 기억장치의 메모리 셀 어레이의 주변장치의 회로 구조를 도시하는 블록도.
제3도는 본 발명의 제1실시예에 따른 메모리 셀 어레이 내의 서브 디코드(subdecode) 회로의 구조를 도시하는 블록도.
제4도는 본 발명의 제2실시예에 따른 반도체 기억장치의 메모리 셀 어레이 주변의 회로 구조를 도시하는 블록도.
제5도는 본 발명의 제2실시예에 따른 메모리 셀 어레이 내의 서브 디코드 회로의 구조를 도시하는 블록도.
제6도는 본 발명의 제3실시예에 따른 반도체 기억장치의 메모리 셀 어레이 주변의 회로 구조를 도시하는 블록도.
제7도는 본 발명의 제4실시예에 따른 반도체 기억장치의 메모리 셀 어레이 주변의 회로 구조의 예를 도시하는 블록도.
제8도는 본 발명의 제4실시예에 따른 반도체 기억장치의 메모리 셀 어레이 주변의 회로 구조의 예를 도시하는 블록도.
제9도는 본 발명의 제5실시예에 따른 반도체 기억장치의 메모리 셀 어레이 주변의 회로구조의 예를 도시하는 블록도.
제10도는 본 발명의 제5실시예에 따른 반도체 기억장치의 메모리 셀 어레이 주변의 회로 구조의 다른 예를 도시하는 블록도.
제11도는 본 발명의 제6실시예에 따른 반도체 기억장치의 메모리 셀 어레이 주변의 회로 구조를 도시하는 블록도.
제12도는 본 발명의 제7실시예에 따른 반도체 기억장치의 서브 디코드 회로의 구조를 도시하는 블록도.
제13도는 본 발명의 제7실시예에 따른 반도체 기억장치의 동작을 도시하는 타이밍도.
제14도는 본 발명의 제8실시예에 따른 반도체 기억장치의 서브디코드 신호의 변환회로의 구조를 도시하는 회로도.
제15도는 본 발명의 제8실시예에 따른 반도체 기억장치의 동작을 도시하는 타이밍도.
제16도는 메모리 셀 어레이가 다수의 블록으로 나누어진 종래 반도체 기억장치에 분할 디코더 시스템이 제공될 때의 가능한 구조를 도시하는 블록도.
제17도는 제16도에 도시된 반도체 기억장치의 메모리 셀 어레이 내의 서브디코드 회로의 구조를 도시하는 블록도.
제18도는 종래의 서브디코드 회로의 구조를 도시하는 블록도.
본 발명은 주요 워드 라인과 서브 워드 라인을 갖으며 메모리 셀을 선택하기 위하여 상기 워드 라인을 선택적으로 활성화시키는 디코딩이 2단계로 수행되는 분할 디코더 시스템(split decoder system)을 채택하는 반도체 기억장치에 관한 것으로 특히, 메모리 셀 어레이가 다수의 블록으로 나뉘어지고 센스 증폭기 칼럼이 각 블록에 제공되는 반도체 기억장치에 관한 것이다.
종래에는 워드 라인의 상승 시간 상수를 감소하는 방법으로, 워드 라인이 제1 알루미늄 접속층으로 배접된 금속 파이링 방법(metal piling method) 등이 있다.
그러나, 제1알루미늄 배선의 피치(pitch)가 장치가 소형화됨에 따라 좁아짐으로, 생산성의 감소를 초래할 가능성을 증가시키므로, 지금은 워드 라인의 피치를 완화시키는 것이 중요한 문제가 되고 있다.
현재 NEC Technical Journal Vol.47 No.3/1994, pp.65-73에 기술된 분할 디코더 시스템이 그것을 해결하는 예이며, 여기에서 워드 라인의 구동기는 워드 라인의 상승 시간 상수를 더 작게 만들기 위하여 분할된다.
이 시스템에서, 서브 워드 라인은 주요 로우 디코더(이하, MRD)에 선택적으로 활성화되는 주요 워드 라인에 의해 선택되며 서브디코드 신호로서 디코딩된다.
예를 들어, 주요 워드 라인은 제1금속 접속부를 사용하여 제공되며, 서브디코드 신호를 전달하기 위한 신호 라인은 제2금속 접속부를 사용하여 제공되고, 예를 들어, 서브 워드 라인은 트랜지스터 게이트 접속부를 사용하여 제공된다.
서브 워드 라인은 주요 워드 라인과 서브디코드 신호의 상태에 따라서 서브워드 라인을 구동하기 위하여 구동회로에 연결된다.
주요 워드 라인을 구동하기 위하여 디코더를 분할하는 것과 서브 워드 라인을 구동하기 위하여 회로를 구동하는 것은 워드 라인의 부하 분배를 가능하게 하고, 이는 워드 라인이 고속으로 증가할 수 있도록 한다.
더욱이, 금속 파일링 방법과 비교하여, 제1금속 접속부의 피치는 서브디코드 신호가 증가하는 방법의 수만큼 커질 수 있다.
이하, 방법의 수는 해당되는 하나의 주요 워드 라인에 제공되는 모든 서브 워드 라인에 할당되는 메모리 셀 어레이의 로우의 수에 해당된다.
다이내믹 랜덤 접근 메모리(이하, DRAM)에서, 메모리 셀의 수가 증가함에 따라 더욱 많은 전기장치가 필요하므로, 메모리 셀 어레이는 다수의 블록으로 분할될 수 있으며, 센스 증폭기는 각 블록에 제공되어 판독 동작이 요구되는 블록에서만 수행될 수 있게 된다.
제16도와 제17도는 종래의 분할 디코더 시스템이 다수의 블록으로 분할된 메모리 셀 어레이를 갖는 DRAM에 제공되는 구성의 가능한 예를 도시하고 있다.
제16도는 다수의 블록으로 분할된 메모리 셀 어레이를 갖는 DRAM의 중요한 부분을 도시하는 블록도이다.
제16도에서, BL1-BLm은 로우와 칼럼으로 배열되고 메모리 셀 어레이를 형성하는 다수의 메모리 셀을 포함하는 블록을, MRD1-MRDm은 메모리 셀 어레이의 해당되는 각 블록(BL1-BLm)에 제공되는 주요 로우 디코더를, SA1-SAm은 해당되는 각 블록(BL1-BLm)에 제공되는 센스 증폭기 칼럼을, Bu101은 서브디코드 신호(SDA1)를 발생하는 회로와 서브디코드회로 사이의 바람직하지 않은 전기적 작용을 방지하기 위한 버퍼를, Bu102는 서브디코드 신호(SDA1)의 보수 신호인 서브디코드 신호()를 발생하는 회로와 서브디코드 회로 사이의 바람직하지 않은 전기적 작용을 방지하기 위한 버퍼를, Bu103은 서브디코드 신호(SDA2)를 발생하는 회로와 서브디코드 회로 사이의 바람직하지 않은 전기적 작용을 방지하기 위한 버퍼를, Bu104는 서브디코드 신호(SDA2)의 보수신호인 서브디코드 신호()를 발생하는 회로와 서브디코드 회로 사이의 바람직하지 않은 전기적 작용을 방지하기 위한 버퍼를, 201-204는 버퍼(Bu102-Bu104)의 출력에 연결되고 서브디코드 신호를 전달하기 위하여 메모리 셀 어레이 상에 제공되는 신호 라인을, 101은 블록(BL1)의 홀수번째 칼럼에 설치되는 다수의 서브디코드 회로로 형성되는 서브디코드 밴드를, 102는 블록(BL1)의 짝수번째 칼럼에 설치되는 다수의 서브디코드 회로로 형성되는 서브디코드 밴드를, 111은 블록(BL2)의 홀수번째 칼럼에 설치되는 다수의 서브디코드 회로로 형성되는 서브디코드 밴드를, 112는 블록(BL2)의 짝수번째 칼럼에 설치되는 다수의 서브디코드 회로로 형성되는 서브디코드 밴드를 가리킨다.
다수의 블록(BL1-BLm)에 다수의 서브디코드 밴드의 칼럼이 설치되며, 여기에서 각 블록(BL1-BLm)의 홀수번째의 칼럼의 서브디코드 밴드에는 다수의 버퍼 세트(Bu101, Bu102)를 통하여 서브디코드 신호(SDA1,)가 제공되며, 짝수번째의 칼럼의 서브디코드 밴드에는 다수의 버퍼 세트(Bu103, Bu104)를 통하여 서브디코드 신호(SDA2,)가 제공된다.
따라서, 각 블록(BL1-BLm) 내의 동일한 칼럼의 서브디코드 밴드에는 동시에 각 블록의 상태(선택된 상태 또는 선택되지 않은 상태)에 관계없이 동일한 서브디코드 신호가 제공된다.
제17도는 제16도에 도시된 다수의 블록중 하나의 서브디코드 회로의 구조를 도시한 블록도이다.
제17도에서, MWL1-MWLm은 제1 내지 제m 주요 워드 라인, SWL1a-SWL1b는 블록(BL1)의 제1로우 내의 다수의 메모리 셀의 일부에 연결된 서브 워드 라인을, SWL2a-SWL2b는 블록(BL1)의 제2로우 내의 다수의 메모리 셀의 일부에 연결된 서브 워드 라인을, D101은 주요 워드 라인(MWL1)과 서브 워드 라인(SWL1a)에 연결되고 블록(BL1)의 제1칼럼의 서브디코드 밴드에 속하는 서브디코드 회로를, D102는 주요 워드 라인(MWL1)과 서브 워드 라인(SWL2a)에 연결되고 블록(BL1)의 제2칼럼의 서브디코드 밴드에 속하는 서브디코드 회로를, D103은 주요 워드 라인(MWL1)과 서브 워드 라인(SWL1b)에 연결되고 블록(BL1)의 제3칼럼의 서브디코드 밴드에 속하는 서브디코드 회로를, D104는 주요 워드 라인(MWL2)과 블록(BL1)의 제3로우 내의 메모리 셀의 일부에 해당하는 서브 워드 라인에 연결되고 블록(BL1)의 제1칼럼의 서브디코드 밴드에 속하는 서브디코드 회로를 가리키며, 제16도와 동일한 참조문자를 갖는 제16도에서 동일한 참조문자에 의해 표시된 동일한 부분을 표시한다.
서브디코드 밴드의 칼럼의 숫자를 증가시킴으로써, 서브워드라인의 길이를 감소시킬 수 있으며 일 서브디코드 회로를 위한 메모리 셀의 숫자를 감소시킬 수 있다.
그러나, 서브디코드 회로의 개수를 증가시켜야 하고 결과적으로 전력소비와 서브디코드 회로의 배치를 위한 영역을 증가시켜야 하는 것은 단점이다.
주요워드라인(MWL1-MWLm)은 서브워드라인 즉, 메모리 셀 내의 전송 게이트에 평행하게 배치되며, 서브워드라인은 주요워드라인의 방향으로 주요워드라인의 길에 관하여 n-1 개로 나뉜다.
서브디코드 밴드(101-104)는 그 분할의 경계에 배치된다.
이 서브디코드 밴드 상에서, 서브디코드 신호(SDA1,, SDA2,)를 전달하기 위한 신호 라인(201-204 등)은 주요워드라인(MWL1-MWLm)에 수직하게 제공된다.
서브디코드 회로(이하, SRD)는 주요워드라인과 서브워드라인의 교차점에 배치된다.
SRD의 상세한 구조는 제18도에 도시되어 있다.
제18도에서, Q1은 서브디코드 신호(SDS)가 제공되는 하나의 전류 전극과 서브워드라인(SWL)에 연결되는 다른 전류전극 및 주요워드라인에 연결되는 제어전극을 갖는 P 채널의 MOS 트랜지스터를, Q2는 서브워드라인(SWL)에 연결되는 일 전류 전극, 주요워드라인에 연결되는 제어전극 및 접지된 다른 전류전극을 갖는 N 채널의 MOS 트랜지스터를, 및 Q3은 서브워드라인(SWL)에 연결되는 하나의 전류 전극, 서브디코드신호(SDS)가 제공되는 제어전극 및 접지된 다른 전류전극을 갖는 N 채널의 MOS 트랜지스터를 가리킨다.
서브디코드 회로의 동작은 표 1에 도시되어 있다.
표 1에서, Vpp는 전압(Vcc)보다 높은 전압이며, gnd는 접지전압이다.
주요워드라인(MWL)은 활성화될 때는 전압(gnd)이 제공되고, 비활성화될 때에는 전압(Vpp)이 제공된다.
활성화될 때, 전압(Vpp)은 서브디코드 신호(SDS)로서 제공되고, 전압(gnd)은 서브디코드 신호()로서 제공되며, 비활성화될 때에는 전압(gnd)은 서브디코드 신호(SDS)로서 제공되고 전압(Vcc)은 서브디코드 신호()로서 제공된다.
따라서, 준비 상태에서, 주요워드라인(MWL)에는 전압(Vpp)이 제공되고, 신호 라인에는 전압(gnd)이 서브디코드 신호(SDS)로서 제공되고, 및 신호라인에는 전압(Vcc)이 서브디코드 신호()로서 제공된다. 주요워드라인(MWL)이 활성화될 때, 접지전압(gnd)은 주요워드라인에 제공되고, 전압(Vpp)은 서브디코드 신호(SDS)로서 트랜지스터(Q1)의 전류 전극에 제공되어서, 서브워드라인을 활성화시킨다.
그러므로, 트랜지스터(Q1)는 도통 상태가 되고, 전압(Vpp)을 서브워드라인(SWL)에 제공한다.
고전압(Vpp)은 서브디코드 신호(SDS)로서 활성화될 때 제공되므로, 서브디코드 신호(SDS)를 출력하는 버퍼(Bu101, Bu102)의 전력소비는 전압(Vcc)을 비활성화될 때 서브디코드 신호()로서 출력하는 버퍼(Bu102, Bu104)에 비해 더욱 커진다.
전압(Vpp)은 준비 상태의 주요워드 라인(MWL)에 제공되어야 하나, 다수의 주요워드라인(MWL)이 메모리 셀 어레이 내에 제공되므로 누설전류에 의해 주요워드라인(MWL)으로부터 야기된 전압(Vpp)의 레벨을 감소시키는 동작은 커진다.
일반적으로, 전압(Vpp)은 전압(Vcc)을 증가시킴으로써 얻어진다.
그러한 경우에, 전압(Vpp)을 발생시키는 회로는 동작하여 전압(Vpp)의 레벨을 유지하며, 준비 상태의 전류를 증가시킨다.
또한, 준비 상태가 오랫동안 유지된 후에, 전압(Vpp)을 발생시키는 회로가 동작하여 전압(Vpp)을 다시 제공하기 전에 즉, 전압(Vpp)의 레벨이 감소되면서 서브디코드 신호(SDS,)가 활성화될 때, 오동작이 일어날 수 있다.
제16도에서, 설명을 간단하게 하기 위하여 2-통로의 대체적인 서브디코드 구조가 도시되어 있다.
이 경우에, 2개의 서브워드라인(SWL1a, SWL2a)은 예를 들어 주요워드라인(MWL1)에 제공된다.
게이트 폴리실리콘으로 형성된 2개의 서브워드라인 상에 제1금속 접속부로 형성된 하나의 주요워드라인의 피치는 금속 파일링 방법에 비해 1/2로 감소될 수 있다.
서브디코드 신호가 대체적인 방법으로 배열될 때, 단지 동일한 버스 디코드 신호를 입력받는 서브디코드 회로만이 하나의 서브디코드 밴드의 칼럼을 위해 설치될 수 있다.
종래 기술을 조합함으로써 구성되는 상술한 바와 같은 DRAM에서, 주요워드라인의 방향에 관하여 하나의 칼럼에 대한 분할된 모든 서브워드라인은, 주요워드라인 상의 신호가 증가할 때에 활성화되어야 하는데, 이는 어드레스가 시간 분할 시스템에 의해 입력되기 때문이다. 그러므로 모든 서브디코드 신호와 서브디코드 회로가 동작한다.
따라서, 서브디코드 신호와 서브디코드 회로의 충전/방전 전류가 증가하므로, 서브워드라인이 다수로 분할될수록 전력 소비가 증가하는 문제점이 있다.
더욱이, 또한 준비 상태에서 주요워드라인으로부터의 누설전류가 증가하여 전력 소비를 증가시키는 문제점이 있다.
본 발명의 제1국면에 따라서, 반도체 기억장치는 적어도 제1 및 제2블록을 포함하고, 다수의 로우와 다수의 칼럼으로 배열되고 전하를 보존함으로써 정보를 동적으로 저장하기 위한 다수의 메모리 요소와, 상기 다수의 블록의 각각에 설치되며 상기 메모리 요소를 선택하기 위하여 상기 로우에 평행하게 배열되는 다수의 주요워드라인과 다수의 서브워드라인을 갖는 다수의 블록으로 분할되고, 상기 다수의 블록의 각각은 상기 로우에 평행한 제1 및 제2측면과 상기 칼럼에 평행한 제3 및 제4측면을 갖는 메모리 셀 어레이; 상기 다수의 블록중 해당하는 각 블록에 설치되며, 해당하는 상기 블록의 상기 제1측면 또는 상기 제2측면을 면하여 배열된 다수의 센스 증폭기 칼럼; 상기 다수의 블록중 해당하는 각 블록에 설치되며, 해당하는 상기 블록의 상기 제3측면의 면 상에 배열되고, 상기 해당하는 블록에서 상기 다수의 주요워드라인을 선택적으로 활성화시키기 위한 다수의 주요 로우 디코드 수단; 상기 다수의 주요워드라인과 상기 다수의 서브워드라인에 연결되고 상기 메모리 셀 어레이 상에 설치되는 다수의 서브 로우 디코드 수단; 상기 제1 또는 제2측면에 평행하게 설치되며, 상기 다수의 서브 로우 디코드 수단에 연결되어 연결된 상기 서브 로우 디코드 수단을 활성화시키기 위한 선택신호를 전달하기 위한 다수의 선택신호 라인; 및 상기 선택신호를 전달하기 위한 상기 다수의 선택신호 라인에 연결된 다수의 선택신호 발생수단으로 구성되며, 상기 다수의 주요워드라인은 적어도 상기 제1블록에 설치된 다수의 제1주요워드라인과 상기 제2블록에 설치된 다수의 제2주요워드라인을 포함하고, 상기 다수의 서브워드라인은 최소한 해당하는 상기 다수의 제1주요워드라인에 설치되는 다수의 제1서브워드라인과 다수의 제2서브워드라인 및 해당하는 상기 제2주요워드라인에 설치되는 다수의 제3서브워드라인과 다수의 제4서브워드라인을 포함하며, 상기 다수의 선택신호라인은 최소한 상기 제1블록에 설치되는 다수의 제1선택신호라인과 다수의 제2선택신호 라인 및 상기 제2블록에 설치되는 다수의 제3선택신호 라인과 다수의 제4선택신호라인을 포함하고, 상기 다수의 서브 로우 디코드 수단은 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제1서브워드라인과 상기 다수의 제1선택신호 라인에 연결되는 다수의 제1서브 로우 디코드 수단, 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제2서브워드라인 및 상기 다수의 제2선택신호라인에 연결되는 다수의 제2서브 로우 디코드 수단, 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기 다수의 제3서브워드라인 및 상기 다수의 제3선택신호 라인에 연결되는 다수의 제3서브 로우 디코드 수단, 및 상기 제2블록에 연결되고 상기 다수의 제2주요워드라인, 상기 다수의 제4서브워드라인 및 상기 다수의 제4선택신호 라인에 연결되는 제4서브 로우 디코드 수단을 적어도 포함하며, 상기 다수의 선택신호 발생수단은 해당하는 상기 제1블록에 설치되고 상기 다수의 제1선택신호라인에 연결되며, 제1선택신호를 발생하여 출력하기 위한 제1선택신호 발생수단, 해당하는 상기 제1블록에 설치되고 상기 다수의 제2선택신호 라인에 연결되며, 제2선택신호를 발생하여 출력하기 위한 제2선택신호 발생수단, 해당하는 상기 제2블록에 설치되고 상기 다수의 제3선택신호 라인에 연결되며, 제3선택신호를 발생하여 출력하기 위한 제3선택신호 발생수단, 및 해당하는 상기 제2블록에 설치되고 상기 다수의 제4선택신호 라인에 연결되며, 제4선택신호를 발생하여 출력하기 위한 제4선택신호 발생수단을 최소한 포함하고, 상기 다수의 제1주요워드라인의 어느 하나가 활성화될 때, 상기 제1 및 제2서브워드라인이 해당하는 상기 제1 및 제2서브 로우 디코드 수단에 의해 활성화 가능 상태로 놓이며, 그래서 상기 제1 및 제2서브워드라인이 활성화되는 상기 제1블록 내에서 상기 제1 및 제2선택신호의 활성화에 의해 선택되고, 그리고 상기 다수의 제2주요워드라인의 어느 하나가 활성화될 때, 상기 제3 및 제4서브워드라인이 해당하는 상기 제3 및 제4서브 로우 디코드 수단에 의해 활성화 가능 상태로 놓이며, 그래서 상기 제3 및 제4서브워드라인이 활성화되는 상기 제1블록 내에서 상기 제3 및 제3선택신호의 활성화에 의해 선택되는 것을 특징으로 한다. 우선적으로, 본 발명의 제2 국면에 따른 반도체 기억장치 내에서, 다수의 선택신호 라인은 상기 다수의 센스 증폭기 칼럼 상에 설치된다. 우선적으로, 본 발명의 제3국면에 따른 반도체 기억장치 내에서, 다수의 선택신호 발생수단은 상기 다수의 블록의 상기 제3측면 상에 설치된다.
우선적으로, 본 발명의 제4국면에 따른 반도체 기억장치 내에서, 제1 및 제2블록은 서로 근접하여 설치되고, 상기 제2 및 제3선택신호 라인과 상기 제2 및 제3선택신호 발생수단을 공유한다.
우선적으로, 본 발명의 제5국면에 따른 반도체 기억장치 내에서, 다수의 선택신호 발생수단은 상기 다수의 블록의 상기 제4측면 상에 설치된다.
우선적으로, 본 발명의 제6국면에 따른 반도체 기억장치 내에서, 다수의 선택신호 라인은 상기 메모리 셀 어레이 상에 설치된다.
우선적으로, 본 발명의 제7국면에 따른 반도체 기억장치 내에서, 다수의 서브워드라인은 해당하는 상기 다수의 제1주요워드라인에 설치되는 다수의 제5서브워드라인 및 다수의 제6서브워드라인과 해당하는 상기 다수의 제2주요워드라인에 설치되는 다수의 제7서브워드라인 및 다수의 제8서브워드라인을 더 포함하고, 상기 다수의 선택신호 라인은 상기 제1블록에 설치되는 다수의 제5선택신호 라인 및 다수의 제6선택신호 라인과 상기 제2블록에 설치되는 다수의 제7선택신호 라인 및 다수의 제8선택신호 라인을 더 포함하며, 상기 다수의 서브 로우 디코드 수단은 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제5서브워드라인 및 상기 다수의 제5선택신호 라인에 연결되는 다수의 제5로우 디코드 수단, 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제6서브워드라인 및 상기 다수의 제6선택신호 라인에 연결되는 다수의 제6로우 디코드 수단, 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기 다수의 제7서브워드라인 및 상기 다수의 제7선택신호 라인에 연결되는 다수의 제7로우 디코드 수단, 및 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기 다수의 제8서브워드라인 및 상기 다수의 제8선택신호 라인에 연결되는 다수의 제8로우 디코드 수단을 더 포함하고, 상기 다수의 선택신호 발생수단은 해당하는 상기 제1블록에 설치되고, 상기 다수의 제5선택신호 라인에 연결되며, 상기 제1선택신호와 동등한 제5선택신호를 발생하고 출력하기 위한 제5선택신호 발생수단, 해당하는 상기 제1블록에 설치되고, 상기 다수의 제6선택신호 라인에 연결되며, 상기 제2선택신호와 동등한 제6선택신호를 발생하고 출력하기 위한 제6선택신호 발생수단, 해당하는 상기 제2블록에 설치되고, 상기 다수의 제7선택신호 라인에 연결되며, 상기 제3선택신호와 동등한 제7선택신호를 발생하고 출력하기 위한 제7선택신호 발생수단, 및 해당하는 상기 제2블록에 설치되고, 상기 다수의 제8선택신호 라인에 연결되며, 상기 제4선택신호와 동등한 제8선택신호를 발생하고 출력하기 위한 제8선택신호 발생수단을 더 포함하며, 상기 다수의 제1주요워드라인의 어느 하나가 활성화될 때, 상기 제1 및 제2서브워드라인과 상기 제5 및 제6서브워드라인은 해당하는 상기 제1 및 제2서브 로우 디코드 수단과 상기 제5 및 제6서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서 상기 제1 및 제5서브워드라인과 상기 제2 및 제6서브워드라인의 집합이 활성화되는 상기 제1블록 내에서 상기 제1 및 제2선택신호와 상기 제5 및 제6선택신호에 의해 선택되고, 상기 다수의 제2주요워드라인의 어느 하나가 활성화될 때, 상기 제3 및 제4서브워드라인과 상기 제7 및 제8서브워드라인은 해당하는 상기 제3 및 제4서브 로우 디코드 수단과 상기 제7 및 제8서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서 상기 제3 및 제7서브워드라인과 상기 제4 및 제8서브워드라인의 집합이 활성화되는 상기 제2블록 내에서 상기 제3 및 제4선택신호와 상기 제7 및 제7선택신호에 의해 선택되는 것을 특징으로 하는 반도체 기억장치.
우선적으로, 본 발명의 제8국면에 따른 반도체 기억장치 내에서, 제1 내지 제4선택신호 발생수단은 상기 제1 및 제2블록의 상기 제3측면 상에 설치되며, 그리고 상기 제5 내지 제8선택신호발생수단은 상기 제1 및 제2블록의 상기 제4측면 상에 설치된다.
우선적으로, 본 발명의 제9국면에 따른 반도체 기억장치 내에서, 다수의 선택신호 발생수단은 상기 다수의 블록의 상기 제3측면 상에 설치된다.
우선적으로, 본 발명의 제10국면에 따른 반도체 기억장치 내에서, 다수의 서브워드라인은 해당하는 상기 다수의 제1주요워드라인에 설치되는 다수의 제5서브워드라인 및 다수의 제6서브워드라인과 해당하는 상기 다수의 제2주요워드라인에 설치되는 다수의 제7서브워드라인 및 다수의 제8서브워드라인을 더 포함하고, 상기 다수의 선택신호 라인은 상기 제1블록에 설치되는 다수의 제5선택신호 라인 및 다수의 제6선택신호 라인과 상기 제2블록에 설치되는 다수의 제7선택신호 라인 및 다수의 제8선택신호 라인을 더 포함하며, 상기 다수의 서브 로우 디코드 수단은 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제5서브워드라인 및 상기 다수의 제5선택신호라인에 연결되는 다수의 제5로우 디코드 수단, 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제6서브워드라인 및 상기 다수의 제6선택신호 라인에 연결되는 다수의 제6로우 디코드 수단, 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기 다수의 제7서브워드라인 및 상기 다수의 제7선택신호라인에 연결되는 다수의 제7로우 디코드 수단, 및 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기 다수의 제8서브워드라인 및 상기 다수의 제8선택신호 라인에 연결되는 다수의 제8로우 디코드 수단을 더 포함하고, 상기 다수의 선택신호 발생수단은 해당하는 상기 제1블록에 설치되고, 상기 다수의 제5선택신호 라인에 연결되며, 제5선택신호를 발생하고 출력하기 위한 제5선택신호 발생수단, 해당하는 상기 제1블록에 설치되고, 상기 다수의 제6선택신호 라인에 연결되며, 제6선택신호를 발생하고 출력하기 위한 제6선택신호 발생수단, 해당하는 상기 제2블록에 설치되고, 상기 다수의 제7선택신호 라인에 연결되며, 제7선택신호를 발생하고 출력하기 위한 제7선택신호 발생수단, 및 해당하는 상기 제2블록에 설치되고, 상기 다수의 제8선택신호 라인에 연결되며, 제8선택신호를 발생하고 출력하기 위한 제8선택신호 발생수단을 더 포함하며, 상기 다수의 제1주요워드라인의 어느 하나가 활성화될 때, 상기 제1 및 제2서브워드라인과 상기 제5 및 제6서브워드라인은 해당하는 상기 제1 및 제2서브 로우 디코드 수단과 상기 제5 및 제6서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서 상기 제1, 제2, 제5 및 제6 서브워드라인이 활성화되는 상기 제1블록 내에서 상기 제1 및 제2선택신호와 상기 제5 및 제6선택신호에 의해 선택되고, 상기 다수와 제2주요워드라인의 어느 하나가 활성화될 때, 상기 제3 및 제4서브워드라인과 상기 제7 및 제8서브워드라인은 해당하는 상기 제3 및 제4서브 로우 디코드 수단과 상기 제7 및 제8서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서, 상기 제3, 제4, 제7 및 제8서브워드라인이 활성화되는 상기 제2블록 내에서 상기 제3 및 제4선택신호와 상기 제7 및 제7선택신호에 의해 선택된다.
우선적으로, 본 발명의 제11국면에 따른 반도체 기억장치 내에서, 제1 내지 제4선택신호 발생수단은 상기 제1 및 제2블록의 각각의 상기 제3측면 상에 설치되고, 그리고 상기 제5 내지 제8선택신호 발생수단은 상기 제1 및 제2블록의 각각의 제4측면 상에 설치된다.
본 발명의 제12국면에서, 반도체 기억장치는 다수의 로우와 다수의 칼럼으로 설치되며 전하를 보전함으로써 동적으로 정보를 저장하기 위한 다수의 메모리 요소; 상기 다수의 메모리 요소가 설치되는 일련의 로우를 선택하지 않기 위하여 제1전압과 선택하기 위하여 제1전압보다 큰 제2전압의 하나가 제공되는 주요워드라인; 상기 제1전압과 상기 제2전압보다 작은 제3전압을 포함하는 2진이 제1서브디코드 신호를 전달하기 위한 제1신호라인; 상기 제1서브디코드 신호의 보수인 논리값을 갖는 제2서브디코드 신호를 전달하기 위한 제2신호라인; 상기 주요워드라인의 활성상태와 상기 제1 및 제2서브디코드 신호에 응하여 상기 로우의 집합에서 소정의 로우를 선택하기 위한 서브워드라인; 상기 주요워드라인에 연결된 제1전류전극, 상기 제2신호라인에 연결된 제어전극 및 상기 서브워드라인에 연결된 제2전류전극을 갖는 P 채널의 MOS 트랜지스터; 상기 주요워드라인에 연결된 제1전류전극, 상기 제1신호라인에 연결된 제어전극 및 상기 서브워드라인에 연결된 제2전류전극을 갖는 N 채널의 제1 MOS 트랜지스터; 및 상기 주요워드라인에 연결된 제1전류전극, 상기 제2신호라인에 연결된 제어전극 및 상기 서브워드라인에 연결된 제2전류전극을 갖는 P 채널의 제2 MOS 트랜지스터; 상기 서브워드라인에 연결된 제1전류전극, 상기 제2신호라인에 연결된 제어전극 및 상기 제1전압에 연결된 제2전류전극을 갖는 N 채널의 제3 MOS 트랜지스터로 구성된다.
우선적으로, 본 발명의 제13국면에 따른 반도체 기억장치 내에서, 제2신호라인에 제공되는 하이레벨측 상의 전압이 상기 제2전압과 상기 제3전압의 하나로 선택적으로 결정된다.
제1부문의 반도체 기억장치에 의하면, 제1 내지 제4선택 신호 라인은 제1, 제2선택신호 및 제3, 제4선택신호를 제1 및 제2블록의 각각에 제공하며, 단지 제1 및 제2블록의 하나에서의 서브 로우 디코드 수단만이 활동화될 수 있으며, 요구되지 않은 블록 내에서 서브 로우 디코드 수단을 구동하기 위한 제1 내지 제4선택신호 발생수단은 동작할 할 필요가 없으므로, 결과적으로 제1 및 제4선택 신호 발생수단에 의해 구동되지 않는 서브 로우 디코드 수단 내에서 소비되는 전력의 감소를 줄일 수 있다.
제1부문의 반도체 기억장치는 워드라인을 낮은 전력소비와 빠른 속도로 증가시키는 효과를 갖는데, 이는 제1 내지 제4선택신호라인 및 선택된 주요워드라인과 블록을 연결시키는 제1 내지 제4서브디코드 수단만이 충전/방전되기 때문이다.
본 발명의 제2부분의 반도체 기억장치에 의하면, 센스 증폭기 칼럼 상에 제공되는 선택 신호 라인은 메모리 셀 어레이의 로우에 평행하게 제공될 수 있으며, 결과적으로 연결 거리는 단축될 수 있다.
제2부문의 반도체 기억장치는 워드라인을 고속과 저 전력으로 증가시키는 효과를 가지는데, 이는 연결 거리를 짧게 할 수 있기 때문이다.
본 발명의 제3부문의 반도체 기억장치에 의하며, 제1 내지 제4선택신호 발생수단이 주요워드라인이 제공되지 않은 제4측면에 제공되기 때문에, 배선에 있어서 자유도가 크며, 이것은 배열을 쉽게 하여 생산을 쉽게 한다.
본 발명의 제4부문의 반도체 기억장치에 의하여, 제2 및 제3선택신호를 동일하게 하는 것은 제1 내지 제4선택신호 라인 내의 제2선택신호 라인과 제3선택신호 라인을 공통으로 만드며, 제2 및 제3선택신호 발생수단을 공통으로 만들어서, 선택신호, 선택신호라인과 선택신호 발생수단의 수를 줄인다.
제4부문의 반도체 기억장치는 선택신호와 선택신호 라인의 수를 감소시켜서 기억장치를 단순화시키는 효과를 가지고 있다.
본 발명의 제5부문의 반도체 기억장치에 따르면, 선택신호 발생수단은 주요 로우 디코드 수단이 설치되는 블록의 제3측면 상에 제공되며, 이로써 그들은 함께 주요 로우 디코드 수단에 제공될 수 있으며, 이는 반도체 저장수단의 배선 영역을 줄인다.
제5부문의 반도체 기억장치는 반도체 기억장치의 배선 영역을 감소시킬 수 있으므로 반도체 기억장치를 소형화하기가 용이한 효과를 가지고 있다.
본 발명의 제6부문의 반도체 기억장치에 따르면, 제1 내지 제4선택신호 라인은 제1 및 제2블록 상에 제공되므로, 배선 영역은 다른 부분에서 선택신호 라인을 제공하는 경우에 비해 감소될 수 있다.
제6부문의 반도체 기억장치는 배선 영역을 감소시킬 수 있으므로 그 기억장치를 소형화시키는데 용이한 효과를 가지고 있다.
본 발명의 제7부문의 반도체 기억장치에 의하면, 제1 내지 제4선택신호 발생수단과 제5 내지 제8선택신호 발생수단에서, 제1 내지 제4선택신호와 동일한 제5 내지 제8선택신호를 구동하기 위한 제5 내지 제8선택신호 발생수단은 제1 내지 제4선택신호를 구동하기 위한 제1 내지 제4선택신호 발생수단으로부터 개별적으로 제공되므로, 하나의 선택신호 라인에 연결되는 서브디코드 수단의 개수는 감소될 수 있고 하나의 선택신호 라인에 대한 부하는 감소될 수 있으므로, 선택신호 라인에 전달되는 선택신호의 상승시간과 하강시간을 감소시킨다.
제7부문의 반도체 기억장치는 선택신호 발생수단에 의해 구동되는 서브디코드 수단의 수를 감소시킬 수 있으며 선택신호 라인 상에 전달되는 선택신호의 상승 및 하강시간을 감소시킬 수 있으므로, 그 기억장치의 동작의 속도를 향상시키는 효과가 있다.
본 발명의 제8부문의 반도체 기억장치에 따르면, 제1 내지 제4선택신호 발생수단 및 제5 내지 제8선택신호 발생수단이 제1 및 제2블록의 양 측면 상에 제공되므로, 제1 내지 제4선택신호 라인 및 제5 내지 제8선택신호 라인을 짧게 할 수 있으며, 선택신호 라인을 통하여 전달되는 선택신호의 상승 및 하강시간을 감소시킬 수 있다.
제8부문의 반도체 기억장치는 제1 내지 제8선택신호 라인의 길이를 감소시킬 수 있고 선택신호 라인 상에 전달되는 선택신호의 상승 및 하강시간을 감소시킬 수 있으므로, 동작의 속도를 향상시킬 수 있는 효과가 있다.
본 발명의 제9부문의 반도체 기억장치에 따르면, 선택신호 발생수단은 상기 블록의 제3측면에 모두 설치되므로 그들은 주요 로우 디코드 수단과 함께 설치될 수 있으며, 이는 점유 영역을 감소시킬 수 있기 때문이다.
본 발명의 제10실시예의 반도체 기억장치에 따르면, 제1 내지 제8선택신호는 단지 칼럼 방향으로 제1 및 제2블록 각각의 분할을 가능하게 하며, 제1 내지 제4선택신호 발생수단 및 제5 내지 제8선택신호 발생수단의 단 하나만이 동작하며, 이는 소비전력을 감소시키는 효과가 있다.
본 발명의 제11실시예의 반도체 기억장치에 따르면, 제1 내지 제4선택신호 발생수단과 제5 내지 제8선택신호 발생수단이 제1 및 제2블록의 양 측면 상에 제공되므로, 제1 내지 제4선택신호 라인과 제5 내지 제8신호라인의 길이를 감소시킬 수 있으며, 선택 신호라인을 통해 전달되는 선택신호의 상승 및 하강시간을 짧게 할 수 있다.
제11부문의 반도체 기억장치는 제1 내지 제8선택신호라인의 길이를 짧게 할 수 있는데, 이는 선택신호 라인 상에서 전달되는 선택신호의 상승 및 하강시간을 짧게 하기 위함이다.
본 발명의 제12실시예에 따르면, 제1저압이 주요워드라인에 제공되고 제1선택신호 라인이 제3전압일 때 제3 MOS 트랜지스터는 불통 상태가 되고, 이때에 제2 MOS 트랜지스터는 도통 상태가 되며, 제1전압은 서브워드라인에 제공된다.
제2전압이 주요워드라인에 제공되고 제1 선택신호 라인이 제2전압일 때, 제1 MOS 트랜지스터는 도통 상태가 되고 제3 MOS 트랜지스터는 불통 상태가 되며, 따라서 주요워드라인과 동일한 전압이 서브워드라인에 제공되며, 서브워드라인은 활성화된다.
제2전압이 주요워드라인에 제공되고 제1선택신호 라인이 제1전압일 때, 제1 및 제2트랜지스터는 불통 상태가 되고 제3트랜지스터는 도통 상태가 되며, 따라서 제1전압은 서브워드라인에 제공된다.
주요워드라인이 로우 레벨인 상태는 준비 상태로서 사용될 수 있다.
제12부문의 반도체 기억장치는 주요워드라인이 로우 레벨인 상태를 준비상태로 사용할 수 있으므로 전력소비를 감소시킬 수 있는 효과가 있다.
본 발명의 제13부문의 반도체 기억장치에 따르면, 제2선택신호 라인의 것보다 낮은 제2전압 및 제3전압은 고전압측 전압으로 선택적으로 적용할 수 있으므로, 제2전압이 아닌 제3전압을 사용하여, 고전압이 요구되지 않을 때 전압의 감소를 완화시키기 위해서 누설 전압을 억제할 수 있다.
제13부문의 반도체 기억장치는 고전압측 전압을 요구대로 낮게 제어할 수 있으므로 전력소비를 감소시킬 수 있는 효과가 있다.
본 발명은 상술한 문제점을 해결하기 위해 제공되었고, 서브디코드 신호는 주요워드라인에 수직한 방향으로부터 입력되지 않고 주요워드라인에 평행하게 입력되며, 블록을 선택하기 위한 신호와 함께 이전에 디코딩되는 신호가 사용되며, 결과적으로 일 블록을 선택된 주요워드라인에 연결시키는 서브디코드 신호와 서브디코드 회로만이 충전/방전되고 다른 서브디코드 회로는 충전/방전되는 것을 방지하며, 그러므로 워드라인이 저전력 소비이면서 고속으로 증가될 수 있고, 제1금속 접속부의 피치를 완화시킬 수 있는 분할 디코더 시스템의 반도체 기억장치를 제공하는 것이 본 발명의 목적이다.
또한 본 발명의 목적은 준비 상태에서 저전력 소비를 갖는 반도체 기억장치를 제공하는데 있다.
이하, 제1도 내지 제3도를 참조하여 본 발명의 제1실시예에 따른 반도체 기억장치를 설명하겠다.
제1도는 본 발명의 제1실시예에 따른 반도체 기억장치의 대략적 구조를 도시하는 블록도이다.
제1도에서, 1은 다수의 블록으로 나뉘어진 메모리 셀 어레이를 갖는 반도체 기억장치를, 2는 상기 반도체 기억장치(1)의 외부에서 제공되는 제어신호와 클락에 의해서 반도체 기억장치에 사용되는 내부클락 Row-clk, Col-clk를 발생하기 위한 제어클락 발생회로를, 3은 상기 클락 Row-clk에 의해서 상기 반도체기억장치(1)의 외부로부터 상기 반도체 기억장치(1)의 각 부분으로 입력되는 어드레스 A1-An을 분배하기 위한 어드레스 버퍼를, 4는 상기 클락 Col-clk에 따라서 상기 어드레스 버퍼(3)로부터 제공되는 어드레스 내에서 칼럼 어드레스를 출력하기 위한 멀티플렉서를, 5는 상기 멀티플렉서(4)로부터 제공되는 어드레스를 디코딩하기 위한 칼럼 디코더를, BL1-BLm은 상기 메모리 셀 어레이를 형성하는 각 블록을, MRD1-MRDm은 상기 어드레스 버퍼(3)로부터 입력되는 로우 어드레스를 디코딩하기 위하여 해당하는 상기 블록(BL1-BLm)에 제공되는 로우 디코더를, SA1-SAm은 해당되는 상기 블록(BL1-BLm)에 제공되고 또한 블록선택을 위한 어드레스와 상기 클락 Row-clk에 따라서 해당블록(BL1-BLm)의 메모리 셀 내에 저장되어 있는 정보를 읽기 위하여 그 내부에 설치되어 있는 다수의 센스 증폭기(sense amplifier)를 갖는 센스 증폭기 칼럼을, 6은 블록 선택을 위한 어드레스(BS)와 상기 어드레스 버퍼(3)로부터 제공되는 서브디코드를 위한 어드레스에 따라서 상기 블록(BL1-BLm)으로 각 서브디코드 신호(SDS1-SDSk)를 출력하기 위한 서브디코드 신호 발생회로 그룹을, 및 7은 상기 Col-clk에 따라서 상기 센스 증폭기(SA1-SAm)로부터 출력되는 신호를 상기 반도체 기억장치(1)의 외부로 출력하기 위한 입/출력 제어회로를 나타낸다.
더욱이, 제1도에서 8은 상기 블록(BL1)내에 설치되는 다수의 메모리 셀의 하나를, MWL은 상기 메모리 셀(8)이 속하는 소정의 로우 세트에 해당하는 주요 워드라인, SWL은 상기 메모리 셀(8)이 속하는 로우의 세트 내에 로우에 해당하는 서브 워드 라인을, 9는 서브 디코드 신호와 상기 주요 워드라인에 따라서 상기 서브 워드라인의 활성 또는 비활성을 선택하는 디코드 회로를, 10은 상기 디코드 회로 내에서 상기 디코드 회로(9)와 동일한 칼럼 내에 있는 디코드 회로의 그룹이 서브디코드 밴드를, 11은 상기 서브디코드 밴드(10) 내에 있는 상기 디코드 회로로 상기 서브디코드 신호를 전달하기 위한 신호 라인을, 12는 상기 메모리 셀(8)에 연결되는 비트 라인을 각각 나타낸다.
상기 서브디코드 신호 발생회로 그룹(6)에서 발생되는 서브디코드 신호(SDS1-SDSk)의 개수는 하나의 주요 워드라인에 몇 개의 로우가 할당되는가에 따라 다르다.
예를 들어, 하나의 주요 워드라인이 메모리 셀의 2 개의 로우를 갖는 2-통로 분할 디코더 시스템의 경우에, 상기 서브디코드 신호가 각 블록에 대해서 다르기 위해서는 상기 블록(BL1-BLm)의 각각에 대하여 2종류의 서브디코드 신호가 요구되며, 전체의 메모리 셀 어레이 내에서 2×m 종류의 서브디코드 신호가 요구된다.
다수의 블록의 나뉘어진 메모리 셀 어레이를 갖는 상술한 반도체 기억장치 내에서, 상기 블록(BL1-BLm)내에서 단지 선택된 블록만이 활성상태에 놓이게 되고, 다른 선택되지 않은 블록은 전력소비를 감소시키기 위해서 비활성 상태에 놓이게 되며, 따라서 활성 또는 비활성의 블록을 선택하기 위하여 블록 선택을 위한 어드레스(BS)가 각 블록에 해당하는 로우 디코더(MRD1-MRDm)에 제공된다.
이하, 예를 들어 상기 서브디코드 신호(SDS1-SDS2m)는 블록선택을 위한 어드레스(BS)와 상기 블록 내의 홀수번째 로우 또는 짝수번째 로우가 선택되는지 여부를 선택하기 위한 어드레스를 논리곱(AND)함으로써 발생된다.
다음으로, 제2도를 참조하여 상기 메모리 셀 어레이, 상기 서브디코드 신호 발생회로 그룹(6), 상기 주요 로우 디코더(MRD1-MRDm) 및 상기 센스 증폭기 칼럼 사이의 관계를 설명하겠다.
제2도는 본 발명의 제1실시예에 따른 반도체 기억장치 내에 2-통로 분할 디코더 시스템이 사용될 때, 그 메모리 셀 어레이와 주변회로의 구조를 도시하는 블록도이다.
제2도에서, SDB11-SDB1m은 해당하는 상기 블록(BL1-BLm)에 제공되고 2-통로 분할 디코더 시스템 내에서 제1도에 도시된 서브디코드 신호 발생회로 그룹(6)을 형성하는 서브디코드 신호 발생회로, 20은 서브디코드 신호를 위한 어드레스(SDA1)과 블록 선택을 위한 어드레스(BS1)를 논리곱을 하기 위한 논리곱(AND) 게이트, 21은 부(-)의 논리값을 갖는 신호를 출력하기 위하여 상기 논리곱 게이트(20)의 출력을 입력받는 부정(NOT) 게이트, 22는 상기 논리곱 게이트(20)의 출력을 전달하기 위한 버퍼, 23은 상기 부정게이트(21)의 출력을 전달하기 위한 버퍼, 24는 서브디코드 신호를 위한 어드레스(SDA2)와 블록 선택을 위한 어드레스(BS1)를 논리곱하기 위한 논리곱게이트, 25는 부(-)의 논리값을 갖는 신호를 출력하기 위하여 상기 논리곱 게이트(24)의 출력을 입력받는 부정 게이트, 26은 상기 논리곱 게이트(24)의 출력을 전달하기 위한 버퍼, 27은 상기 부정 게이트(25)의 출력을 전달하기 위한 버퍼, 31은 상기 버퍼(22)로부터 출력되는 서브디코드 신호(SDS1)를 전달하기 위하여 상기 센스 증폭기 칼럼(SA1) 상의 블록(BL1)의 로우에 평행하게 설치되는 신호라인, 32는 상기 버퍼(23)로부터 출력되는 서브디코드 신호()를 전달하기 위하여 상기 센스 증폭기 칼럼(SA1) 상의 블록(BL1)의 로우에 평행하게 설치되는 신호 라인, 33은 상기 버퍼(26)로부터 출력되는 서브디코드 신호(SDS2)를 전달하기 위하여 상기 센스 증폭기 칼럼(SA1)상의 블록(BL1)의 로우에 평행하게 설치되는 신호 라인, 24는 상기 버퍼(27)에 의해 출력되는 서브디코드 신호()를 전달하기 위하여 상기 센스 증폭기 칼럼(SA1) 상의 블록(BL1)의 로우에 평행하게 설치되는 신호 라인, SD1-1-SD1-n은 상기 블록(BL1) 상의 n 칼럼 내에 설치되는 서브디코드 밴드, SD2-1-SD2-n은 상기 블록(BL2) 상의 n 칼럼 내에 설치되는 서브디코드 밴드를 표시한다.
상기 서브디코드 신호 발생회로(SDB12-SDB1m)의 회로 구성은 상기 서브디코드 신호 발생회로(SDB11)의 경우와 동일하다.
그들은 해당되는 블록(BL1-BLm)에 대한 상기 블록 선택 어드레스(BS1-BSm)가 제공되는 점에서 다르다.
단지 블록 선택 어드레스(BS1-BSm)에 의해 선택되는 블록을 위한 서브디코드 회로가 동작하는데 수반되는 서브디코드 신호가 각 서브디코드 신호 발생회로(SDB11-SDB1m)에서 발생된다.
종래의 반도체 기억장치에 있어서, 홀수번째 칼럼 또는 짝수번째 칼럼에 속하는 모든 블록의 서브디코드 회로에 상기 서브디코드 신호가 동시에 제공될 때, 다수의 신호 라인과 디코드 회로가 즉시 구동되며, 결과적으로 충전/방전 전류를 증가시킨다.
이와는 반대로, 제1실시예에 따른 반도체 기억장치는 상기 서브디코드 신호가 단지 일 블록에 대해서만 충전/방전되므로 전력 소비를 줄일 수 있다.
또한, 상기 서브디코드 신호를 제공하기 위한 하나의 구동회로를 위한 부하가 부과되며, 그러므로 상기 서브디코드 신호의 상승과 하강은 그 속력이 커진다.
상기 서브디코드 신호(SDS1,)은 신호라인(31,32)을 통해서 각 블록(BL1-BLm) 내에 있는 홀수번째의 서브디코드 밴드(SD1-1, SD1-3, SD2-1, SD2-3등)에 제공된다.
상기 서브디코드 신호(SDS2,)는 상기 신호라인(33,34)을 통해서 짝수번째의 서브디코드 밴드(SD1-2, SD1-4, SD2-2, SD2-4등)에 제공된다.
이하, 상기 블록내의 서브디코드 회로의 구조에 대해 설명하겠다.
제3도는 제2도의 블록(BL1)내의 서브디코드 회로의 구조를 도시하는 블록도이다.
제3도에서, D1-D6은 서브디코드 회로, MWL1-MWL1는 주요 워드 라인 및 SWL1a-SWL3b는 서브 워드 라인을 나타낸다.
상기 블록 내의 제1로우의 메모리 셀에 연결되고 상기 서브 워드 라인(SWL1a, SWL1b등)의 활성 또는 비활성을 제어하기 위한 서브디코드 회로(D1, D3)는 상기 주요 워드 라인(MWL1)에 연결되고 상기 서브디코드 신호(SDS1,)를 입력받는다.
상기 블록의 제2로우의 서브 워드 라인(SWL2a, SWL2b등)의 활성 또는 비활성을 제어하기 위한 서브디코드 회로(D2 등)는 상기 주요 워드라인(MWL1)에 연결되고 상기 서브디코드 신호(SDS2, SDS2)를 입력받는다.
상기 주요 워드 라인(MWL1)이 활성화될 때, 제1 로우 내의 서브 워드 라인(SWL1a, SWL1b등)이 활성화되는지 또는 제2로우 내의 서브 워드 라인(SWL2a, SWL2b등)이 활성화되는지는 홀수번째의 서브디코드 밴드(SD1-1, SD1-3등)와 짝수번째의 서브디코드 밴드(SD1-2등)에 제공되는 서브디코드 신호(SDS1,, 및 SDS2,)에 의해 결정된다.
상술한 바와 같이, 제2도 및 제3도에 도시된 반도체 기억장치는, 설명을 간단하게 하기 위하여 제16도에 도시된 반도체 기억장치에 비슷한 2-통로 다른 구조의 서브디코드 시스템에 의해 주요 및 부워드라인을 갖는 구조를 갖으나, 동일한 효과가 4 또는 그 이상의 통로를 갖는 경우에도 얻어진다.
이하, 제4도 및 제5도를 참조하여 본 발명의 제2실시예에 따른 반도체 기억장치를 설명하겠다.
제4도는 본 발명의 제2실시예의 반도체 기억장치의 메모리 셀 어레이와 서브디코드 신호 사이의 관계를 설명하기 위한 블록도이다.
제5도는 제4도에 도시된 블록(BL1)내의 서브디코드 회로의 구조를 도시하는 블록도이다.
제2실시예와 제1실시예의 반도체 기억장치의 차이점은 제2실시예에서의 블록(BL1-BLm)의 각각에 서브디코드 신호를 제공하는 방법과 제1실시예에서 서브디코드 신호를 제공하는 방법에 있다.
제4도에서, SDB101-SDS10m은 서브디코드 신호 발생회로이다.
예를 들어, 서브디코드 신호 발생회로(SDB101)는 주요 로우 디코더(MRD1)와 상부에 설치되며, 블록선택을 위한 어드레스(BS1)와 서브 디코드 신호를 위한 어드레스를 논리곱하기 위한 논리곱 게이트(40), 서브디코드 신호로서 상기 블록(BL1)으로 상기 논리곱 게이트(40)의 출력을 전달하기 위한 버퍼(42), 상기 논리곱 게이트(40)의 출력에 반대되는 논리값을 출력하기 위한 부정 게이트(41), 및 서브디코드 신호로서 상기 블록(BL1)에 상기 부정 게이트(41)의 출력을 전달하기 위한 버퍼(43)를 포함한다.
서브디코드 신호 발생회로(SDB102)는 블록 선택을 위한 어드레스(BS1, BS2)를 논리합 하기 위한 논리합 게이트(44), 상기 논리합 게이트(44)의 출력과 서브디코드 신호를 위한 어드레스(SDA2)를 논리곱하기 위한 논리곱 게이트(45), 서브디코드 신호로서 상기 블록(BL1, BL2)에 상기 논리곱 게이트(45)의 출력을 전달하기 위한 버퍼(48), 상기 논리곱 게이트(45)의 출력에 반대되는 논리값을 출력하기 위한 부정 게이트(46), 서브디코드 신호로서 상기 블록(BL1, BL2)으로 상기 부정 게이트(46)의 출력을 전달하기 위한 버퍼(47)를 포함한다.
서브디코드 신호 발생회로(SDB103)는 블록 선택을 위한 어드레스(BS2, BS3)를 논리합 하기 위한 논리합 게이트(49), 상기 논리합 게이트(49)의 출력과 서브디코드 신호를 위한 어드레스(SDA1)를 논리곱하기 위한 논리곱 게이트(50), 서브디코드 신호로서 상기 블록(BL2, BL3)에 상기 논리곱 게이트(50)의 출력을 전달하기 위한 버퍼(52), 상기 논리곱 게이트(50)의 출력에 반대되는 논리값을 출력하기 위한 부정 게이트(51), 서브디코드 신호로서 상기 블록(BL2, BL3)으로 상기 부정 게이트(51)의 출력을 전달하기 위한 버퍼(53)를 포함한다.
제5도에서, 상기 SDS1, SDS1은 상기 서브디코드 신호 발생회로(SDB101)에 의해 출력되는 서브디코드 신호이고, SDS2, SDS2는 상기 서브디코드 신호 발생회로(SDB102)에 의해 출력되는 서브디코드 신호이며, 제3도에 도시된 바와 동일한 참조문자는 제3도에 도시된 해당 부분을 표시한다.
예를 들어, 상기 서브디코드 신호(SDS1,)는 상기 블록(BL1)의 상부의 부분의 센스 증폭기 칼럼(SA1)에 제공되는 신호 라인으로부터 제공되며, 상기 서브디코드 신호(SDS2,)는 상기 블록(BL1)의 하부의 부분 상의 센스 증폭기 칼럼(SA2) 상에 제공되는 신호 라인으로 부터 제공된다.
이러한 방법으로 서브디코드 신호를 제공하는 것은 서브디코드 신호(SDS2,)를 또한 상기 블록(BS2)에 제공하는 것을 가능하게 하며, 따라서 인접한 블록(BL1, BL2)이 상기 비트 라인 방향으로 향하는 서브디코드 신호를 공유하도록 한다.
따라서, 동일한 서브디코드 신호(SDS2,)와 함께 제공되는 서브 디코드 밴드(SD12-1, SD12-2등)는 상기 블록(BL1)과 블록(BL2) 상에 놓여진다.
예를 들어, 상기 블록(BL2)내의 메모리 셀을 선택할 때, 블록 선택을 위한 어드레스(BS2)는 상기 서브디코드 신호 발생회로(SDB102, 103)가 상기 서브디코드 신호(SDS2,, SDS3,)를 출력하는 것을 가능하게 한다.
이것은 상기 센스 증폭기 칼럼 상으로 달리는 서브디코드 신호를 전달하기 위한 신호 라인의 수를 반으로 줄인다.
다른 효과는 제1실시예에 도시된 반도체 기억장치의 것과 동일하다.
비록 제2실시예의 2-통로 구조에 대해서 설명했지만, 인접한 블록을 공유하는 4 또는 더이상의 통로를 갖는 경우에도 가능하다.
이하, 제6도를 참조하여 본 발명의 제3실시예에 따른 반도체 기억장치에 대해 설명하겠다.
제6도는 본 발명의 제3실시예에 따른 반도체 기억장치의 메모리 셀 어레이와 주변 회로 사이의 위치적 관계를 설명하는 블록도이다.
제6도에서, 제2도에 도시된 것과 동일한 참조문자가 제2도의 참조문자와 동일한 참조문자를 갖는 것에 해당하는 부분을 가리킨다.
제2도에 도시된 바와 같이, 제1실시예의 반도체 기억장치 내에서, 서브디코드 신호 발생회로(SDB11-SDB1m)는 상기 주요 로우 디코더(MRD1-MRDm)가 배치된 영역들 사이에, 또는 상기 주요 로우 디코더와 상기 센스 증폭기 칼럼에 인접한 영역 내에 즉, 상기 블록(BL1-BLm)의 좌측부에 배치된다.
제3실시예의 반도체 기억장치에서, 그것들은 메모리 셀 어레이가 개재되어 주요 로우 디코더(MRD1-MRDm)가 형성된 영역 즉, 상기 메모리 셀 어레이의 블록(BL1-BLm)의 우측부의 부분의 반대 측면에 주변회로가 형성된 주변회로 밴드의 측면에 제공된다.
원래적으로, SA 등의 제어회로는 상기 주요 로우 디코더가 설치된 메모리 셀 어레이의 좌측부의 부분에 설치되며, 따라서 서브디코드 발생회로(SDB11-SDB1m)를 설치할 장소를 보장하는 것이 어렵다.
제3실시예의 반도체 기억장치를 사용하는 효과는 제1실시예의 경우와 동일하며, 상기 서브디코드 신호 발생회로(SDB11-SDB1m)의 배치만이 다르다.
이하, 제7도를 참조하여 본 발명의 제4실시예에 따른 반도체 기억장치에 대해 설명하겠다.
제7도는 본 발명의 제4실시예에 따른 반도체 기억장치의 메모리 셀 어레이와 주변회로 사이의 위치적 관계를 설명하는 도면이다.
제7도에서, 60은 서브디코드 신호를 전달하기 위한 버스를 가리키며, 제2도에서와 동일한 참조문자는 제2도의 동일한 참조문자를 갖는 것에 해당하는 부분을 가리킨다.
상기 버스(60)는 다수의 신호 라인으로 형성된다.
제1실시예의 반도체 기억장치에서, 서브디코드 신호를 전달하기 위한 신호 라인은 상기 센스 증폭기 칼럼(SA1-SAm)에 제공된다.
상기 분할 디코더 시스템에 따른 주요 워드 라인 및 서브 워드 라인의 사용은 주요 워드 라인의 접속부로서 사용되는 제1금속 접속의 피치를 완화시키는데, 주요 워드 라인의 접속부는 메모리 셀 어레이의 각 블록(BL1-BLm) 즉, 주요 워드 라인 공간에 서브디코드 신호를 전달하는 버스(60)를 형성하는 신호 라인의 배치를 가능하게 한다.
예를 들어, 하나의 신호 라인은 하나의 주요 워드 라인 공간에 제공된다.
상기 주요 워드 라인 공간 내의 신호 라인의 위치는 반드시 상기 블록의 끝에 위치할 필요는 없으며, 중간에 설치될 수 있다.
이것은 센스 증폭기 칼럼(SA1-SAm)에 추가 신호 라인을 제공할 필요를 없게 하며, 이것은 센스 증폭기 칼럼(SA1-SAm)의 폭의 증가를 제어한다.
상기 서브디코드 신호를 전달하는 신호 라인의 배치가 유일한 변화이며, 그러므로 제4실시예의 반도체 기억장치를 사용하는 다른 효과는 제1실시예의 경우와 동일하다.
제8도에 도시된 바와 같이, 제1실시예의 반도체 기억장치와 제3실시예의 것 사이의 관계와 비슷하게, 서브디코드 신호 발생회로(SDB11-SDB1m)는 상기 주변회로 밴드의 측면에 설치될 수 있다.
이것은 서브디코드 신호를 전달하기 위한 신호 라인과 서브디코드 발생회로의 배치에서의 제한을 제거하므로 배치에서의 자유도를 증가시키고, 결과적으로 센스 증폭기 제어회로와 같은 다른 제어회로의 배치를 제3실시예와 비슷하게 최적화할 수 있다.
이하, 제9도를 참조하여 본 발명의 제5실시예에 따른 반도체 기억 장치에 대해 상술하겠다.
제9도는 본 발명의 제5실시예에 따른 반도체 기억장치의 메모리 셀 어레이 및 주변회로 사이의 관계를 설명하는 블록도이다.
제9도에서, SDB21-SDB2m은 해당하는 상기 블록(BL1-BLm)에 설치되며 상기 서브디코드 신호 발생회로(SDB11-SDB1m)와 동일한 구조를 갖는 서브디코드 신호 발생회로를, 70과 71은 상기 서브디코드 신호 발생회로(SDB11, SDB21)에 의해 출력되는 서브디코드 신호를 전달하기 위한 버스를 나타내며, 그리고 제2도에서와 동일한 참조문자는 제2도에서 동일한 문자를 갖는 것에 해당하는 부분을 표시한다.
메모리 셀 어레이의 로우 당 메모리 셀의 개수가 증가하고 주요 워드라인이 길어지면, 서브디코드 신호를 전달하기 위한 서브디코드 신호 라인의 부하(상기 주요 워드 라인과 거의 동일한 길이를 갖는다)는 너무 길게 되며, 그래서 상기 서브디코드 신호의 상승과 하강은 그 속도가 느려질 수 있다.
상술한 경우에, 상기 서브디코드 신호를 전달하기 위한 버스(70, 71)는 상기 블록(BL1-BLm)폭과 동일한 길이를 갖는 주요 워드 라인을 갖는 중간에서 둘로 나뉘어지며, 동일한 구조를 갖는 서브디코드 신호 발생회로(SDB11-SDB1m, SDB21-SDB2m)는 상기 버스(70, 71)를 구동하기 위하여 상기 블록의 양측면에 설치된다.
이것은 접속부와 하나의 서브디코드 신호 발생회로에 의해 구동되는 게이트를 반으로 감소시킬 수 있으며, 이로써 상기 서브디코드 신호의 상승과 하강의 속도를 증가시킬 수 있다.
이것은 제2실시예의 반도체 기억장치와 같은 근접 블록들 사이의 서브디코드 신호 발생회로를 공유하는 경우에 적용될 수 있으며, 이것은 상술한 실시예의 경우와 동일한 효과를 갖는다.
제10도에 도시된 바와 같이, 비록 서브디코드 신호를 전달하는 신호라인은 제5실시예에서 나뉘어지지만, 상기 서브디코드 신호는 일측면으로부터 제공될 수 있으며 단지 게이트 부하만이 배치될 수 있다.
제10도에서, SDB31-SDB3m제9도에서 각 블록(BL1-BLm)에 해당하는 서브디코드 신호 발생회로(SDB11-SDB1m)와 서브디코드 신호 발생회로(SDB21-SDB2m)의 조합인 서브디코드 신호 발생회로를, 72와 73은 제9도에서 각각 버스(70, 71)에 해당하는, 서브디코드 신호를 전달하기 위한 버스를 나타낸다.
이 경우에, 각 센스 증폭기 칼럼(SA1-SAm) 내에 설치된 서브디코드 신호를 위한 신호 라인의 개수는 증가하나, 서브디코드 회로의 개수는 감소되며 서브디코드 신호를 전달하기 위한 버퍼의 부하는 분배되고, 속도는 증가될 수 있다.
비록 상기 서브디코드 신호 발생회로가 상기 주요 로우 디코더가 설치된 블록(BL1-BLm)의 좌측부의 부분상의 영역에 설치될지라도, 그들은 상기 블록(BL1-BLm)와 우측부의 부분에 설치될 수 있다.
이하, 제11도를 참조하여 본 발명의 제6실시예에 따른 반도체 기억장치에 대해 설명하겠다.
제11도는 본 발명의 제6실시예에 따른 반도체 기억장치의 메모리 셀 어레이 및 주변회로 사이의 관계를 도시하는 블록도이다.
제11도에서, SDA3-SDA6은 서브디코드 신호를 위한 어드레스를 나타내며, 제9도에서와 동일한 참조문자는 제9도에서의 동일한 참조문자를 갖는 것에 해당하는 것을 나타낸다.
예를 들어, 서브디코드를 위한 어드레스(SDA3, SDA4)와 블록 선택을 위한 어드레스(BS1)는 서브디코드 신호 발생회로(SDB11)에 제공되며, 서브디코드를 위한 어드레스(SDA5, SDA6)와 블록선택을 위한 어드레스(BS1)는 상기 서브디코드 신호 발생회로(SDB21)에 제공된다.
동일한 구조를 갖는 서브디코드 신호 발생회로(SDB11, SDB21)에 다른 신호를 입력하는 것은 단지 요구되는 서브디코드 신호 발생회로가 동작하도록 한다.
이것은 다른 서브디코드 신호 발생회로(SDB12-SDB1m, SDB22, SDB2m)에 대해서 사실이다.
상술한 구조는 존재하는 블록의 측면에 따라서 동일한 로우에 속하는 서브디코드 회로의 활동 및 비활동에 대한 상보적인 제어를 가능하게 한다.
그러므로, 양 측면에 설치되는 서브디코드 신호 발생회로(SDB11, SDS21)를 선택적으로 사용함으로써, 서브디코드 신호의 충전/방전 부하는 분배될 수 있으며, 소비전력은 감소되고 속도는 증가될 수 있다.
제10도에 도시된 바와 같이, 상기 서브디코드 신호 발생회로는 일 측면에 설치될 수 있다.
그것은 제2실시예의 반도체 기억장치와 같은 근접 블록 사이의 서브디코드 신호 발생회로를 공유하는 경우에 적용될 수 있으며, 이것은 동일한 효과를 발생시킨다.
이하, 서브디코드를 위한 어드레스(SDA3-SDA6)에 대해 설명하겠다.
예를 들어, 로우 어드레스의 고위 비트(high order bit)는 상기 블록(BL1-BLm)의 중앙으로부터 어느 한 편의 메모리 셀 즉, 신호 라인(72, 73)에 각각 할당되는 영역 내의 메모리 셀을 선택하는 비트이다. 로우 어드레스의 고위 비트와 제5실시예에서 사용되는 서브디코드를 위한 어드레스(SDA1, SDA2)를 논리곱함으로써, 예를 들어 서브디코드를 위한 어드레스(SDA3, SDA4)를 만들 수 있다.
유사하게, 로우 어드레스의 고위 비트에 반대의 논리값과 제5실시예에서 사용된 예를 들어 어드레스(SDA1, SDS2)를 논리곱함으로써, 예를 들어 서브디코드를 위한 어드레스(SDA5, SDA6)를 만들 수 있다.
이하, 제12도 및 제13도를 참조하여 본 발명의 제7실시예에 따른 반도체 기억장치에 대해 설명하겠다.
제12도는 본 발명의 제7실시예의 반도체 기억장치의 서브디코드 회로의 구조를 도시하는 블록도이다.
제12도에서, Q5는 서브디코드 신호()가 제공되는 제어전극을 갖으며, 그 전류전극의 하나는 주요 워드 라인(MWL)에 연결되고 다른 전류전극은 서브 워드 라인(MWL)에 연결되는 PMOS 트랜지스터를, Q6은 서브디코드 신호(SDS)가 제공되는 제어전극을 갖으며, 그 전류전극의 하나는 주요 워드 라인(MWL)에 연결되고 다른 전류전극은 서브 워드 라인(SWL)에 연결되는 NMOS 트랜지스터를, Q7은 그 전류전극의 하나는 주요 워드 라인()에 연결되고 다른 전류전극은 접지전위(gnd)를 제공하는 전원에 NMOS 트랜지스터를 나타낸다.
표 2는 상기 서브디코더 회로가 동작중 선택된 블록에 속하는 경우와 상기 서브디코더 회로가 동작중 선택되지 않은 블록에 속하는 경우에, 주요 워드 라인과 준비중인 서브디코더 신호(SDS,)(로우 어드레스 스트로브 신호()가 하이 레벨일 때)의 상태를 도시한다.
이하, 제13도를 참조하여 본 회로의 동작에 대해 설명하겠다.
예를 들어, 제16도에 도시된 블록(BL)이 선택된다고 가정한다.
블록(BL)에 해당하는 블록 선택을 위한 어드레스(BS)는 동작 상태에서 로우 레벨에서 하이 레벨로 변한다.
이때에, 선택된 주요 워드 라인(MWL)상의 전압 크기는 gnd에서 Vpp로 바뀐다.
다른 주요 워드 라인(MEL)의 전압 레벨은 gnd를 유지한다.
블록(BL)에 제공되는 서브디코드 신호로서 SDS,, SDS2,가 있다고 또한 가정한다.
그러면, 동작상태에서 전압(Vcc)은 소정 서브디코더 회로를 동작시키는 서브디코더 신호(SDS1)로서 제공되며, 전압(gnd)은 서브디코더 신호(SDS_)로서 제공되고, 서브디코더 신호(SDS2)로서 전압(gnd)은 다른 서브디코더 회로를 비활성 화시키기 위하여 제공되고, 전압(Vpp)은 서브디코더 신호()로서 제공된다.
동일한 신호가 준비 상태인 서브디코더 회로와 서브디코더 회로가 선택되지 않은 블록에 속한 상태인 서브디코더 회로에 제공되고, 서브디코더 회로는 주요 워드 라인 선택된 블록에서 동작중인 경우에 즉, 전압(gnd)이 그 서브디코더 회로의 주요 워드라인(MWL)에 제공되고, 전압(gnd)이 서브디코더 신호(SDS)로서 제공되며, 전압(Vpp)이 서브디코더 신호()로서 제공되는 경우에는 무관하게 서브디코더 신호에 의해 비활성화된다.
이때에, 제12도에 도시된 서브디코더 회로 내에서, 트랜지스터(Q5, Q6)는 불통상태가 되며, 트랜지스터(Q7)는 도통 상태가 된다.
이때에, 전압(gnd)은 트랜지스터(Q7)를 통하여 서브 워드 라인에 제공된다.
이하, 서브디코더 회로에 연결된 주요 워드라인(MWL)이 활성화될 때의 동작에 대해 설명하겠다.
전압(Vcc)은 그 연결된 서브 워드 라인이 동작될 때 서브디코더 회로에 서브디코더 신호(SDS)로서 제공되며, 전압(gnd)은 서브디코더 신호(SDS)로서 제공된다.
이때에, 트랜지스터(Q5, Q6)는 도통 상태가 되고, 트랜지스터(Q7)는 불통 상태가 된다.
따라서 전압(Vpp)은 주요 워드 라인(MWL)으로부터 서브 워드 라인(SWL)에 트랜지스터(Q5, Q6)를 통하여 제공된다.
한편, 그 연결된 서브 워드 라인이 비활성화된 서브디코더 회로로, 전압(gnd)은 서브디코더 신호(SDS)로서 제공되며, 전압(Vpp)은 서브디코더 신호로서 제공된다.
이때에, 트랜지스터(Q5, Q6)는 불통 상태가 되고 트랜지스터(Q7)는 도통 상태가 되며, 전압(gnd)은 서브 워드 라인(SWL)에 트랜지스터(Q7)를 통하여 제공된다.
상기 서브디코더 신호가 서브디코더 회로가 비활성 상태로 연결된 주요 워드 라인(MWL)에 관계없이 서브 워드 라인을 활성화시키는 신호라면 즉, 전압(gnd)이 주요 워드 라인(MWL)에 제공되고, 전압(Vcc)이 서브디코더 신호(SDS)로서 제공되며, 전압(gnd)이 서브디코드 신호()로서 제공되는 되면, 트랜지스터(Q6)는 도통 선택되고, 트랜지스터(Q7)는 불통 상태가 되며, 그래서 전압(gnd)은 주요 워드 라인(MWL)으로부터 서브워드라인(SWL)에 트랜지스터(Q6)를 통해서 제공된다.
제12도에 도시된 구성을 갖는 서브디코드 회로를 사용함으로써, 전압(gnd)은 준비 상태의 전압으로서 메모리 셀 어레이 내에서 서브디코드 신호를 전달하기 위하여 제공되는 신호 라인보다 수가 더 많은 주요워드라인(MWL)에 제공되며, 그래서 누설 전류에 의한 전력 소비는 전압(Vpp)이 주요워드라인에 제공되는 종래의 반도체 기억장치에 비해 감소될 수 있으며, 전압레벨의 감소에 의한 오동작을 방지할 수 있다.
이하, 제14도와 제15도를 참조하여 본 발명의 제8실시예에 따른 반도체 기억장치에 관하여 설명하겠다.
제14도는 본 발명의 제8실시예의 반도체 기억장치의 서브디코드 신호를 변환하기 위한 회로의 구조를 도시하는 회로도이다.
제14도에서, 80은 블록 선택을 위한 어드레스(BS)에 반대되는 논리값을 갖는 신호를 출력하기 위한 부정 게이트를, 81은 상기 부정 게이트(80)의 출력과 표 2에 도시된 서브디코드 신호(SDS)에 해당하는 서브디코드 신호(SDE)를 논리합하기 위한 논리합 게이트를, Q8은 전압(Vpp)이 제공되는 소오스, 상기 논리합 게이트(81)의 출력을 입력받는 게이트, 및 드레인을 갖는 PMOS 트랜지스터를, 82는 서브디코드 신호(SDE)와 블록 선택을 위한 어드레스(BS)를 논리곱하기 위한 논리곱 게이트를, Q9는 전압(Vcc)이 제공되는 소오스, 블록 선택을 위한 어드레스(BS)가 입력되는 게이트, 및 상기 트랜지스터(Q8)의 드레인에 연결된 드레인을 갖는 PMOS 트랜지스터를, Q10은 상기 트랜지스터(Q8)의 드레인에 연결된 드레인, 상기 논리곱 게이트(82)의 출력에 연결된 게이트, 및 접지전압(gnd)이 제공되는 소오스를 갖는 NMOS 트랜지스터를 가리킨다.
이하, 블록 선택을 위한 어드레스(BS)와 신호(SDE)를 활성화시키는 서브디코드 신호는 선택할 때 하이레벨을 갖는다.
제14도에 도시된 모든 논리 게이트는 전압(Vpp)에 의해 구동된다.
제15도는 상기 서브디코드 신호의 상태를 도시하는 타이밍도이다.
상기 서브디코드 회로가 동작중에 선택된 블록에 속할 때와, 상기 서브디코드 회로가 동작중에 선택되지 않은 블록에 속할 때, 표 3은 준비 상태인 경우 즉, 로우 어드레스 스트로브 신호()가 하이레벨일 때 주요 워드 라인과 서브디코드 신호(SDS,)의 상태를 도시한다.
제15도에서, 서브디코드 신호(SDS,)는 선택된 블록에 속하고 활성화되는 서브워드라인에 연결된 서브디코드 회로에 제공되는 신호임을 가정한다.
동작 상태에서, 신호(SDE)를 활성화시키는 서브디코드 회로는 하이 레벨을 갖으며, 블록 선택을 위한 어드레스(BS)는 하이 레벨을 갖고, 단지 트랜지스터(Q10)만이 제14도에 도시된 서브디코드 신호 변환 회로 내에서 도통 상태가 되므로, 전압(gnd)은 서브디코드 신호()로서 출력된다.
서브디코드 신호(SDS2,)는 선택된 블록에 속하나 비활성화된 서브워드라인에 연결된 서브디코드 회로에 제공되는 신호라고 가정한다.
동작 상태에서, 신호(SDE)를 활성화시키는 서브디코드 회로는 로우 레벨이고 블록 선택을 위한 어드레스(BS)는 하이 레벨이 되고, 단지 트랜지스터(Q8)만이 도통 상태가 되므로, 전압(Vpp)이 서브디코드 신호()로서 출력된다.
이때에 전압(Vcc)이 서브디코드 신호()로서 출력되면, 트랜지스터(Q5)는 도통 상태가 되므로, 오동작을 일으킨다.
서브디코드 신호(SDS3,)는 선택되지 않은 블록에 속하는 서브디코드 회로에 제공되는 신호라고 가정한다.
그들은 준비상태의 서브디코드 회로에 제공되는 신호와 동일하다.
동작 상태에서, 블록 선택을 위한 어드레스(BS)는 로우 레벨이 되고, 단지 트랜지스터(Q9)만이 도통 상태가 되므로, 전압(Vcc)은 서브디코드 신호()로서 출력된다.
상술한 바와 같이 구성함으로써, 준비 상태인 신호 라인 상의 전압이 로우 전압(Vcc)을 유지하기 때문에, 전압(Vpp)의 레벨의 감소를 준비 상태에서 방지할 수 있고 전력 소비도 제7실시예의 반도체 기억장치에 비해 제8실시예의 반도체 기억장치에서 더욱 효과적으로 억제할 수 있다.
서브디코드 신호가 블록 선택을 위한 어드레스(BS)에 따라서 변환되므로 전력 소비를 감소하기 위해 특정한 블록을 제외한 블록에 서브디코드 신호()로서 전압(Vcc)이 제공된다 할지라도, 비록 전력 소비가 다소 증가할 지라도, 준비상태의 여부를 제어하는 로우 어드레스 스트로브 신호()를 사용하여 제어될 수 있다.

Claims (16)

  1. 적어도 제1 및 제2블록을 포함하고, 다수의 로우와 다수의 칼럼으로 배열되고 전하를 보존함으로써 정보를 동적으로 저장하기 위한 다수의 메모리 요소와, 상기 다수의 블록의 각각에 설치되며 상기 메모리 요소를 선택하기 위하여 상기 로우에 평행하게 배열되는 다수의 주요워드라인과 다수의 서브워드라인을 갖는 다수의 블록으로 분할되고, 상기 다수의 블록의 각각은 상기 로우에 평행한 제1 및 제2측면과 상기 칼럼에 평행한 제3 및 제4측면을 갖는 메모리 셀 어레이; 상기 다수의 블록중 해당하는 각 블록에 설치되며, 해당하는 상기 블록의 상기 제1측면 또는 상기 제2측면을 면하여 배열된 다수의 센스 증폭기 칼럼; 상기 다수의 블록중 해당하는 각 블록에 설치되며, 해당하는 상기 블록의 상기 제3측면의 면 상에 배열되고, 상기 해당하는 블록에서 상기 다수의 주요워드라인을 선택적으로 활성화시키기 위한 다수의 주요 로우 디코드 수단; 상기 다수의 주요워드라인과 상기 다수의 서브워드라인에 연결되고 상기 메모리 셀 어레이 상에 설치되는 다수의 서브 로우 디코드 수단; 상기 제1 또는 제2측면에 평행하게 설치되며, 상기 다수의 서브 로우 디코드 수단에 연결되어 연결된 상기 서브 로우 디코드 수단을 활성화시키기 위한 선택 신호를 전달하기 위한 다수의 선택신호 라인; 및 상기 선택신호를 전달하기 위한 상기 다수의 선택신호 라인에 연결된 다수의 선택신호 발생수단으로 구성되며, 상기 다수의 주요워드라인은 적어도 상기 제1블록에 설치된 다수의 제1주요워드라인과 상기 제2블록에 설치된 다수의 제2주요워드라인을 포함하고, 상기 다수의 서브워드라인은 최소한 해당하는 상기 다수의 제1주요워드라인에 설치되는 다수의 제1서브워드라인과 다수의 제2서브워드라인 및 해당하는 상기 제2주요워드라인에 설치되는 다수의 제3서브워드라인과 다수의 제4서브워드라인을 포함하며, 상기 다수의 선택신호라인은 최소한 상기 제1블록에 설치되는 다수의 제1선택신호라인과 다수의 제2선택신호라인 및 상기 제2블록에 설치되는 다수의 제3선택신호 라인과 다수의 제4선택신호 라인을 포함하고, 상기 다수의 서브 로우 디코드 수단은 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제1서브워드라인과 상기 다수의 제1선택신호 라인에 연결되는 다수의 제1서브 로우 디코드 수단, 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제2서브워드라인 및 상기 다수의 제2선택신호 라인에 연결되는 다수의 제2서브 로우 디코드 수단, 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기 다수의 제3서브워드라인 및 상기 다수의 제3선택신호 라인에 연결되는 다수의 제3서브 로우 디코드 수단, 및 상기 제2블록에 연결되고 상기 다수의 제2주요워드라인, 상기 다수의 제4서브워드라인 및 상기 다수의 제4선택신호 라인에 연결되는 제4서브 로우 디코드 수단을 적어도 포함하며, 상기 다수의 선택신호 발생수단은 해당하는 상기 제1블록에 설치되고 상기 다수의 제1선택신호 라인에 연결되며, 제1선택신호를 발생하여 출력하기 위한 제1선택신호 발생수단, 해당하는 상기 제1블록에 설치되고 상기 다수의 제2선택신호 라인에 연결되며, 제2선택신호를 발생하여 출력하기 위한 제2선택신호 발생수단, 해당하는 상기 제2블록에 설치되고 상기 다수의 제3선택신호 라인에 연결되며, 제3선택신호를 발생하여 출력하기 위한 제3선택신호 발생수단, 및 해당하는 상기 제2블록에 설치되고 상기 다수의 제4선택신호 라인에 연결되며, 제4선택신호를 발생하여 출력하기 위한 제4선택신호 발생수단을 최소한 포함하고, 상기 다수의 제1주요워드라인의 어느 하나가 활성화될 때, 상기 제1 및 제2서브워드라인이 해당하는 상기 제1 및 제2서브 로우 디코드 수단에 의해 활성화 가능 상태로 놓이며, 그래서 상기 제1 및 제2서브워드라인이 활성화되는 상기 제1블록 내에서 상기 제1 및 제2선택신호의 활성화에 의해 선택되고, 그리고 상기 다수의 제2주요워드라인의 어느 하나가 활성화될 때, 상기 제3 및 제4서브워드라인이 해당하는 상기 제3 및 제4서브 로우 디코드 수단에 의해 활성화 가능 상태로 놓이며, 그래서 상기 제3 및 제4서브워드라인이 활성화되는 상기 제1블록 내에서 상기 제3 및 제3선택신호와 활성화에 의해 선택되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 다수의 선택신호라인은 상기 다수의 센스 증폭기 칼럼 상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 다수의 선택신호 발생수단은 상기 다수의 블록의 상기 제3측면상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 제1 및 제2블록은 서로 근접하여 설치되고, 상기 제2 및 제3선택신호 라인과 상기 제2 및 제3선택신호 발생수단을 공유하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 다수의 선택신호 발생수단은 상기 다수의 블록의 상기 제4측면상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 다수의 선택신호 라인은 상기 메모리 셀 어레이 상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 선택신호 발생수단은 상기 메모리 요소를 선택하기 위하여 어드레스 신호로부터 상기 선택신호를 발생시키는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 어드레스신호는 다수의 블록중에서 일 블록을 특정화하는 블록 선택을 위한 제1어드레스 신호와 그 특정화된 블록 내의 메모리 셀 칼럼이 홀수번째 칼럼인지 또는 짝수번째 칼럼인지를 특정화하는 서브디코드를 위한 제2어드레스 신호를 포함하고, 그리고 상기 다수의 선택신호 발생수단의 각각은 상기 제1어드레스 신호와 상기 제2어드레스 신호로부터 상기 선택신호를 발생하는 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 제1어드레스 신호 및 상기 제2어드레스 신호는 각각 1비트의 정보를 가지고, 상기 다수의 선택신호 발생수단의 각각은 상기 제1어드레스 신호와 상기 제2어드레스 신호를 논리곱하기 위한 논리곱 게이트와, 상기 논리곱 게이트의 출력을 버퍼링하고 그것을 상기 선택 신호 라인으로 전달하는 버퍼수단으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 다수의 서브워드라인은 해당하는 상기 다수의 제1주요워드라인에 설치되는 다수의 제5서브워드라인 및 다수의 제6서브워드라인과 해당하는 상기 다수의 제2주요워드라인에 설치되는 다수의 제7서브워드라인 및 다수의 제8서브워드라인을 더 포함하고, 상기 다수의 선택신호 라인은 상기 제1블록에 설치되는 다수의 제5선택신호 라인 및 다수의 제6선택신호 라인과 상기 제2블록에 설치되는 다수의 제7선택신호 라인 및 다수의 제8선택신호 라인을 더 포함하며, 상기 다수의 서브 로우 디코드 수단은 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제5서브워드라인 및 상기 다수의 제5선택신호 라인에 연결되는 다수의 제5로우 디코드 수단, 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제6서브워드라인 및 상기 다수의 제6선택신호 라인에 연결되는 다수의 제6로우 디코드 수단, 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기 다수의 제7서브워드라인 및 상기 다수의 제7선택신호 라인에 연결되는 다수의 제7로우 디코드 수단, 및 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기 다수의 제8서브워드라인 및 상기 다수의 제8선택신호 라인에 연결되는 다수의 제8로우 디코드 수단을 더 포함하고, 상기 다수의 선택신호 발생수단은 해당하는 상기 제1블록에 설치되고, 상기 다수의 제5선택신호 라인에 연결되며, 상기 제1선택신호와 동등한 제5선택신호를 발생하고 출력하기 위한 제5선택신호 발생수단, 해당하는 상기 제1블록에 설치되고, 상기 다수의 제6선택신호 라인에 연결되며, 상기 제2선택신호와 동등한 제6선택신호를 발생하고 출력하기 위한 제6선택신호 발생수단, 해당하는 상기 제2블록에 설치되고, 상기 다수의 제7선택신호 라인에 연결되며, 상기 제3선택신호와 동등한 제7선택신호를 발생하고 출력하기 위한 제7선택신호 발생수단, 및 해당하는 상기 제2블록에 설치되고, 상기 다수의 제8선택신호 라인에 연결되며, 상기 제4선택신호와 동등한 제8선택신호를 발생하고 출력하기 위한 제8선택신호 발생수단을 더 포함하며, 상기 다수의 제1주요워드라인의 어느 하나가 활성화될 때, 상기 제1 및 제2서브워드라인과 상기 제5 및 제6서브워드라인은 해당하는 상기 제1 및 제2서브 로우 디코드 수단과 상기 제5 및 제6서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서 상기 제1 및 제5서브워드라인과 상기 제2 및 제6서브워드라인의 집합이 활성화되는 상기 제1블록 내에서 상기 제1 및 제2선택신호와 상기 제5 및 제6선택신호에 의해 선택되고, 상기 다수의 제2주요워드라인의 어느 하나가 활성화될 때, 상기 제3 및 제4서브워드라인과 상기 제7 및 제8서브워드라인은 해당하는 상기 제3 및 제4서브 로우 디코드 수단과 상기 제7 및 제8서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서 상기 제3 및 제7서브워드라인과 상기 제4 및 제8서브워드라인의 집합이 활성화되는 상기 제2블록 내에서 상기 제3 및 제4선택신호와 상기 제7 및 제7선택신호에 의해 선택되는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 제1 내지 제4선택신호 발생수단은 상기 제1 및 제2블록의 상기 제3측면 상에 설치되며, 그리고 상기 제5 내지 제8선택신호 발생수단은 상기 제1 및 제2블록의 상기 제4측면 상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  12. 제10항에 있어서, 상기 다수의 선택신호 발생수단은 상기 다수의 블록의 상기 제3측면상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  13. 제1항에 있어서, 상기 다수의 서브워드라인은 해당하는 상기 다수의 제1주요워드라인에 설치되는 다수의 제5서브워드라인 및 다수의 제6서브워드라인과 해당하는 상기 다수의 제2주요워드라인에 설치되는 다수의 제7서브워드라인 및 다수의 제8서브워드라인을 더 포함하고, 상기 다수의 선택신호 라인은 상기 제1블록에 설치되는 다수의 제5선택신호 라인 및 다수의 제6선택신호 라인과 상기 제2블록에 설치되는 다수의 제7선택신호 라인 및 다수의 제8선택신호 라인을 더 포함하며, 상기 다수의 서브 로우 디코드 수단은 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제5서브워드라인 및 상기 다수의 제5선택신호 라인에 연결되는 다수의 제5로우 디코드 수단, 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제6서브워드라인 및 상기 다수의 제6선택신호 라인에 연결되는 다수의 제6로우 디코드 수단, 상기 제2블록에 설치되고 상기 다수의 제3주요워드라인, 상기 다수의 제7서브워드라인 및 상기 다수의 제7선택신호 라인에 연결되는 다수의 제7로우디 코드 수단, 및 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기 다수의 제8서브워드라인 및 상기 다수의 제8선택신호 라인에 연결되는 다수의 제8로우 디코드 수단을 더 포함하고, 상기 다수의 선택신호 발생수단은 해당하는 상기 제1블록에 설치되고, 상기 다수의 제5선택신호 라인에 연결되며, 제5선택신호를 발생하고 출력하기 위한 제5선택신호 발생수단, 해당하는 상기 제1블록에 설치되고, 상기 다수의 제6선택신호 라인에 연결되며, 제6선택신호를 발생하고 출력하기 위한 제6선택신호 발생수단, 해당하는 상기 제2블록에 설치되고, 상기 다수의 제7선택신호 라인에 연결되며, 제7선택신호를 발생하고 출력하기 위한 제7선택신호 발생수단, 및 해당하는 상기 제2블록에 설치되고, 상기 다수의 제8선택신호 라인에 연결되며, 제8선택신호를 발생하고 출력하기 위한 제8선택신호 발생수단을 더 포함하며, 상기 다수의 제1주요워드라인의 어느 하나가 활성화될 때, 상기 제1 및 제2서브워드라인과 상기 제5 및 제6서브워드라인은 해당하는 상기 제1 및 제2서브 로우 디코드 수단과 상기 제5 및 제6서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서 상기 제1, 제2, 제5 및 제6서브워드라인이 활성화되는 상기 제1블록 내에서 상기 제1 및 제2선택신호와 상기 제5 및 제6선택신호에 의해 선택되고, 상기 다수의 제2주요워드라인의 어느 하나가 활성화될 때, 상기 제3 및 제4서브워드라인과 상기 제7 및 제8서브워드라인은 해당하는 상기 제3 및 제4서브 로우 디코드 수단과 상기 제7 및 제8서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서 상기 제3, 제4, 제7 및 제8서브워드라인이 활성화되는 상기 제2블록 내에서 상기 제3 및 제4선택신호와 상기 제7 및 제7선택신호에 의해 선택되는 것을 특징으로 하는 반도체 기억장치.
  14. 제13항에 있어서, 상기 제1 내지 제4선택신호 발생수단은 상기 제1 및 제2블록의 각각의 상기 제3측면 상에 설치되고, 그리고 상기 제5 내지 제8선택신호 발생수단은 상기 제1 및 제2블록의 각각의 제4측면 상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  15. 다수의 로우와 다수의 칼럼으로 설치되며 전하를 보전함으로써 동적으로 정보를 저장하기 위한 다수의 메모리요소; 상기 다수의 메모리 요소가 설치되는 일련의 로우를 선택하지 않기 위하여 제1전압과 선택하기 위하여 제1전압보다 큰 제2전압의 하나가 제공되는 주요워드라인; 상기 제1전압과 상기 제2전압보다 작은 제3전압을 포함하는 2진이 제1서브디코드 신호를 전달하기 위한 제1신호라인; 상기 제1서브디코드 신호의 보수인 논리값을 갖는 제2서브디코드 신호를 전달하기 위한 제2신호라인; 상기 주요워드라인의 활성 상태와 상기 제1 및 제2서브디코드 신호에 응하여 상기 로우의 집합에서 소정의 로우를 선택하기 위한 서브워드라인; 상기 주요워드라인에 연결된 제1전류전극, 상긴 제2신호라인에 연결된 제어전극 및 상기 서브워드라인에 연결된 제2전류전극을 갖는 P 채널의 MOS 트랜지스터; 상기 주요워드라인에 연결된 제1전류전극, 상기 제1신호라인에 연결된 제어전극 및 상기 서브워드라인에 연결된 제2전류전극을 갖는 N 채널의 제1 MOS 트랜지스터; 및 상기 주요워드라인에 연결된 제1전류전극, 상기 제2신호라인에 연결된 제어전극 및 상기 서브워드라인에 연결된 제2전류전극을 갖는 P 채널의 제2 MOS 트랜지스터; 상기 서브워드라인에 연결된 제1전류전극, 상기 제2신호라인에 연결된 제어전극 및 상기 제1전압에 연결된 제2전류전극을 갖는 N 채널의 제3 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 제2신호라인에 제공되는 하이 레벨측 상의 전압이 상기 제2전압과 상기 제3전압의 하나로 선택적으로 결정되는 것을 특징으로 하는 반도체 기억장치.
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