JP2004247044A - ダイナミック型半導体記憶装置 - Google Patents
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Abstract
【課題】 ダイナミック型半導体記憶装置の消費電力の低減及びまたは高速化を図ること。
【解決手段】 メモリセルアレイを構成している各ブロックBL1〜BLmに異なるサブデコード信号を供給する。このサブデコード信号は、各ブロックBL1〜BLmに対応して設けられたサブデコード信号生成回路SDB11〜SDB1mで、各ブロックにそれぞれ与えられるブロック選択用アドレスBS1〜BSmと、サブデコード信号用アドレスSDA1,SDA2とから生成される。ブロック選択用アドレスで指定した一つのブロックのサブデコード回路のみにサブデコード信号を供給して、一つのサブデコード信号生成回路が担うサブデコード回路数及び信号線の長さを削減できる。
【選択図】図2
【解決手段】 メモリセルアレイを構成している各ブロックBL1〜BLmに異なるサブデコード信号を供給する。このサブデコード信号は、各ブロックBL1〜BLmに対応して設けられたサブデコード信号生成回路SDB11〜SDB1mで、各ブロックにそれぞれ与えられるブロック選択用アドレスBS1〜BSmと、サブデコード信号用アドレスSDA1,SDA2とから生成される。ブロック選択用アドレスで指定した一つのブロックのサブデコード回路のみにサブデコード信号を供給して、一つのサブデコード信号生成回路が担うサブデコード回路数及び信号線の長さを削減できる。
【選択図】図2
Description
この発明は、主ワード線と副ワード線とを持ち、メモリセルを選ぶためにワード線を選択的に活性化するデコードを2段階に分けて行う分割デコーダ方式を採用するダイナミック型半導体記憶装置に関し、特に、メモリセルアレイを複数のブロックに分割するとともに各ブロック毎にセンスアンプ列を設けたダイナミック型半導体記憶装置に関するものである。
従来、ワード線の立上がり時定数を小さくする方法の一例として、ワード線を第1アルミ配線層で裏打ちするようなメタル杭打ち方法がある。しかし、微細化が進むにつれて第1アルミ配線ピッチが狭くなり、これを原因とする歩留低下の可能性が増加したため、ワード線のピッチ緩和が重要な技術となっている。
そして、それを実現するための一つの方法として、例えばNEC技報Vol.47No.3/1994、pp69−73に記載されている分割デコーダ方式があり、ワード線のドライバーを分割することで、ワード線の立ち上がり時定数を小さくすることができる。
この方式は、主行デコーダ(以下、MRDという。)によって選択的に活性化される主ワード線とデコードされたサブデコード信号とによって副ワード線を選択する。例えば、主ワード線は、第1メタル配線を使って配線され、サブデコード信号を伝達するための信号線は、例えば第2メタル配線を使って配線され、副ワード線は、トランジスタゲート配線を用いて配線される。そして、副ワード線は、主ワード線とサブデコード信号との状態に応じて副ワード線を駆動するための駆動回路に接続される。主ワード線を駆動するデコーダと副ワード線を駆動する駆動回路とに分けることにより、ワード線の負荷分散が可能となり、高速にワード線を立ち上げることが可能となる。さらにメタル杭打ち方法と比較して、第1メタル配線のピッチは、サブデコード信号のウェイ数が多ければ多い程大きく取ることができる。ここで、ウェイ数は、一つの主ワード線に対して設けられる全ての副ワード線が担うメモリセルアレイの行数に対応する。
ダイナミック・ランダム・アクセス・メモリ(以下、DRAMという。)において、構成するメモリセルの数が増加すると消費電力が大きくなるため、メモリセルアレイを複数のブロックに分割し、分割したブロック毎にセンスアンプを設けて、必要なブロックのみの読み出し動作を行うことができるように構成することがある。
従来の分割デコーダ方式を、メモリセルアレイを複数のブロックに分割する従来のDRAMに適用した場合の予想される構成の一例が図16及び図17である。図16はメモリセルアレイを複数のブロックに分割したDRAMの構成の要部を示すブロック図である。図において、BL1〜BLmは行列配置された複数のメモリセルを含みメモリセルアレイを構成するブロック、MRD1〜MRDmはメモリセルアレイの各ブロックBL1〜BLmにそれぞれ対応して設けられた主行デコーダ、SA1〜SAmはブロックBL1〜BLmにそれぞれ対応して設けられたセンスアンプ列、Bu101はサブデコード信号SDA1を発生する回路とサブデコード回路との好ましくない電気的相互作用を防止するためのバッファ、Bu102はサブデコード信号SDA1の相補信号であるサブデコード信号バーSDA1を発生する回路とサブデコード回路との好ましくない電気的相互作用を防止するためのバッファ、Bu103はサブデコード信号SDA2を発生する回路とサブデコード回路との好ましくない電気的相互作用を防止するためのバッファ、Bu104はサブデコード信号SDA2の相補信号であるサブデコード信号バーSDA2を発生する回路とサブデコード回路との好ましくない電気的相互作用を防止するためのバッファ、201〜204はバッファBu101〜Bu104の出力に接続されるとともにメモリセルアレイ上に配置されてサブデコード信号を伝達する信号線、101はブロックBL1の奇数列に配置された複数のサブデコード回路からなるサブデコード帯、102はブロックBL1の偶数列に配置された複数のサブデコード回路からなるサブデコード帯、111はブロックBL2の奇数列に配置された複数のサブデコード回路からなるサブデコード帯、112はブロックBL2の偶数列に配置された複数のサブデコード回路からなるサブデコード帯である。
複数のブロックBL1〜BLmには、複数列のサブデコード帯が設けられており、各ブロックBL1〜BLmの奇数列のサブデコード帯には、複数組のバッファBu101,Bu102を通してサブデコード信号SDA1,バーSDA1が供給されており、偶数列のサブデコード帯には、複数組のバッファBu103,Bu104を通してサブデコード信号SDA2,バーSDA2が供給されている。従って、各ブロックBL1〜BLmの同じ列のサブデコード帯には、そのブロックが選択状態か非選択状態かということとは無関係に同じサブデコード信号が同時に供給される。
図17は図16に示した複数のブロックのうちのブロック内のサブデコード回路の配置を示すブロック図である。図17において、MWL1〜MWLmは第1から第m番目の主ワード線、SWL1a〜SWL1bはブロックBL1の1行目の複数のメモリセルのうちのいくつかに接続されている副ワード線、SWL2a〜SWL2bはブロックBL1の2行目の複数のメモリセルのうちのいくつかに接続されている副ワード線、D101は主ワード線MWL1と副ワード線SWL1aに接続されるとともにブロックBL1の第1列目のサブデコード帯に属するサブデコード回路、D102は主ワード線MWL1と副ワード線SWL2aとに接続されるとともにブロックBL1の第2列目のサブデコード帯に属するサブデコード回路、D103は主ワード線MWL1と副ワード線SWL1bとに接続されるとともにブロックBL1の第3列目のサブデコード帯に属するサブデコード回路、D104は主ワード線MWL2とブロックBL1の3行目のメモリセルのいくつかに対応する副ワード線に接続されるとともにブロックBL1の第1列目のサブデコード帯に属するサブデコード回路であり、そのたの図16と同一符号のものは図16のその符号で示された部分と同一の部分である。
サブデコード帯の列の数を増加させると、一つのサブデコード回路あたりの副ワード線の長さを短くするとともにメモリセルの数を少なくすることができるが、逆に、サブデコード回路の数が増加して消費電力が多くなり、またサブデコード回路を配置するための領域が大きくなるという弊害が生じる。
主ワード線MWL1〜MWLmは、副ワード線、つまりメモリセル内のトランスファゲートと並行に配置され、副ワード線は主ワード線方向に主ワード線長に対してn−1個に分割されている。この分割された境界部分にサブデコード帯101〜104等が配置される。このサブデコード帯上に主ワード線MWL1〜MWLmと直交するようにサブデコード信号SDA1,バーSDA1,SDA2,バーSDA2を伝達する信号線201〜204等を配置する。主ワード線とサブデコード信号の交差部にサブデコード回路(以下、SRDという。)を配置する。なお、SRDの詳細な構成は、図18に示す。図18において、Q1はサブデコード信号SDSが与えられる一方電流電極、副ワード線SWLに接続された他方電流電極及び主ワード線に接続された制御電極を持つPチャネルMOSトランジスタ、Q2は副ワード線SWLに接続された一方電流電極、主ワード線MWLに接続された制御電極及び接地された他方電流電極を持つNチャネルMOSトランジスタ、Q3は副ワード線SWLに接続された一方電流電極、サブデコード信号バーSDSが与えられる制御電極及び接地された他方電流電極を持つNチャネルMOSトランジスタである。サブデコード回路の動作については、表1に示す。表1において、VPPは電圧VCCよりも高い電圧、gndは接地電圧である。
主ワード線MWLには、活性時に電圧gndが与えられ、非活性時には電圧VPPが与えられる。また、活性時には、サブデコード信号SDSとして電圧VPPが与えられ、サブデコード信号バーSDSとして電圧gndが与えられ、非活性時には、サブデコード信号SDSとして電圧gndが与えられ、サブデコード信号バーSDSとして電圧VCCが与えられる。従って、スタンバイ時には、主ワード線MWLには電圧VPPが与えられ、サブデコード信号SDSとして信号線には電圧gndが与えられ、サブデコード信号バーSDSとして信号線には電圧VCCが与えられる。
主ワード線MWLが活性化されるとき主ワード線には接地電圧gndが与えられ、さらに副ワード線を活性化しようとするためにトランジスタQ1の一方電流電極にはサブデコード信号SDSとして電圧VPPが与えられる。そのため、トランジスタQ1がオン状態になり、副ワード線SWLに電圧VPPを与える。活性時にはサブデコード信号SDSとして高い電圧VPPが与えられるため、サブデコード信号SDSを出力するバッファBu101あるいはBu103の消費電力は、非活性時に電圧VCCをサブデコード信号バーSDSとして出力するバッファBu102あるいはBu104に比べて大きくなる。
主ワード線MWLにはスタンバイ時に電圧VPPを与えなければならないが、主ワード線MWLはメモリセルアレイ内に多数配線されているため、主ワード線MWLからのリーク電流により電圧VPPのレベルを下げる働きが大きくなる。一般的に、電圧VPPは電圧VCCを昇圧して得ている場合が多い。そのような場合、電圧VPPのレベルを保持するために電圧VPPを発生する回路が動作し、スタンバイ電流を増加させる。また、長時間スタンバイ状態が保持された後で、かつ電圧VPPを発生する回路が動作して再び電圧VPPを供給する前、すなわち 電圧VPPのレベルが下がった状態でサブデコード信号SDS,バーSDSが活性化されると誤動作を起こす場合がある。
なお、図16では説明を簡単にするため2ウェイの交互配置型サブデコード構成を示した。この場合、例えば一本の主ワード線MWL1に対して2本の副ワード線SWL1a,SWL2a等が設けられる。ゲートポリシリコンで形成される2本の副ワード線上に第一メタル配線で形成される一本の主ワード線は、そのピッチをメタル杭打ち方法と比較して1/2に緩和できる。また交互配置的にサブデコード信号を配置しているため、一列のサブデコード帯に対して同じサブデコード信号を受けるサブデコード回路のみを配置することができる。
従来の技術を組み合わせて構成される上記のようなDRAMは、アドレスが時分割方式で入力されるため、主ワード線が立ち上がる時期には分割された副ワード線を主ワード線方向に対して一列分すべて活性化しなければならない。そのため、全てのサブデコード信号およびサブデコード回路が動作する。このため副ワード線の分割数が多くなればなるほどサブデコード信号およびサブデコード回路の充放電電流が増大し消費電力が増加するという問題点がある。
また、スタンバイ時に主ワード線からのリーク電流が多くなり、消費電力が大きくなるという問題点がある。
この発明は上記のような問題点を解消するためになされたもので、サブデコード信号を主ワード線と直交した方向から入力するのではなく、主ワード線と並行に入力し、しかもブロックを選択する信号であらかじめデコードした信号とすることにより、主ワード線が選択されるブロックに関連するサブデコード信号およびサブデコード回路のみが充放電され、他のサブデコード回路で充放電することを防ぎ、低消費でワード線を高速に立ち上げると共に、第一メタル配線のピッチ緩和を実現できる分割デコーダ方式のダイナミック型半導体記憶装置を得ることを目的とする。また、スタンバイ時の消費電力が小さなダイナミック型半導体記憶装置を得ることを目的とする。
本発明に係るダイナミック型半導体記憶装置は、複数の行と複数の列に配置され情報を電荷の蓄積によってダイナミックに記憶する複数のメモリ素子と、複数の前記メモリ素子が配置されている行の組の選択を行わないための第1の電圧または選択を行うための前記第1の電圧より高い第2の電圧のいずれかが与えられる主ワード線と、前記第1の電圧と前記第2の電圧より低い第3の電圧からなる2値の第1の副デコード信号を伝達する第1の信号線と、前記第1の副デコード信号に対して相補的な論理値を持つ第2の副デコード信号を伝達する第2の信号線と、前記主ワード線の活性状態並びに前記第1及び第2の副デコード信号に応じて前記行の組の中の所定の行を選択するための副ワード線と、前記主ワード線に接続された一方電流電極、前記第2の信号線に接続された制御電極及び前記副ワード線に接続された他方電流電極を持つPチャネルの第1のMOSトランジスタと、前記主ワード線に接続された一方電流電極、前記第1の信号線に接続された制御電極及び前記副ワード線に接続された他方電流電極を持つNチャネルの第2のMOSトランジスタと、前記副ワード線に接続された一方電流電極、前記第2の信号線に接続された制御電極及び前記第1の電圧に接続された他方電流電極を持つNチャネルの第3のMOSトランジスタとを備えて構成される。
第1の発明における第3のMOSトランジスタは、主ワード線に第1の電圧が与えられ、第1の選択信号線が第3の電圧の時は、非導通状態となり、第2のMOSトランジスタは、この時導通状態となり、副ワード線には第1の電圧が与えられる。主ワード線に第2の電圧が与えられ、第1の選択信号線が第2の電圧の時は、第1のMOSトランジスタが導通状態となるとともに、第3のMOSトランジスタが非導通状態となるため、副ワード線には主ワード線と同じ電圧が与えられ、副ワード線は活性化される。そして、主ワード線に第2の電圧が与えられ、第1の選択信号線が第1の電圧の時は、第1及び第2のトランジスタが非導通状態となり、第3のトランジスタが導通状態となるので、副ワード線は第1の電圧が与えられる。主ワード線がローレベルである状態をスタンバイ状態として用いることができる。
第1の発明のダイナミック型半導体記憶装置によれば、主ワード線に接続された一方電流電極、第2の選択信号線に接続された制御電極及び副ワード線に接続された他方電流電極を持つPチャネルの第1のMOSトランジスタと、主ワード線に接続された一方電流電極、第1の選択信号線に接続された制御電極及び副ワード線に接続された他方電流電極を持つNチャネルの第2のMOSトランジスタと、副ワード線に接続された一方電流電極、第2の選択信号線に接続された制御電極及び第1の電圧に接続された他方電流電極を持つNチャネルの第3のMOSトランジスタとを備えて構成されているので、主ワード線がローレベルである状態をスタンバイ状態として用いることができ、スタンバイ時の消費電力を削減することができるという効果がある。
第2の発明における第2の選択信号線には、高電位側の電圧として、第2の電圧とそれよりも低い第3の電圧のいずれかを選択的に与えることができるので、高い電圧が不必要なときには第2の電圧を使わずに第3の電圧を用いることによってリーク電流を抑え、電圧の低下を緩和することができる。
第2の発明のダイナミック型半導体記憶装置によれば、第2の選択信号線に与えられるハイレベル側の電圧は、第2の電圧あるいは第3の電圧のいずれかに選択的に決定されるので、必要に応じて高電位側の電圧を低く抑えることができ、消費電力を削減することができるという効果がある。
実施例1.
以下、この発明の第1実施例によるダイナミック型半導体記憶装置について図1ないし図3を用いて説明する。図1はこの発明の第1実施例によるダイナミック型半導体記憶装置の構成の概要を示すブロック図である。図1において、1は複数のブロックに分割したメモリセルアレイを有するダイナミック型半導体記憶装置、2はダイナミック型半導体記憶装置1の外部から与えられる制御信号及びクロックに応じてダイナミック型半導体記憶装置1内で使用される内部クロックRow-clk,Col-clkを発生する制御クロック発生回路、3はダイナミック型半導体記憶装置1の外部から入力されたアドレスA1〜AnをクロックRow-clkに応じてダイナミック型半導体記憶装置1内の各部へ分配するためのアドレスバッファ、4はクロックCol-clkに応じてアドレスバッファ3から与えられるアドレスのうちの列アドレスを出力するマルチプレクサ、5はマルチプレクサ4から与えられるアドレスをデコードするための列デコーダ、BL1〜BLmはメモリセルアレイを構成している各ブロック、MRD1〜MRDmはブロックBL1〜BLmに対応して設けられアドレスバッファ3から受けた行アドレスをデコードする行デコーダ、SA1〜SAmはブロックBL1〜BLmに対応して設けられ対応する各ブロックBL1〜BLmのメモリセルの記憶している情報をブロック選択用アドレス及びクロックRow-clkに応じて読み出すための複数のセンスアンプが配置されているセンスアンプ列、6はアドレスバッファ3から与えられるブロック選択用アドレスBS及びサブデコード用アドレスに応じてブロックBL1〜BLmに対してそれぞれ個別のサブデコード信号SDS1〜SDSkを出力するサブデコード信号生成回路群、7はセンスアンプSA1〜SAmから出力される信号をクロックCol-clkに応じてダイナミック型半導体記憶装置1の外部へ出力するためのI/O制御回路である。
以下、この発明の第1実施例によるダイナミック型半導体記憶装置について図1ないし図3を用いて説明する。図1はこの発明の第1実施例によるダイナミック型半導体記憶装置の構成の概要を示すブロック図である。図1において、1は複数のブロックに分割したメモリセルアレイを有するダイナミック型半導体記憶装置、2はダイナミック型半導体記憶装置1の外部から与えられる制御信号及びクロックに応じてダイナミック型半導体記憶装置1内で使用される内部クロックRow-clk,Col-clkを発生する制御クロック発生回路、3はダイナミック型半導体記憶装置1の外部から入力されたアドレスA1〜AnをクロックRow-clkに応じてダイナミック型半導体記憶装置1内の各部へ分配するためのアドレスバッファ、4はクロックCol-clkに応じてアドレスバッファ3から与えられるアドレスのうちの列アドレスを出力するマルチプレクサ、5はマルチプレクサ4から与えられるアドレスをデコードするための列デコーダ、BL1〜BLmはメモリセルアレイを構成している各ブロック、MRD1〜MRDmはブロックBL1〜BLmに対応して設けられアドレスバッファ3から受けた行アドレスをデコードする行デコーダ、SA1〜SAmはブロックBL1〜BLmに対応して設けられ対応する各ブロックBL1〜BLmのメモリセルの記憶している情報をブロック選択用アドレス及びクロックRow-clkに応じて読み出すための複数のセンスアンプが配置されているセンスアンプ列、6はアドレスバッファ3から与えられるブロック選択用アドレスBS及びサブデコード用アドレスに応じてブロックBL1〜BLmに対してそれぞれ個別のサブデコード信号SDS1〜SDSkを出力するサブデコード信号生成回路群、7はセンスアンプSA1〜SAmから出力される信号をクロックCol-clkに応じてダイナミック型半導体記憶装置1の外部へ出力するためのI/O制御回路である。
また、図1において、8はブロックBL1内に設けられた複数のメモリセルのうちの一つ、MWLはそのメモリセル8の属する所定の行の組に対応した主ワード線、SWLは行の組の中のメモリセル8が属する行に対応した副ワード線、9はサブデコード信号と主ワード線の状態とによって副ワード線の活性あるいは非活性を決定するデコード回路、10はデコード回路のうちデコード回路9と同じ列のデコード回路の集合であるサブデコード帯、11はサブデコード帯10のデコード回路にサブデコード信号を伝達するための信号線、12はメモリセル8に接続されたビット線である。
サブデコード信号生成回路群6で発生するサブデコード信号SDS1〜SDSkは、一つの主ワード線がいくつの行を受け持つかによって異なる。例えば、一つの主ワード線が2行のメモリセルを受け持つ2ウェイの分割デコーダ方式の場合、ブロックBL1〜BLmの各々には2種類のサブデコード信号が必要になり、かつ各ブロック毎にサブデコード信号を異ならせるため、メモリセルアレイ全体では、2×m種類のサブデコード信号が必要になる。
このような複数のブロックにメモリセルアレイを分割する構成のダイナミック型半導体記憶装置は、消費電力を抑えるため、ブロックBL1〜BLmのうちの選択されたブロックしか活性状態とせず、他の非選択ブロックは非活性状態となるので、各ブロックに対応する行デコーダMRD1〜MRDmにはブロックの活性あるいは非活性を選択するためのブロック選択用アドレスBSが与えられる。
ここでは、例えば、ブロック選択用アドレスBSとブロックのうちの奇数行を選択するか偶数行を選択するかのアドレスとの論理積とを取ることによって、サブデコード信号SDS1〜SDS2mを生成する。
次に、メモリセルアレイとサブデコード信号生成回路群6と主行デコーダMRD1〜MRDmとセンスアンプ列との関係を図2を用いて説明する。図2はこの発明の第1実施例によるダイナミック型半導体記憶装置において、2ウェイの分割デコーダ方式を用いた場合のメモリセルアレイ及びその周辺の構成を示すブロック図である。図2において、SDB11〜SDB1mはブロックBL1〜BLmに対応して設けられ2ウェイの分割デコーダ方式において図1に示したサブデコード信号生成回路群6を構成するサブデコード信号生成回路、20はサブデコード信号用のアドレスSDA1とブロック選択用のアドレスBS1の論理積を取るためのANDゲート、21はANDゲート20の出力を受けて反対の論理値を持つ信号を出力するNOTゲート、22はANDゲート20の出力を伝達するためのバッファ、23はNOTゲート21の出力を伝達するためのバッファ、24はサブデコード信号用のアドレスSDA2とブロック選択用のアドレスBS1の論理積を取るためのANDゲート、25はANDゲート24の出力を受けて反対の論理値を持つ信号を出力するNOTゲート、26はANDゲート24の出力を伝達するためのバッファ、27はNOTゲート25の出力を伝達するためのバッファ、31はセンスアンプ列SA1の上にブロックBL1の行に平行に配置されバッファ22が出力するサブデコード信号SDS1を伝達するための信号線、32はセンスアンプ列SA1の上にブロックBL1の行に平行に配置されバッファ23が出力するサブデコード信号バーSDS1を伝達するための信号線、33はセンスアンプ列SA1の上にブロックBL1の行に平行に配置されバッファ26が出力するサブデコード信号SDS2を伝達するための信号線、34はセンスアンプ列SA1の上にブロックBL1の行に平行に配置されバッファ27が出力するサブデコード信号バーSDS2を伝達するための信号線、SD1-1〜SD1-nはブロックBL1上にn列設けられたサブデコード帯、SD2-1〜SD2-nはブロックBL2上にn列設けられたサブデコード帯である。
サブデコード信号生成回路SDB12〜SDB1mの回路構成は、サブデコード信号生成回路SDB11と同じである。これらが異なる点は、対応するブロックBL1〜BLmのブロック選択用アドレスBS1〜BSmが与えられる点である。このブロック選択用アドレスBS1〜BSmによって選択されたブロックのみのサブデコード回路が動作するようなサブデコード信号がそれぞれのサブデコード信号生成回路SDB11〜SDB1mで生成される。
従来のダイナミック型半導体記憶装置は、奇数列あるいは偶数列のサブデコード帯に属するすべてのブロックのサブデコード回路に対して同時にサブデコード信号を与えていたため、一度に駆動する信号線及びデコード回路が多く、そのため充放電電流が増加していた。それに対して、第1実施例のダイナミック型半導体記憶装置は、一つのブロック分しかサブデコード信号が充放電しないため消費電力を削減できる。また、サブデコード信号を与えるための駆動回路一つあたりの負荷も分散もされるためサブデコード信号の立上げ及び立ち下げの高速化も図れる。
各ブロックBL1〜BLmの奇数番目のサブデコード帯SD1-1,SD1-3,SD2-1,SD2-3等には、信号線31,32を介してサブデコード信号SDS1,バーSDS1が与えられる。また、偶数番目のサブデコード帯SD1-2,SD1-4,SD2-2,SD2-4等には、信号線33,34を介してサブデコード信号SDS2,バーSDS2が与えられる。
さらに、ブロック内に配置されたサブデコード回路の配置について説明する。図3は図2におけるブロックBL1内のサブデコード回路の配置を示すブロック図である。図3において、D1〜D6はサブデコード回路、MWL1〜MWLiは主ワード線、SWL1a〜SWL3bは副ワード線である。ブロック内の1行目のメモリセルに接続される副ワード線SWL1a,SWL1b等の活性あるいは非活性を制御するサブデコード回路D1,D3は、主ワード線MWL1に接続されるとともにサブデコード信号SDS1,バーSDS1を受ける。一方、ブロック内の2行目の副ワードSWL2a,SWL2b等の活性あるいは非活性を制御するサブデコード回路D2等は、主ワード線MWL1に接続されるとともにサブデコード信号SDS2,バーSDS2を受ける。
主ワード線MWL1が活性化された時、1行目の副ワード線SWL1a,SWL1b等が活性化されるか、2行目の副ワード線SWL2a,SWL2b等が活性化されるかは、奇数番目のサブデコード帯SD1-1,SD1-3等及び偶数番目のサブデコード帯SD1-2等に与えられるサブデコード信号SDS1,バーSDS1及びSDS2,バーSDS2によって決定される。
このように図2及び図3に示したダイナミック型半導体記憶装置は、説明が容易になるように、図16に示したダイナミック型半導体記憶装置と同様に2ウェイ交互配置型サブデコード方式による主副ワード線を備える構成になっているが、4ウェイやそれ以上のウェイ数であっても同様の効果を奏する。
実施例2.
次に、この発明の第2実施例によるダイナミック型半導体記憶装置について図4及び図5を用いて説明する。図4はこの発明の第2実施例によるダイナミック型半導体記憶装置のメモリセルアレイの各ブロックとサブデコード信号との関係を説明するためのブロック図である。また、図5は図4に示したブロックBL1内のサブデコード回路の配置を説明するためのブロック図である。第2実施例によるダイナミック型半導体記憶装置と第1実施例のそれとの相違点は、第2実施例によるサブデコード信号の各ブロックBL1〜BLmへの与え方と第1実施例によるサブデコード信号の与え方の違いである。
次に、この発明の第2実施例によるダイナミック型半導体記憶装置について図4及び図5を用いて説明する。図4はこの発明の第2実施例によるダイナミック型半導体記憶装置のメモリセルアレイの各ブロックとサブデコード信号との関係を説明するためのブロック図である。また、図5は図4に示したブロックBL1内のサブデコード回路の配置を説明するためのブロック図である。第2実施例によるダイナミック型半導体記憶装置と第1実施例のそれとの相違点は、第2実施例によるサブデコード信号の各ブロックBL1〜BLmへの与え方と第1実施例によるサブデコード信号の与え方の違いである。
図4において、SDB101〜SDB10mはサブデコード信号生成回路である。例えば、サブデコード信号生成回路SDB101は、主行デコーダMRD1の上辺側に配置され、ブロック選択用のアドレスBS1とサブデコード信号用のアドレスSDA1との論理積を取るANDゲート40と、ANDゲート40の出力をサブデコード信号としてブロックBL1に伝達するためのバッファ42と、ANDゲート40の出力の反対の論理値を出力するためのNOTゲート41と、NOTゲート41の出力をサブデコード信号としてブロックBL1に伝達するためのバッファ43で構成されている。
サブデコード信号生成回路SDB102は、ブロック選択用のアドレスBS1及びBS2の論理和を取るORゲート44と、ORゲート44の出力とサブデコード信号用のアドレスSDA2との論理積を取るANDゲート45と、ANDゲート45の出力をサブデコード信号としてブロックBL1及びBL2に伝達するためのバッファ48と、ANDゲート45の出力の反対の論理値を出力するためのNOTゲート46と、NOTゲート46の出力をサブデコード信号としてブロックBL1及びBL2に伝達するためのバッファ47で構成されている。
サブデコード信号生成回路SDB103は、ブロック選択用のアドレスBS2及びBS3の論理和を取るORゲート49と、ORゲート49の出力とサブデコード信号用のアドレスSDA1との論理積を取るANDゲート50と、ANDゲート50の出力をサブデコード信号としてブロックBL2及びBL3に伝達するためのバッファ52と、ANDゲート50の出力の反対の論理値を出力するためのNOTゲート51と、NOTゲート51の出力をサブデコード信号としてブロックBL2及びBL3に伝達するためのバッファ53で構成されている。
図5において、SDS1,バーSDS1はサブデコード信号生成回路SDB101が出力するサブデコード信号、SDS2,バーSDS2はサブデコード信号生成回路SDB102が出力するサブデコード信号であり、その他図3と同一符号のものは図3に示したものに相当する部分である。
例えば、ブロックBL1の上辺側のセンスアンプ列SA1上に配置された信号線からサブデコード信号SDS1,バーSDS1を供給し、ブロックBL1の下辺側のセンスアンプ列SA2上に配置された信号線からサブデコード信号SDS2,バーSDA2を供給する。このようにサブデコード信号を供給することで、サブデコード信号SDS2,バーSDS2をブロックBL2にも供給することができ、ビット線方向に走るサブデコード信号を隣りのブロックBL1,BL2で共有化した構成にすることができる。
従って、同じサブデコード信号SDS2,バーSDS2が供給されるサブデコード帯SD12-1,SD12-2等は、ブロックBL1とブロックBL2にまたがることになる。
例えば、ブロックBL2内のメモリセルを選択する場合、ブロック選択用のアドレスBS2によって、サブデコード信号生成回路SDB102,103がサブデコード信号SDS2,バーSDS2,SDS3,バーSDS3を出力可能にする。
これにより、センスアンプ列上に走るサブデコード信号を伝達するための信号線の数を半分にすることができる。それ以外の効果は実施例1に示したダイナミック型半導体記憶装置と同様である。なお、第2実施例では、2ウェイの構成について説明をしたが、4ウェイやそれ以上のウェイ数であっても隣接するブロック間での共有化は可能である。
実施例3.
次に、この発明の第3実施例によるダイナミック型半導体記憶装置について図6を用いて説明する。図6は、この発明の第3実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺回路との位置関係を説明するためのブロック図である。図6において、図2と同一符号のものは、図2の同一符号のものに相当する部分である。図2に示すように、第1実施例によるダイナミック型半導体記憶装置では、サブデコード信号生成回路SDB11〜SDB1mを主行デコーダMRD1〜MRDmが配置される領域間あるいは主行デコーダとセンスアンプ列とに隣接する領域、つまりブロックBL1〜BLmの左辺に配置していた。
次に、この発明の第3実施例によるダイナミック型半導体記憶装置について図6を用いて説明する。図6は、この発明の第3実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺回路との位置関係を説明するためのブロック図である。図6において、図2と同一符号のものは、図2の同一符号のものに相当する部分である。図2に示すように、第1実施例によるダイナミック型半導体記憶装置では、サブデコード信号生成回路SDB11〜SDB1mを主行デコーダMRD1〜MRDmが配置される領域間あるいは主行デコーダとセンスアンプ列とに隣接する領域、つまりブロックBL1〜BLmの左辺に配置していた。
第3実施例によるダイナミック型半導体記憶装置では、メモリセルアレイを挟んで主行デコーダMRD1〜MRDmが形成されている領域とは反対側にあって周辺回路が形成される周辺回路帯側、つまりメモリセルアレイのブロックBL1〜BLmの右辺側に配置する。もともと主行デコーダが配置されているメモリセルアレイの左辺側はSAの制御回路等が配置されており、サブデコード信号生成回路SDB11〜SDB1mを配置するための場所を確保するのが困難な場合がある。サブデコード信号生成回路SDB11〜SDB1mの配置を変えただけであり、第3実施例によるダイナミック型半導体記憶装置を用いる効果は、第1実施例のそれと同様である。
実施例4.
次に、この発明の第4実施例によるダイナミック型半導体記憶装置について図7を用いて説明する。図7は、この発明の第4実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺回路との位置関係を説明するためのブロック図である。図7において、60はサブデコード信号を伝達するためのバスであり、図2と同一符号のものは、図2の同一符号のものに相当する部分である。なお、バス60は複数本の信号線で構成されている。
次に、この発明の第4実施例によるダイナミック型半導体記憶装置について図7を用いて説明する。図7は、この発明の第4実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺回路との位置関係を説明するためのブロック図である。図7において、60はサブデコード信号を伝達するためのバスであり、図2と同一符号のものは、図2の同一符号のものに相当する部分である。なお、バス60は複数本の信号線で構成されている。
第1実施例によるダイナミック型半導体記憶装置ではサブデコード信号を伝達するための信号線をセンスアンプ列SA1〜SAm上に配置していた。分割デコーダ方式に、主副のワード線を用いることにより、主ワード線の配線として用いる第一メタル配線のピッチが緩和されるため、サブデコード信号を伝達するバス60を構成している信号線をメモリセルアレイの各ブロックBL1〜BLm上、つまり主ワード線間に配置することができる。例えば、一つの主ワード線間には一つの信号線を配置すればよい。また、この信号線を配置する主ワード線間の位置はブロックの端でなくてもよく、真ん中であっても良い。これよりセンスアンプ列SA1〜SAm上に余分に信号線を走らせる必要がなくなり、センスアンプ列SA1〜SAmの幅の増加を抑制できる。サブデコード信号伝達用の信号線の配置を変えただけであり、第4実施例によるダイナミック型半導体記憶装置を用いる他の効果は、第1実施例のそれと同様である。
なお、図8に示すように、第1実施例によるダイナミック型半導体記憶装置と第3実施例のそれとの関係と同様に、サブデコード信号生成回路SDB11〜SDB1mを周辺回路帯側、つまりブロックBL1〜BLmの右辺側に配置しても良い。サブデコード信号を伝達するための信号線およびサブデコード信号生成回路の配置に対する制約がなくなり、第3実施例と同様に、レイアウトの自由度が増大してセンスアンプ制御回路等の他の制御回路の配置に対して最適化が図れる。
実施例5.
次に、この発明の第5実施例によるダイナミック型半導体記憶装置について図9を用いて説明する。図9は、この発明のダイナミック型半導体記憶装置のメモリセルアレイとその周辺の回路との関係を説明するためのブロック図である。図9において、SDB21〜SDB2mはブロックBL1〜BLmに対応して設けられサブデコード信号生成回路SDB11〜SDB1mと同様の構成を有するサブデコード信号生成回路、70,71はそれぞれサブデコード信号生成回路SDB11,SDB21が出力するサブデコード信号を伝達するためのバスであり、その他図2と同一符号の部分は図2の同一符号の部分に相当する部分を示す。
次に、この発明の第5実施例によるダイナミック型半導体記憶装置について図9を用いて説明する。図9は、この発明のダイナミック型半導体記憶装置のメモリセルアレイとその周辺の回路との関係を説明するためのブロック図である。図9において、SDB21〜SDB2mはブロックBL1〜BLmに対応して設けられサブデコード信号生成回路SDB11〜SDB1mと同様の構成を有するサブデコード信号生成回路、70,71はそれぞれサブデコード信号生成回路SDB11,SDB21が出力するサブデコード信号を伝達するためのバスであり、その他図2と同一符号の部分は図2の同一符号の部分に相当する部分を示す。
メモリセルアレイの一行あたりのメモリセル数が増加して主ワード線が長くなった場合、サブデコード信号を伝達するための信号線も主ワード線とほぼ同じ長さを有するため、サブデコード信号線の負荷が大きなりすぎてサブデコード信号の立上げ及び立ち下げがおそくなる場合がある。
その場合には、主ワード線はブロックBL1〜BLm幅と同じ長さにして、サブデコード信号を伝達するバス70,71を中央で分割し、同じ構成のサブデコード信号生成回路SDB11〜SDB1mとSDB21〜SDB2mとをブロックBL1〜BLmの左右両辺に配置してバス70,71を駆動する。
これより、一つのサブデコード信号生成回路が駆動する配線及びゲート負荷を半分にできサブデコード信号の立上げ及び立ち下げの高速化が図れる。また、第2実施例によるダイナミック型半導体記憶装置のように隣接するブロックでサブデコード信号生成回路を共有するような場合に対しても適用でき、上記実施例と同様の効果が得られる。
なお、図10に示すように、第5実施例ではサブデコード信号を伝達する信号線を分割したが、片側からサブデコード信号を供給してゲート負荷のみを分配するようにしても良い。図10において、SDB31〜SDB3mはそれぞれ各ブロックBL1〜BLmに対応する図9に示したサブデコード信号生成回路SDB11〜SDB1mとサブデコード信号生成回路SDB21〜SDB2mをあわせたサブデコード信号生成回路、72,73はそれぞれ図9に示したバス70,71に相当するサブデコード信号を伝達するためのバスである。この場合、各センスアンプ列SA1〜SAmに配線されるサブデコード信号用の信号線の数は増加するが、サブデコード回路の数を減らし、サブデコード信号を伝達するためのバッファの負荷を分散をしている分だけ高速化が図れる。ここでは、ブロックBL1〜BLmの左辺側の主行デコーダが設けられている領域にサブデコード信号生成回路を配置したが、ブロックBL1〜BLmの右辺側に配置しても良い。
実施例6.
次に、この発明の第6実施例によるダイナミック型半導体記憶装置について図11を用いて説明する。図11はこの発明の第6実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺の回路との関係を示すブロック図である。図11において、SDA3〜SDA6はサブデコード信号用アドレスであり、その他図9と同一符号のものは図9の同一符号の部分に相当する部分である。
次に、この発明の第6実施例によるダイナミック型半導体記憶装置について図11を用いて説明する。図11はこの発明の第6実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺の回路との関係を示すブロック図である。図11において、SDA3〜SDA6はサブデコード信号用アドレスであり、その他図9と同一符号のものは図9の同一符号の部分に相当する部分である。
例えば、サブデコード信号生成回路SDB11には、サブデコード用アドレスSDA3,SDA4とブロック選択用アドレスBS1が与えられるが、サブデコード信号生成回路SDB21にはサブデコード用アドレスSDA5,SDA6とブロック選択用アドレスBS1が与えられる。
同じ構成のサブデコード信号生成回路SDB11とSDB21に異なる信号を入れることで、必要なサブデコード信号生成回路だけを動作させる。他のサブデコード信号生成回路SDB12〜SDB1m,SDB22〜SDB2mについても同様である。このように構成することによって、同じ行に属するサブデコード回路でもブロックの左右どちらの辺の側にあるかによって活性及び非活性を相補的に制御することが可能となる。そのため、両側に配置されたサブデコード信号生成回路SDB11とSDB21とを選択的に使用して、サブデコード信号の充放電負荷を分散するとともに、低消費電力化、高速化を図ることができる。なお、図10に示すように片側にサブデコード信号生成回路配置することもできる。また、第2実施例によるダイナミック型半導体記憶装置のように隣接するブロックでサブデコード信号生成回路を共有するような場合に対しても適用でき、同様の効果が得られる。
次に、サブデコード用アドレスSDA3〜SDA6について説明する。例えば、ロウアドレスの上位ビットがブロックBL1〜BLmの中央から左右いずれかのメモリセル、つまり信号線72、73がそれぞれ分担する領域のメモリセルを選択するビットであるとする。そのロウアドレスの上位ビットと例えば第5実施例で用いたサブデコード用アドレスSDA1,SDA2との論理積を取ることによってサブデコード用アドレスSDA3,SDA4を生成することができる。同様に、ロウアドレスの上位ビットの反対の論理値と例えば第5実施例で用いたサブデコード用アドレスSDA1,SDA2との論理積を取ることによってサブデコード用アドレスSDA5,SDA6を生成することができる。
実施例7.
次に、この発明の第7実施例によるダイナミック型半導体記憶装置について図12及び図13を用いて説明する。図12はこの発明の第7実施例によるダイナミック型半導体記憶装置のサブデコード回路の構成を示すブロック図である。図12において、Q5はサブデコード信号バーSDSが与えられる制御電極と主ワード線MWLに接続された一方電流電極と副ワード線SWLに接続された他方電流電極とを持つPMOSトランジスタ、Q6はサブデコード信号SDSが与えられる制御電極と主ワード線MWLに接続された一方電流電極と副ワード線SWLに接続された他方電流電極とを持つNMOSトランジスタ、Q7は副ワード線SWLに接続された一方電流電極とサブデコード信号バーSDSが与えられる制御電極と接地電位gndを与える電源に接続された他方電流電極とを持つNMOSトランジスタである。
次に、この発明の第7実施例によるダイナミック型半導体記憶装置について図12及び図13を用いて説明する。図12はこの発明の第7実施例によるダイナミック型半導体記憶装置のサブデコード回路の構成を示すブロック図である。図12において、Q5はサブデコード信号バーSDSが与えられる制御電極と主ワード線MWLに接続された一方電流電極と副ワード線SWLに接続された他方電流電極とを持つPMOSトランジスタ、Q6はサブデコード信号SDSが与えられる制御電極と主ワード線MWLに接続された一方電流電極と副ワード線SWLに接続された他方電流電極とを持つNMOSトランジスタ、Q7は副ワード線SWLに接続された一方電流電極とサブデコード信号バーSDSが与えられる制御電極と接地電位gndを与える電源に接続された他方電流電極とを持つNMOSトランジスタである。
スタンバイ時(ローアドレスストローブ信号バーRASがハイレベルの時)、動作時において選択されたブロックにサブデコード回路が属していた時及び動作時において選択されなかったブロックにサブデコード回路が属していた時の主ワード線及びサブデコード信号SDS、バーSDSそれぞれの状態を表2に示す。
次に、この回路の動作について図13を用いて説明する。例えば、ここで図16に示すブロックBL2が選択されているものとする。ブロックBL2に対応するブロック選択用アドレスBS2が、動作状態において、ローレベルからハイレベルに変化する。このとき、選択された主ワード線MWLの電圧のレベルはgndからVPPに変化する。それ以外の主ワード線MWLの電圧のレベルはgndのままである。また、ブロックBL2に供給されているサブデコード信号として、SDS1,バーSDS1,SDS2,バーSDS2があるものとする。そして、動作状態において、所定のサブデコード回路を活性化するためにサブデコード信号SDS1として電圧VCCが与えられ、サブデコード信号バーSDS1として電圧gndが与えられ、その他のサブデコード回路を非活性にするためサブデコード信号SDS2として電圧gndが与えられ、サブデコード信号バーSDS2として電圧Vppが与えられる。
スタンバイ状態、非選択ブロックに属するサブデコード回路及び選択されたブロックの主ワード線が活性であるにも関わらずサブデコード信号により非活性にされるサブデコード回路には、同じ信号が与えられ、つまり、そのサブデコード回路の主ワード線MWLには電圧gndが、サブデコード信号SDSとして電圧gndが、サブデコード信号バーSDSとして電圧VPPが与えられる。このとき図12に示したサブデコード回路では、トランジスタQ5、Q6が非導通状態となり、トランジスタQ7が導通状態となる。この時、副ワード線SWLにはトランジスタQ7を通して電圧gndが与えられている。
次に、サブデコード回路が接続している主ワード線MWLが活性化されて電圧VPPが与えられたときの動作について説明する。接続されている副ワード線が活性化されるサブデコード回路には、サブデコード信号SDSとして電圧VCCが、サブデコード信号バーSDSとして電圧gndが与えられる。この時、トランジスタQ5、Q6が導通状態となり、トランジスタQ7が非導通状態となる。そのため、トランジスタQ5、Q6を通して主ワード線MWLから副ワード線SWLに電圧VPPが供給される。一方、接続されている副ワード線が活性化されないサブデコード回路には、サブデコード信号SDSとして電圧gndが、サブデコード信号として電圧VPPが与えられる。この時、トランジスタQ5、Q6が非導通状態となり、トランジスタQ7が導通状態となるため、トランジスタQ7を通して副ワード線SWLには電圧gndが供給される。
サブデコード回路が接続している主ワード線MWLが非活性であるにも関わらずサブデコード信号が副ワード線を活性化しようとする信号である場合、つまり、主ワード線MWLには電圧gndが与えられ、サブデコード信号SDSとして電圧VCCが、サブデコード信号バーSDSとして電圧gndが与えられている場合、トランジスタQ6が導通状態となり、トランジスタQ7が非導通状態となるため、主ワード線MWLからトランジスタQ6を通して副ワード線SWLに電圧gndが与えられる。
図12に示すような構成のサブデコード回路を用いることで、メモリセルアレイ内にサブデコード信号を伝達するために配線されている信号線よりも多数配線されている主ワード線MWLにスタンバイ時の電圧として電圧gndが与えられるため、主ワード線に電圧VPPを与えていた従来のダイナミック型半導体記憶装置に比べてリーク電流による消費電力を削減でき、電圧レベルの低下に伴う誤動作を防止することができる。
実施例8.
次に、この発明の第8実施例によるダイナミック型半導体記憶装置について図14及び図15を用いて説明する。図14はこの発明の第8実施例によるダイナミック型半導体記憶装置のサブデコード信号を変換する回路の構成を示す回路図である。図14において、80はブロック選択用アドレスBSの反対の論理値を持つ信号を出力するNOTゲート、81はNOTゲート80の出力と表2に示したサブデコード信号SDSに対応するサブデコード信号SDEとの論理和を取るORゲート、Q8は電圧VPPが与えられるソースとORゲート81の出力を受けるゲートとドレインを持つPMOSトランジスタ、82はサブデコード信号SDEとブロック選択用アドレスBSとの論理積を取るANDゲート、Q9は電圧VCCが与えられるソースとブロック選択用アドレスBSが与えられるゲートとトランジスタQ8のドレインに接続されたドレインとを持つPMOSトランジスタ、Q10はトランジスタQ8のドレインに接続されたドレインとANDゲート82の出力に接続されたゲートと接地電圧gndが与えられるソースとを持つNMOSトランジスタである。トランジスタQ8のドレインからサブデコード信号バーSDSが出力される。ここで、ブロック選択用アドレスBS及びサブデコード回路活性化信号SDEは選択時にハイレベルとなる。なお、図14に示した論理ゲートは全て電圧VPPで駆動される。
次に、この発明の第8実施例によるダイナミック型半導体記憶装置について図14及び図15を用いて説明する。図14はこの発明の第8実施例によるダイナミック型半導体記憶装置のサブデコード信号を変換する回路の構成を示す回路図である。図14において、80はブロック選択用アドレスBSの反対の論理値を持つ信号を出力するNOTゲート、81はNOTゲート80の出力と表2に示したサブデコード信号SDSに対応するサブデコード信号SDEとの論理和を取るORゲート、Q8は電圧VPPが与えられるソースとORゲート81の出力を受けるゲートとドレインを持つPMOSトランジスタ、82はサブデコード信号SDEとブロック選択用アドレスBSとの論理積を取るANDゲート、Q9は電圧VCCが与えられるソースとブロック選択用アドレスBSが与えられるゲートとトランジスタQ8のドレインに接続されたドレインとを持つPMOSトランジスタ、Q10はトランジスタQ8のドレインに接続されたドレインとANDゲート82の出力に接続されたゲートと接地電圧gndが与えられるソースとを持つNMOSトランジスタである。トランジスタQ8のドレインからサブデコード信号バーSDSが出力される。ここで、ブロック選択用アドレスBS及びサブデコード回路活性化信号SDEは選択時にハイレベルとなる。なお、図14に示した論理ゲートは全て電圧VPPで駆動される。
図15はサブデコード信号の状態を示すタイミングチャートである。スタンバイ時(ローアドレスストローブ信号バーRASがハイレベルの時)、動作時において選択されたブロックにサブデコード回路が属していた時及び動作時において選択されなかったブロックにサブデコード回路が属していた時の主ワード線及びサブデコード信号SDS、バーSDSそれぞれの状態を表3に示す。
図15において、サブデコード信号SDS1,バーSDS1は選択されたブロック内に属するとともに活性化すべき副ワード線に接続されたサブデコード回路に与えられる信号であるものとする。動作状態において、サブデコード回路活性化信号SDEがハイレベル、ブロック選択用アドレスBSがハイレベルとなり、図14に示したサブデコード信号変換回路において、トランジスタQ10のみが導通状態となるため、サブデコード信号バーSDS1として電圧gndが出力される。
サブデコード信号SDS2,バーSDS2は選択されたブロック内に属するが非活性とすべき副ワード線に接続されたサブデコード回路に与えられる信号であるものとする。動作状態において、サブデコード回路活性化信号SDEがローレベルでブロック選択用アドレスBSがハイレベルになり、トランジスタQ8のみが導通状態となって電圧VPPがサブデコード信号バーSDS2として出力される。この時、サブデコード信号バーSDS2として電圧VCCを出力したのでは、トランジスタQ5が導通状態となって誤動作を起こす。
サブデコード信号SDS3,バーSDS3は非選択のブロック内に属するサブデコード回路に与えられる信号であるものとする。スタンバイ時のサブデコード回路に与えられる信号と同じである。動作状態において、ブロック選択用アドレスBSがローレベルになり、トランジスタQ9のみが導通状態となって電圧VCCがサブデコード信号バーSDSとして出力される。
以上のように構成することによって、第7実施例によるダイナミック型半導体記憶装置に比べて第8実施例によるそれは、スタンバイ時の信号線の電圧を低い電圧VCCに維持すればよいので、スタンバイ時に電圧VPPのレベルの低下を防止することができるとともに消費電力を抑えることができる効果が大きくなる。ここでは、ブロック選択用アドレスBSに応じてサブデコード信号を変換しているので、特定のブロック以外はサブデコード信号バーSDSとして電圧VCCを与えられ消費電力が抑えられるが、消費電力の多少の増加はあるが、スタンバイか否かを制御するローアドレスストローブ信号バーRASを用いて制御しても良い。
1 ダイナミック型半導体記憶装置、2 制御クロック発生回路、3 アドレスバッファ、4 マルチプレクサ、5 列デコーダ、6 サブデコード信号生成回路群、BL1〜BLm ブロック、SA1〜SAm センスアンプ列、MRD1〜MRDm 主行デコーダ、SDB11〜SDB1m サブデコード信号生成回路。
Claims (2)
- 複数の行と複数の列に配置され情報を電荷の蓄積によってダイナミックに記憶する複数のメモリ素子と、
複数の前記メモリ素子が配置されている行の組の選択を行わないための第1の電圧または選択を行うための前記第1の電圧より高い第2の電圧のいずれかが与えられる主ワード線と、
前記第1の電圧と前記第2の電圧より低い第3の電圧からなる2値の第1の副デコード信号を伝達する第1の信号線と、
前記第1の副デコード信号に対して相補的な論理値を持つ第2の副デコード信号を伝達する第2の信号線と、
前記主ワード線の活性状態並びに前記第1及び第2の副デコード信号に応じて前記行の組の中の所定の行を選択するための副ワード線と、
前記主ワード線に接続された一方電流電極、前記第2の信号線に接続された制御電極及び前記副ワード線に接続された他方電流電極を持つPチャネルの第1のMOSトランジスタと、
前記主ワード線に接続された一方電流電極、前記第1の信号線に接続された制御電極及び前記副ワード線に接続された他方電流電極を持つNチャネルの第2のMOSトランジスタと、
前記副ワード線に接続された一方電流電極、前記第2の信号線に接続された制御電極及び前記第1の電圧に接続された他方電流電極を持つNチャネルの第3のMOSトランジスタと
を備える、ダイナミック型半導体記憶装置。 - 前記第2の信号線に与えられるハイレベル側の電圧は、前記第2の電圧あるいは前記第3の電圧のいずれかに選択的に決定されることを特徴とする、請求項1記載のダイナミック型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004126699A JP2004247044A (ja) | 2004-04-22 | 2004-04-22 | ダイナミック型半導体記憶装置 |
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---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2004247044A true JP2004247044A (ja) | 2004-09-02 |
Family
ID=33028621
Family Applications (1)
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Country Status (1)
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---|---|
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Date | Code | Title | Description |
---|---|---|---|
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|
A131 | Notification of reasons for refusal |
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|
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