JP4416725B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置 Download PDFInfo
- Publication number
- JP4416725B2 JP4416725B2 JP2005334033A JP2005334033A JP4416725B2 JP 4416725 B2 JP4416725 B2 JP 4416725B2 JP 2005334033 A JP2005334033 A JP 2005334033A JP 2005334033 A JP2005334033 A JP 2005334033A JP 4416725 B2 JP4416725 B2 JP 4416725B2
- Authority
- JP
- Japan
- Prior art keywords
- sub
- word line
- signal
- decode
- main word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
以下、この発明の第1実施例によるダイナミック型半導体記憶装置について図1ないし図3を用いて説明する。図1はこの発明の第1実施例によるダイナミック型半導体記憶装置の構成の概要を示すブロック図である。図1において、1は複数のブロックに分割したメモリセルアレイを有するダイナミック型半導体記憶装置、2はダイナミック型半導体記憶装置1の外部から与えられる制御信号及びクロックに応じてダイナミック型半導体記憶装置1内で使用される内部クロックRow-clk,Col-clkを発生する制御クロック発生回路、3はダイナミック型半導体記憶装置1の外部から入力されたアドレスA1〜AnをクロックRow-clkに応じてダイナミック型半導体記憶装置1内の各部へ分配するためのアドレスバッファ、4はクロックCol-clkに応じてアドレスバッファ3から与えられるアドレスのうちの列アドレスを出力するマルチプレクサ、5はマルチプレクサ4から与えられるアドレスをデコードするための列デコーダ、BL1〜BLmはメモリセルアレイを構成している各ブロック、MRD1〜MRDmはブロックBL1〜BLmに対応して設けられアドレスバッファ3から受けた行アドレスをデコードする行デコーダ、SA1〜SAmはブロックBL1〜BLmに対応して設けられ対応する各ブロックBL1〜BLmのメモリセルの記憶している情報をブロック選択用アドレス及びクロックRow-clkに応じて読み出すための複数のセンスアンプが配置されているセンスアンプ列、6はアドレスバッファ3から与えられるブロック選択用アドレスBS及びサブデコード用アドレスに応じてブロックBL1〜BLmに対してそれぞれ個別のサブデコード信号SDS1〜SDSkを出力するサブデコード信号生成回路群、7はセンスアンプSA1〜SAmから出力される信号をクロックCol-clkに応じてダイナミック型半導体記憶装置1の外部へ出力するためのI/O制御回路である。
次に、この発明の第2実施例によるダイナミック型半導体記憶装置について図4及び図5を用いて説明する。図4はこの発明の第2実施例によるダイナミック型半導体記憶装置のメモリセルアレイの各ブロックとサブデコード信号との関係を説明するためのブロック図である。また、図5は図4に示したブロックBL1内のサブデコード回路の配置を説明するためのブロック図である。第2実施例によるダイナミック型半導体記憶装置と第1実施例のそれとの相違点は、第2実施例によるサブデコード信号の各ブロックBL1〜BLmへの与え方と第1実施例によるサブデコード信号の与え方の違いである。
次に、この発明の第3実施例によるダイナミック型半導体記憶装置について図6を用いて説明する。図6は、この発明の第3実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺回路との位置関係を説明するためのブロック図である。図6において、図2と同一符号のものは、図2の同一符号のものに相当する部分である。図2に示すように、第1実施例によるダイナミック型半導体記憶装置では、サブデコード信号生成回路SDB11〜SDB1mを主行デコーダMRD1〜MRDmが配置される領域間あるいは主行デコーダとセンスアンプ列とに隣接する領域、つまりブロックBL1〜BLmの左辺に配置していた。
次に、この発明の第4実施例によるダイナミック型半導体記憶装置について図7を用いて説明する。図7は、この発明の第4実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺回路との位置関係を説明するためのブロック図である。図7において、60はサブデコード信号を伝達するためのバスであり、図2と同一符号のものは、図2の同一符号のものに相当する部分である。なお、バス60は複数本の信号線で構成されている。
次に、この発明の第5実施例によるダイナミック型半導体記憶装置について図9を用いて説明する。図9は、この発明のダイナミック型半導体記憶装置のメモリセルアレイとその周辺の回路との関係を説明するためのブロック図である。図9において、SDB21〜SDB2mはブロックBL1〜BLmに対応して設けられサブデコード信号生成回路SDB11〜SDB1mと同様の構成を有するサブデコード信号生成回路、70,71はそれぞれサブデコード信号生成回路SDB11,SDB21が出力するサブデコード信号を伝達するためのバスであり、その他図2と同一符号の部分は図2の同一符号の部分に相当する部分を示す。
次に、この発明の第6実施例によるダイナミック型半導体記憶装置について図11を用いて説明する。図11はこの発明の第6実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺の回路との関係を示すブロック図である。図11において、SDA3〜SDA6はサブデコード信号用アドレスであり、その他図9と同一符号のものは図9の同一符号の部分に相当する部分である。
次に、この発明の第7実施例によるダイナミック型半導体記憶装置について図12及び図13を用いて説明する。図12はこの発明の第7実施例によるダイナミック型半導体記憶装置のサブデコード回路の構成を示すブロック図である。図12において、Q5はサブデコード信号バーSDSが与えられる制御電極と主ワード線MWLに接続された一方電流電極と副ワード線SWLに接続された他方電流電極とを持つPMOSトランジスタ、Q6はサブデコード信号SDSが与えられる制御電極と主ワード線MWLに接続された一方電流電極と副ワード線SWLに接続された他方電流電極とを持つNMOSトランジスタ、Q7は副ワード線SWLに接続された一方電流電極とサブデコード信号バーSDSが与えられる制御電極と接地電位gndを与える電源に接続された他方電流電極とを持つNMOSトランジスタである。
次に、この発明の第8実施例によるダイナミック型半導体記憶装置について図14及び図15を用いて説明する。図14はこの発明の第8実施例によるダイナミック型半導体記憶装置のサブデコード信号を変換する回路の構成を示す回路図である。図14において、80はブロック選択用アドレスBSの反対の論理値を持つ信号を出力するNOTゲート、81はNOTゲート80の出力と表2に示したサブデコード信号SDSに対応するサブデコード信号SDEとの論理和を取るORゲート、Q8は電圧VPPが与えられるソースとORゲート81の出力を受けるゲートとドレインを持つPMOSトランジスタ、82はサブデコード信号SDEとブロック選択用アドレスBSとの論理積を取るANDゲート、Q9は電圧VCCが与えられるソースとブロック選択用アドレスBSが与えられるゲートとトランジスタQ8のドレインに接続されたドレインとを持つPMOSトランジスタ、Q10はトランジスタQ8のドレインに接続されたドレインとANDゲート82の出力に接続されたゲートと接地電圧gndが与えられるソースとを持つNMOSトランジスタである。トランジスタQ8のドレインからサブデコード信号バーSDSが出力される。ここで、ブロック選択用アドレスBS及びサブデコード回路活性化信号SDEは選択時にハイレベルとなる。なお、図14に示した論理ゲートは全て電圧VPPで駆動される。
Claims (2)
- 各々が、複数の行および列に配置された複数のメモリセルと前記複数のメモリセルの行に対応して設けられた複数の主ワード線と前記複数の主ワード線の各々に対応して複数設けられた複数の副ワード線を含み、前記複数のメモリセルの列方向に順に配設された第1、第2、および第3のメモリブロック、
前記第1および第2のメモリブロックの間に設けられた第1のセンスアンプ列、
前記第2および第3のメモリブロックの間に設けられた第2のセンスアンプ列、
前記第1、第2および第3のメモリブロック各々に対応して設けられ、前記対応するメモリブロック内の前記複数の主ワード線を選択的に活性化する第1、第2および第3の主行デコード手段、
アドレス信号に応じて主ワード線に対応する複数の副ワード線の内の活性化させる副ワード線を選択する複数の選択信号を生成する複数の選択信号生成手段、
各メモリブロック上に配置され、前記主ワード線と前記選択信号により選択された副ワード線を活性化する複数の副デコード手段、および、
各々が各メモリブロック間に前記主ワード線に並行に延在する第1の配線部と前記第1の配線部から分岐して前記第1の配線部を挟む2つのメモリブロック上を前記第1の配線部と交差する方向に延在する複数の第2の配線部を有し、前記第1の配線部から前記第2の配線部を介して対応のメモリブロックの対応の副デコード手段に前記選択信号を供給する複数の選択信号線を含み、
前記第2のメモリブロック上に配設される前記複数の第2の配線部は、複数の選択信号の内前記第1のセンスアンプ列側の第1の配線部から供給される第1の選択信号を伝達するものと前記第2のセンスアンプ列側の第1の配線部から供給される第2の選択信号を伝達するものを有するダイナミック型半導体記憶装置。 - 各々が、複数の行および列に配置された複数のメモリセルと前記複数のメモリセルの行に対応して設けられた複数の主ワード線と前記複数の主ワード線の各々に対応して複数設けられた複数の副ワード線を含み、前記複数のメモリセルの列方向に順に配設された第1、第2、および第3のメモリブロック、
前記第1および第2のメモリブロックの間に設けられた第1のセンスアンプ列、
前記第2および第3のメモリブロックの間に設けられた第2のセンスアンプ列、
前記第1、第2および第3のメモリブロック各々に対応して設けられ、前記対応するメモリブロック内の前記複数の主ワード線を選択的に活性化する第1、第2および第3の主行デコード手段、
アドレス信号に応じて主ワード線に対応する複数の副ワード線の内の活性化させる副ワード線を選択する複数の選択信号を生成する複数の選択信号生成手段、
各メモリブロック上に配置され、前記主ワード線と前記選択信号により選択された副ワード線を活性化する複数の副デコード手段を含み、
前記複数の副デコード手段は、対応のメモリブロック上に前記主ワード線と交差する方向に複数の列を成して配置され、さらに、副デコード手段の各列間には前記副ワード線が配置されており、
前記複数の選択信号の内前記第2のメモリブロックの副ワード線を選択する選択信号は、前記第1メモリブロックと前記第2メモリブロック間に前記主ワード線に並行に延在する第1の選択信号線と、前記第3メモリブロックと前記第2メモリブロック間に前記主ワード線に並行に延在する第2の選択信号線とにより前記第2のメモリブロックに供給され、
前記第2のメモリブロック上の複数の副デコード手段の列は、前記第1の選択信号線から前記主ワード線と交差する方向に分岐した信号配線により選択信号が供給される第1の副デコード手段の列と、前記第2の選択信号線から前記主ワード線と交差する方向に分岐した信号配線により選択信号が供給され前記第1の副デコード手段の列とは異なる第2の副デコード手段の列を含むダイナミック型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005334033A JP4416725B2 (ja) | 2005-11-18 | 2005-11-18 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005334033A JP4416725B2 (ja) | 2005-11-18 | 2005-11-18 | ダイナミック型半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00192095A Division JP3781793B2 (ja) | 1995-01-10 | 1995-01-10 | ダイナミック型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006099958A JP2006099958A (ja) | 2006-04-13 |
JP4416725B2 true JP4416725B2 (ja) | 2010-02-17 |
Family
ID=36239565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005334033A Expired - Lifetime JP4416725B2 (ja) | 2005-11-18 | 2005-11-18 | ダイナミック型半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4416725B2 (ja) |
-
2005
- 2005-11-18 JP JP2005334033A patent/JP4416725B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2006099958A (ja) | 2006-04-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3781793B2 (ja) | ダイナミック型半導体記憶装置 | |
US9653143B2 (en) | Apparatuses including memory section control circuits with global drivers | |
US5506816A (en) | Memory cell array having compact word line arrangement | |
US8593883B2 (en) | Semiconductor memory device and driving method thereof | |
US9053821B2 (en) | Semiconductor device performing stress test | |
US8203904B2 (en) | Semiconductor memory device and layout structure of sub-word line control signal generator | |
US7106649B2 (en) | Semiconductor memory device | |
US6396765B2 (en) | Semiconductor memory having an overlaid bus structure | |
US6714478B2 (en) | Semiconductor memory device having divided word line structure | |
JP2004071023A (ja) | 半導体記憶装置 | |
JPH10112181A (ja) | 半導体記憶装置 | |
US6188631B1 (en) | Semiconductor memory device column select circuit and method for minimizing load to data input/output lines | |
US6191995B1 (en) | Sharing signal lines in a memory device | |
US6747908B2 (en) | Semiconductor memory device and method of selecting word line thereof | |
JP4416725B2 (ja) | ダイナミック型半導体記憶装置 | |
US6115317A (en) | Semiconductor memory device for masking data by controlling column select line signals | |
KR100388319B1 (ko) | 로우디코딩어레이의출력신호배치구조 | |
JPH06195966A (ja) | 半導体メモリ | |
JP2004247044A (ja) | ダイナミック型半導体記憶装置 | |
KR100238868B1 (ko) | 스트레스를 줄인 워드라인 구동관련회로를 구비한 반도체 메모리 장치 | |
JP4949360B2 (ja) | 半導体記憶装置 | |
KR100321655B1 (ko) | 간략한 구조의 디코더를 갖는 메모리 디바이스 | |
US20040246771A1 (en) | Method of transferring data | |
JP2007207301A (ja) | 半導体記憶装置 | |
KR20040006112A (ko) | 트윈 셀 구조의 리프레쉬 타입 반도체 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090127 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090327 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090327 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091124 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091124 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131204 Year of fee payment: 4 |
|
EXPY | Cancellation because of completion of term |