KR960030409A - 반도체 기억장치 - Google Patents

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Abstract

저전력 소비 및/또는 고속의 반도체 기억장치를 제공하는 것이 목적이다.
다른 서브디코드 신호는 메모리 셀 어레이를 형성하는 각 블록(BL1-BLm)에 제공된다.
서브디코드 신호는 해당하는 각 블록(BL1-BLm)에 설치되는 서브디코드 신호 발생수단(SDBL1-SDBLm)에서 블록 선택을 위한 어드레스(BS1-BSm)와 상기 블록에 각각 제공되는 서브디코드 신호에 대한 어드레스(SDA1, SDA2)로부터 발생된다.
서브디코드 신호는 블록 선택을 위한 어드레스에 의해 특정된 일 블록의 서브디코드 회로에만 제공되며, 그래서 하나의 서브디코드 신호 발생수단에 할당되는 서브디코드 회로의 수와 신호라인의 길이는 감소될 수 있다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체 기억장치의 대략적 구조를 도시하는 블록도, 제2도는 본 발명의 제1실시예에 따른 반도체 기억장치의 메모리 셀 어레이의 주변장치의 회로 구조를 도시하는 블록도.

Claims (16)

  1. 적어도 제1 및 제2블록을 포함하고, 다수의 로우와 다수의 칼럼으로 배열되고 전하를 보존함으로써 정보를 동적으로 저장하기 위한 다수의 메모리 요소와, 상기 다수의 블록의 각각에 설치되며 상기 메모리 요소를 선택하기 위하여 상기 로우에 평행하게 배열되는 다수의 주요워드라인과 다수의 서브워드라인을 갖는 다수의 블록으로 분할되고, 상기 다수의 블록의 각각은 상기 로우에 평행한 제1 및 제2측면과 상기 칼럼에 평행한 제3 및 제4측면을 갖는 메모리 셀 어레이; 상기 다수의 블록중 해당하는 각 블록에 설치되며, 해당하는 상기 블록의 상기 제1측면 또는 상기 제2측면을 면하여 배열된 다수의 센스 증폭기 칼럼; 상기 다수의 블록중 해당하는 각 블록에 설치되며, 해당하는 상기 블록의 상기 제3측면의 면 상에 배열되고, 상기 해당하는 블록에서 상기 다수의 주요워드라인을 선택적으로 활성화시키기 위한 다수의 주요 로우 디코드 수단; 상기 다수의 주요 워드라인과 상기 다수의 서브워드라인에 연결되고 상기 메모리 셀 어레이 상에 설치되는 다수의 서브 로우 디코드 수단; 상기 제1 또는 제2측면에 평행하게 설치되며, 상기 다수의 서브 로우 디코드 수단에연결되어 연결된 상기 서브 로우 디코드 수단을 활성화시키기 위한 선택 신호를 전달하기 위한 다수의 선택신호 라인; 및 상기 선택신호를 전달하기 위한 상기 다수의 선택신호 라인에 연결된 다수의 선택신호 발생수단으로 구성되며, 상기 다수의 주요워드라인은 적어도 상기 제1블록에 설치된 다수의 제1주요워드라인과 상기 제2블록에 설치된 다수의 제2주요워드라인을 포함하고, 상기 다수의 서브워드라인은 최소한 해당하는 상기 다수의 제1주요워드라인에 설치되는 다수의 제1서브워드라인과 다수의 제2서브워드라인 및 해당하는 상기 제2주요워드라인에 설치되는 다수의 제3서브워드라인과 다수의 제4서브워드라인을 포함하며, 상기 다수의 선택신호라인은 최소한 상기 제1블록에 설치되는 다수의 제1선택신호라인과 다수의 제2선택신호라인 및 상기 제2블록에 설치되는 다수의 제3선택신호 라인과 다수의 제4선택신호 라인을 포함하고, 상기 다수의 서브 로우 디코드 수단은 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제1서브워드라인과 상기 다수의 제1선택신호 라인에 연결되는 다수의 제1서브 로우 디코드 수단, 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제2서브워드라인 및 상기 다수의 제2선택신호 라인에 연결되는 다수의 제2서브 로우 디코드수단, 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기 다수의 제3서브워드라인 및 상기 다수의 제3선택신호라인에 연결되는 다수의 제3서브 로우 디코드 수단, 및 상기 제2블록에 연결되고 상기 다수의 제2주요워드라인, 상기 다수의 제4서브워드라인 및 상기 다수의 제4선택신호 라인에 연결되는 제4서브 로우 디코드 수단을 적어도 포함하며, 상기다수의 선택신호 발생수단은 해당하는 상기 제1블록에 설치되고 상기 다수의 제1선택신호 라인에 연결되며, 제1선택신호를 발생하여 출력하기 위한 제1선택신호 발생수단, 해당하는 상기 제1블록에 설치되고 상기 다수의 제2선택신호 라인에연결되며, 제2선택신호를 발생하여 출력하기 위한 제2선택신호 발생수단, 해당하는 상기 제2블록에 설치되고 상기 다수의 제3선택신호 라인에 연결되며, 제3선택신호를 발생하여 출력하기 위한 제3선택신호 발생수단, 및 해당하는 상기 제2블록에 설치되고 상기 다수의 제4선택신호 라인에 연결되며, 제4선택신호를 발생하여 출력하기 위한 제4선택신호 발생수단을 최소한 포함하고, 상기 다수의 제1주요워드라인의 어느 하나가 활성화될 때, 상기 제1 및 제2서브워드라인이 해당하는 상기 제1 및 제2서브 로우 디코드 수단에 의해 활성화 가능 상태로 놓이며, 그래서 상기 제1 및 제2서브워드라인이 활성화되는 상기 제1블록 내에서 상기 제1 및 제2선택신호의 활성화에 의해 선택되고, 그리고 상기 다수의 제2주요워드라인의어느 하나가 활성화될 때, 상기 제3 및 제4서브워드라인이 해당하는 상기 제3 및 제4서브 로우 디코드 수단에 의해 활성화 가능 상태로 놓이며, 그래서 상기 제3 및 제4서브워드라인이 활성화되는 상기 제1블록 내에서 상기 제3 및 제3선택신호와 활성화에 의해 선택되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 다수의 선택신호 라인은 상기 다수의 센스 증폭기 칼럼 상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 다수의 선택신호 발생수단은 상기 다수의 블록의 상기 제3측면상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 제1 및 제2블록은 서로 근접하여 설치되고, 상기 제2 및 제3선택신호 라인과 상기제2 및 제3선택신호 발생수단을 공유하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 다수의 선택신호 발생수단은 상기 다수의 블록의 상기 제4측면상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 다수의 선택신호 라인은 상기 메모리 셀 어레이 상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 선택신호 발생수단은 상기 메모리 요소를 선택하기 위하여 어드레스 신호로부터 상기 선택신호를 발생시키는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 어드레스 신호는 다수의 블록중에서 일 블록을 특정화하는 블록 선택을 위한 제1어드레스 신호와 그 특정화된 블록 내의 메모리 셀 칼럼이 홀수번째 칼럼인지 또는 짝수번째 칼럼인지를 특정화하는 서브디코드를 위한 제2어드레스 신호를 포함하고, 그리고 상기 다수의 선택신호 발생수단의 각각은 상기 제1어드레스 신호와 상기 제2어드레스 신호로부터 상기 선택신호를 발생하는 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 제1어드레스 신호 및 상기 제2어드레스 신호는 각각 1비트의 정보를 가지고, 상기 다수의 선택신호 발생수단의 각각은 상기 제1어드레스 신호와 상기 제2어드레스 신호를 논리곱하기 위한 논리곱 게이트와, 상기 논리곱 게이트의 출력을 버퍼링하고 그것을 상기 선택 신호 라인으로 전달하는 버퍼수단으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 다수의 서브워드라인은 해당하는 상기 다수의 제1주요워드라인에 설치되는 다수의 제5서브워드라인 및 다수의 제6서브워드라인과 해당하는 상기 다수의 제2주요워드라인에 설치되는 다수의 제7서브워드라인 및 다수의 제8서브워드라인을 더 포함하고, 상기 다수의 선택신호 라인은 상기 제1블록에 설치되는 다수의 제5선택신호 라인 및 다수의 제6선택신호 라인과 상기 제2블록에 설치되는 다수의 제7선택신호 라인 및 다수의 제8선택신호 라인을 더 포함하며, 상기 다수의 서브 로우 디코드 수단은 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제5서브워드라인 및 상기 다수의 제5선택신호 라인에 연결되는 다수의 제5로우 디코드 수단, 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제6서브워드라인 및 상기 다수의 제6선택신호 라인에 연결되는 다수의 제6로우디코드 수단, 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기 다수의 제7서브워드라인 및 상기 다수의 제7선택신호 라인에 연결되는 다수의 제7로우 디코드 수단, 및 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기다수의 제8서브워드라인 및 상기 다수의 제8선택신호 라인에 연결되는 다수의 제8로우 디코드 수단을 더 포함하고, 상기다수의 선택신호 발생수단은 해당하는 상기 제1블록에 설치되고, 상기 다수의 제5선택신호 라인에 연결되며, 상기 제1선택신호와 동등한 제5선택신호를 발생하고 출력하기 위한 제5선택신호 발생수단, 해당하는 상기 제1블록에 설치되고, 상기다수의 제6선택신호 라인에 연결되며, 상기 제2선택신호와 동등한 제6선택신호를 발생하고 출력하기 위한 제6선택신호 발생수단, 해당하는 상기 제2블록에 설치되고, 상기 다수의 제7선택신호 라인에 연결되며, 상기 제3선택신호와 동등한 제7선택신호를 발생하고 출력하기 위한 제7선택신호 발생수단, 및 해당하는 상기 제2블록에 설치되고, 상기 다수의 제8선택신호 라인에 연결되며, 상기 제4선택신호와 동등한 제8선택신호를 발생하고 출력하기 위한 제8선택신호 발생수단을 더 포함하며, 상기 다수의 제1주요워드라인의 어느 하나가 활성화될 때, 상기 제1 및 제2서브워드라인과 상기 제5 및 제6서브워드라인은 해당하는 상기 제1 및 제2서브 로우 디코드 수단과 상기 제5 및 제6서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서 상기 제1 및 제5서브워드라인과 상기 제2 및 제6서브워드라인의 집합이 활성화되는 상기 제1블록 내에서 상기 제1 및 제2선택신호와 상기 제5 및 제6선택신호에 의해 선택되고, 상기 다수의 제2주요워드라인의어느 하나가 활성화될 때, 상기 제3 및 제4서브워드라인과 상기 제7 및 제8서브워드라인은 해당하는 상기 제3 및 제4서브로우 디코드 수단과 상기 제7 및 제8서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서 상기 제3 및 제7서브워드라인과 상기 제4 및 제8서브워드라인의 집합이 활성화되는 상기 제2블록 내에서 상기 제3 및 제4선택신호와 상기 제7 및 제7선택신호에 의해 선택되는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 제1 내지 제4선택신호 발생수단은 상기 제1 및 제2블록의 상기 제3측면 상에 설치되며, 그리고 상기 제5 내지 제8선택신호 발생수단은 상기 제1 및 제2블록의 상기 제4측면 상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  12. 제10항에 있어서, 상기 다수의 선택신호 발생수단은 상기 다수의 블록의 상기 제3측면상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  13. 제1항에 있어서, 상기 다수의 서브워드라인은 해당하는 상기 다수의 제1주요워드라인에 설치되는 다수의 제5서브워드라인 및 다수의 제6서브워드라인과 해당하는 상기 다수의 제2주요워드라인에 설치되는 다수의 제7서브워드라인 및 다수의 제8서브워드라인을 더 포함하고, 상기 다수의 선택신호 라인은 상기 제1블록에 설치되는 다수의 제5선택신호 라인 및 다수의 제6선택신호 라인과 상기 제2블록에 설치되는 다수의 제7선택신호 라인 및 다수의 제8선택신호 라인을 더 포함하며, 상기 다수의 서브 로우 디코드 수단은 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의제5서브워드라인 및 상기 다수의 제5선택신호 라인에 연결되는 다수의 제5로우 디코드 수단, 상기 제1블록에 설치되고 상기 다수의 제1주요워드라인, 상기 다수의 제6서브워드라인 및 상기 다수의 제6선택신호 라인에 연결되는 다수의 제6로우디코드 수단, 상기 제2블록에 설치되고 상기 다수의 제3주요워드라인, 상기 다수의 제7서브워드라인 및 상기 다수의 제7선택신호 라인에 연결되는 다수의 제7로우디 코드 수단, 및 상기 제2블록에 설치되고 상기 다수의 제2주요워드라인, 상기다수의 제8서브워드라인 및 상기 다수의 제8선택신호 라인에 연결되는 다수의 제8로우 디코드 수단을 더 포함하고, 상기다수의 선택신호 발생수단은 해당하는 상기 제1블록에 설치되고, 상기 다수의 제5선택신호 라인에 연결되며, 제5선택신호를 발생하고 출력하기 위한 제5선택신호 발생수단, 해당하는 상기 제1블록에 설치되고, 상기 다수의 제6선택신호 라인에 연결되며, 제6선택신호를 발생하고 출력하기 위한 제6선택신호 발생수단, 해당하는 상기 제2블록에 설치되고, 상기 다수의 제7선택신호 라인에 연결되며, 제7선택신호를 발생하고 출력하기 위한 제7선택신호 발생수단, 및 해당하는 상기 제2블록에 설치되고, 상기 다수의 제8선택신호 라인에 연결되며, 제8선택신호를 발생하고 출력하기 위한 제8선택신호 발생수단을 더 포함하며, 상기 다수의 제1주요워드라인의 어느 하나가 활성화될 때, 상기 제1 및 제2서브워드라인과 상기 제5 및제6서브워드라인은 해당하는 상기 제1 및 제2서브 로우 디코드 수단과 상기 제5 및 제6서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서 상기 제1, 제2, 제5 및 제6서브워드라인이 활성화되는 상기 제1블록 내에서 상기제1 및 제2선택신호와 상기 제5 및 제6선택신호에 의해 선택되고, 상기 다수의 제2주요워드라인의 어느 하나가 활성화될때, 상기 제3 및 제4서브워드라인과 상기 제7 및 제8서브워드라인은 해당하는 상기 제3 및 제4서브 로우 디코드 수단과상기 제7 및 제8서브 로우 디코드 수단에 의해 활성화 가능 상태로 동시에 되며, 그래서 상기 제3, 제4, 제7 및 제8서브워드라인이 활성화되는 상기 제2블록 내에서 상기 제3 및 제4선택신호와 상기 제7 및 제7선택신호에 의해 선택되는 것을특징으로 하는 반도체 기억장치.
  14. 제13항에 있어서, 상기 제1 내지 제4선택신호 발생수단은 상기 제1 및 제2블록의 각각의 상기 제3측면상에 설치되고, 그리고 상기 제5 내지 제8선택신호 발생수단은 상기 제1 및 제2블록의 각각의 제4측면 상에 설치되는 것을 특징으로 하는 반도체 기억장치.
  15. 다수의 로우와 다수의 칼럼으로 설치되며 전하를 보전함으로써 동적으로 정보를 저장하기 위한 다수의 메모리 요소; 상기 다수의 메모리 요소가 설치되는 일련의 로우를 선택하지 않기 위하여 제1전압과 선택하기 위하여 제1전압보다 큰 제2전압의 하나가 제공되는 주요워드라인; 상기 제1전압과 상기 제2전압보다 작은 제3전압을 포함하는 2진이 제1서브디코드 신호를 전달하기 위한 제1신호라인; 상기 제1서브디코드 신호의 보수인 논리값을 갖는 제2서브디코드 신호를 전달하기 위한 제2신호라인; 상기 주요워드라인의 활성 상태와 상기 제1 및 제2서브디코드 신호에 응하여 상기 로우의 집합에서 소정의 로우를 선택하기 위한 서브워드라인; 상기 주요워드라인에 연결된 제1전류전극, 상긴 제2신호라인에 연결된 제어전극 및 상기 서브워드라인에 연결된 제2전류전극을 갖는 P 채널의 MOS 트랜지스터; 상기 주요워드라인에 연결된제1전류전극, 상기 제1신호라인에 연결된 제어전극 및 상기 서브워드라인에 연결된 제2전류전극을 갖는 N 채널의 제1 MOS트랜지스터; 및 상기 주요워드라인에 연결된 제1전류전극, 상기 제2신호라인에 연결된 제어전극 및 상기 서브워드라인에연결된 제2전류전극을 갖는 P 채널의 제2 MOS 트랜지스터; 상기 서브워드라인에 연결된 제1전류전극, 상기 제2신호라인에연결된 제어전극 및 상기 제1전압에 연결된 제2전류전극을 갖는 N 채널의 제3 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 제2신호라인에 제공되는 하이 레벨측 상의 전압이 상기 제2전압과 상기 제3전압의 하나로 선택적으로 결정되는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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