JP4973482B2 - 集積回路装置、電気光学装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置、電気光学装置及び電子機器等に関する。

従来より、携帯電話機、テレビ、プロジェクタ（投写型表示装置）などの電子機器に用いられる電気光学パネルとして、単純マトリクス方式の液晶パネルや、薄膜トランジスタ（Thin Film Transistor）などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルなどが知られている。また近年はＥＬ（Electro Luminescence）などの発光素子を用いた電気光学パネルも脚光を浴びている。

そして、近年、電気光学パネルの画面サイズの拡大や画素数の増加により、電気光学パネルのデータ線（ソース線）の本数が増大する一方、各データ線に与える電圧の高精度化が要求されている。更には、電気光学パネルを搭載する電子機器の低消費電力化、軽量小型化の要求により、データ線を駆動するデータドライバ（ソースドライバ）の低消費電力化やチップサイズの縮小化も要求されている。

例えば、特許文献１及び特許文献２には、データドライバのデータ線を駆動する出力回路のレール・ツー・レール（Rail-to-Rail）動作を可能にする一方で、高精度にデータ線に電圧を供給できる構成が開示されている。

しかしながら、特許文献１及び特許文献２に開示された技術では、各出力回路が補助回路を搭載することにより駆動能力を制御してレール・ツー・レール動作を実現させる。そのため、補助回路を付加回路として搭載する必要があり、データドライバの回路規模が大きくなるという問題があった。また、データ線に与える電圧のばらつきを抑えるためにトランジスタのサイズを大きくする必要があり、チップサイズが増加してしまうという課題があった。

また特許文献３には、データドライバブロックとメモリブロックを集積回路装置の長辺方向に沿って隣接配置することで、チップサイズを縮小化する技術が開示されている。

しかしながら、この特許文献３の技術では、スリムな細長チップは実現できるものの、データドライバブロック自体の回路面積が大きくなったり、データドライバブロックからデータ信号用パッドに対して配線する信号線の配線領域などが原因となって、チップサイズの縮小化という課題の達成が不十分であった。
特開２００５−１７５８１１号公報 特開２００５−１７５８１２号公報 特開２００７−２４３１２５号公報

本発明の幾つかの態様によれば、回路の小規模化を図れ、効率的なレイアウトが可能な集積回路装置、電気光学装置及び電子機器を提供できる。

本発明は、第１の方向に沿って配置され、電気光学装置の複数のデータ線にデータ信号を供給する第１〜第Ｎ（Ｎは２以上の整数）のデータドライバブロックを含み、前記第１〜第Ｎのデータドライバブロックの各データドライバブロックは、第１〜第Ｍ（Ｍは２以上の整数）のサブドライバブロックを含み、前記第１〜第Ｍのサブドライバブロックの第Ｊのサブドライバブロック（Ｊは１≦Ｊ≦Ｍとなる整数）は、画像データを受け、前記画像データのＤ／Ａ変換を行うＤ／Ａ変換回路と、前記第１の方向に直交する方向を第２の方向とした場合に、前記Ｄ／Ａ変換回路の前記第２の方向において前記第１の方向に沿って配置され、前記Ｄ／Ａ変換回路を共用する第１〜第Ｌ（Ｌは２以上の整数）のデータ線駆動回路を含む集積回路装置に関係する。

本発明によれば、Ｄ／Ａ変換回路が、第１〜第Ｌのデータ線駆動回路により共用されるため、Ｄ／Ａ変換回路の占有面積を削減でき、集積回路装置の小規模化を図れる。また第１〜第Ｌのデータ線駆動回路が、Ｄ／Ａ変換回路の第２の方向において第１方向に沿って配置されるため、Ｄ／Ａ変換回路の出力信号線を各データ線駆動回路にショートパスで接続でき、出力信号線の配線領域を小さくできる。また第１〜第Ｍのサブドライバブロックを例えば第１の方向に沿って並べて配置するだけで、各データドライバブロックやデータドライバを構成できるため、効率的なレイアウが可能になる。

また本発明では、その各リピータ回路が、前記第１〜第Ｍのサブドライバブロックのうちの隣り合うサブドライバドライバブロック間に設けられる複数のリピータ回路を含んでもよい。

このようなリピータ回路を設ければ、そのリピータ回路に対応するサブドライバブロックに対して適正な信号を供給することが可能になる。

また本発明では、前記各リピータ回路は、基準バイアス信号を受け、前記基準バイアス信号に基づき生成したバイアス信号を、前記第１〜第Ｍのサブドライバブロックのうちの対応するサブドライバブロックが有する前記第１〜第Ｌのデータ線駆動回路に供給するバイアスリピータ回路を含んでもよい。

このようなバイアスリピータ回路を設ければ、バイアス信号の変動を抑制することが可能になり、例えば各データ線駆動回路が演算増幅器を含む場合には、演算増幅器のバイアス電流の安定化を図れる。

また本発明では、前記第１〜第Ｌのデータ線駆動回路の各データ線駆動回路は、演算増幅器と、少なくとも１つのキャパシタを含み、前記演算増幅器が配置される演算増幅器領域の前記第２の方向に、前記少なくとも１つのキャパシタが形成されるキャパシタ領域が設けられてもよい。

このようにすれば、第１〜第Ｌのデータ線駆動回路が含むキャパシタを、キャパシタ領域にまとめて配置できるようになり、高精度なキャパシタの形成やレイアウト効率の向上を図れる。

また本発明では、複数のリピータ回路用信号線が、前記キャパシタ領域において前記第１の方向に沿って配線されてもよい。

このようにすれば、キャパシタ領域を有効活用してリピータ回路用信号線を配線できるため、レイアウト効率を向上できる。

また本発明では、前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎのデータドライバブロックの前記第４の方向において前記第１の方向に沿って配置され、前記画像データを記憶する第１〜第Ｎのメモリブロックを含み、前記第１〜第Ｎのメモリブロックのうちの第Ｊのメモリブロックは、少なくとも１サブピクセル分の画像データであるサブピクセル画像データを点順次で読み出して、前記第１〜第Ｎのデータドライバブロックのうちの対応する第Ｊのデータドライバブロックに対して時分割に出力し、前記第Ｊのデータドライバブロックは、前記第Ｊのメモリブロックから前記サブピクセル画像データを受け、前記サブピクセル画像データに対応するデータ信号を出力してもよい。

このようにすれば、第１〜第Ｎのメモリブロックと第１〜第Ｎのデータドライバブロックの間のレイアウト配置の位置関係の相互の依存性を無くすことが可能になり、レイアウト配置の自由度が高まり、レイアウト効率を向上できる。

また本発明では、前記第Ｊのメモリブロックと前記第Ｊのデータドライバブロックは、その中心位置が前記第１の方向においてずれて配置されてもよい。

このようにすれば、ずらしたレイアウト配置を行うことで創出された空き領域に、他の回路やパッド等を配置することが可能になり、レイアウト効率を向上できる。

また本発明では、第１〜第Ｎのプリラッチ回路と、第１〜第Ｎのポストラッチ回路を含み、前記第１〜第Ｎのプリラッチ回路のうちの第Ｊのプリラッチ回路は、前記第Ｊのメモリブロックから時分割に出力される前記サブピクセル画像データを順次にラッチし、前記第１〜第Ｎのポストラッチ回路のうちの第Ｊのポストラッチ回路は、前記第Ｊのプリラッチ回路での前記サブピクセル画像データのラッチ後に、ラッチされた前記サブピクセル画像データを前記第Ｊのプリラッチ回路から線順次で読み出してラッチし、前記第Ｊのデータドライバブロックに出力してもよい。

このような第１〜第Ｎのプリラッチ回路、第１〜第Ｎのポストラッチ回路を設ければ、例えば第Ｊのメモリブロックから時分割に出力されたサブピクセル画像データをラッチして、ラッチされたサブピクセル画像データを第Ｊのデータドライバブロックに対して効率良く転送することが可能になる。

また本発明では、前記Ｄ／Ａ変換回路は、前記画像データとしてサブピクセル画像データを受け、前記サブピクセル画像データに対応した階調電圧を、第１〜第Ｌのサンプリング期間の各サンプリング期間に時分割に出力し、前記第１〜第Ｌのデータ線駆動回路の各データ線駆動回路は、前記第１〜第Ｌのサンプリング期間の各サンプリング期間において前記Ｄ／Ａ変換回路から出力された前記階調電圧をサンプリングしてもよい。

このようにすれば、第１〜第Ｌのデータ線駆動回路により階調電圧をサンプリングすることで、Ｄ／Ａ変換回路の共用が可能になり、レイアウト面積を縮小できる。

また本発明では、前記Ｄ／Ａ変換回路は、前記サブピクセル画像データに対応した第１、第２の階調電圧を、第１〜第Ｌのサンプリング期間の各サンプリング期間に時分割に出力し、前記第１〜第Ｌのデータ線駆動回路の前記各データ線駆動回路は、前記第１〜第Ｌのサンプリング期間の各サンプリング期間において前記Ｄ／Ａ変換回路から出力された前記第１、第２の階調電圧をサンプリングし、前記第１の階調電圧と前記第２の階調電圧の間の階調電圧を生成する階調生成アンプを含んでもよい。

このようにすれば、Ｄ／Ａ変換回路が時分割に第１、第２の階調電圧を出力したとしても、階調生成アンプのサンプリング機能により、第１〜第Ｌの各サンプリング期間での電圧の適正なサンプリングが可能になる。従って、階調数が増加した場合にも、小規模な回路構成でデータ線に電圧を供給できる集積回路装置を提供できる。

また本発明では、前記階調生成アンプは、フリップアラウンド型サンプルホールド回路により構成されてもよい。

このようなフリップアラウンド型サンプルホールド回路を用いれば、階調生成アンプに電圧のサンプルホールド機能を持たせることができる共に、いわゆるオフセットフリーを実現できるため、バラツキの少ない高精度の電圧をデータ線に供給できる。

また本発明では、前記階調生成アンプは、演算増幅器と、前記演算増幅器の第１の入力端子と前記階調生成アンプの第１の入力ノードとの間に設けられ、サンプリング期間において前記第１の入力ノードの入力電圧に応じた電荷が蓄積される第１のサンプリング用キャパシタと、前記演算増幅器の前記第１の入力端子と前記階調生成アンプの第２の入力ノードとの間に設けられ、前記サンプリング期間において前記第２の入力ノードの入力電圧に応じた電荷が蓄積される第２のサンプリング用キャパシタとを含み、前記サンプリング期間において前記第１、第２のサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力してもよい。

このようにすれば、サンプリング期間において第１、第２の入力ノードへの入力電圧を第１、第２のサンプリング用キャパシタにサンプリングし、第１、第２のサンプリング用キャパシタのフリップアラウンド動作を行うことで、第１、第２のサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力できるようになる。

また本発明では、前記階調生成アンプは、その第２の入力端子にアナログ基準電源電圧が供給される演算増幅器と、前記階調生成アンプの第１の入力ノードと前記演算増幅器の第１の入力端子との間に設けられた第１のサンプリング用スイッチ素子及び第１のサンプリング用キャパシタと、前記階調生成アンプの第２の入力ノードと前記演算増幅器の前記第１の入力端子との間に設けられた第２のサンプリング用スイッチ素子及び第２のサンプリング用キャパシタと、前記演算増幅器の出力端子と前記第１の入力端子との間に設けられた帰還用スイッチ素子と、前記第１のサンプリング用スイッチ素子と前記第１のサンプリング用キャパシタとの間の第１の接続ノードと、前記演算増幅器の前記出力端子との間に設けられた第１のフリップアラウンド用スイッチ素子と、前記第２のサンプリング用スイッチ素子と前記第２のサンプリング用キャパシタとの間の第２の接続ノードと、前記演算増幅器の前記出力端子との間に設けられた第２のフリップアラウンド用スイッチ素子を含んでもよい。

このようにすれば、第１、第２のサンプリング用スイッチ素子や帰還用スイッチ素子を用いて第１、第２のサンプリング用キャパシタへの入力電圧のサンプリングを実現し、第１、第２のフリップアラウンド用スイッチ素子を用いて、第１、第２のサンプリング用キャパシタのフリップアラウンド動作を実現できる。

また本発明では、前記サンプリング期間においては、前記第１、第２のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオンになると共に、前記第１、第２のフリップアラウンド用スイッチ素子がオフになり、ホールド期間においては、前記第１、第２のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオフになると共に、前記第１、第２のフリップアラウンド用スイッチ素子がオンになってもよい。

このように、サンプリング期間において第１、第２のサンプリング用スイッチ素子及び帰還用スイッチ素子がオンになることで、演算増幅器のイマジナリーショート機能を利用して、第１、第２のサンプリング用キャパシタに入力電圧に応じた電荷を蓄積できる。またホールド期間において第１、第２のフリップアラウンド用スイッチ素子をオンにすることで、第１、第２のサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、階調生成アンプの出力ノードに出力できる。

また本発明では、前記第１、第２のサンプリング用スイッチ素子は、前記帰還用スイッチ素子がオフになった後にオフになってもよい。

このようにすれば、第１、第２のサンプリング用スイッチ素子等からのチャージインジェクションによる悪影響を最小限に抑えることができる。

また本発明は、上記のいずれかに記載の集積回路装置を含む電気光学装置に関係する。

また本発明は、上記に記載の電気光学装置を含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置の回路構成
図１に本実施形態の集積回路装置１０（ドライバ）の回路構成例を示す。なお本実施形態の集積回路装置１０は図１の構成に限定されず、その構成要素の一部（例えば走査ドライバ、階調電圧生成回路、ロジック回路等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電気光学パネル４００（電気光学装置）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には液晶素子、ＥＬ素子等）の光学特性を変化させることで、表示動作を実現する。この電気光学パネル（狭義には表示パネル）は、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。

メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。

ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。

表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から電気光学パネル４００側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

データドライバ５０は、電気光学パネル４００（電気光学装置）のデータ線に供給するデータ信号（電圧、電流）を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ、表示データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データ（階調データ）に対応する電圧（データ電圧）を選択して、電気光学パネル４００のデータ線に出力する。

走査ドライバ７０は電気光学パネル４００の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として電気光学パネル４００の各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路９０は各種の電源電圧を生成する回路であり、図２（Ａ）にその構成例を示す。昇圧回路９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路９２により、走査ドライバ７０や階調電圧生成回路１１０が使用する高電圧を生成できる。ＶＣＯＭ生成回路１００は、電気光学パネル４００の対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路１０２は電源回路９０の制御を行うものであり、各種の制御レジスタなどを含む。出力回路１０４（レギュレータ回路、電源電圧供給）は、昇圧回路９２により生成された昇圧電圧の電圧調整等を行って、各種の電源電圧を出力する。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図２（Ｂ）にその構成例を示す。ラダー抵抗回路１１２（電圧分割回路）は、電源回路９０で生成された階調電圧生成用の電源電圧ＶＧＭＨ、ＶＧＭＬに基づいて、階調電圧Ｖ０〜Ｖ６４を生成して出力する。具体的にはラダー抵抗回路１１２は、電源電圧ＶＧＭＨ、ＶＧＭＬの間に直列に接続された複数の抵抗ＲＤ０〜ＲＤ６５を有し、これらの抵抗間のタップに階調電圧Ｖ０〜Ｖ６４を出力する。ここで抵抗ＲＤ０〜ＲＤ６５は可変抵抗になっており、その抵抗値は調整レジスタ１１４に設定された階調調整データに基づいて設定される。これにより、電気光学パネル４００の種類等に応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。

なお極性反転駆動の場合には、正極期間（広義には第１の期間）と負極期間（広義には第２の期間）とで、階調電圧Ｖ０〜Ｖ６４の電圧値を異ならせてもよい。この場合には正極期間用の階調電圧と負極期間用の階調電圧は、ラダー抵抗回路１１２の抵抗ＲＤ０〜ＲＤ６５の抵抗値の設定を階調調整データに基づき切り替えることで生成できる。

またＲ（広義には第１の色成分）用、Ｇ（広義には第２の色成分）用、Ｂ（広義には第３の色成分）用で、階調特性を異ならせてもよい。このようにＲ、Ｇ、Ｂ独立の階調特性（γ特性）にする場合には、階調電圧生成回路１１０は、データドライバ５０が有するサンプルホールド回路のＲ（赤）用のサンプリング期間においてＲ用の階調電圧を出力し、Ｇ（緑）用のサンプリング期間においてＧ用の階調電圧を出力し、Ｂ（青）用のサンプリング期間においてＢ用の階調電圧を出力すればよい。この場合のＲ、Ｇ、Ｂ用の階調電圧は、ラダー抵抗回路１１２の抵抗ＲＤ０〜ＲＤ６５の抵抗値の設定を階調データに基づき切り替えることで生成できる。

また階調電圧生成回路１１０の構成は図２（Ｂ）に限定されず、階調電圧Ｖ０〜Ｖ６４のインピーダンス変換を行う回路（例えば演算増幅器）を設けたり、正極用、負極用の複数のラダー抵抗回路を設けたり、Ｒ用、Ｇ用、Ｂ用の複数のラダー抵抗回路を設けるなどの変形実施が可能である。

２．集積回路装置のレイアウト配置
図３に本実施形態の集積回路装置１０のレイアウト配置例を示す。図３では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図３では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

図３の集積回路装置１０は、電気光学パネル４００（電気光学装置）の複数のデータ線にデータ信号（データ電圧、データ電流）を供給するデータドライバブロックＤＢ１〜ＤＢ６（広義には第１〜第Ｎのデータドライバブロック。Ｎは２以上の整数）を含む。これらのデータドライバブロックＤＢ１〜ＤＢ６によりデータドライバＤＲが構成される。

ＤＢ１〜ＤＢ６の各データドライバブロックは、サブドライバブロックＳＤＢ０〜ＳＤＢ５（広義には第１〜第Ｍのサブドライバブロック。Ｍは２以上の整数）を含む。ＳＤＢ０〜ＳＤＢ５の各サブドライバブロックは、画像データに基づいて、少なくとも１ピクセル分に対応するデータ信号を出力する。例えばサブドライバブロックＳＤＢ０は、画像データＩＤ０に基づいて、第１のピクセル（第１のデータ線）に対応（供給）するＲ用、Ｇ用、Ｂ用のデータ信号を出力する。サブドライバブロックＳＤＢ１は、画像データＩＤ１に基づいて、第１のピクセルの隣の第２のピクセル（第１のデータ線の隣の第２のデータ線）に対応（供給）するＲ用、Ｇ用、Ｂ用のデータ信号を出力する。サブドライバブロックＳＤＢ２〜ＳＤＢ５も同様である。

なおデータドライバブロックの個数や、各データドライバブロックにおけるサブドライバブロックの個数は、６個に限定されず任意である。また各サブドライバブロックが、２ピクセル以上に対応するデータ信号を出力してもよい。例えばサブドライバブロックＳＤＢ０が第１、第２のピクセル（第１、第２のデータ線）に対応（供給）するデータ信号を出力してもよい。また複数のデータ線で、１つのサブドライバブロックを共用する変形実施も可能である。

ＳＤＢ０〜ＳＤＢ５の各サブドライバブロック（広義には、第１〜第Ｍのサブドライバブロックの第Ｊのサブドライバブロック。Ｊは１≦Ｊ≦Ｍとなる整数）は、Ｄ／Ａ変換回路と、このＤ／Ａ変換回路を共用する複数のデータ線駆動回路（サブピクセルドライバセル、階調アンプ）を含む。

例えばサブドライバブロックＳＤＢ０は、Ｄ／Ａ変換回路ＤＡＣ０と、ＤＡＣ０を時分割で共用するデータ線駆動回路ＧＲ０、ＧＧ０、ＧＢ０を含む。これらのＧＲ０、ＧＧ０、ＧＢ０は、各々、Ｒ用、Ｇ用、Ｂ用のデータ線駆動回路であり、Ｒ用、Ｇ用、Ｂ用のデータ信号を出力する。またサブドライバブロックＳＤＢ１は、Ｄ／Ａ変換回路ＤＡＣ１と、ＤＡＣ１を時分割で共用するデータ線駆動回路ＧＲ１、ＧＧ１、ＧＢ１を含む。これらのＧＲ１、ＧＧ１、ＧＢ１は、各々、Ｒ用、Ｇ用、Ｂ用のデータ線駆動回路であり、Ｒ用、Ｇ用、Ｂ用のデータ信号を出力する。他のサブドライバセルＳＤＢ２〜ＳＤＢ５も同様である。

Ｄ／Ａ変換回路ＤＡＣ０は、画像データＩＤ０を受け、画像データＩＤ０のＤ／Ａ変換を行う。例えばＤ／Ａ変換回路ＤＡＣ０の前段に設けられた図示しないラッチ回路からの画像データＩＤ０のＤ／Ａ変換を行う。具体的には図１の階調電圧生成回路１１０から複数の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データＩＤ０に対応する階調電圧を選択して出力する。Ｄ／Ａ変換回路ＤＡＣ１〜ＤＡＣ５も同様である。

データ線駆動回路ＧＲ０は、Ｄ／Ａ変換回路ＤＡＣ０からのＲ用のデータ信号（階調電圧、データ電圧）を演算増幅器等を用いてバッファリングして、電気光学パネル４００のＲ用のデータ線に出力して、データ線を駆動する。データ線駆動回路ＧＧ０は、Ｄ／Ａ変換回路ＤＡＣ０からのＧ用のデータ信号を演算増幅器等を用いてバッファリングして、Ｇ用のデータ線に出力して、データ線を駆動する。データ線駆動回路ＧＢ０は、Ｄ／Ａ変換回路ＤＡＣ０からのＢ用のデータ信号を演算増幅器等を用いてバッファリングして、Ｂ用のデータ線に出力する。データ線駆動回路ＧＲ１〜ＧＢ１、ＧＲ２〜ＧＢ２、ＧＲ３〜ＧＢ３、ＧＲ４〜ＧＢ４、ＧＲ５〜ＧＢ５も同様である。

更に具体的には、各データ線駆動回路がサンプルホールド回路（階調アンプ、駆動アンプ等）を含む場合には、Ｄ／Ａ変換回路ＤＡＣ０は、画像データとしてサブピクセル画像データを受け、サブピクセル画像データに対応した階調電圧を、第１、第２、第３のサンプリング期間（広義には第１〜第Ｌのサンプリング期間）の各サンプリング期間に時分割に出力する。そしてＧＲ０、ＧＧ０、ＧＢ０（広義には第１〜第Ｌのデータ線駆動回路）の各データ線駆動回路は、第１、第２、第３のサンプリング期間（第１〜第Ｌのサンプリング期間）の各サンプリング期間においてＤ／Ａ変換回路ＤＡＣ０から出力された階調電圧をサンプリングする。例えばデータ線駆動回路ＧＲ０は第１のサンプリング期間で出力された階調電圧をサンプリングしてホールドし、Ｒ用のデータ線を駆動する。またデータ線駆動回路ＧＧ０は第２のサンプリング期間で出力された階調電圧をサンプリングしてホールドし、Ｇ用のデータ線を駆動する。またデータ線駆動回路ＧＢ０は第３のサンプリング期間で出力された階調電圧をサンプリングしてホールドし、Ｂ用のデータ線を駆動する。データ線駆動回路ＧＲ１〜ＧＢ１、ＧＲ２〜ＧＢ２、ＧＲ３〜ＧＢ３、ＧＲ４〜ＧＢ４、ＧＲ５〜ＧＢ５も同様である。

そして本実施形態では図３に示すように、データ線駆動回路ＧＲ０〜ＧＢ０（第１〜第Ｌのデータ線駆動回路）は、Ｄ／Ａ変換回路ＤＡＣ０のＤ２方向においてＤ１方向に沿って配置される。データ線駆動回路ＧＲ１〜ＧＢ１、ＧＲ２〜ＧＢ２、ＧＲ３〜ＧＢ３、ＧＲ４〜ＧＢ４、ＧＲ５〜ＧＢ５のレイアウト配置も同様である。

図３の本実施形態によれば、複数のデータ線駆動回路（例えばＧＲ０、ＧＧ０、ＧＢ０）に対して１つのＤ／Ａ変換回路（例えばＤＡＣ０）が設けられる構成になるため、集積回路装置１０内でのＤ／Ａ変換回路の占有面積を削減でき、集積回路装置１０の小規模化を図れる。

また本実施形態では、複数のデータ線駆動回路が、Ｄ／Ａ変換回路のＤ２方向においてＤ１方向に沿って配置されるため、Ｄ／Ａ変換回路の出力信号線を各データ線駆動回路にショートパスで接続できる。また各データ線駆動回路の出力信号線についても、ショートパスでデータ信号のパッドに接続できる。従って、信号の出力信号線の配線領域を小さくでき、レイアウト効率を向上できる。これにより、集積回路装置１０の例えばＤ２方向での幅Ｗを小さくでき、スリムな細長のチップを実現できる。

また本実施形態では、複数のサブドライバブロックをＤ１方向に沿って並べて配置するだけで、各データドライバブロックやデータドライバを構成でき、図３に示すようなレイアウト配置の集積回路装置１０を実現できる。従って、レイアウト作業や回路設計を効率化できる。例えば電気光学パネル４００の画素数の仕様が変わった場合にも、配置するサブドライバブロックの個数を変更するだけで、これに対応できるため、レイアウトの作業効率を大幅に向上できる。

３．リピータ回路
図４にデータドライバブロック、サブドライバブロックの詳細なレイアウト配置例を示す。図４では、複数のリピータ回路ＲＰ１、ＲＰ２、ＲＰ３が設けられている。これらのＲＰ１、ＲＰ２、ＲＰ３の各リピータ回路は、サブドライバブロックＳＤＢ０〜ＳＤＢ５（第１〜第Ｍのサブドライバブロック）のうちの隣り合うサブドライバドライバブロック間に設けられる。別の言い方をすれば、複数のサブドライバブロック毎に各リピータ回路が設けられる。例えばリピータ回路ＲＥＰ１はサブドライバブロックＳＤＢ１とＳＤＢ２の間に設けられ、リピータ回路ＲＥＰ２はサブドライバブロックＳＤＢ３とＳＤＢ４の間に設けられ、リピータ回路ＲＥＰ３はサブドライバブロックＳＤＢ５と、隣のデータドライバブロックのサブドライバブロックの間に設けられる。

なお図４では、サブドライバブロックＳＤＢ０は、サブピクセルの画像データＩＤ０に基づいて、１ピクセル分に対応するＲ用、Ｇ用、Ｂ用のデータ信号ＤＳＲ０、ＤＳＧ０、ＤＳＢ０を出力している。同様にサブドライバブロックＳＤＢ１は、１ピクセル分に対応するＲ用、Ｇ用、Ｂ用のデータ信号ＤＳＲ１、ＤＳＧ１、ＤＳＢ１を出力している。他のサブドライバブロックＳＤＢ２〜ＳＤＢ５も同様である。

ロジック回路４０は各種の制御信号ＳＧＬを制御する。サブドライバブロックのデータ線駆動回路やＤ／Ａ変換回路は、制御信号ＳＧＬに基づいてその動作が制御される。例えば制御信号ＳＧＬに基づいてデータ線駆動回路のサンプルホールド回路が含むスイッチ素子のオン・オフ制御が行われ、サンプリングやホールドのタイミング等が制御される。また制御信号ＳＧＬに基づいて、データ線駆動回路やＤ／Ａ変換回路のイネーブルやディスエーブルの制御を行ってもよい。

そしてＲＥＰ１、ＲＥＰ２、ＲＥＰ３の各リピータ回路は、この制御信号ＳＧＬを受け、制御信号ＳＧＬをバッファリングした信号を、対応するサブドライバブロックに供給する。例えばリピータ回路ＲＥＰ１は、制御信号ＳＧＬをバッファリングした信号をサブドライバブロックＳＤＢ０、ＳＤＢ１に供給する。同様に、リピータ回路ＲＥＰ２は、制御信号ＳＧＬをバッファリングした信号をサブドライバブロックＳＤＢ２、ＳＤＢ３に供給し、リピータ回路ＲＥＰ３は、サブドライバブロックＳＤＢ４、ＳＤＢ５に供給する。なお制御信号ＳＧＬは、各リピータ回路にそのまま供給するようにしてもよいし、各リピータ回路においてバッファリングして後段のリピータ回路に供給するようにしてもよい。

図５では、各リピータ回路ＲＥＰ（ＲＥＰ１、ＲＥＰ２、ＲＥＰ３）は、信号リピータ回路ＲＥＰＳを含む。そしてこの信号リピータ回路ＲＥＰＳが、そのバッファ回路により制御信号ＳＧＬをバッファリングした信号ＳＧ１、ＳＧ２、ＳＧ３を、対応するサブドライバブロックＳＤＢの各回路に供給する。具体的には、信号ＳＧ１は、サブドライバブロック用のロジック回路ＬＯＧに供給され、信号ＳＧ２は、Ｄ／Ａ変換回路ＤＡＣに供給され、信号ＳＧ３は、データ線駆動回路ＧＲ、ＧＧ、ＧＢに供給される。なお、信号ＳＧ１は、制御信号ＳＧＬのうちロジック回路用の制御信号をバッファリングした信号であり、信号ＳＧ２は、制御信号ＳＧＬのうちＤ／Ａ変換回路用の制御信号をバッファリングした信号であり、信号ＳＧ３は、制御信号ＳＧＬのうちデータ線駆動回路用の制御信号をバッファリングした信号である。またレベルシフタＬＳは、ロジック回路ＬＯＧからの出力信号の電圧のレベル変換を行って、Ｄ／Ａ変換回路ＤＡＣに出力する。

図４のバイアス回路１２０は、基準バイアス信号ＲＥＦＢＳ（バイアス電圧、バイアス電流）を生成する。バイアス回路１２０は、例えば基準電圧を生成する基準電圧生成回路や、生成された基準電圧がそのゲートに供給されるトランジスタ等により構成できる。

そしてＲＥＰ１、ＲＥＰ２、ＲＥＰ３の各リピータ回路は、基準バイアス信号ＲＥＦＢＳを受け、基準バイアス信号ＲＥＦＢＳに基づき生成したバイアス信号を、対応する各サブドライバブロックが有するデータ線駆動回路（第１〜第Ｌのデータ線駆動回路）に供給する。例えばリピータ回路ＲＥＰ１は、基準バイアス信号ＲＥＦＢＳに基づき生成したバイアス信号を、サブドライバブロックＳＤＢ０、ＳＤＢ１に供給する。同様に、リピータ回路ＲＥＰ２は、基準バイアス信号ＲＥＦＢＳに基づき生成したバイアス信号を、サブドライバブロックＳＤＢ２、ＳＤＢ３に供給し、リピータ回路ＲＥＰ３は、基準バイアス信号ＲＥＦＢＳに基づき生成したバイアス信号を、サブドライバブロックＳＤＢ４、ＳＤＢ５に供給する。

具体的には図５において、各リピータ回路ＲＥＰはバイアスリピータ回路ＲＥＰＢを含む。そしてこのバイアスリピータ回路ＲＥＰＢが、基準バイアス信号ＲＥＦＢＳを受け、基準バイアス信号ＲＥＦＢＳに基づき生成したバイアス信号ＢＳを、対応するサブドライバブロックＳＤＢが有するデータ線駆動回路ＧＲ、ＧＧ、ＧＢに供給する。

図６にバイアスリピータ回路ＲＥＰＢの構成例を示す。このバイアスリピータ回路ＲＥＰＢは、サブバイアス回路ＢＣ１、ＢＣ２を含む。

サブバイアス回路ＢＣ１は、Ｎ型トランジスタＴＡ１〜ＴＡ５とＰ型トランジスタＴＡ６〜ＴＡ１０を含む。トランジスタＴＡ１のゲートには、図４のバイアス回路１２０からの第１の基準バイアス信号ＲＥＦＢＳ１（バイアス電圧）が入力される。そしてトランジスタＴＡ１に流れる電流に対応する電流が、そのゲートが共通接続されるトランジスタＴＡ６及びＴＡ７〜ＴＡ１０によるカレントミラーにより、トランジスタＴＡ２〜ＴＡ５に流れ、これにより第１のバイアス信号ＢＳ１（バイアス電圧）が生成される。なお、サブバイアス回路ＢＣ２の構成及び動作もサブバイアス回路ＢＣ１と同様であり、第２の基準バイアス信号ＲＥＦＢＳ２をバイアス回路１２０から受けて、第２のバイアス信号ＢＳ２を生成する。

各データ線駆動回路は、例えば図６に示す構成の演算増幅器ＯＰＡを含む。なお演算増幅器ＯＰＡは図６の構成に限定されず、種々の変形実施が可能である。

演算増幅器ＯＰＡは、Ｎ型トランジスタＴＡ２１、ＴＡ２２、ＴＡ２３及びＰ型トランジスタＴＡ２４、ＴＡ２５により構成される差動部ＤＩＦと、Ｎ型トランジスタＴＡ２６、Ｐ型トランジスタＴＡ２７により構成される出力部ＱＱを含む。そしてサブバイアス回路ＢＣ１からのバイアス信号ＢＳ１は、電流源として機能するトランジスタＴＡ２１のゲートに入力され、これにより差動部ＤＩＦに流れるバイアス電流が設定される。またサブバイアス回路ＢＣ２からのバイアス信号ＢＳ２は、電流源として機能するトランジスタＴＡ２６のゲートに入力され、これにより出力部ＱＱに流れるバイアス電流が設定される。

例えば、多数のデータ線駆動回路に供給するバイアス信号を、図４のバイアス回路１２０のみによって供給しようとすると、バイアス信号が変動し、演算増幅器ＯＰＡの電流源であるトランジスタＴＡ２１、ＴＡ２６に流れるバイアス電流が変動してしまうおそれがある。特に、電気光学パネル４００のデータ線の本数分に対応する多数のデータ線駆動回路を設けた場合には、このようなバイアス電流の変動が生じる可能性が高い。

この点、本実施形態のようなバイアスリピータ回路ＲＥＰＢを設ければ、演算増幅器ＯＰＡに供給されるバイアス信ＢＳ１、ＢＳ２は、バイアスリピータ回路ＲＥＰＢに設けられたサブバイアス回路ＢＣ１、ＢＣ２により個別に供給されるようになる。従って、各バイアス回路が担当する演算増幅器の個数を減らすことができるため、バイアス信号の変動が抑えられ、バイアス電流の変動を低減できる。

特に、後述するようにデータ線駆動回路にサンプルホールド回路を用いた場合には、サンプリングタイミングやホールドタイミングにおける演算増幅器ＯＰＡの動作により、短い期間においてバイアス電流が大きく変動するおそれがある。そして、このようなバイアス電流の変動は、サンプリング電圧の誤差の原因となり、データ信号の電圧が変動することで表示特性が悪化する。例えば１つのバイアス回路１２０のみによってバイアス信号を供給した場合には、バイアス信号線の長さが長大になるため、図３の集積回路装置１０の左端部、中央部、右端部でのバイアス信号線のインピーダンスのずれが大きくなる。このため、データ信号の電圧にもバラツキが生じてしまい、表示ムラ等の現象が生じるおそれがある。

この点、本実施形態のようなバイアスリピータ回路ＲＥＰＢを設ければ、バイアス信号ＢＳ１、ＢＳ２を供給するバイアス信号線の長さを、１つのバイアス回路１２０のみを用いる場合に比べて格段に短くできる。従って、インピーダンスのずれを小さくできるため、表示ムラ等を低減でき、表示特性を向上できる。

４．サブドライバブロックのレイアウト配置
図７に、サブドライバブロックＳＤＢの詳細なレイアウト配置例を示す。図７において、ＧＲ、ＧＧ、ＧＢの各データ線駆動回路は、図６で説明した演算増幅器と、少なくとも１つのキャパシタを含む。このキャパシタとしては、例えば後述するサンプルホールド回路に用いられるサンプリング用キャパシタや、演算増幅器の位相補償用キャパシタや、演算増幅器の反転入力端子のノードに接続される補助キャパシタなどを想定できる。

そしてデータ線駆動回路ＧＲの演算増幅器は、演算増幅器領域ＯＰＲＲに配置され、キャパシタはキャパシタ領域ＣＲＲに配置される。この場合に、演算増幅器領域ＯＰＲＲのＤ２方向に、キャパシタ領域ＣＲＲが設けられる。即ち演算増幅器領域ＯＰＲＲは、Ｄ／Ａ変換回路ＤＡＣの領域とキャパシタ領域ＣＲＲの間に形成される。他のデータ線駆動回路ＧＧ、ＧＢの演算増幅器領域ＯＰＲＧ、ＯＰＲＢ、キャパシタ領域ＣＲＧ、ＣＲＢについても同様である。なお、データ線駆動回路がサンプルホールド回路により構成される場合には、サンプルホールド回路に使用されるスイッチ素子（トランスファーゲート）が配置されるスイッチ素子領域を、演算増幅器領域とキャパシタ領域の間に形成するようにしてもよい。

図７のレイアウト配置によれば、キャパシタ領域ＣＲＲ、ＣＲＧ、ＣＲＢにキャパシタがまとめて配置されるようになる。従って、各キャパシタの例えば四方に他のキャパシタを隣接配置することが可能になる。これにより、キャパシタ間の隙間を、例えばほぼ同じエッチング速度で形成できるため、高精度にキャパシタを形成できるようになる。

また図７のように演算増幅器とキャパシタを場所的に分けて配置することで、レイアウト効率の向上も図れる。更に図７のキャパシタ領域ＣＲＲ、ＣＲＧ、ＣＲＢ上に他の信号線を配線することも可能になり、レイアウト効率を更に向上できる。

図８にサブドライバブロックＳＤＢの更に詳細なレイアウト配置例を示す。図８では、ＧＲ、ＧＧ、ＧＢの各データ線駆動回路は、後述するようにフリップアラウンド型サンプルホールド回路で構成される階調生成アンプ及び駆動アンプを含む。そして例えばデータ線駆動回路ＧＲの階調生成アンプの演算増幅器、スイッチ素子、キャパシタが、各々、演算増幅器領域ＯＰＲＲ１、スイッチ素子領域ＳＲＲ１、キャパシタ領域ＣＲＲ１に形成される。また、データ線駆動回路ＧＲの駆動アンプの演算増幅器、キャパシタが、各々、演算増幅器領域ＯＰＲＲ２、キャパシタ領域ＣＲＲ２に形成され、駆動アンプのスイッチ素子が演算増幅器領域ＯＰＲＲ２に形成される。そして、これらの領域は、Ｄ２方向に沿ってＯＰＲＲ１、ＳＲＲ１、ＣＲＲ１、ＯＰＲＲ２、ＣＲＲ２の順でレイアウト配置される。他のデータ線駆動回路ＧＧ、ＧＢの演算増幅器領域ＯＰＲＧ１、ＯＰＲＧ２、ＯＰＲＢ１、ＯＰＲＢ２、スイッチ素子領域ＳＲＧ１、ＳＲＢ１、キャパシタ領域ＣＲＧ１、ＣＲＢ１、ＣＲＧ２、ＣＲＢ２のレイアウト配置も同様である。

そして図８のＨ１、Ｈ２に示すように、複数のリピータ回路用信号線（他の信号線）が、キャパシタ領域ＣＲＲ１〜ＣＲＢ１やＣＲＲ２〜ＣＲＢ２においてＤ１方向に沿って配線される。このリピータ回路用の信号線は、例えば図４のロジック回路４０の制御信号ＳＧＬを、リピータ回路ＲＥＰ１〜ＲＥＰ３に伝達するための信号線等である。

このようにすれば、キャパシタ領域ＣＲＲ１〜ＣＲＢ１、ＣＲＲ２〜ＣＲＢ２のスペースを有効活用してリピータ回路用信号線を配線できるため、レイアウト効率を向上でき、例えば集積回路装置１０のＤ２方向での幅Ｗを小さくできる。

また、このようなリピータ回路用信号線を、演算増幅領域ＯＰＲＲ１〜ＯＰＲＢ１、ＯＰＲＲ２〜ＯＰＲＢ２やスイッチ素子領域ＳＲＲ１〜ＳＲＢ１に配線すると、これらの領域に配置されるトランジスタや配線に対して、リピータ回路用信号線での電圧レベルの変動が寄生容量を介してノイズとして伝達されるおそれがある。そして、このノイズが原因として、回路の動作不良や表示品質の悪化などの事態を招くおそれがある。

この点、図８のようにリピータ回路用信号線をキャパシタ領域に配線すれば、演算増幅器領域やスイッチ素子領域に配置されるトランジスタや配線と、リピータ回路用信号線との間の寄生容量をほぼ無くすことができるため、回路の動作不良や表示品質の悪化などの事態を防止でき、回路の小規模化と表示品質の向上とを両立できる。

５．サンプルホールド回路
図７のＧＲ、ＧＧ、ＧＢの各データ線駆動回路は、演算増幅器（ＯＰＲＲ〜ＯＰＲＢ）により構成されるサンプルホールド回路を含むことができる。このようなサンプルホールド回路を用いれば、Ｄ／Ａ変換回路ＤＡＣが、サブピクセル画像データに対応した階調電圧を時分割で出力した場合にも、ＧＲ、ＧＧ、ＧＢの各データ線駆動回路は、この階調電圧をサンプリングしてホールドできるようになる。具体的には、Ｄ／Ａ変換回路ＤＡＣが、例えばＲ、Ｇ、Ｂのサブピクセル画像データに対応したＲ用、Ｇ用、Ｂ用の階調電圧を、各々、例えば第１〜第３のサンプリング期間（第１〜第Ｌのサンプリング期間）に時分割に出力したとする。この場合には、ＧＲ、ＧＧ、ＧＢの各データ線駆動回路のサンプルホールド回路は、第１〜第３の各サンプリング期間において、Ｄ／Ａ変換回路ＤＡＣから出力されたＲ用、Ｇ用、Ｂ用の階調電圧をサンプリングする。そしてサンプリングされた階調電圧に対応した出力電圧を、ホールド期間において出力する。これにより、データ線駆動回路ＧＲ、ＧＧ、ＧＢによるＤ／Ａ変換回路ＤＡＣの共用が可能になり、レイアウト面積を縮小できる。

このようなＧＲ、ＧＧ、ＧＢの各データ線駆動回路が有するサンプルホールド回路としては、例えばフリップアラウンド型のサンプルホールド回路を採用できる。図９（Ａ）、図９（Ｂ）を用いてフリップアラウンド型のサンプルホールド回路について更に詳細に説明する。

例えば図９（Ａ）、図９（Ｂ）において、フリップアラウンド型のサンプルホールド回路は、演算増幅器ＯＰＡと、サンプリング用キャパシタＣＳを含む。サンプリング用キャパシタＣＳは、演算増幅器ＯＰＡの反転入力端子（広義には第１の入力端子）とサンプルホールド回路の入力ノードＮＩとの間に設けられる。そして図９（Ａ）に示すようにキャパシタＣＳには、サンプリング期間において入力ノードＮＩの入力電圧ＶＩに応じた電荷が蓄積される。

なお図９（Ａ）に示すようにサンプリング期間では演算増幅器ＯＰＡの出力がＯＰＡの反転入力端子のノードＮＥＧに帰還される。また、演算増幅器ＯＰＡの非反転入力端子（広義には第２の入力端子）には、アナログ基準電源電圧であるＡＧＮＤが供給される。従って演算増幅器ＯＰＡのイマジナリーショート機能により、キャパシタＣＳの一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これによりキャパシタＣＳには、入力電圧ＶＩに応じた電荷が蓄積されるようになる。

図９（Ｂ）に示すようにホールド期間においては、サンプルホールド回路は、サンプリング期間においてサンプリング用キャパシタＣＳに蓄積された電荷に応じた出力電圧ＶＱを、その出力ノードＮＱに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳの他端を、演算増幅器ＯＰＡの出力端子に接続するフリップアラウンド動作を行うことで、ＣＳに蓄積された電荷に応じた出力電圧ＶＱを出力する。

以上のようなフリップアラウンド型のサンプルホールド回路を用いれば、後に詳述するように、いわゆるオフセットフリーを実現できる。従って、データ線間での出力電圧のバラツキを最小限に抑えることができ、バラツキの少ない高精度の電圧をデータ線に供給でき、表示品質を向上できる。また、Ｄ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動が不要になるため、高速駆動や制御の簡素化を実現できる。

図９（Ｃ）にフリップアラウンド型のサンプルホールド回路の詳細な構成例を示す。このサンプルホールド回路は、演算増幅器ＯＰＡと、サンプリング用スイッチ素子ＳＳと、サンプリング用キャパシタＣＳと、帰還用スイッチ素子ＳＦと、フリップアラウンド用スイッチ素子ＳＡを含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。またスイッチ素子ＳＳ、ＳＡ、ＳＦは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。

演算増幅器ＯＰＡの非反転入力端子（第２の入力端子）には、アナログ基準電源電圧ＡＧＮＤが設定される。

サンプリング用スイッチ素子ＳＳ及びサンプリング用キャパシタＣＳは、サンプルホールド回路の入力ノードＮＩと演算増幅器ＯＰＡの反転入力端子（第１の入力端子）との間に設けられる。帰還用スイッチ素子ＳＦは、演算増幅器ＯＰＡの出力端子とＯＰＡの反転入力端子との間に設けられる。

フリップアラウンド用スイッチ素子ＳＡは、スイッチ素子ＳＳとキャパシタＣＳとの間の接続ノードＮＳと、演算増幅器ＯＰＡの出力端子との間に設けられる。

そして図９（Ａ）に示すようにサンプリング期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオンになると共に、フリップアラウンド用スイッチ素子ＳＡがオフになる。これにより、フリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。

一方、図９（Ｂ）に示すようにホールド期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオフになると共に、フリップアラウンド用スイッチ素子ＳＡがオンになる。これにより、フリップアラウンド型サンプルホールド回路のホールド動作を実現できる。

この図９（Ｃ）のフリップアラウンド型のサンプルホールド回路では、後に詳述するように帰還スイッチ素子ＳＦでのチャージインジェクションの問題が発生する。この点、図９（Ｂ）に示すように、演算増幅器ＯＰＡの非反転入力端子に、高電位側電源電圧ＶＤＤＨＳと低電位側電源電圧ＶＳＳの間の電圧であるＡＧＮＤを供給すれば、帰還スイッチ素子ＳＦのトランスファーゲートのＮ型トランジスタからの電荷量とＰ型トランジスタからの電荷量のアンバランスを低減できる。従って、スイッチ素子ＳＦがオフになることによるチャージインジェクションの悪影響を最小限に抑えることが可能になる。

６．集積回路装置のレイアウト配置の他の例
図１０に集積回路装置１０のレイアウト配置の他の例を示す。図１０の集積回路装置１０は、図３のデータドライバブロックＤＢ１〜ＤＢ６に加えて、更に複数のメモリブロックＭＢ１〜ＭＢ６（広義には第１〜第Ｎのメモリブロック）を含む。これらのメモリブロックＭＢ１〜ＭＢ６は、画像表示のための画像データを記憶する。またメモリブロックＭＢ１〜ＭＢ６は、データドライバブロックＤＢ１〜ＤＢ６のＤ４方向において、Ｄ１方向に沿って配置（配列）される。

具体的にはメモリブロックＭＢ１〜ＭＢ６は、図１のメモリ２０をバンク分割したものである。そしてメモリブロックＭＢ１〜ＭＢ６（メモリセルアレイ）の各々は、電気光学パネル４００の第１のデータ線群〜第６のデータ線群の各々に供給するデータ信号に対応する画像データを記憶する。なおメモリブロックＭＢ１〜ＭＢ６のブロック数は６個に限定されず、任意である。また、メモリセルアレイと共に各メモリブロックに設けられるカラムアドレスデコーダ、ローアドレスデコーダ、センスアンプブロック等は、各メモリブロックに独立に設けてもよいし、その一部又は全部を共有化してもよい。

データドライバブロックＤＢ１〜ＤＢ６（第１〜第Ｎのデータドライバブロック）は、メモリブロックＭＢ１〜ＭＢ６のＤ２方向において、Ｄ１方向に沿って配置される。そして電気光学パネル４００（電気光学装置）の複数のデータ線にデータ信号を供給する。この場合に、メモリブロックＭＢ１は、データドライバブロックＤＢ１でのデータ信号の生成に必要な画像データを記憶し、メモリブロックＭＢ２は、データドライバブロックＤＢ２でのデータ信号の生成に必要な画像データを記憶する。同様に、メモリブロックＭＢ３〜ＭＢ６は、データドライバブロックＤＢ３〜ＤＢ６でのデータ信号の生成に必要な画像データを記憶する。

そしてメモリブロックＭＢ１〜ＭＢ６（第１〜第Ｎのメモリブロック）のうちのメモリブロックＭＢ１（広義には第Ｊのメモリブロック。Ｊは１≦Ｊ≦Ｎとなる整数）は、少なくとも１サブピクセル分（例えば１〜８サブピクセル分）の画像データであるサブピクセル画像データを、そのメモリセルアレイから点順次で読み出す。そして読み出されたサブピクセル画像データを、データドライバブロックＤＢ１〜ＤＢ６のうちの対応するデータドライバブロックＤＢ１（広義には第Ｊのデータドライバブロック）に対して時分割に出力する。即ち従来は線順次で読み出していた画像データを、メモリブロックＭＢ１のポート（データドライバ側ポート）から点順次で読み出す。

具体的には、メモリブロックＭＢ１とデータドライバブロックＤＢ１との間には、サブピクセル画像データ（Ｒ、Ｇ、Ｂの画像データ）を時分割で転送するためのｋビット（ｋは自然数。例えばｋ＝８、１６、３２等）のデータ転送バスＴＢ１が配線される。そして、このデータ転送バスＴＢ１を介して、ｋビットのサブピクセル画像データが転送される。

そしてデータドライバブロックＤＢ１は、メモリブロックＭＢ１からサブピクセル画像データを受け、サブピクセル画像データに対応するデータ信号を出力する。

同様にメモリブロックＭＢ２は、対応するデータドライバブロックＤＢ２に対して、サブピクセル画像データを点順次で読み出して時分割に出力する。具体的には、メモリブロックＭＢ２とデータドライバブロックＤＢ２との間には、サブピクセル画像データを時分割で転送するためのｋビットのデータ転送バスＴＢ２が配線される。そして、このデータ転送バスＴＢ２を介して、ｋビットのサブピクセル画像データが転送される。

そしてデータドライバブロックＤＢ２は、メモリブロックＭＢ２からサブピクセル画像データを受け、サブピクセル画像データに対応するデータ信号を出力する。

同様にして、メモリブロックＭＢ３〜ＭＢ６と、それに対応するデータドライバブロックＤＢ３〜ＤＢ６との間でも、データ転送バスＴＢ３〜ＴＢ６を介してサブピクセル画像データが時分割に転送される。

なおメモリブロックＭＢ１〜ＭＢ６とデータドライバブロックＤＢ１〜ＤＢ６の間でのサブピクセル画像データの転送は、各水平走査期間において並列に同時に行われる。例えば第１の走査線と第１のデータ線群との交差位置に対応するサブピクセルの画像データを、メモリブロックＭＢ１とデータドライバブロックＤＢ１の間で転送している期間において、それと同時に並列に、第１の走査線と第１のデータ線群の隣の第２のデータ線群との交差位置に対応するサブピクセルの画像データが、メモリブロックＭＢ２とデータドライバブロックＤＢ２の間で転送される。メモリブロックＭＢ３〜ＭＢ６とデータドライバブロックＤＢ３〜ＤＢ６の間のデータ転送も同様である。

このように本実施形態では、これまでは線順次で行われていたメモリ（ＲＡＭ）からの画像データの読み出しを、点順次で行っている。そして各メモリブロックから点順次で読み出されたサブピクセルの画像データを、そのメモリブロックに対応するデータドライバブロックに対して時分割に転送している。このようにすれば、メモリブロックＭＢ１〜ＭＢ６とデータドライバブロックＤＢ１〜ＤＢ６の間のレイアウト配置の位置関係の相互の依存性を無くすことが可能になり、メモリブロックＭＢ１〜ＭＢ６のレイアウト配置に影響を受けることなく、データドライバブロックＤＢ１〜ＤＢ６を配置できる。従って、レイアウト配置の自由度が高まり、レイアウト効率を向上できる。これにより、例えば集積回路装置１０のＤ２方向の幅Ｗを小さくでき、スリムな細長チップの実現が可能になる。この結果、集積回路装置１０のチップ面積の削減や、実装の容易化を図れる。

例えば図１１（Ａ）、図１１（Ｂ）に本実施形態の比較例の集積回路装置を示す。図１１（Ａ）の集積回路装置７００では、メモリブロックＭＢ１のＤ２方向側にデータドライバブロックＤＢ１が配置され、メモリブロックＭＢ２のＤ２方向側にデータドライバブロックＤＢ２が配置される。そしてメモリブロックＭＢ１とＭＢ２の間や、データドライバブロックＤＢ１とＤＢ２の間に他の回路が配置される。

図１１（Ａ）では、メモリブロックＭＢ１からの画像データの読み出しは線順次で行われ、メモリブロックＭＢ１の画像データ（１ライン分の画像データ）が所定のタイミングで一斉に読み出されて、データドライバブロックＤＢ１に出力される。同様に、メモリブロックＭＢ２からの画像データの読み出しも線順次で行われ、メモリブロックＭＢ２の画像データが所定のタイミングで一斉に読み出されて、データドライバブロックＤＢ２に出力される。このため、メモリブロックＭＢ１とデータドライバブロックＤＢ１の間は、対応するデータ線の本数と同じ本数（電気光学パネルのデータ線の例えば半分の本数）の信号線で接続され、メモリブロックＭＢ２とデータドライバブロックＤＢ２の間も、対応するデータ線の本数と同じ本数の信号線で接続される。従って、これらの信号線の本数が非常に多いため、メモリブロックＭＢ１、ＭＢ２とデータドライバブロックＤＢ１、ＤＢ２のレイアウト配置の自由度が低い。例えば、メモリブロックＭＢ１とデータドライバブロックＤＢ１を、その中心位置がＤ１方向においてずれるように配置しようとすると、その間を接続する信号線の配線領域が原因で、集積回路装置７００のＤ２方向での幅Ｗが大幅に増えてしまう。このため、幅Ｗを小さくしてスリムな細長チップを実現することが難しいという課題がある。特に、高精細化のために電気光学パネルのデータ線の本数が増えた場合に、これに対応することが難しいという課題がある。

また図１１（Ｂ）の集積回路装置７１０（特開２００７−２４３１２５号公報）では、メモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接配置される。メモリブロックＭＢ２〜ＭＢ５とデータドライバブロックＤＢ２〜ＤＢ５のレイアウト配置も同様である。

この図１１（Ｂ）の集積回路装置７１０によれば、図１１（Ａ）の集積回路装置７００に比べて、レイアウト配置の自由度が高く、Ｄ２方向での幅Ｗを小さくできるという利点がある。

しかしながら、図１１（Ｂ）では、各メモリブロックから各データドライバブロックへの信号線はＤ１（Ｄ３）方向に沿って配線されるため、この信号線等が原因となって、各データドライバブロックのレイアウト面積が大きくなってしまうという課題がある。また各データドライバブロックの出力信号線を、データ信号用のパッドに接続するための配線の並び替えが必要になる。従って、この配線の並び替えのためにＤ２方向での幅Ｗを今ひとつ小さくできないという課題もある。

この点、図１０では、各メモリブロックからは点順次で画像データが読み出される。従って、各メモリブロックと各データドライバブロックを接続するデータ転送バス（ＴＢ１〜ＴＢ６）の本数はｋ本であり、図１１（Ａ）において各メモリブロックと各データドライバブロックを接続する信号線の本数に比べて格段に少ない。従って、レイアウトの自由度が図１１（Ａ）に比べて高い。

例えば図１０では複数のメモリブロックのうちの第Ｊのメモリブロックと、複数のデータドライバブロックのうちの第Ｊのデータドライバブロックを、その中心位置がＤ１方向においてずれて配置できる。従って、このようにずらしたレイアウト配置を行うことで形成された空き領域に、メモリブロックやデータドライバブロック以外の他の回路や、パッド（広義には端子）等を配置することができ、レイアウト効率を向上できる。

例えば図１０のようにメモリブロックＭＢ１〜ＭＢ６とデータドライバブロックＤＢ１〜ＤＢ６をずらして配置すれば、メモリブロックＭＢ６（第Ｎのメモリブロック）のＤ１方向であって、データドライバブロックＤＢ６（第Ｎのデータドライバブロック）のＤ４方向に、空き領域を形成できる。従って、この空き領域に、例えば階調電圧生成回路やロジック回路等の他の回路を配置できる。

また図１０のようにＭＢ１〜ＭＢ６とＤＢ１〜ＤＢ６をずらして配置すれば、メモリブロックＭＢ１（第１のメモリブロック）のＤ２方向であって、データドライバブロックＤＢ１（第１のデータドライバブロック）のＤ３方向にも、空き領域を形成できる。従って、この空き領域に、例えば電気光学パネル４００（電気光学装置）の複数の走査線に走査信号を供給するための複数の走査信号用パッドを配置できる。これにより、空き領域の有効活用が可能になり、レイアウト効率を向上できる。

また図１０では、メモリブロックＭＢ３とデータドライバブロックＤＢ３の間のデータ転送バスＴＢ３の本数は例えばｋ＝８又は１６というように少なく、メモリブロックＭＢ４とデータドライバブロックＤＢ４の間のデータ転送バスＴＢ４の本数も例えばｋ＝８又は１６というように少ない。従って、例えばメモリブロックＭＢ３をＤ３方向側にずらして配置すると共に、メモリブロックＭＢ４をＤ１方向側にずらして配置することで、メモリブロックＭＢ３とＭＢ４の間に空き領域を形成できる。従って、この空き領域に、電源回路ＰＢ等の他の回路を配置できるようになる。そしてこのように電源回路ＰＢを配置することで、電源回路ＰＢのＡＧＮＤ出力回路が出力しデータドライバＤＲに供給されるアナログ基準電源電圧ＡＧＮＤのインピーダンスを、均一化できる。これにより表示特性の悪化を防止できるため、レイアウト効率の向上と表示特性の向上を両立できる。

また図１１（Ｂ）の比較例では各データドライバブロック内に各メモリブロックからの多数の信号線を配線する必要があったが、図１０ではこのような配線を不要にできる。従って、図１１（Ｂ）に比べて各データドライバブロックの面積を格段に小さくすることができる。この結果、集積回路装置１０のＤ２方向での幅Ｗを小さくでき、スリムな細長チップを実現できると共にチップ面積を縮小化できる。また図１１（Ｂ）では、各データドライバブロックからの出力信号線の配線の並び替えが必要であったが、図１０ではこのような配線の並び替えを不要にできる。従って、この並び替え領域を原因とする幅Ｗの増加を防止でき、集積回路装置１０のより一層のスリム化を実現できる。

図１２に本実施形態の集積回路装置１０の詳細なレイアウト配置例を示す。なお図１２はレイアウト配置は一例であり、本実施形態のレイアウト配置は図１２に限定されるものではない。

図１２ではＤ１方向に沿ってメモリブロックＭＢ１〜ＭＢ１０（第１〜第Ｎのメモリブロック）が配置される。またメモリブロックＭＢ１〜ＭＢ１０のＤ２方向においてＤ１方向に沿ってデータドライバブロックＤＢ１〜ＤＢ１０が配置される。この場合にメモリブロックＭＢ１〜ＭＢ１０の各メモリブロックと、データドライバブロックＤＢ１〜ＤＢ１０の対応するデータドライバブロックは、その中心位置がＤ１方向においてずれて配置される。即ちメモリブロックＭＢ１〜ＭＢ１０の右端と、データドライバブロックＤＢ１〜ＤＢ１０の右端はＤ１方向においてずれており、メモリブロックＭＢ１〜ＭＢ１０の左端と、データドライバブロックＤＢ１〜ＤＢ１０の左端もＤ１方向においてずれている。

階調電圧生成回路ＧＢは複数の階調電圧を生成し、データドライバブロックＤＢ１〜ＤＢ１０に供給する。この場合の階調電圧の信号線は例えばメモリブロックＭＢ１〜ＭＢ１０上に配線される。そして図１２では階調電圧生成回路ＧＢは、右端のメモリブロックＭＢ１０（第Ｎのメモリブロック）のＤ１方向であって、右端のデータドライバブロックＤＢ１０（第Ｎのデータドライバブロック）のＤ４方向に配置される。このようにすれば、この空き領域を有効活用して階調電圧生成回路ＧＢを配置できる。

集積回路装置１０の左端に配置された走査ドライバＳＢ１は走査信号を生成する。そしてこの走査信号は、走査信号用パッド領域ＰＳＲ１に配置される走査信号用パッドを介して電気光学パネル４００の走査線に供給される。同様に、集積回路装置１０の右端に配置された走査ドライバＳＢ２は走査信号を生成する。この走査信号は、走査信号用パッド領域ＰＳＲ２に配置される走査信号用パッドを介して電気光学パネル４００の走査線に供給される。

この場合に図１２では、走査線に走査信号を供給するための複数の走査信号用パッド（領域ＰＳＲ１）が、左端のメモリブロックＭＢ１（第１のメモリブロック）のＤ２方向であって、左端のデータドライバブロックＤＢ１（第１のデータドライバブロック）のＤ３方向に配置される。このようにすれば、この空き領域を有効活用して領域ＰＳＲ１の多数の走査信号用パッドを配置できる。

また図１２では、メモリブロックＭＢ６（第Ｍのメモリブロック）とメモリブロックＭＢ７（第Ｍ＋１のメモリブロック）の間に、ＡＧＮＤ出力回路ＡＲが配置される。そしてこのＡＧＮＤ出力回路ＡＲからのＡＧＮＤラインが、データドライバブロックＤＢ１〜ＤＢ１０上をＤ１方向に沿って配線される。これによりＡＧＮＤのインピーダンスの均一化を図れる。

なお図１２では、データドライバブロックＤＢ１〜ＤＢ１０のＤ２方向には、データ信号用のパッド配置領域ＰＤＲ（第１のインターフェース領域。出力側Ｉ／Ｏ領域）が設けられる。また、メモリブロックＭＢ１〜ＭＢ１０のＤ４方向側のパッド領域ＰＩＯＲ（第２のインターフェース領域。入力側Ｉ／Ｏ領域）には、ロジック回路ＬＢ用のパッド（入出力パッド）や、電源回路ＰＢの昇圧用のキャパシタを接続するための昇圧用パッドや、電源安定化用のキャパシタを接続するための電源パッドが配置される。またメモリブロックＭＢ１〜ＭＢ１０と、このパッド領域ＰＩＯＲとの間の細長の領域には、電源回路ＰＢの昇圧トランジスタ（昇圧回路）が配置される。このように配置することで、昇圧トランジスタのドレイン等をショートパスで昇圧用パッドに接続できるようになる。

７．データ転送の詳細
次にデータドライバブロックとメモリブロック間のデータ転送の詳細について説明する。図１３では、メモリブロックＭＢ１〜ＭＢ６（第１〜第Ｎのメモリブロック）とデータドライバブロックＤＢ１〜ＤＢ６（第１〜第Ｎのメモリブロック）の間に、ラッチ回路が設けられている。具体的には、プリラッチ回路ＬＴＡ１〜ＬＴＡ６（広義には第１〜第Ｎのプリラッチ回路）と、ポストラッチ回路ＬＴＢ１〜ＬＴＢ６（広義には第１〜第Ｎのポストラッチ回路）が設けられている。

そしてプリラッチ回路ＬＴＡ１〜ＬＴＡ６（前段のラッチ回路）のうちのプリラッチ回路ＬＴＡ１（広義には第Ｊのプリラッチ回路）は、メモリブロックＭＢ１（第Ｊのメモリブロック）から時分割に出力されるサブピクセル画像データを順次ラッチする。具体的には、ｋビットのサブピクセル画像データを、プリラッチ回路ＬＴＡ１が有する複数のｋビットのフリップフロップ回路（レジスタ）のうちの左側のフリップフロップ回路から右側のフリップフロップ回路に、クロックＤＣＫを用いて順次ラッチする。即ちｋビットのサブピクセル画像データを、イネーブル信号ＥＮＢによりラッチがイネーブルされたフリップフロップ回路に順次ラッチする。なおサブピクセル画像データであるＲデータ、Ｇデータ、Ｂデータの各々が８ビットのデータであったとすると、１サブピクセル分の画像データが転送される場合にはｋ＝８になり、２サブピクセル分の画像データが転送される場合にはｋ＝１６になる。

そしてポストラッチ回路ＬＴＢ１〜ＬＴＢ６（後段のラッチ回路）のうちのポストラッチ回路ＬＴＢ１（広義には第Ｊのポストラッチ回路）は、プリラッチ回路ＬＴＡ１（第Ｊのプリラッチ回路）でのサブピクセル画像データのラッチ後に、ラッチされたサブピクセル画像データをプリラッチ回路ＬＴＡ１から線順次で読み出してラッチする。そしてラッチされたサブピクセル画像データをデータドライバブロックＤＢ１（第Ｊのデータドライバブロック）に出力する。具体的にはポストラッチ回路ＬＴＢ１は、プリラッチ回路ＬＴＡ１にラッチされた全てのサブピクセル画像データを、ラッチクロックＬＣＫを用いて一斉に読み出してラッチする。そしてラッチされたサブピクセル画像データをデータドライバブロックＤＢ１に出力する。

またプリラッチ回路ＬＴＡ２は、メモリブロックＭＢ２から時分割に出力されるサブピクセル画像データを順次ラッチする。そしてポストラッチ回路ＬＴＢ２は、プリラッチ回路ＬＴＡ２でのサブピクセル画像データのラッチ後に、ラッチされたサブピクセル画像データをプリラッチ回路ＬＴＡ２から線順次で読み出してラッチする。そしてラッチされたサブピクセル画像データをデータドライバブロックＤＢ２に出力する。その他のプリラッチ回路ＬＴＡ３〜ＬＴＡ６、ポストラッチ回路ＬＴＢ３〜ＬＴＢ６の動作も同様である。またプリラッチ回路ＬＴＡ１〜ＬＴＡ６のラッチ動作は並列に同じタイミングで行われ、ポストラッチ回路ＬＴＢ１〜ＬＴＢ６のラッチ動作も並列に同じタイミングで行われる。

図１４にプリラッチ回路ＬＴＡ１、ポストラッチ回路ＬＴＢ１、データドライバブロックＤＢ１の詳細な構成例を示す。なおプリラッチ回路ＬＴＡ２〜ＬＴＡ６、ポストラッチ回路ＬＴＢ２〜ＬＴＢ６、データドライバブロックＤＢ２〜ＤＢ６の詳細な構成も図１４と同様であるため、説明を省略する。

プリラッチ回路ＬＴＡ１（第Ｊのプリラッチ回路）は、複数のフリップフロップ回路ＦＦＡ１０〜ＦＦＡ１５を含む。これらのフリップフロップ回路ＦＦＡ１０〜ＦＦＡ１５の各々は、ｋ＝８ビットのサブピクセル画像データを保持できる回路（レジスタ）になっている。

またポストラッチ回路ＬＴＢ１（第Ｊのポストラッチ回路）も、複数のフリップフロップ回路ＦＦＢ１０〜ＦＦＢ１５を含む。これらのフリップフロップ回路ＦＦＢ１０〜ＦＦＢ１５の各々も、ｋ＝８ビットのサブピクセル画像データを保持できる回路（レジスタ）になっている。

データドライバブロックＤＢ１（第Ｊのデータドライバブロック）は複数のサブドライバブロックＳＤＢ０〜ＳＤＢ５を含む。ＳＤＢ０〜ＳＤＢ５の各サブドライバブロックは、メモリブロックＭＢ１（第Ｊのメモリブロック）からのサブピクセル画像データに基づいて、少なくとも１ピクセル分に対応するデータ信号を出力する。例えばサブドライバブロックＳＤＢ０は、サブピクセル画像データに基づいて、１ピクセル分に対応するＲ用、Ｇ用、Ｂ用のデータ信号ＤＳＲ０、ＤＳＧ０、ＤＳＢ０を出力する。同様にサブドライバブロックＳＤＢ１は、１ピクセル分に対応するＲ用、Ｇ用、Ｂ用のデータ信号ＤＳＲ１、ＤＳＧ１、ＤＳＢ１を出力する。他のサブドライバブロックＳＤＢ２〜ＳＤＢ５も同様である。

そして図１４では、ＳＤＢ０〜ＳＤＢ５の各サブドライバブロックは、Ｄ／Ａ変換回路と、このＤ／Ａ変換回路を共用する複数のデータ線駆動回路（サブピクセルドライバセル、階調アンプ）を含む。

例えばサブドライバブロックＳＤＢ０は、Ｄ／Ａ変換回路ＤＡＣ０と、ＤＡＣ０を時分割で共用するデータ線駆動回路ＧＲ０、ＧＧ０、ＧＢ０を含む。これらのＧＲ０、ＧＧ０、ＧＢ０は、各々、Ｒ用、Ｇ用、Ｂ用のデータ線駆動回路であり、Ｒ用、Ｇ用、Ｂ用のデータ信号ＤＳＲ０、ＤＳＧ０、ＤＳＢ０を出力する。

またサブドライバブロックＳＤＢ１は、Ｄ／Ａ変換回路ＤＡＣ１と、ＤＡＣ１を時分割で共用するデータ線駆動回路ＧＲ１、ＧＧ１、ＧＢ１を含む。これらのＧＲ１、ＧＧ１、ＧＢ１は、各々、Ｒ用、Ｇ用、Ｂ用のデータ線駆動回路であり、Ｒ用、Ｇ用、Ｂ用のデータ信号ＤＳＲ１、ＤＳＧ１、ＤＳＢ１を出力する。他のサブドライバセルＳＤＢ２〜ＳＤＢ５も同様である。なおＤＳＲ１、ＤＳＧ１、ＤＳＢ１は、ＤＳＲ０、ＤＳＧ０、ＤＳＢ０の隣のピクセル用のデータ信号であり、ＤＳＲ２、ＤＳＧ２、ＤＳＢ２は、ＤＳＲ１、ＤＳＧ１、ＤＳＢ１の隣のピクセル用のデータ信号である。

次に図１５の信号波形例を用いて図１４の動作について説明する。まず図１５のＦ１に示すように、メモリブロックＭＢ１は、ｋ＝８ビットのサブピクセル画像データＲ０〜Ｒ５を点順次で読み出して、時分割に出力する。するとＦ２に示すように、プリラッチ回路ＬＴＡ１（第Ｊのプリラッチ回路）は、メモリブロックＭＢ１（第Ｊのメモリブロック）から時分割に出力されるＲ（広義には第１の色成分）のサブピクセル画像データＲ０〜Ｒ５を、順次にラッチする。具体的にはＦ３に示すようにイネーブル信号ＥＮＢが「０」を指示すると、図１４のフリップフロップ回路ＦＦＡ１０がクロックＤＣＫを用いてサブピクセル画像データＲ０をラッチする。またＦ４に示すようにイネーブル信号ＥＮＢが「１」を指示すると、隣のフリップフロップ回路ＦＦＡ１１がサブピクセル画像データＲ１をクロックＤＣＫを用いてラッチする。同様に信号ＥＮＢが「２」、「３」、「４」、「５」を指示した場合には、フリップフロップ回路ＦＦＡ１２、ＦＦＡ１３、ＦＦＡ１４、ＦＦＡ１５が、各々、サブピクセル画像データＲ２、Ｒ３、Ｒ４、Ｒ５をクロックＤＣＫを用いてラッチする。

次にポストラッチ回路ＬＴＢ１（第Ｊのポストラッチ回路）は、プリラッチ回路ＬＴＡ１がＲ（第１の色成分）のサブピクセル画像データＲ０〜Ｒ５のラッチをＦ５に示すように完了した後に、Ｆ６に示すように、ラッチされたサブピクセル画像データＲ０〜Ｒ５をプリラッチ回路ＬＴＡ１から線順次で読み出してラッチする。具体的には、プリラッチ回路ＬＴＡ１のフリップフロップ回路ＦＦＡ１０〜ＦＦＡ１５にラッチされたサブピクセル画像データＲ０〜Ｒ５を、ポストラッチ回路ＬＴＢ１のフリップフロップ回路ＦＦＢ１１〜ＦＦＢ１５がラッチクロックＬＣＫを用いて一斉にラッチする。

データドライバブロックＤＢ１（第Ｊのデータドライバブロック）は、Ｆ７に示すようにポストラッチ回路ＬＴＢ１にＲのサブピクセル画像データＲ０〜Ｒ５がラッチされると、Ｆ８に示すようにラッチされたサブピクセル画像データＲ０〜Ｒ５に対応する信号（電圧）をサンプリングする。そして、サンプリングされた電圧をＦ９に示すようにホールドする。具体的には、サブドライバブロックＳＤＢ０〜ＳＤＢ５のＤ／Ａ変換回路ＤＡＣ０〜ＤＡＣ５の各々が、サブピクセル画像データＲ０〜Ｒ５の各々をＤ／Ａ変換する。するとサブドライバブロックＳＤＢ０〜ＳＤＢ５のＲ用のデータ線駆動回路ＧＲ０〜ＧＲ５（サンプルホールド回路）の各々が、Ｄ／Ａ変換により得られた電圧をサンプリングして、ホールドする。

次にプリラッチ回路ＬＴＡ１は、Ｆ１０に示すように、メモリブロックＭＢ１から時分割に出力されるＧ（広義には第２の色成分）のサブピクセル画像データＧ０〜Ｇ５を、順次にラッチする。

次にポストラッチ回路ＬＴＢ１は、プリラッチ回路ＬＴＡ１がサブピクセル画像データＧ０〜Ｇ５のラッチをＦ１１に示すように完了した後に、Ｆ１２に示すように、ラッチされたサブピクセル画像データＧ０〜Ｇ５をプリラッチ回路ＬＴＡ１から線順次で読み出してラッチする。

次に、データドライバブロックＤＢ１は、Ｆ１３に示すようにポストラッチ回路ＬＴＢ１にサブピクセル画像データＧ０〜Ｇ５がラッチされると、Ｆ１４に示すようにラッチされたサブピクセル画像データＧ０〜Ｇ５に対応する信号（電圧）をサンプリングする。そして、サンプリングされた電圧をＦ１５に示すようにホールドする。

次にプリラッチ回路ＬＴＡ１は、Ｆ１６に示すように、メモリブロックＭＢ１から時分割に出力されるＢ（広義には第３の色成分）のサブピクセル画像データＢ０〜Ｂ５を、順次にラッチする。

次にポストラッチ回路ＬＴＢ１は、プリラッチ回路ＬＴＡ１がサブピクセル画像データＢ０〜Ｂ５のラッチをＦ１７に示すように完了した後に、Ｆ１８に示すように、ラッチされたサブピクセル画像データＢ０〜Ｂ５をプリラッチ回路ＬＴＡ１から線順次で読み出してラッチする。

次に、データドライバブロックＤＢ１は、Ｆ１９に示すようにポストラッチ回路ＬＴＢ１にサブピクセル画像データＢ０〜Ｂ５がラッチされると、Ｆ２０に示すようにラッチされたサブピクセル画像データＢ０〜Ｂ５に対応する信号（電圧）をサンプリングする。そして、サンプリングされた電圧をＦ２１に示すようにホールドする。

以上のように図１５の手法によれば、Ｒのサブピクセル画像データ、Ｇのサブピクセル画像データ、Ｂのサブピクセル画像データを、Ｒ、Ｇ、Ｂの順番で順次ラッチして、データドライバブロックＤＢ１に入力できる。そしてデータドライバブロックＤＢ１は、Ｒ、Ｇ、Ｂのサブピクセル画像データに対応する信号（電圧）をサンプリングしてホールドする。

このようにすれば、例えば、Ｒ用、Ｇ用、Ｂ用の階調特性が異なる場合に、図２（Ｂ）の階調電圧生成回路１１０が、Ｒ用、Ｇ用、Ｂ用の階調電圧を時分割で出力することで、いわゆるＲ、Ｇ、Ｂ独立のγ補正を実現でき、表示品質を向上できる。

なお、以上では、各メモリブロックが１サブピクセル分の画像データを時分割（点順次）で出力する場合について説明したが、本実施形態ではこれに限定されず、複数サブピクセル分の画像データを時分割で出力してもよい。この場合のプリラッチ回路ＬＴＡ１、ポストラッチ回路ＬＴＢ１、データドライバブロックＤＢ１の構成例を図１６に示す。図１６では、メモリブロックＭＢ１から、２サブピクセル分であるｋ＝１６ビットのサブピクセル画像データが出力される。そしてこの１６ビットのサブピクセル画像データがフリップフロップ回路ＦＦＡ１０〜ＦＦＡ１５に順次ラッチされる。そして、その後に、次段のフリップフロップ回路ＦＦＢ１０〜ＦＦＢ１５にラッチされる。

また図１６ではＳＤＢ０〜ＳＤＢ５の各サブドライバブロックは、メモリブロックＭＢ１からのサブピクセル画像データに基づいて、２ピクセル分に対応するデータ信号を出力する。具体的にはサブドライバブロックＳＤＢ０は、２ピクセル分に対応するＲ用、Ｇ用、Ｂ用のデータ信号ＤＳＲ０、ＤＳＧ０、ＤＳＢ０、ＤＳＲ１、ＤＳＧ１、ＤＳＢ１を出力する。同様にサブドライバブロックＳＤＢ１は、２ピクセル分に対応するＲ用、Ｇ用、Ｂ用のデータ信号ＤＳＲ２、ＤＳＧ２、ＤＳＢ２、ＤＳＲ３、ＤＳＧ３、ＤＳＢ３を出力する。他のサブドライバブロックＳＤＢ２〜ＳＤＢ５も同様である。

このような構成にすることで、メモリブロックからプリラッチ回路へのデータ転送を高速化できる。これにより、データドライバブロックでのサンプリング動作やホールド動作に時間的な余裕を持たせることが可能になる。

８．データドライバ
次にデータドライバの詳細な構成例について図１７を用いて説明する。図１７は、データドライバのうち、図３、図１４、図１６等で説明したＳＤＢ０〜ＳＤＢ５の各サブドライバブロックの構成例である。具体的には各サブドライバブロックは、Ｄ／Ａ変換回路５２、データ線駆動回路６０-1〜６０-Ｌを含む。そして図１７では、１つのＤ／Ａ変換回路５２が、複数のデータ線駆動回路６０-1〜６０-Ｌ（第１〜第Ｌのデータ線駆動回路）により共用される。なおデータ線駆動回路等を電気光学パネルの各データ線毎に設けてもよいし、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。またデータドライバ（集積回路装置）の一部又は全部を電気光学パネル上に一体に形成してもよい。

Ｄ／Ａ変換回路５２（電圧生成回路）は、例えば図１のメモリ２０から階調データＤＧ（画像データ、表示データ）を受ける。そして階調データＤＧに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。

具体的には、Ｄ／Ａ変換回路５２は、階調データを受け、階調データに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を、第１〜第Ｌのサンプリング期間の各サンプリング期間に時分割に出力する。

データ線駆動回路６０-1〜６０-Ｌは階調生成アンプ６２-1〜６２-Ｌ（ＧＡ１〜ＧＡＬ）を含む。これらの階調生成アンプ６２-1〜６２-Ｌの各々は、第１〜第Ｌのサンプリング期間の各サンプリング期間においてＤ／Ａ変換回路５２から出力された第１、第２の階調電圧ＶＧ１、ＶＧ２をサンプリングし、ＶＧ１とＶＧ２の間の階調電圧を生成する。

図１８にデータドライバ（サブドライバブロック）の第２の構成例を示す。図１８では、データ線駆動回路６０-1〜６０-Ｌは、階調生成アンプ６２-1〜６２-Ｌの後段に設けられた駆動アンプ６４-1〜６４-Ｌ（第１〜第Ｌの駆動アンプ）を更に含む。

データ線駆動回路６０-1〜６０-Ｌが含む駆動アンプ６４-1〜６４-Ｌ（ＤＡ１〜ＤＡＬ）は、第１〜第Ｌのサンプリング期間の後の駆動アンプ用サンプリング期間において、階調生成アンプ６２-1〜６２-Ｌの出力電圧をサンプリングする。そして駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングされた出力電圧を出力する。

例えば図１９に、６個のデータ線駆動回路ＧＡ１〜ＧＡ６によりＤ／Ａ変換回路５２が共用される場合の信号波形例を示す。データ線駆動回路ＧＡ１〜ＧＡ６はサンプリング期間ＴＳ１〜ＴＳ６（第１〜第Ｌのサンプリング期間）においてサンプリング動作を行い、その後のホールド期間ＴＨ１〜ＴＨ６（第１〜第Ｌのホールド期間）においてホールド動作を行う。

そして駆動アンプＤＡ１〜ＤＡ６は、サンプリング期間ＴＳ１〜ＴＳ６の後の駆動アンプ用サンプリング期間ＴＤＳにおいて、サンプリング動作を行い、その後の駆動アンプ用ホールド期間ＴＤＨにおいて、ホールド動作を行う。

図１７、図１８の構成によれば、データ線駆動回路毎にＤ／Ａ変換回路を設ける必要はなく、複数のデータ線駆動回路６０-1〜６０-Ｌに対して１つのＤ／Ａ変換回路５２を設ければ済む。従って、集積回路装置内でのＤ／Ａ変換回路５２の占有面積を削減でき、集積回路装置の小規模化を図れる。

そしてこのように、Ｄ／Ａ変換回路５２が時分割に第１、第２の階調電圧ＶＧ１、ＶＧ２を出力したとしても、階調生成アンプ６２-1〜６２-Ｌのサンプリング機能により、第１〜第Ｌの各サンプリング期間での電圧の適正なサンプリングが可能になる。

また、このようにＤ／Ａ変換回路５２を時分割に使用すると、図１９に示すようにサンプリング期間ＴＳ１〜ＴＳ６の総和時間が長くなってしまう。このため、例えば階調生成アンプＧＡ６のホールド期間ＴＨ６が短くなり、データ線の駆動時間に余裕が無くなってしまう。

この点、図１８に示すように階調生成アンプＧＡ１〜ＧＡ６の後段に駆動アンプＤＡ１〜ＤＡ６を設ければ、図１９のＥ１５に示すように、サンプリング期間ＴＳ１〜ＴＳ６の間、駆動アンプＤＡ１〜ＤＡ６がホールド動作モードになってデータ線を駆動できる。従って、データ線の駆動時間を長くすることができ、データ線に高精度な電圧を供給できる。

また、これまでのデータドライバでは、データ線に供給する電圧を高精度化するために、例えば駆動期間の後半にＤ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動を行っていた。このために、各データ線毎に同じ構成のＤ／Ａ変換回路を設ける必要があり、Ｄ／Ａ変換回路のレイアウト面積が原因となって集積回路装置の大規模化を招いていた。

この点、階調生成アンプや駆動アンプにサンプルホールド機能を持たせて、例えばフリップアラウンド型サンプルホールド回路により構成すれば、いわゆるオフセットフリーを実現できる。従って、データ線への出力電圧のバラツキを最小限に抑えて、データ線に高精度な電圧を供給できるようになるため、上記のＤＡＣ駆動が不要になる。従って、各データ線毎に同じ構成のＤ／Ａ変換回路を設ける必要がなくなり、図１７、図１８に示すように、１つのＤ／Ａ変換回路を複数のデータ線駆動回路で共用できるようになる。従って、データ線の電圧の高精度化とデータドライバの小面積化を両立できる。

また図１７、図１８の構成によれば、階調電圧線を、Ｒ用（赤）、Ｇ用（緑）、Ｂ用（青）に時分割に共用できるという利点もある。

例えば図１のメモリ２０とデータドライバ５０とを接続するデータ転送バス（階調データバス）が例えば１６ビットのバスであったとする。また、Ｒ、Ｇ、Ｂの各サブピクセルのビット数が８ビットであり、Ｒ、Ｇ、Ｂのサブピクセルから構成されるピクセルのビット数が８×３＝２４ビットであったとする。

この場合に図１９のＥ１、Ｅ２では、第１の画素の８ビットのサブピクセル画像データＲ０（階調データ）と、第１の画素の隣の第２の画素の８ビットのサブピクセル画像データＲ１（階調データ）が、図１０で説明した１６ビットのデータ転送バス（階調データバス）を介して各メモリブロックから各データドライバブロックに転送される。

そして図１９のＥ３ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＲ０に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ４に示すように階調生成アンプＧＡ１は、サンプリング期間ＴＳ１においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。

またＥ５ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＲ１に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ６に示すように階調生成アンプＧＡ２は、サンプリング期間ＴＳ２においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。

またＥ７、Ｅ８では、８ビットのサブピクセル画像データＧ０と、第２の画素の８ビットのサブピクセル画像データＧ１が、１６ビットのデータ転送バス（階調データバス）を介して各メモリブロックから各データドライバブロックに転送される。

そしてＥ９ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＧ０に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ１０に示すように階調生成アンプＧＡ３は、サンプリング期間ＴＳ３においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。

またＥ１１ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＧ１に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ１２に示すように階調生成アンプＧＡ４は、サンプリング期間ＴＳ４においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。なおＥ１３、Ｅ１４ではサブピクセル画像データＢ０、Ｂ１が転送され、上記の同様の処理が行われる。

このようにすれば、Ｒ用、Ｇ用、Ｂ用に別々の階調電圧線を設けなくも済むようになり、１本の階調電圧線をＲ用、Ｇ用、Ｂ用の階調電圧の転送に時分割に使用できるようになる。例えば図１９のＥ１、Ｅ２では階調電圧線をＲ用に使用し、Ｅ７、Ｅ８では階調電圧線をＧ用に使用し、Ｅ１３、Ｅ１４では階調電圧線をＢ用に使用できる。

例えば、Ｒ用、Ｇ用、Ｂ用に、各々、６４本の階調電圧線が必要な場合に、Ｒ用、Ｇ用、Ｂ用に別々の階調電圧線を設ける手法では、６４×３＝１９２本の階調電圧線が必要になる。

この点、本実施形態では、１本の階調電圧線をＲ用、Ｇ用、Ｂ用に時分割に使用しているため、６４本の階調電圧線で済むようになり、階調電圧線の配線領域を大幅に削減でき、集積回路装置の小面積化を図れる。

なお本実施形態では低消費電力化を実現するために、データ線の共通電位設定手法（イコライズ）を採用している。具体的には図１９のＥ１６に示すように、駆動アンプ用サンプリング期間ＴＤＳにおいて、駆動アンプＤＡ１〜ＤＡ６の出力線をコモン電圧ＶＣＯＭ等の共通電位に設定する。例えば共通電位であるコモン電圧ＶＣＯＭに設定する。なお共通電位はＶＣＯＭに限定されず、例えばＧＮＤの電位などであってもよい。

このようにすれば、電気光学パネルに蓄積された電荷を再利用して、電気光学パネルのデータ線への電荷の充放電が行われるようになるため、より一層の低消費電力化を図れる。

９．スイッチ回路
以下、本実施形態のデータドライバの種々の変形例について説明する。なお、以下では説明を簡素化するために、１つのＤ／Ａ変換回路５２を共用するデータ線駆動回路６０-1〜６０-Ｌ、階調生成アンプ６２-1〜６２-Ｌ、駆動アンプ６４-1〜６４-Ｌを、各々、代表してデータ線駆動回路６０、階調生成アンプ６２、駆動アンプ６４と記載して、説明を行う。

図２０に本実施形態のデータドライバの変形例を示す。この変形例では、スイッチ回路５４が新たに追加されている。図２０において、Ｄ／Ａ変換回路５２は、図１の階調電圧生成回路１１０から階調電圧線を介して複数の階調電圧（例えばＶ０〜Ｖ１２８、Ｖ０〜Ｖ６４）を受ける。そしてこれらの複数の階調電圧の中から階調データＤＧに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を選択して出力する。この場合に、Ｄ／Ａ変換回路５２が出力する第１、第２の階調電圧ＶＧ１、ＶＧ２は、隣り合う階調電圧になる。具体的には、階調電圧線を介してＤ／Ａ変換回路５２に入力される複数の階調電圧（Ｖ０〜Ｖ１２８、Ｖ０〜Ｖ６４）において隣り合う階調電圧（例えばＶ０とＶ１、Ｖ１とＶ２、Ｖ２とＶ３）になる。

例えば図２１において階調データＤＧはＤ７〜Ｄ０の８ビット（２５６階調）のデータになっている。またＤ／Ａ変換回路５２には複数の階調電圧Ｖ０〜Ｖ１２８が入力される。ここでは、Ｖ０〜Ｖ１２８には、Ｖ０＞Ｖ１＞Ｖ２・・・・Ｖ１２７＞Ｖ１２８という単調減少の関係が成り立っている。但しＶ０＜Ｖ１＜Ｖ２・・・・Ｖ１２７＜Ｖ１２８という単調増加の関係が成り立つようにしてもよい。

Ｄ／Ａ変換回路５２は、階調データがＤＧ（Ｄ７〜Ｄ０）＝（００００００００）、（０００００００１）の場合には、ＶＧ１＝Ｖ１、ＶＧ２＝Ｖ０を出力し、（００００００１０）、（００００００１１）の場合には、ＶＧ１＝Ｖ１、ＶＧ２＝Ｖ２を出力する。またＤＧ＝（０００００１００）、（０００００１０１）の場合には、ＶＧ１＝Ｖ３、ＶＧ２＝Ｖ２を出力し、（０００００１１０）、（０００００１１１）の場合には、ＶＧ１＝Ｖ３、ＶＧ２＝Ｖ４を出力する。

このようにＤ／Ａ変換回路５２は、階調電圧生成回路１１０から入力される階調電圧Ｖ０〜Ｖ１２８のうち、階調データＤＧに応じた階調電圧であって、隣り合う第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。なお図２０、図２１はＤ／Ａ変換回路５２が第１、第２の階調電圧ＶＧ１、ＶＧ２の２種類の階調電圧を生成する例であるが、出力される階調電圧の種類（数）はこれに限定されるものではない。

データ線駆動回路６０（データ線駆動回路６０-1〜６０-Ｌ）は電気光学パネル４００のデータ線を駆動する回路であり、階調生成アンプ６２（階調生成アンプ６２-1〜６２-Ｌ）を含む。この階調生成アンプ６２（階調生成サンプルホールド回路）は、第１の階調電圧ＶＧ１と第２の階調電圧ＶＧ２の間の階調電圧を生成して出力できる。

図２１において階調生成アンプ６２は、階調データがＤＧ＝（０００００００１）の場合には、ＶＧ１＝Ｖ１とＶＧ２＝Ｖ０の間の階調電圧ＶＳ＝Ｖ０−（Ｖ０−Ｖ１）／２を生成（サンプリング）して出力する。なお階調データがＤＧ＝（００００００００）の場合にはＶＳ＝ＶＧ２＝Ｖ０を出力する。また階調データがＤＧ＝（００００００１１）の場合には、ＶＧ１＝Ｖ１とＶＧ２＝Ｖ２の間の階調電圧ＶＳ＝Ｖ１−（Ｖ１−Ｖ２）／２を生成して出力する。なお階調データがＤＧ＝（００００００１０）の場合にはＶＳ＝ＶＧ１＝Ｖ１を出力する。

スイッチ回路５４はＤ／Ａ変換回路５２とデータ線駆動回路６０との間に設けられる。なおスイッチ回路５４はＤ／Ａ変換回路５２又はデータ線駆動回路６０の構成要素であってもよい。

スイッチ回路５４は複数のスイッチ素子を含む。例えば図２０では第１〜第４のスイッチ素子ＳＷ１〜ＳＷ４を含む。なおスイッチ素子の個数はこれに限定されず、例えば８個、１６個等であってもよい。また各スイッチ素子ＳＷ１〜ＳＷ４はＣＭＯＳのトランジスタにより構成できる。具体的にはＰ型トランジスタとＮ型トランジスタとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。

スイッチ素子ＳＷ１は、Ｄ／Ａ変換回路５２の第１の階調電圧ＶＧ１の出力ノードである第１の電圧出力ノードＮＧ１と、階調生成アンプ６２（データ線駆動回路６０）の第１の入力ノードＮＩ１との間に設けられる。スイッチ素子ＳＷ２は、Ｄ／Ａ変換回路５２の第２の階調電圧ＶＧ２の出力ノードである第２の電圧出力ノードＮＧ２と、階調生成アンプ６２の入力ノードＮＩ１との間に設けられる。これらのスイッチ素子ＳＷ１とＳＷ２は排他的にオン・オフになる。例えば図２１に示すように階調データがＤＧ＝（００００００００）の場合にはＳＷ１がオフになる一方でＳＷ２がオンになり、ＤＧ＝（０００００００１）の場合にはＳＷ１がオンになる一方でＳＷ２がオフになる。

スイッチ素子ＳＷ３は、Ｄ／Ａ変換回路５２の電圧出力ノードＮＧ１と階調生成アンプ６２の入力ノードＮＩ２との間に設けられる。スイッチ素子ＳＷ４は、Ｄ／Ａ変換回路５２の電圧出力ノードＮＧ２と階調生成アンプ６２の入力ノードＮＩ２との間に設けられる。これらのスイッチ素子ＳＷ３とＳＷ４は排他的にオン・オフになる。例えばＤＧ＝（０００００００１）の場合にはＳＷ３がオフになる一方でＳＷ４がオンになり、ＤＧ＝（００００００１０）の場合にはＳＷ３がオンになる一方でＳＷ４がオフになる。

図２１に示すように、階調データがＤＧ＝（００００００００）の場合には、Ｄ／Ａ変換回路５２はＶＧ１＝Ｖ１、ＶＧ２＝Ｖ０を出力する。またスイッチ回路５４のスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オフ、オン、オフ、オンになる。従って階調生成アンプ６２の入力ノードＮＩ１、ＮＩ２には、各々、ＶＩ１＝ＶＧ２＝Ｖ０、ＶＩ２＝ＶＧ２＝Ｖ０が入力される。これにより階調生成アンプ６２は階調電圧（サンプリング電圧）ＶＳ＝Ｖ０を出力する。

一方、階調データがＤＧ＝（０００００００１）の場合には、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オン、オフ、オフ、オンになる。従って階調生成アンプ６２は、その入力ノードＮＩ１、ＮＩ２にＶＩ１＝ＶＧ１＝Ｖ１、ＶＩ２＝ＶＧ２＝Ｖ０が入力され、階調電圧ＶＳ＝Ｖ０−（Ｖ０−Ｖ１）／２を出力する。即ち階調データＤＧ＝（０００００００１）に対応する階調電圧を出力する。

階調データがＤＧ＝（００００００１０）の場合には、Ｄ／Ａ変換回路５２はＶＧ１＝Ｖ１、ＶＧ２＝Ｖ２を出力する。またスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オン、オフ、オン、オフになる。従って階調生成アンプ６２は、その入力ノードＮＩ１、ＮＩ２にＶＩ１＝ＶＧ１＝Ｖ１、ＶＩ２＝ＶＧ１＝Ｖ１が入力され、階調電圧ＶＳ＝Ｖ１を出力する。

一方、階調データがＤＧ＝（００００００１１）の場合には、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オフ、オン、オン、オフになる。従って階調生成アンプ６２は、その入力ノードＮＩ１、ＮＩ２にＶＩ１＝ＶＧ２＝Ｖ２、ＶＩ２＝ＶＧ１＝Ｖ１が入力され、階調電圧ＶＳ＝Ｖ１−（Ｖ１−Ｖ２）／２を出力する。即ち階調データＤＧ＝（００００００１１）に対応する階調電圧を出力する。

そして図２１から明らかなように、スイッチ素子ＳＷ１〜ＳＷ４は、階調データＤＧの下位ビットに基づいてオン・オフされる。即ち階調データＤＧの下位ビットに基づき生成されたスイッチ制御信号に基づいて、スイッチ素子ＳＷ１〜ＳＷ４はオン・オフされる。例えば階調データＤＧの下位ビットであるＤ１、Ｄ０が（００）の場合には、図２１に示すようにスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オフ、オン、オフ、オンになり、（０１）の場合には、各々、オン、オフ、オフ、オンになる。また（１０）の場合には、オン、オフ、オン、オフになり、（１１）の場合にはオフ、オン、オン、オフになる。

以上に説明したデータドライバによれば、階調生成アンプ６２により階調電圧を生成できるため、図１の階調電圧生成回路１１０が生成する階調電圧の個数（種類）を削減できる。これにより階調電圧線の本数を削減できると共に、Ｄ／Ａ変換回路５２の回路規模を削減できる。

例えば階調データＤＧが８ビットであり、階調数が２^８＝２５６階調である場合に、従来の手法では、階調電圧生成回路１１０は２５６個の階調電圧を生成する必要があり、Ｄ／Ａ変換回路５２には、これらの２５６個の階調電圧の中から階調データＤＧに応じた階調電圧を選択するセレクタ群が必要になる。従って、階調電圧生成回路１１０やＤ／Ａ変換回路５２の大規模化を招く。また階調電圧線の本数も２５６本になるため、配線領域の占有面積も大きくなる。

この点、図２０のデータドライバによれば、階調生成アンプ６２により階調電圧が生成されるため、階調電圧生成回路１１０は例えば１２８個の階調電圧を生成すればよく、Ｄ／Ａ変換回路５２には、これらの１２８個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、従来の手法に比べて回路規模の大幅な削減が可能になる。また階調電圧線の本数も１２８本にすることができ、配線領域の面積も大幅に削減できる。なお、実際には、階調生成アンプ６２が第１、第２の階調電圧ＶＧ１、ＶＧ２を分割した電圧を生成するため、上記の場合に階調電圧線は１２８＋１＝１２９本必要になる。

また図２０のデータドライバによれば、階調生成アンプ６２にサンプルホールド機能を持たせることができる。従って、Ｄ／Ａ変換回路５２によりデータ線を直接駆動するＤＡＣ駆動を行わなくても、バラツキが少ない電圧をデータ線に供給できる。即ち比較的小規模で簡素な回路構成で、精度の高い電圧をデータ線に供給できる。更に階調生成アンプ６２にサンプルホールド機能を持たせることで、１つのＤ／Ａ変換回路５２を複数のデータ線駆動回路６０で共有する構成が可能になり、更なる回路の小規模化を図れる。

また図２０のデータドライバによれば、Ｄ／Ａ変換回路５２とデータ線駆動回路６０の間にスイッチ回路５４が設けられる。従って、Ｄ／Ａ変換回路５２からの第１、第２の階調電圧ＶＧ１、ＶＧ２に基づいて、例えば図２１に示すように（ＶＩ１、ＶＩ２）＝（Ｖ０、Ｖ０）、（Ｖ１、Ｖ０）、（Ｖ１、Ｖ１）、（Ｖ２、Ｖ１）・・・というような入力電圧を階調生成アンプ６２に入力できる。これにより階調生成アンプ６２は、例えばＶＳ＝Ｖ０、Ｖ０−（Ｖ０−Ｖ１）／２、Ｖ１、Ｖ１−（Ｖ１−Ｖ２）／２、Ｖ２・・・というような単調減少（或いは単調増加）する階調電圧を出力できるようになり、簡素な回路構成で適正な階調電圧出力を実現できる。

１０．フリップアラウンド型サンプルホールド回路
階調生成アンプ６２は、いわゆるフリップアラウンド型サンプルホールド回路により構成できる。ここでフリップアラウンド型のサンプルホールド回路は、例えば、サンプリング期間において、入力電圧に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。

図２２（Ａ）、図２２（Ｂ）を用いてフリップアラウンド型サンプルホールド回路について更に詳細に説明する。

例えば図２２（Ａ）、図２２（Ｂ）において、フリップアラウンド型サンプルホールド回路により構成される階調生成アンプ６２は、演算増幅器ＯＰ１と、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２（複数のサンプリング用キャパシタ）を含む。

サンプリング用キャパシタＣＳ１は、演算増幅器ＯＰ１の反転入力端子（第１の入力端子）と階調生成アンプ６２の入力ノードＮＩ１との間に設けられる。そして図２２（Ａ）に示すようにキャパシタＣＳ１には、サンプリング期間において入力ノードＮＩ１の入力電圧ＶＩ１に応じた電荷が蓄積される。

サンプリング用キャパシタＣＳ２は、演算増幅器ＯＰ１の反転入力端子と階調生成アンプ６２の入力ノードＮＩ２との間に設けられる。そしてキャパシタＣＳ２には、サンプリング期間において入力ノードＮＩ２の入力電圧ＶＩ２に応じた電荷が蓄積される。

なお図２２（Ａ）に示すようにサンプリング期間では演算増幅器ＯＰ１の出力がＯＰ１の反転入力端子のノードＮＥＧに帰還される。また、演算増幅器ＯＰ１の非反転入力端子（第２の入力端子）は、ＡＧＮＤに設定される。従って演算増幅器ＯＰ１のイマジナリーショート機能により、キャパシタＣＳ１、ＣＳ２の一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これによりキャパシタＣＳ１、ＣＳ２には、入力電圧ＶＩ１、ＶＩ２に応じた電荷が蓄積されるようになる。

なおＡＧＮＤは、演算増幅器ＯＰ１の高電位側電源電圧ＶＤＤＨＳと低電位側電源電圧ＶＳＳの間（中間）の電圧に設定（調整）される。具体的には、例えばＡＧＮＤ＝ＶＳＳ＋（ＶＤＤＨＳ＋ＶＳＳ）／ＭＬに設定される。そしてＶＳＳ＝０Ｖ、ＭＬ＝２とすると、ＡＧＮＤ＝（ＶＤＤＨＳ＋ＶＳＳ）／２になる。なお、係数ＭＬは必ずしもＭＬ＝２である必要はなく、表示特性等に応じて適宜調整することができ、少なくともＭＬ＞１であればよい。

また電源電圧ＶＤＤＨＳは、例えば演算増幅器ＯＰ１が有する高電位側のＰ型トランジスタのソースに供給される電圧であり、電源電圧ＶＳＳは、低電位側のＮ型トランジスタのソースに供給される電圧である。演算増幅器ＯＰ１はこれらのＶＤＤＨＳ、ＶＳＳを動作電源電圧として動作する。

図２２（Ｂ）に示すようにホールド期間においては、階調生成アンプ６２は、サンプリング期間においてサンプリング用キャパシタＣＳ１、ＣＳ２に蓄積された電荷に応じた出力電圧ＶＱＧ（＝ＶＳ）を、その出力ノードＮＱＧに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳ１、ＣＳ２の他端を、演算増幅器ＯＰ１の出力端子に接続するフリップアラウンド動作を行うことで、ＣＳ１、ＣＳ２に蓄積された電荷に応じた出力電圧ＶＱＧを出力する。

以上のようなフリップアラウンド型サンプルホールド回路により階調生成アンプ６２を構成すれば、いわゆるオフセットフリーを実現できる。

例えば演算増幅器ＯＰ１の反転入力端子と非反転入力端子の間に発生するオフセット電圧をＶＯＦとし、説明を簡素化するためにＡＧＮＤを仮に０Ｖとし、サンプリング期間での入力電圧をＶＩ１＝ＶＩ２＝ＶＩとし、並列接続されるキャパシタＣＳ１、ＣＳ２の並列容量値をＣＳとする。すると、サンプリング期間において蓄積される電荷Ｑは下式のように表される。

Ｑ＝（ＶＩ−ＶＯＦ）×ＣＳ （１）
一方、ホールド期間でのノードＮＥＧの電圧をＶＸとし、出力電圧をＶＱＧとすると、ホールド期間において蓄積される電荷Ｑ’は下式のように表される。

Ｑ’＝（ＶＱＧ−ＶＸ）×ＣＳ （２）
また演算増幅器ＯＰ１の増幅率をＡとすると、ＶＱＧは下式のように表される。

ＶＱＧ＝−Ａ×（ＶＸ−ＶＯＦ） （３）
すると電荷保存の法則によりＱ＝Ｑ’となるため、下式が成立する。

（ＶＩ−ＶＯＦ）×ＣＳ＝（ＶＱＧ−ＶＸ）×ＣＳ （４）
従って上式（３）、（４）により、
ＶＱＧ＝ＶＩ−ＶＯＦ＋ＶＸ＝ＶＩ−ＶＯＦ＋ＶＯＦ−ＶＱＧ／Ａ
が成立する。従って、階調生成アンプ６２の出力電圧ＶＱＧは下式のように表される。

ＶＱＧ＝｛１／（１＋１／Ａ）｝×ＶＩ （５）
上式（５）から明らかなように、階調生成アンプ６２の出力電圧ＶＱＧは、オフセット電圧ＶＯＦに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。

図２３（Ａ）、図２３（Ｂ）にフリップアラウンド型サンプルホールド回路を用いた階調生成アンプ６２の詳細な構成例を示す。図２３（Ａ）、図２３（Ｂ）の階調生成アンプ６２は、演算増幅器ＯＰ１と、第１、第２のサンプリング用スイッチ素子ＳＳ１、ＳＳ２と、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２と、帰還用スイッチ素子ＳＦＧと、第１、第２のフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２を含む。また出力用スイッチ素子ＳＱＧを含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。またスイッチ素子ＳＳ１、ＳＳ２、ＳＡ１、ＳＡ２、ＳＦＧ、ＳＱＧは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。

演算増幅器ＯＰ１の非反転入力端子（第２の入力端子）にはＡＧＮＤが設定される。サンプリング用スイッチ素子ＳＳ１及びサンプリング用キャパシタＣＳ１は、階調生成アンプ６２の入力ノードＮＩ１と演算増幅器ＯＰ１の反転入力端子（第１の入力端子）との間に設けられる。サンプリング用スイッチ素子ＳＳ２及びサンプリング用キャパシタＣＳ２は、階調生成アンプ６２の入力ノードＮＩ２と演算増幅器ＯＰ１の反転入力端子との間に設けられる。

帰還用スイッチ素子ＳＦＧは、演算増幅器ＯＰ１の出力端子とＯＰ１の反転入力端子との間に設けられる。

フリップアラウンド用スイッチ素子ＳＡ１は、スイッチ素子ＳＳ１とキャパシタＣＳ１との間の第１の接続ノードＮＳ１と、演算増幅器ＯＰ１の出力端子との間に設けられる。フリップアラウンド用スイッチ素子ＳＡ２は、スイッチ素子ＳＳ２とキャパシタＣＳ２との間の第２の接続ノードＮＳ２と、演算増幅器ＯＰ１の出力端子との間に設けられる。

そして図２３（Ａ）に示すようにサンプリング期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２及び帰還用スイッチ素子ＳＦＧがオンになると共に、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２がオフになる。

一方、図２３（Ｂ）に示すようにホールド期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２及び帰還用スイッチ素子ＳＦＧがオフになると共に、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２がオンになる。

また出力用スイッチ素子ＳＱＧは、演算増幅器ＯＰ１の出力端子と階調生成アンプ６２の出力ノードＮＱＧとの間に設けられる。そして図２３（Ａ）に示すようにサンプリング期間においては、出力用スイッチ素子ＳＱＧはオフになる。これにより、階調生成アンプ６２の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。

一方、図２３（Ｂ）に示すように、ホールド期間においては、出力用スイッチ素子ＳＱＧはオンになる。これにより、サンプリング期間において生成された階調電圧である電圧ＶＱＧを出力できる。

次に図２４を用いて、図２３（Ａ）、図２３（Ｂ）の回路動作を説明する。ノードＮＧ１には、Ｄ／Ａ変換回路５２からの第１の階調電圧ＶＧ１が入力され、ノードＮＧ２には、ＶＧ１とは電圧レベルが異なる第２の階調電圧ＶＧ２が入力される。

スイッチ回路５４のスイッチ素子ＳＷ１、ＳＷ２は、階調データＤＧに応じていずれか一方が排他的にオンになる。スイッチ素子ＳＷ３、ＳＷ４も、階調データＤＧに応じていずれか一方が排他的にオンになる。

サンプリング期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２、帰還用スイッチ素子ＳＦＧに入力されるスイッチ制御信号がアクティブ（Ｈレベル）になるため、スイッチ素子ＳＳ１、ＳＳ２、ＳＦＧはオンになる。一方、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２、出力用スイッチ素子ＳＱＧに入力されるスイッチ制御信号が非アクティブ（Ｌレベル）になるため、スイッチ素子ＳＡ１、ＳＡ２、ＳＱＧはオフになる。

ホールド期間においては、スイッチ素子ＳＳ１、ＳＳ２、ＳＦＧに入力されるスイッチ制御信号が非アクティブになるため、ＳＳ１、ＳＳ２、ＳＦＧはオフになる。一方、スイッチ素子ＳＡ１、ＳＡ２、ＳＱＧに入力されるスイッチ制御信号がアクティブになるため、ＳＡ１、ＳＡ２、ＳＱＧはオンになる。

なお図２４のＡ１、Ａ２に示すように、サンプリング用スイッチ素子ＳＳ１、ＳＳ２は、帰還用スイッチ素子ＳＦＧがオフになった後にオフになる。このようにすれば、チャージインジェクションの悪影響を最小限に抑えることができる。そしてＡ３に示すように、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２、出力用スイッチ素子ＳＱＧは、サンプリング用スイッチ素子ＳＳ１、ＳＳ２がオフになった後にオンになる。

例えば図２５（Ａ）に、スイッチ素子となるトランスファーゲートＴＧの例を示す。トランスファーゲートＴＧを構成するＮ型トランジスタＴＮ、Ｐ型トランジスタＴＰのゲートにはスイッチ制御信号ＣＮＮ、ＣＮＰが入力されている。そしてトランスファーゲートＴＧがオフになる時に、ゲート・ドレイン間やゲート・ソース間の寄生容量Ｃｇｄ、Ｃｇｓを原因とするクロックフィードスルーが発生する。またトランスファーゲートＴＧのオフ時に、チャネルの電荷がドレインやソースに流れ込み、チャージインジェクションが発生する。

この点、本実施形態では、図２５（Ｂ）に示すように帰還用スイッチ素子ＳＦＧがオフになった後に、図２５（Ｃ）に示すようにサンプリング用スイッチ素子ＳＳ１、ＳＳ２がオフになるため、チャージインジェクションやクロックフィードスルーによる悪影響を低減できる。

即ち図２５（Ｂ）のようにスイッチ素子ＳＳ１、ＳＳ２がオン状態の時にスイッチ素子ＳＦＧがオフになると、スイッチ素子ＳＦＧでのチャージインジェクションやクロックフィードスルーの影響は受けてしまう。しかしながら、図２５（Ｃ）に示すようにスイッチ素子ＳＳ１、ＳＳ２がオフになるタイミングでは、スイッチ素子ＳＦＧがオフになっておりノードＮＥＧがハイインピーダンス状態になっている。従って、ＳＳ１、ＳＳ２でのクロックフィードスルーやチャージインジェクションによる影響は受けないようになるため、チャージインジェクションやフィードスルーによる悪影響を低減できる。

なお図２５（Ａ）のトランスファーゲートＴＧのトランジスタＴＮ、ＴＰのゲートには、ＶＤＤＨＳ〜ＶＳＳの振幅のスイッチ制御信号ＣＮＮ、ＣＮＰが入力される。従って、トランスファーゲートＴＧのドレイン又はソースの電位がＶＳＳやＶＤＤＨＳに設定されると、Ｎ型トランジスタＴＮからの電荷量とＰ型トランジスタＴＰからの電荷量にアンバランスが生じ、チャージインジェクションによる電荷が相殺されずに残るようになる。

この点、図２５（Ｂ）のようにスイッチ素子ＳＦＧがオフになる直前では、演算増幅器ＯＰ１の非反転入力端子には、ＶＤＤＨＳとＶＳＳの中間電圧となるＡＧＮＤが設定され、演算増幅器ＯＰ１のイマジナリーショート機能により、ノードＮＥＧの電位はＡＧＮＤ＝（ＶＤＤＨＳ＋ＶＳＳ）／２に設定される。従って、スイッチ素子ＳＦＧがオフになる直前ではＳＦＧのソース及びドレインはＡＧＮＤに設定され、入力される階調電圧の依存性がないと共に、トランスファーゲートＴＧのＮ型トランジスタからの電荷量とＰ型トランジスタからの電荷量のアンバランスを低減できるため、スイッチ素子ＳＦＧがオフになることによるチャージインジェクションの悪影響を最小限に抑えることができる。

１１．電子機器
図２６（Ａ）、図２６（Ｂ）に本実施形態の集積回路装置１０を含む電子機器や電気光学装置５００の構成例を示す。なお図２６（Ａ）、図２６（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、テレビ、プロジェクタ、或いは携帯型情報端末などであってもよい。

図２６（Ａ）、図２６（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２６（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図２６（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネルを駆動する。一方、図２６（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、電気光学パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の入力端子、第２の入力端子等）と共に記載された用語（反転入力端子、非反転入力端子等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

本実施形態の集積回路装置の回路構成例。 図２（Ａ）、図２（Ｂ）は電源回路、階調電圧生成回路の構成例。 本実施形態の集積回路装置のレイアウト配置例。 データドライバブロックの詳細なレイアウト配置例。 信号リピータ回路、バイアスリピータ回路の説明図。 バイアスリピータ回路の構成例。 サブドライバブロックの詳細なレイアウト配置例。 サブドライバブロックの更に詳細なレイアウト配置例。 図９（Ａ）〜図９（Ｃ）はフリップアラウンド型サンプルホールド回路の説明図。 集積回路装置の他のレイアウト配置例。 図１１（Ａ）、図１１（Ｂ）は比較例の集積回路装置の説明図。 集積回路装置の詳細なレイアウト配置例。 データドライバブロックとメモリブロック間のデータ転送の説明図。 プリラッチ回路、ポストラッチ回路、データドライバブロックの構成例。 図１４の構成の動作を説明する信号波形例。 プリラッチ回路、ポストラッチ回路、データドライバブロックの他の構成例。 データドライバの構成例。 データドライバの第２の構成例。 データドライバの動作を説明するための信号波形例。 データドライバの変形例。 Ｄ／Ａ変換回路、スイッチ回路、階調生成アンプの動作説明図。 図２２（Ａ）、図２２（Ｂ）はフリップアラウンド型サンプルホールド回路の説明図。 図２３（Ａ）、図２３（Ｂ）はフリップアラウンド型サンプルホールド回路を用いた階調生成アンプの構成例。 階調生成アンプの回路動作の説明図。 図２５（Ａ）〜図２５（Ｃ）は本実施形態のスイッチ制御手法の説明図。 図２６（Ａ）、図２６（Ｂ）は電子機器の構成例。

符号の説明

ＤＲ データドライバ、ＤＢ１〜ＤＢ１０ データドライバブロック、
ＳＤＢ、ＳＤＢ０〜ＳＤＢ６ サブドライバブロック、ＩＤ０〜ＩＤ５ 画像データ、
ＬＯＧ ロジック回路、ＬＳ レベルシフタ、
ＤＡＣ、ＤＡＣ０〜ＤＡＣ５ Ｄ／Ａ変換回路、
ＧＲ、ＧＧ、ＧＢ、ＧＲ０〜ＧＢ５ データ線駆動回路、
ＲＥＰ、ＲＥＰ１〜ＲＥＰ３ リピータ回路、ＲＥＰＡ 信号リピータ回路、
ＲＥＰＢ バイアスリピータ回路、ＢＣ１、ＢＣ２ サブバイアス回路、
ＭＢ１〜ＭＢ１０ メモリブロック、ＬＴＡ１〜ＬＴＡ６ プリラッチ回路、
ＬＴＢ１〜ＬＴＢ６ ポストラッチ回路、ＰＢ 電源回路、ＡＲ ＡＧＮＤ出力回路、
１０ 集積回路装置、２０ メモリ、２２ メモリセルアレイ、
２４ ローアドレスデコーダ、２６ カラムアドレスデコーダ、
２８ ライト／リード回路、４０ ロジック回路、４２ 制御回路、
４４ 表示タイミング制御回路、４６ ホストインターフェース回路、
４８ ＲＧＢインターフェース回路、５０ データドライバ、
５２ Ｄ／Ａ変換回路、５４ スイッチ回路、
６０ ６０-1〜６０-L データ線駆動回路、６２、６２-1〜６２-L 階調生成アンプ、
６４ ６４-1〜６４-L 駆動アンプ、７０ 走査ドライバ、
９０ 電源回路、９２ 昇圧回路、１００ ＶＣＯＭ生成回路、１０２ 制御回路、
１０４ 出力回路、１１０ 階調電圧生成回路、１１２ ラダー抵抗回路、
１１４ 調整レジスタ、１２０ バイアス回路、
４００ 電気光学パネル、４１０ ホストデバイス、４２０ 画像処理コントローラ、
５００ 電気光学装置

Claims (14)

1. 第１の方向に沿って配置され、電気光学装置の複数のデータ線にデータ信号を供給する第１〜第Ｎ（Ｎは２以上の整数）のデータドライバブロックを含み、
   前記第１〜第Ｎのデータドライバブロックの各データドライバブロックは、第１〜第Ｍ（Ｍは２以上の整数）のサブドライバブロックと複数のリピータ回路を含み、
   前記第１〜第Ｍのサブドライバブロックの第Ｊのサブドライバブロック（Ｊは１≦Ｊ≦Ｍとなる整数）は、
   画像データを受け、前記画像データのＤ／Ａ変換を行うＤ／Ａ変換回路と、
   前記第１の方向に直交する方向を第２の方向とした場合に、前記Ｄ／Ａ変換回路の前記第２の方向において前記第１の方向に沿って配置され、前記Ｄ／Ａ変換回路を共用する第１〜第Ｌ（Ｌは２以上の整数）のデータ線駆動回路を含み、
   前記複数のリピータ回路の各リピータ回路は、前記第１〜第Ｍのサブドライバブロックのうちの隣り合うサブドライバドライバブロック間に設けられ、
   前記各リピータ回路はバイアスリピータ回路を含み、
   前記バイアスリピータ回路は、
   基準バイアス信号を受け、前記基準バイアス信号に基づき生成したバイアス信号を、前記第１〜第Ｍのサブドライバブロックのうちの前記バイアス信号の供給先となるサブドライバブロックが有する前記第１〜第Ｌのデータ線駆動回路に供給し、
   前記第１〜第Ｌのデータ線駆動回路の各データ線駆動回路は、
   差動部と出力部を有し、データ線を駆動するための演算増幅器を含み、
   前記バイアス信号は、前記演算増幅器の前記差動部及び前記出力部に流れるバイアス電流を設定するための信号であり、
   前記基準バイアス信号は、前記バイアス信号を生成するために、基準電圧生成回路を有するバイアス回路が前記各リピータ回路に供給する信号であることを特徴とする集積回路装置。
2. 請求項１において、
   前記第１〜第Ｌのデータ線駆動回路の前記各データ線駆動回路は、
   データ線を駆動し、サンプルホールド回路を構成する前記演算増幅器と、
   少なくとも１つのキャパシタを含み、
   前記少なくとも１つのキャパシタは、前記サンプルホールド回路のサンプリング用キャパシタであり、
   前記演算増幅器が配置される演算増幅器領域の前記第２の方向に、前記少なくとも１つのキャパシタが形成されるキャパシタ領域が設けられることを特徴とする集積回路装置。
3. 請求項２において、
   複数のリピータ回路用信号線が、前記キャパシタ領域において前記第１の方向に沿って配線され、
   前記複数のリピータ回路用信号線は、前記各データ線駆動回路及び前記Ｄ／Ａ変換回路を制御するための制御信号を前記各リピータ回路に伝達するための信号線であることを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎのデータドライバブロックの前記第４の方向において前記第１の方向に沿って配置され、前記画像データを記憶する第１〜第Ｎのメモリブロックを含み、
   前記第１〜第Ｎのメモリブロックのうちの第Ｊのメモリブロックは、
   少なくとも１サブピクセル分の画像データであるサブピクセル画像データを点順次で読み出して、前記第１〜第Ｎのデータドライバブロックのうちの対応する第Ｊのデータドライバブロックに対して時分割に出力し、
   前記第Ｊのデータドライバブロックは、
   前記第Ｊのメモリブロックから前記サブピクセル画像データを受け、前記サブピクセル画像データをＤ／Ａ変換することで得られたデータ信号を前記電気光学装置に出力することを特徴とする集積回路装置。
5. 請求項４において、
   前記第Ｊのメモリブロックと前記第Ｊのデータドライバブロックは、前記第Ｊのメモリブロックの前記第１の方向での中点に対応する第１の中心位置と、前記第Ｊのデータドライバブロックの前記第１の方向での中点に対応する第２の中心位置とが、前記第１の方向においてずれて配置されることを特徴とする集積回路装置。
6. 請求項１乃至３のいずれかにおいて、
   前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎのデータドライバブロックの前記第４の方向において前記第１の方向に沿って配置され、前記画像データを記憶する第１〜第Ｎのメモリブロックと、
   第１〜第Ｎのプリラッチ回路と、
   第１〜第Ｎのポストラッチ回路を含み、
   前記第１〜第Ｎのメモリブロックのうちの第Ｊのメモリブロックは、
   少なくとも１サブピクセル分の画像データであるサブピクセル画像データを点順次で読み出して時分割に出力し、
   前記第１〜第Ｎのプリラッチ回路のうちの第Ｊのプリラッチ回路は、
   前記第Ｊのメモリブロックから時分割に出力される前記サブピクセル画像データを順次にラッチし、
   前記第１〜第Ｎのポストラッチ回路のうちの第Ｊのポストラッチ回路は、
   前記第Ｊのプリラッチ回路での前記サブピクセル画像データのラッチ後に、ラッチされた前記サブピクセル画像データを前記第Ｊのプリラッチ回路から線順次で読み出してラッチし、前記第Ｊのデータドライバブロックに出力することを特徴とする集積回路装置。
7. 請求項１乃至６のいずれかにおいて、
   前記Ｄ／Ａ変換回路は、
   前記画像データとしてサブピクセル画像データを受け、前記サブピクセル画像データに対応した階調電圧を、第１〜第Ｌのサンプリング期間の各サンプリング期間に時分割に出力し、
   前記第１〜第Ｌのデータ線駆動回路の各データ線駆動回路は、
   前記第１〜第Ｌのサンプリング期間の各サンプリング期間において前記Ｄ／Ａ変換回路から出力された前記階調電圧をサンプリングすることを特徴とする集積回路装置。
8. 請求項７において、
   前記Ｄ／Ａ変換回路は、
   前記サブピクセル画像データに対応した第１、第２の階調電圧を、第１〜第Ｌのサンプリング期間の各サンプリング期間に時分割に出力し、
   前記第１〜第Ｌのデータ線駆動回路の前記各データ線駆動回路は、
   前記第１〜第Ｌのサンプリング期間の各サンプリング期間において前記Ｄ／Ａ変換回路から出力された前記第１、第２の階調電圧をサンプリングし、前記第１の階調電圧と前記第２の階調電圧の間の階調電圧を生成する階調生成アンプを含むことを特徴とする集積回路装置。
9. 請求項８において、
   前記階調生成アンプは、フリップアラウンド型サンプルホールド回路により構成されることを特徴とする集積回路装置。
10. 請求項９において、
    前記階調生成アンプは、
    その第２の入力端子にアナログ基準電源電圧が供給される前記演算増幅器と、
    前記階調生成アンプの第１の入力ノードと前記演算増幅器の第１の入力端子との間に設けられた第１のサンプリング用スイッチ素子及び第１のサンプリング用キャパシタと、
    前記階調生成アンプの第２の入力ノードと前記演算増幅器の前記第１の入力端子との間に設けられた第２のサンプリング用スイッチ素子及び第２のサンプリング用キャパシタと、
    前記演算増幅器の出力端子と前記第１の入力端子との間に設けられた帰還用スイッチ素子と、
    前記第１のサンプリング用スイッチ素子と前記第１のサンプリング用キャパシタとの間の第１の接続ノードと、前記演算増幅器の前記出力端子との間に設けられた第１のフリップアラウンド用スイッチ素子と、
    前記第２のサンプリング用スイッチ素子と前記第２のサンプリング用キャパシタとの間の第２の接続ノードと、前記演算増幅器の前記出力端子との間に設けられた第２のフリップアラウンド用スイッチ素子を含むことを特徴とする集積回路装置。
11. 請求項１０において、
    前記サンプリング期間においては、前記第１、第２のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオンになると共に、前記第１、第２のフリップアラウンド用スイッチ素子がオフになり、
    ホールド期間においては、前記第１、第２のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオフになると共に、前記第１、第２のフリップアラウンド用スイッチ素子がオンになることを特徴とする集積回路装置。
12. 請求項１１において、
    前記第１、第２のサンプリング用スイッチ素子は、前記帰還用スイッチ素子がオフになった後にオフになることを特徴とする集積回路装置。
13. 請求項１乃至１２のいずれかに記載の集積回路装置を含むことを特徴とする電気光学装置。
14. 請求項１３に記載の電気光学装置を含むことを特徴とする電子機器。

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