JP2017033623A - 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 - Google Patents
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Abstract
【課題】メモリ動作における電力消費低減技術を提供する。【解決手段】電力低減は、メモリ20の一部をセグメント化し、メモリがどこにアクセスされるべきかに依存した一定のメモリの部分のみをイネーブルにすることによって、電気的メモリ内において達成される。ビットライン25は、第1のセグメントを超えるセグメントについてアドレス選択を制御するために、ラッチリピータ30−A、30−B、30−Cを用いてセグメント化される。ラッチリピータは、メモリ読み取り/書き込みサイクルの完了において、それらの動作/非動作状態を維持するように許可される。これは、連続するサイクルで同じセグメントがアクセスされるときに、連続するイネーブルパルスを排除する。【選択図】図2
Description
本開示は、電気的メモリ動作に関し、より具体的には、メモリ動作における電力消費(power consumption)の低減のためのシステム及び方法に関する。
電力消費は、電気的メモリ動作において重要である。電力消費は、2つのカテゴリーになる。すなわち、スタンバイ電力とダイナミック電力である。スタンバイ或いは静止(quiescent)モードでは、読み取り動作も書き込み動作も生じないため、メモリは最も少ない電力を使用する。ダイナミック電力消費は、メモリが読み取り及び/又は書き込みのためにアクセスされるときの切り替え中に生じる。
メモリの電力消費は、切り替え(switching)周波数を制限すること及び/又はラインキャパシタンスを低減することによって、低減することができる。なぜなら、
P=CV2fA
であり、P=ダイナミック電力、Cはラインキャパシタンス、Vは動作させられているラインに印加される電圧、fはメモリアクセスの周波数、Aはアクティヴィティファクタ、すなわち、読み取り及び書き込みを通してのシステムサイクルとしての切り替え回数である。
P=CV2fA
であり、P=ダイナミック電力、Cはラインキャパシタンス、Vは動作させられているラインに印加される電圧、fはメモリアクセスの周波数、Aはアクティヴィティファクタ、すなわち、読み取り及び書き込みを通してのシステムサイクルとしての切り替え回数である。
たびたび、メモリの電力消費は、メモリをバンクに分割し、一度に1つのバンクのみをイネーブルにすることによって管理される。バンクを生成する1つの理由は、切り替えられるキャパシタンスの量を低減すること、及び切り替えアクティヴィティ(switching activity)を低減することであり、それはダイナミック電力の低減となる。メモリを高い周波数で動作させることが望ましいため、周波数は通常、非常に制御しにくい。動作の電圧を低減することは、ダイナミック電力を低減するために非常に大変な技術である。なぜなら、周波数の減少を伴った"cubic"効果に帰着するからである。しかしながら、電圧の低減は、パフォーマンスに強い影響を与える。信号のスウィングを制限することはダイナミック電力を低減することでもあるが、そのような設計は複雑である。アクティヴィティファクタを低減すること(サイクル毎にイベントを切り替えること)は、ダイナミック電力を低減するための他の効果的な技術であり、クロックゲーティング(gating)、ロジックの最適化、及び回路設計技術(バンキングはよい例である)に結び付けられている。これらの全てに加えて、信号の適切な遮蔽(shielding)(時間的、論理的及び物理的)は、特にワイドバス構造において、ダイナミックな電力セービング(power savings)となる。本発明は、これらの全ての技術を越えるものである。
電力低減(power reduction)は、ビットラインをセグメント化し、メモリがどこにアクセスされるべきかに依存した一定のビットラインセグメントのみをイネーブルにすることによって、電気的メモリ内で達成される。一態様では、ビットラインは、第1のセグメントを超える(beyond)セグメントについてアドレス選択を制御するために、ラッチリピータによってセグメント化される。ラッチリピータは、一態様では、それらのセグメントの状態を保持するために、メモリ読み取り/書き込みサイクルの完了において、それらの動作/非動作状態を維持するように許可される。これは、連続するサイクルで同じセグメントがアクセスされるときに、連続するイネーブルパルスを排除する。
一態様において、ビットラインがラッチリピータによって駆動されるセグメントを有するように、メモリへのデータアクセスのための少なくとも1つのセグメント化されたビットラインを有するメモリが開示される。一態様において、ラッチリピータのイネーブル/ディスエーブル状態は、メモリアドレスの一定のビットによって制御される。
一態様において、前記メモリの全てよりも少ない前記メモリが、一定のメモリアクセスについてポーリングされる(polled)ように、一定のセクタがセグメント化されるように、電力低減のためにメモリ動作がアレンジされる。任意のメモリプーリング(pooling)サイクルの間、アクセスされるアドレスに依存して、必要なメモリセグメントのみがイネーブルされることが可能である。
フォロウされる詳細な説明がより理解されるようにするため、前述したことは、本開示の特徴及び技術的効果をかなり広く概説している。追加の特徴及び効果は以後に述べられ、それはクレームの主題を形成する。開示された概念及び特別の態様は、本開示と同じ目的を実行するための他の構成を修正或いは設計するための基礎として、容易に用いられるかもしれないことが、当業者によって認識されるべきである。そのような等価な構成は、特許請求の範囲で明らかにされる発明の精神及び範囲から逸脱していないことが、当業者によって理解されるべきである。開示の特質であると信じられる新規な特徴、動作の機構及び方法についての両方は、さらなる目的及び効果とともに、添付の図面と関連して考えられるときに、以下の説明からより一層理解されるであろう。しかしながら、図面のそれぞれは、説明及び記述の目的だけのために提供され、本発明の制限の規定を意図するものでないことが、明確に理解されるべきである。
本開示のより完全な理解のために、添付の図面とともに以下の説明について言及がなされる。
図1は、先行技術の一般的なメモリ10を示している。このメモリは、例えば、SRAM、DRAM、MRAM、その他のメモリタイプとすることができる。メモリ10は、プリデコーダ11等のプリデコーダ、デコーダ13等のデコーダを用いて、典型的には構成される。メモリアレイ12及び14は、メモリセルを備えたアレイである。メモリアレイ12及び14は、多数のグローバルビットライン(15は例である)からなり、それらは読み取り及び/又は書き込みのためかもしれない。
メモリは、上述したように、メモリのサイズ(ビットラインの長さ)及び電力に応じて、ダイナミック電力が消費される。ビットラインのキャパシタンスCは、製造技術によって主として決定され、1ミクロン当たり約25フェムトファラッドである。それ故、300ミクロンのビットラインは、それに関連したキャパシタンスの75フェムトファラッドを有する。したがって、75fFのキャパシタンスがスイッチングによる最小のキャパシタンスとなる。後述するように、電力消費を低減することは、所与のメモリアクセスに対して活性化されるメモリエレメントの数を選択的に変えることによって達成される。
図2は、メモリ20内の少なくとも1つのラッチリピータ30−A、30−B、30−Cを用いた開示の一態様を示している。ラッチリピータ30−A、30−B、30−Cは、グローバルビットラインをセグメント化されたビットライン25に分断するために用いられ、それによって、ビットラインのアクティブな長さ、したがってキャパシタンスを、いくつかのメモリサイクルに対して実効的に減少させる。キャパシタンスの減少は、メモリの電力消費の全体的な減少となる。
ラッチリピータデコーダ23は、どのメモリアレイエレメントがアクセスされるかに依存して、どのラッチリピータ30−A、30−B、30−Cが所与の時間に活性化されるかを制御する。ラッチデコーダドライバ22−A、22−B及び22−Cは、ラッチリピータデコーダ23の中に設けられる。ラッチデコーダドライバ22−A、22−B及び22−Cは、所与の時間にオンするリピータ30−A、30−B、30−Cをラッチする。デコーダドライバ22−A、22−B及び22−Cは、任意の時間に、ただ1つのラッチリピータ或いは複数のラッチリピータ30−A、30−B、30−Cをイネーブルにしてもよい。
示された実施形態では、メモリアレイ及びグローバルビットラインは、4セクタに分割されており、ビットラインセグメントは、3つのラッチリピータ30−A、30−B、30−Cによって分離されている。この実施形態におけるセクタ1についてのビットラインセグメントは常にオンであり、それ故にラッチリピータがセクタ1についてのセグメント化されたビットライン25の中にある必要は必ずしもない。セクタ2におけるメモリエレメントをアクセスするためには、ラッチリピータ30−Aは活性化されなければならない。同様に、ラッチリピータ30−Bはセクタ3へのメモリアクセスを制御し、ラッチリピータ30−Cはセクタ4へのメモリアクセスを制御する。
図2は4つのセクタを示しているが、もちろん、ユーザーのニーズに依存して、メモリを任意の数のセクタに分割することができる。ビットラインキャパシタンスの低減は、このセクタ化のアプローチを用いて達成できるかもしれない。例えば、セクタ1へのアクセスだとすると、デコーダドライバ(例えば、22−A)はカットオフし、それ故にラッチリピータ30−Aまでのビットラインのキャパシタンスだけが生じる。もしセクタ2へのメモリアクセスを望むとすると、デコーダドライバ22−Aはラッチリピータ30−Aを活性化し、ラインキャパシタンスは増加する。セクタ3及び4へのアクセスは、デコーダドライバ22−B及び/又は22−Cがセクタ3或いは4へのアクセスのためにそれぞれラッチリピータ30−B及び30−Cを活性化するときに、キャパシタンスをより一層増加させる。
図2は、1つのセグメント化されたビットライン25だけを示しているが、64ビットのI/Oメモリについては、64セットのビットラインのセットとなる。マルチポートメモリについては、各ポートに対して1セットのリソース(デコーダドライバ及びラッチリピータ)となる。シングルポートメモリは、読み取りのための1セットのセグメント化されたビットライン25、及び書き込みのための1セットのセグメント化されたビットライン25を有する。
デコーダドライバ22−A、22−B、22−C、及びラッチリピータ30−A、30−B、及び30−Cは、アクセス時間の遅延を生じ、電力を消費し、それ故にメモリの性能に影響を与え得る。しかしながら、性能は全体的に向上する。なぜなら、上述したように、ほとんどのアクセスはメモリの中間であろうことを統計は示している。さらに、導入された(introduced)各ラッチリピータ30−A、30−B、30−Cは、ビットラインの長さが短くなるため、ビットラインの遠い終端(far end)までの遅延を低減する。ラインの遅延は、R*Cに比例する。R及びCはいずれも、ラインの長さに反比例する。それ故、遅延はラインの長さの2乗に反比例する。ラインが半分に分けられたときは、この理由から、その遅延は実際に1/4になる。そのため、ラッチリピータ30−Aの使用によってスピードが増強される。
さらに、ラッチリピータ30−A、30−B及び30−Cは、ゲートに入力する信号のスロープを高め、それによって短絡(short circuit)を低減する。ゲート上の入力スロープは、プルアップ及びプルダウントランジスタの両方が同時に存在する状態での短絡に、デバイスがどのくらい長く置かれるかを決定する。典型的には、短絡電力は、ダイナミック電力全体の10〜15%と見積もられる。しかし、入力スロープが全く不十分であるとすると、短絡電力は支配的な要素となり得る。ラインをセグメントに分断し、リピータを付加することは、一般に各セクションの入力スロープを改善する。
ゲート及びリピータを付加することの不利益は、基板上に増加したスペースが必要となることである。しかしながら、45ナノメートルから32ナノメートルへと、及びより短く、技術が進歩するにしたがって、エリアの増加なしに追加のスペースを利用可能となる。
メモリアドレシングに基づくデコーダドライバ制御をここで説明する。動作において、各メモリは、メモリがアクセスされる毎に、アドレスビットの一定数を必要とする。例えば、8ビットアドレス構造を想定する。そのような構造は、ビットa0 からa7 を有し、それは256個のメモリ位置へのアクセスを可能にする。ビットa7 は、アドレスの最上位ビット(MSB)である。もしビットa7 がゼロであれば、アクセスはセクタ1又は2となり、もしビットa7 が1であれば、アクセスはセクタ3又は4となる。それ故、もしMSBが1であれば、信号はリード201−2、201−3上を送られ、ラッチリピータ30−A及び30−Bを活性化する。ラッチリピータが実際に活性化されるか否かは、後述するように、リードQ上を送られるクオリファイア(qualifier)信号に依存する。
アドレスは、典型的には読み取り或いは書き込みサイクルの初期に到達し(クロックエッジの立ち上がりの前)、それ故、システムプリデコーダ21はセクタがアクセスされる時間の前に“知って”いる。この知見を用い、もしビットa7 が1であるとすると、プリデコーダ21はデコーダドライバ22−A及び22−B(及びそれらの関連したラッチリピータ30−A、30−B)をイネーブルにするように準備することができ、デコーダドライバ22−C(及びその関連したラッチリピータ30−C)のイネーブルもさらに決定される。或いは、もしビットa7 がゼロであるとすると、デコーダドライバ22A及びその関連したラッチリピータ30−Cだけがイネーブル可能となり、次の最上位ビットa6 の解析に基づいて、そのイネーブル状態が決定される。
ビットa6 を用いることにより、プリデコーダ21は、デコーダドライバ22−A及び22−C及び関連したラッチリピータ30−A、30−Cの状態を決定する。ビットa6 の値は、ターゲットメモリアクセスが、ビットa7 によって選択されたセクタの上位或いは下位セクタにあるか否かを決定する。それ故、ビットa7 が1でビットa6 も1であると仮定すると、メモリアクセスがセクタ4となるため、デコーダドライバ22−C及び関連するラッチリピータ30−Cは、リード201−1上の信号を介してイネーブルとなる。同様に、ビットa7 がゼロでビットa6 もゼロであると仮定すると、ターゲットメモリアクセスがセクタ1となるため、イネーブルとなるデコーダドライバ及びラッチリピータはない。
1つの態様として、デコーダドライバ22−A、22−B、及び22−Cは、部分的にのみ、プリデコーダ21からの、リード201−1、201−2、201−3上の信号によって、それぞれ制御される。不必要なスイッチングを避けるため、読み取り或いは書き込みイネーブル信号のようなクオリファイアは、種々のセクタをイネーブルにするためのアドレスビット関連信号に加えて、プリデコーダ21からのリードQを介して用いることができる。この実施形態では、デコーダドライバ22−A、22−B、及び22−CはANDゲートとすることができる。例えば、もし書き込みイネーブル信号及びアドレスビット信号が両方とも受け取られたとすると、デコーダドライバ22−A及びラッチリピータ30−Aはイネーブルとなる。もしクオリファイアが用いられないとすると、デコーダドライバ22−A、22−B及び22−Cは、ANDゲートよりもむしろインバータとすべきである。また、多数のメモリアクセスアレンジメントの任意の1つは、どのセクタを選択するかについて他の位置から直接情報を送ることを含んで、デコーダドライバ22−A、22−B及び22−Cを制御するために用いることができることに留意されたい。
図3は、図2の実施形態において用いられるラッチリピータ30−Aの一態様を示している。ラッチリピータ30−Aは、セグメント化されたビットライン25のポイントA1とA2(図2)との間に設けられる。示されるように、リピータ30−Aは、直列の2つのインバータ31、32を備えている。また、パスゲート33のようなスイッチに依存して開く或いは閉じるラッチ34(2つのインバータ35を含んでいる)が示されている。パスゲート33は、セクタ2のためのデコーダドライバ22−Aから受け取られる制御ライン制御A上の信号に応答して開閉する。ここで述べられる機能を実行するために用いることのできる他の構成のように、構成30−Aは例示のためにだけ示されていることに留意されたい。
動作において、a7 が1である(そして、クオリファイア信号がアサート(assert)になっている)と仮定すると、ラッチリピータ30−Aはターンオンする。それ故、パスゲート33は、制御ライン制御Aから1信号を受け取る。応答において、パスゲート33のNチャネルは1となり、Pチャネルは0となり、ラッチリピータをオンにする。ラッチリピータのオンに伴い、セクタ1のビットラインセグメント上のデータは、セクタ2のためのビットラインセグメントに流れ、ラッチ34もそのデータにアップデートする。
ラッチ34がデータ値を保持する結果として、ラッチ34はラッチリピータ30−Aを越える(beyond)セグメント上のビットライン値を制御する。このケースでは、セクタ2のビットラインセグメントである。一旦セットされると、パスゲート33が再び開くことによってアクティブに変化するまで、データは同じ状態を維持する。その結果、セクタ2のビットラインセグメントはラッチされた値を維持する、すなわち、セクタ2のビットラインセグメントはラッチリピータ30−Aによって駆動される。もし、セクタ2に入力される次のデータ値が前のデータと同じであるとすると、セクタ2のビットラインセグメントは、セクタ2のビットラインがラッチされた値ですでに駆動されているため、放電する(discharge)必要はない。それ故、議論されている構成は、ラッチリピータ30−A、30−B、及び30−Cの全てが開いており、次の動作サイクルのための全てのビットラインセグメント上に1が現れるべきであり、ビットラインセグメントのいずれも再び放電されることがない、といったような履歴効果(history effect)を有している。
いくつかのメモリアプリケーションは、アクセスのその予想された(anticipated)周波数に応じてデータを記憶することを可能とする、このメモリの構成を利用するように適合されることができる。したがって、高いアクセス周波数を有するデータをメモリの上半分に記憶し、低い予想された(anticipated)アクセス周波数を有するデータを下半分に記憶することにより、ランダムなデータ記憶によって生じるよりも、大きな電力セービングを達成することができる。
議論はビットラインの周囲を中心にしたが、ここで議論したコンセプトは、ワードラインにも適用することができ、ビットラインとともに動作するワードラインにも適用することができる。そのようなアレンジメントにおいて、ワードラインはセグメントコントローラによってセグメント化される。セグメントコントローラは、アドレスフィールドの外から来る分離した制御から動作し、それにより、特定の時間にアクセスされた部分に対してのみメモリの動作を制限する。
図4は、本発明の実施形態が効果的に適用される例示的な無線通信システムを示している。例示の目的のため、図4は、3つのリモートユニット420、430及び450と、2つの基地局(base station)440を示している。典型的な無線通信システムは、より多くのリモートユニット及び基地局を有していることが認識されるであろう。リモートユニット420、430及び450はそれぞれ、改良されたフルスイングのメモリアレイ425A、425B、及び425Cを含み、それらは、さらに以下で論じられるような本発明の実施形態である。図4は、基地局440及びリモートユニット420、430及び450からのフォワードリンク信号480と、リモートユニット420、430及び450から基地局440へのリバースリンク信号490を示している。
図4において、リモートユニット420は無線ローカルループシステム(wireless local loop system)における携帯電話(mobile telephone)として示され、リモートユニット430は無線ローカルループシステムにおけるポータブルコンピュータとして示され、リモートユニット450は無線ローカルループシステムにおける固定位置ローカルリモートユニット(fixed location remote unit)として示されている。例えば、リモートユニットは、セル電話(cell phones)、ハンドへルドパーソナルコミュニケーションシステム(PCS)ユニット、パーソナルデータアシスタント等のポータブルデータユニット、或いはメータ読み取り装置(meter reading equipment)等の固定位置データユニット(fixed location data units)であるかもしれない。図4は、本発明の教示にしたがったリモートユニットを示しているが、本発明はこれらの例示的に示されたユニットに限定されない。本発明は、フルスイングのメモリアレイを含んだ任意のデバイスに適切に適用されるかもしれない。
特定の(specific)回路について示してきたが、開示された回路の全てが本発明を実行するために必要とされるわけではないことを、当業者によって認識されるであろう。さらに、本発明の焦点を維持するために、一定のよく知られた回路は述べられていない。同様に、説明は一定の位置における論理的(logical)「0」及び論理的(logical)「1」に言及したが、回路の残り(remainder)を適宜調整することで、本発明の動作に影響を与えることなく、論理値を切り替えることができることを当業者は認識する。
本発明及びその効果を詳細に説明してきたが、特許請求の範囲によって規定された発明の精神及び範囲から逸脱せずに、種々の変更、置き換え及び交換ができることを理解すべきである。さらに、本出願の範囲は、明細書で述べられている、プロセス、マシーン、製造(manufacture)、物質(matter)の構成(composition)、手段(means)、方法(methods)、及びステップの特定の態様に限定されないことが意図されている。当業者が開示から容易に認識されるように、ここで述べた対応する態様と実質的に同じ機能を実行し或いは実質的に同じ結果を達成する、現在存在する或いは将来開発される、プロセス、マシーン、製造、物質の構成、手段、方法、或いはステップは、本発明にしたがって用いられるかもしれない。したがって、特許請求の範囲が、そのようなプロセス、マシーン、製造、物質の構成、手段、方法、或いはステップを、その範囲に含むことが意図されている。
Claims (20)
- メモリであって、
前記メモリへのデータアクセスのためのセグメント化されたビットラインを備え、
前記ビットラインは、ラッチリピータによって制御されるセグメントを有する
メモリ。 - 前記ラッチリピータは、メモリアドレスの一定のビットによって制御される
請求項1のメモリ。 - 前記ラッチリピータは、クオリファイアによってさらに制御され、
前記クオリファイアは、読み取りイネーブル信号及び書き込みイネーブル信号のリストから選択される
請求項2のメモリ。 - 複数のアクセスにわたって前記ラッチリピータの状態を維持するためのラッチ
をさらに備えた請求項2のメモリ。 - 電気的メモリの電力低減の方法であって、前記方法は、
メモリアクセスのアドレスビットに基づいてビットラインのセグメントを選択することと、
選択されたビットラインセグメントをイネーブルにするために前記ビットライン上のラッチリピータをアップデートすることと、
を備えた方法。 - 複数のアクセスにわたって前記ラッチリピータのアップデートされた値を保持すること、
をさらに備えた請求項5の方法。 - 前記アドレスビットに追加した一定のクオリファイアに基づいて前記選択することを遅延させること、
をさらに備えた請求項5の方法。 - メモリ動作の方法であって、
前記メモリの全てよりも少ない前記メモリが、一定のメモリアクセスについてポーリングされる(polled)ように、前記メモリの一定のセクタをセグメント化することと、
メモリプーリング(pooling)サイクルの間に、必要なメモリセクタのみをイネーブルにすることと、
を備えた方法。 - 前記セグメント化することは、
ビットラインを少なくとも2つのセグメントに分割すること
を備える請求項8の方法。 - ビットラインセグメントをイネーブルにするようにラッチリピータをイネーブルにすることをさらに備え、前記ラッチリピータは、受け取ったメモリアドレス位置の最上位ビットの値によって、少なくとも一部が制御される
請求項9の方法。 - 前記セグメント化することは、
ワードラインを少なくとも2つのセグメントにセグメント化すること
を備える請求項8の方法。 - ワードラインセグメントをイネーブルにするようにラッチリピータをイネーブルにすることをさらに備え、前記ラッチリピータは、受け取ったメモリアドレス位置から分離して受け取られた信号によって、少なくとも一部が制御される
請求項11の方法。 - メモリであって、
複数のメモリアレイであって、データを記憶するように適合された前記メモリアレイと、
前記メモリアレイへのアクセスを制御するための少なくとも1つのビットラインと、
前記ビットラインに位置する少なくとも1つのラッチリピータと、
を備えたメモリ。 - 前記ラッチリピータをイネーブルにするためのゲートであって、前記メモリによって受け取られたアクセスアドレスの一定のビットに応答するゲートを
さらに備えた請求項13のメモリ。 - 前記ゲートの制御のための信号を確立するための制御回路をさらに備え、前記制御回路は、少なくとも一部において、前記メモリで受け取られたアドレスの少なくとも1つのビット位置に含まれる値から動作し、前記アドレスはターゲットメモリアレイに対応している
請求項14のメモリ。 - 前記制御回路は、前記ゲートをイネーブルにすることをさらに制御するためにクオリファイアを供給するようにさらに動作可能である
請求項15のメモリ。 - 前記ラッチリピータは、
メモリサイクルにわたって前記ラッチリピータの状態を保持するために動作可能なラッチ
をさらに備える請求項13のメモリ。 - 前記ラッチリピータは、
伝達スイッチによって分離されるゲートのペアをさらに備え、
前記伝達スイッチは、前記ラッチリピータがイネーブルであるときに、前記ゲートペアの第1のペアからのデータを前記ゲートペアの第2のペアを通過させるために動作可能である
請求項17のメモリ。 - 前記メモリをワードラインセグメントに分離するための少なくとも1つのラッチリピータ
をさらに備えた請求項13のメモリ。 - 1つのメモリアクセス信号よりも長い間、前記ラッチリピータをイネーブルな状態に維持させるための回路
をさらに備えた請求項14のメモリ。
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